JP2003263890A

JP2003263890A - 半導体記憶装置

Info

Publication number: JP2003263890A
Application number: JP2002060640A
Authority: JP
Inventors: Takayasu Hirai; 敬康平井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-03-06
Filing date: 2002-03-06
Publication date: 2003-09-19
Also published as: US20050117398A1; KR20040086478A; CN100437822C; KR100631773B1; WO2003075280A1; CN1647211A; US6990039B2; WO2003075280B1

Abstract

(57)【要約】【課題】回路面積及び配線面積の増大を伴わず、複数
のアドレスに対し同時にアクセス可能である半導体記憶
装置を提供する。【解決手段】各メモリセルの行選択がワードラインと
分割ワードラインの二段階に分けて行われる分割ワード
ライン方式の半導体記憶装置において、アドレス入力を
Ｘ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：０］の３系統で
指定するとともに、分割ワードラインセレクタを選択す
る選択信号として２系統を設定し、列方向に並ぶ分割ワ
ードラインセレクタに対して、２系統の選択信号をそれ
ぞれ１行ずつ交互に接続して、２系統の選択信号の経路
のうちの１系統のみをイネーブルとすることにより、分
割ワードラインセレクタを選択する。そして、上記選択
信号を装置内で計８系統イネーブルとすることにより、
８アドレスに同時にアクセス可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に、複数のアドレスに対して同時アクセスが可能な半
導体記憶装置に関する。

【０００２】

【従来の技術】デジタルカラーコピア等のデジタル画像
出力装置では、一般的に、読み込み部からＲ（赤），Ｇ
（緑），Ｂ（青）のデータとして画像が取り込まれ、印
刷部に対してＣ（シアン），Ｍ（マゼンタ），Ｙ（イエ
ロー）のデータとして出力される。このため、デジタル
画像出力装置での画像処理においては、画像データに対
して、ＲＧＢ系の色空間からＣＭＹ系の色空間への座標
変換処理が施される。この座標変換処理に際しては、ス
キャナの入力特性とプロッタの出力特性とを考慮する必
要があり、座標変換値が単純な計算では求められないこ
とから、従来、３次元ルックアップテーブル（以下、Ｌ
ＵＴと表記）を用いて座標変換処理を行うことが知られ
ている。しかしながら、ＬＵＴの構成には、Ｒ，Ｇ，Ｂ
データのビット幅次第で、膨大な容量が必要となる場合
がある。例えばＲ，Ｇ，Ｂデータがそれぞれ８ビット幅
で表現される場合、ＬＵＴの容量としては、２^８×２⁸
×２⁸ビットが必要となる。

【０００３】従来では、ＬＵＴの容量を削減するため
に、色変換処理が次のように行なわれることが知られて
いる。図１５に、従来の色変換処理部の構成を概略的に
あらわす。この色変換処理部９０は、基本的な構成とし
て、色変換データメモリ領域９１と、補正演算部９２と
を有している。色変換データメモリ領域９１には、あら
かじめ、Ｒ，Ｇ，Ｂの上位４ビットをアドレスとして、
そのアドレスに対応するＣ，Ｍ，Ｙのデータが書き込ま
れている。なお、色変換処理部９０には、Ｃ，Ｍ，Ｙ変
換用に３領域が用意されており、この中の色変換データ
メモリ領域９１が、それぞれＣ変換、Ｍ変換あるいはＹ
変換用のＬＵＴに相当する。

【０００４】この色変換処理部９０では、スキャナ（不
図示）からそれぞれ２進数で８ビットのデータとして取
り込まれたＲ，Ｇ，Ｂのデータのうち、まず、それぞれ
上位４ビットのデータを用いて、色変換データメモリ領
域９１から、上位４ビットのデータにより指定されるア
ドレス及びそのアドレスを基準として選択される所定数
のアドレスに対応したデータが読み出される。このデー
タ読出しに際して用いる複数のアドレスを、アドレス
（ｚ，ｙ，ｘ）を基準として選択する例を、図１６に示
す。

【０００５】Ｒ，Ｇ，Ｂの上位４ビットのデータにより
指定されるアドレス（ｚ，ｙ，ｘ）を基準アドレスとし
て、Ｃ用メモリ領域にアクセスする場合には、まず、基
準アドレス（図１６中の０に対応）と基準アドレスを構
成する値ｘ，ｙ，ｚのいずれか１つ若しくは複数に＋１
加算されてなるアドレス（図１６中の〜に対応）が
選択される。つまり、ここでは、基準アドレス（ｚ，
ｙ，ｘ）を含み、１つの格子を規定するような８つのア
ドレスが選択される。そして、選択された複数のアドレ
スに対応するデータがＣ用メモリ領域から読み出され
る。読み出されたデータは、本来、Ｒ，Ｇ，Ｂデータの
上位４ビットのデータに基づくものであるため、Ｃのデ
ータについての大まかな情報である。

【０００６】その後、更に詳細な情報を得るために、
Ｒ，Ｇ，Ｂのデータのうちの下位４ビットのデータが用
いられ、補正演算部９２において補正演算処理が行われ
る。これにより、図１６に示すような８つのアドレスで
規定される格子の中に本来含まれる、Ｃのデータについ
ての更に詳細な情報が得られ、色変換済みのデータが算
出される。

【０００７】なお、Ｍ，Ｙのデータについても、Ｃのデ
ータと同様に、色変換処理部９０において色変換処理が
施される。通常、このように、８つのアドレスに対応す
るデータが用いられるが、これに限定されることなく、
６アドレスのみが用いられる技術も知られている。

【０００８】現状では、前述したような色変換データメ
モリ領域が、複数のＲＡＭにより構成されることが一般
的である。図１７に、従来知られたＲＡＭの一例を概略
的に示す。ここでは、ＲＡＭとして、メモリセルの行選
択がワードラインと分割ワードラインとの二段階に分け
て断層的に行われる分割ワードライン方式のスタティッ
クＲＡＭを取り上げる。

【０００９】このＲＡＭ１００は、互いに同じセル構造
を有する複数（第１〜第ａブロック）のメモリアレイ１
０１を有するもので、各メモリアレイ１０１では、ｃ本
のワードラインＷＬが、それぞれ、分割ワードラインセ
レクタ１０２を通じて分割ワードラインＤＷＬにつなが
り、各分割ワードラインＤＷＬに対して、１ビット単位
をなすｂ個のメモリセル（図中、ＭＣと表記）１０３が
接続されている。メモリセル１０３は、同じ列アドレス
毎に、その一端側でプリチャージ回路１０４に接続され
たビットライン対ＢＬ，ＢＬＢの間に接続されている。
また、ビットライン対ＢＬ，ＢＬＢは、列ゲート１０５
を通じてデータライン対ＤＬ，ＤＬＢと接続されてい
る。更に、データライン対ＤＬ，ＤＬＢは、センスアン
プ１０６及びライトバッファ１０７を通じて、データ入
出力回路１０８につながっている。

【００１０】ＲＡＭ１００では、各メモリアレイ１０１
に含まれるメモリセル１０３に対するデータ読出し・書
込みを含む各種の動作が、外部信号（ＣＥＢ，ＷＥＢ，
ＡＤＤ［ｈ：０］）に応じてアドレス入力回路１１１及
び内部制御回路１１２から行デコーダ１０９及び列デコ
ーダ１１０を介して送られるアドレス及び制御信号に基
づき制御される。これに関連して、列ゲート１０５の開
閉は、列デコーダ１１０から出力される選択信号Ｇ［ａ
‐１：０］によって制御される。動作時には、ゲート信
号として、第１〜ａのメモリアレイ１０１に対し、Ｇ
［０］〜Ｇ［ａ‐１］まで１本ずつ入力される。そし
て、ａ本のゲート信号ラインのうちの１本がイネーブル
となることにより、ａ個のメモリアレイ１０１から１つ
のメモリアレイのみが選択される。

【００１１】かかる構成を備えたＲＡＭ１００では、各
メモリアレイ１０１について、１本の分割ワードライン
ＤＷＬに接続されるｂ個のメモリセル１０３で１ワード
単位となるため、総容量は、（ａ×ｃ）ワード×ｂビットとなる。図１７では、アドレス入力回路１１１の入力端
子としてＡＤＤ［ｈ：０］が規定されているが、その入
力端子をアドレスＸ［ｉ：０］，アドレスＹ［ｊ：
０］，アドレスＺ［ｋ：０］の３系統で指定することも
可能である（但し、ｈは２以上）。この場合には、例え
ば、アドレスＸを行デコーダ１０９でデコードし、アド
レスＹ，Ｚを列デコーダ１１０でデコードする。

【００１２】ここで、ｉ＝ｊ＝ｋ＝１である場合には、
ｃ＝４，ａ＝１６となるが、これに関連して、図１８の
（ａ）に、それぞれ１ワード単位でブロック化され、
（ａ×ｃ）ワードの記憶領域を構成するＲＡＭに対する
アドレス割付の一例を示す。１ワードに対応する１つの
ブロック１１５は、図１８の（ｂ）に示すように、１個
の分割ワードラインセレクタ１０２と、それに接続する
ｂ個のメモリセルを備えた分割ワードラインＤＷＬとか
らなる構成に相当する。

【００１３】更に、アドレス入力端子Ｘ［ｉ：０］，Ｙ
［ｊ：０］，Ｚ［ｋ：０］から入力されるアドレスを、
（ｚ，ｙ，ｘ）と表わす。アドレス（ｚ，ｙ，ｘ）に基
づき、そのアドレスと、そのアドレスを構成する値ｚ，
ｙ，ｘのうちの１つ若しくは複数が＋１加算されたアド
レスとからなる計８つのアドレス（図１６参照）に対応
するデータを同時に使用する場合、ｉ＝ｊ＝ｋ＝１にお
いて、例えば（ｚ，ｙ，ｘ）＝（００，００，０１）の
ときには、図１８の（ａ）に示す０〜が付された計８
つのブロックに対応するデータが同時に必要とされる。
なお、（ｚ，ｙ，ｘ）＝（００，００，０１）は、Ｚ
［１］＝Ｚ［０］＝０，Ｙ［１］＝Ｙ［０］＝０，Ｘ
［１］＝０，Ｘ［０］＝１を意味する。

【００１４】

【発明が解決しようとする課題】しかしながら、図１７
に示す構成を備えた従来のＲＡＭ１００では、指定され
た８つのアドレスが互いに隣接したブロック１１５（図
１８の（ａ）参照）に対応し、同じビットライン対Ｂ
Ｌ，ＢＬＢを共有するため、８アドレス分のデータを１
サイクルで同時に読み出すことができない。８アドレス
分のデータを同時に使用可能とするには、例えば、８つ
のＲＡＭを用い、各ＲＡＭの同じアドレスに同じデータ
を書き込み、読出し時には各ＲＡＭのそれぞれ別アドレ
スからデータを出力させることが考えられるが、この場
合には、当然ながら、全体的なチップ面積が大きくな
る。

【００１５】また、これとは別に、８アドレス分のデー
タを同時に使用可能とするために、それぞれ図１８の
（ａ）に示すＲＡＭの１／８の容量（ａ×ｃ＝４×２）
をもつ図１７で示されるＲＡＭを、８個用いる方法が考
えられる。図１９の（ａ）は、図１８の（ａ）に示す
Ｘ、Ｙ、Ｚアドレスで指定されるブロック１１５を、ａ
×ｃ＝４×２の容量のＲＡＭ８個のブロック１１５に割
り振った図である。このように割り振れば、同時にアク
セスする８アドレスのブロック１１５が、８個のＲＡＭ
に１ブロックずつ配置される。例えば図１９の（ａ）に
示す０〜は、図１８の（ａ）に示す０〜に対応して
いる。これらの８個のＲＡＭに対し、例えば０〜の組
合わせのような８アドレスに同時にアクセスするために
は、図１９の（ｂ）に示すように、８個のＲＡＭの外部
の周辺回路でアドレスをデコードすればよい。

【００１６】このような構成によれば、ＲＡＭの総容量
を変更することなく、８アドレス分のデータを同時に使
用することが可能である。しかしながら、この場合に
は、ＲＡＭを８つのブロック群に分割するに伴い、各ブ
ロック群には専用の制御回路が必要となり、ＲＡＭ内部
の制御回路が重複する。また、８つのブロック群と外部
のアドレスデコーダとを接続するための配線領域も必要
となるため、全体的な面積が大きくなる。

【００１７】更に、８つのアドレスに同時にアクセスす
るには、データを送受する配線の数が、入力用のみで８
×ｂ本必要であり、出力用も合わせるとその倍となり、
配線面積は非常に大きくなる。

【００１８】従来では、複数のアドレスに同時にアクセ
ス可能とする装置として、例えば特開平６−３４９２６
８号に、一回の書込動作で、１つの行アドレスに属する
メモリセルのうち、連続する複数のメモリセルを同時に
かつ任意の範囲で書き込むことを可能とする半導体記憶
装置が開示されており、また、特開平５−１１３９２８
号公報には、アドレスを変換して、同一画素の複数種類
の表示要素に関するデータ若しくは複数の画素の同一種
類の表示要素に関するデータのいずれであっても、一括
アクセス可能とする画像メモリ装置が開示されている。

【００１９】これらの先行技術は、いずれも複数アドレ
スに同時にアクセスすることが可能な記憶装置である
が、いずれの場合にも、１つの行アドレス上のアドレス
に対してしかアクセスすることができず、また、基準ア
ドレス（ｚ，ｙ，ｘ）に基づき選択される複数アドレス
に対して同時にアクセスを行う本願発明とは目的が異な
る。

【００２０】本発明は、回路面積及び配線面積の増大を
伴わず、複数のアドレスに対し同時にアクセス可能であ
る半導体記憶装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】本願の請求項１に係る発
明は、複数のメモリセルがマトリクス状に配列されてな
るメモリアレイと、該メモリアレイを構成するメモリセ
ルの各行毎に設けられたワードラインと、行方向に並ぶ
メモリセルを１ワード単位で接続する分割ワードライン
と、各分割ワードライン毎にワードラインに接続され、
該分割ワードラインを選択する分割ワードラインセレク
タと、メモリセルを各列毎に接続するデータ読出し又は
書込み用のビットライン対と、各ビットライン対に対し
て設定される列ゲートと、該列ゲートを介してビットラ
イン対に接続されるデータ伝送用のデータライン対と、
該データライン対に接続する書込み用のライトバッファ
及び読出し用のセンスアンプと、該ライトバッファ及び
センスアンプを介して上記データライン対に接続するデ
ータ入出力回路とを有しており、各メモリセルの行選択
がワードラインと分割ワードラインの二段階に分けて行
われる分割ワードライン方式の半導体記憶装置におい
て、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ
［ｋ：０］の３系統で指定されるとともに、上記分割ワ
ードラインセレクタを選択する選択信号として２系統が
設定され、列方向に並ぶ分割ワードラインセレクタに対
して、２系統の選択信号がそれぞれ１行ずつ交互に接続
されて、２系統の選択信号の経路のうちの１系統のみが
イネーブルすることにより、上記分割ワードラインセレ
クタを選択するように構成されており、上記選択信号が
装置内で計８系統イネーブルすることにより、上記アド
レス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：０］に
より指定されるアドレス（ｚ，ｙ，ｘ）に対して、
（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）
（ｚ，ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，ｘ）（ｚ＋１，
ｙ，ｘ＋１）（ｚ＋１，ｙ＋１，ｘ）（ｚ＋１，ｙ＋
１，ｘ＋１）で表わされる８アドレスに同時にアクセス
可能であることを特徴としたものである。

【００２２】また、本願の請求項２に係る発明は、請求
項１に係る発明において、上記ライトバッファに入力さ
れる信号とデータ入出力回路との間、及び、上記センス
アンプから出力される信号とデータ入出力回路との間に
セレクタが設けられており、上記アドレス（ｚ，ｙ，
ｘ）に対し、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，
ｙ＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，
ｘ）（ｚ＋１，ｙ，ｘ＋１）（ｚ＋１，ｙ＋１，ｘ）
（ｚ＋１，ｙ＋１，ｘ＋１）で表わされる８アドレスの
入出力データが、上記セレクタを介して、常時、各アド
レスに１対１で対応したデータ入出力回路から送受され
ることを特徴としたものである。

【００２３】更に、本願の請求項３に係る発明は、請求
項１又は２に係る発明において、上記アドレス（ｚ，
ｙ，ｘ）のｚ，ｙ，ｘのうちの１つ又は複数が許容され
る値の最大となる場合に、ｚ＋１，ｙ＋１又はｘ＋１の
代わりに、それぞれ、ｚ＋１→０，ｙ＋１→０又はｘ＋
１→０のアドレスを用いて、８アドレスに同時にアクセ
スすることを特徴としたものである。

【００２４】また、更に、本願の請求項４に係る発明
は、請求項１〜３に係る発明のいずれか一において、８
アドレスに同時にアクセスするか、若しくは、１アドレ
スのみに同時にアクセスするかを選択する選択手段が設
けられていることを特徴としたものである。

【００２５】また、更に、本願の請求項５に係る発明
は、複数のメモリセルがマトリクス状に配列されてなる
メモリアレイと、該メモリアレイを構成するメモリセル
の各行毎に設けられたワードラインと、行方向に並ぶメ
モリセルを１ワード単位で接続する分割ワードライン
と、各分割ワードライン毎にワードラインに接続され、
該分割ワードラインを選択する分割ワードラインセレク
タと、メモリセルを各列毎に接続するデータ読出し又は
書込み用のビットライン対と、各ビットライン対に対し
て設定される列ゲートと、該列ゲートを介してビットラ
イン対に接続されるデータ伝送用のデータライン対と、
該データライン対に接続する書込み用のライトバッファ
及び読出し用のセンスアンプと、該ライトバッファ及び
センスアンプを介して上記データライン対に接続するデ
ータ入出力回路とを有しており、各メモリセルの行選択
がワードラインと分割ワードラインの二段階に分けて行
われる分割ワードライン方式の半導体記憶装置におい
て、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ
［ｋ：０］の３系統で指定されるとともに、上記分割ワ
ードラインセレクタを選択する選択信号として４系統が
設定され、列方向に並ぶ分割ワードラインセレクタに対
して、４系統の選択信号がそれぞれ４行おきに接続され
て、４系統の選択信号の経路のうちの１系統のみがイネ
ーブルすることにより、上記分割ワードラインセレクタ
を選択するように構成されており、上記選択信号が装置
内で計８系統イネーブルすることにより、上記アドレス
入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：０］により
指定されるアドレス（ｚ，ｙ，ｘ）に対して、（ｚ，
ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）（ｚ，
ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，ｘ）（ｚ＋１，ｙ，ｘ
＋１）（ｚ＋１，ｙ＋１，ｘ）（ｚ＋１，ｙ＋１，ｘ＋
１）で表わされる８アドレスに同時にアクセス可能であ
ることを特徴としたものである。

【００２６】また、更に、本願の請求項６に係る発明
は、請求項５に係る発明において、上記ライトバッファ
に入力される信号とデータ入出力回路との間、及び、上
記センスアンプから出力される信号とデータ入出力回路
との間にセレクタが設けられており、上記アドレス
（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋
１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）（ｚ＋
１，ｙ，ｘ）（ｚ＋１，ｙ，ｘ＋１）（ｚ＋１，ｙ＋
１，ｘ）（ｚ＋１，ｙ＋１，ｘ＋１）で表わされる８ア
ドレスの入出力データが、上記セレクタを介して、常
時、各アドレスに１対１で対応したデータ入出力回路か
ら送受されることを特徴としたものである。

【００２７】また、更に、本願の請求項７に係る発明
は、請求項５又は６に係る発明において、上記アドレス
（ｚ，ｙ，ｘ）のｚ，ｙ，ｘに対して、ｚ＋１，ｙ＋
１，ｘ＋１から得られるアドレスがメモリ空間内に存在
しない場合に、ｚ＋１→０，ｙ＋１→０又はｘ＋１→０
として、８アドレスに同時にアクセスすることを特徴と
したものである。

【００２８】また、更に、本願の請求項８に係る発明
は、請求項５〜７に係る発明のいずれか一において、８
アドレスに同時にアクセスするか、若しくは、１アドレ
スのみに同時にアクセスするかを選択する選択手段が設
けられていることを特徴としたものである。

【００２９】また、更に、本願の請求項９に係る発明
は、複数のメモリセルがマトリクス状に配列されてなる
メモリアレイと、該メモリアレイを構成するメモリセル
の各行毎に設けられたワードラインと、行方向に並ぶメ
モリセルを１ワード単位で接続する分割ワードライン
と、各分割ワードライン毎にワードラインに接続され、
該分割ワードラインを選択する分割ワードラインセレク
タと、メモリセルを各列毎に接続するデータ読出し又は
書込み用のビットライン対と、各ビットライン対に対し
て設定される列ゲートと、該列ゲートを介してビットラ
イン対に接続されるデータ伝送用のデータライン対と、
該データライン対に接続する書込み用のライトバッファ
及び読出し用のセンスアンプと、該ライトバッファ及び
センスアンプを介して上記データライン対に接続するデ
ータ入出力回路とを有しており、各メモリセルの行選択
がワードラインと分割ワードラインの二段階に分けて行
われる分割ワードライン方式の半導体記憶装置におい
て、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ
［ｋ：０］の３系統で指定されるとともに、上記分割ワ
ードラインセレクタを選択する選択信号として２系統が
設定され、列方向に並ぶ分割ワードラインセレクタに対
して、２系統の選択信号がそれぞれ１行ずつ交互に接続
されて、２系統の選択信号の経路のうちの１系統のみが
イネーブルすることにより、上記分割ワードラインセレ
クタを選択するように構成されており、上記選択信号が
装置内で計４系統イネーブルすることにより、上記アド
レス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：０］に
より指定されるアドレス（ｚ，ｙ，ｘ）に対して、
（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）
（ｚ，ｙ＋１，ｘ＋１）で表わされる４アドレスに同時
にアクセス可能であることを特徴としたものである。

【００３０】また、更に、本願の請求項１０に係る発明
は、請求項９に係る発明において、上記ライトバッファ
に入力される信号とデータ入出力回路との間、及び、上
記センスアンプから出力される信号とデータ入出力回路
との間にセレクタが設けられており、上記アドレス
（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋
１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）で表わ
される４アドレスの入出力データが、上記セレクタを介
して、常時、各アドレスに１対１で対応したデータ入出
力回路から送受されることを特徴としたものである。

【００３１】また、更に、本願の請求項１１に係る発明
は、請求項９又は１０に係る発明において、上記アドレ
ス（ｚ，ｙ，ｘ）のｚ，ｙ，ｘに対して、ｚ＋１，ｙ＋
１，ｘ＋１から得られるアドレスがメモリ空間内に存在
しない場合に、ｚ＋１→０，ｙ＋１→０又はｘ＋１→０
として、４アドレスに同時にアクセスすることを特徴と
したものである。

【００３２】また、更に、本願の請求項１２に係る発明
は、請求項９〜１１に係る発明のいずれか一において、
４アドレスに同時にアクセスするか、若しくは、１アド
レスのみに同時にアクセスするかを選択する選択手段が
設けられていることを特徴としたものである。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。実施の形態１．図１は、本発明の実施の形態１に係るＲ
ＡＭを概略的に示すブロック図である。このＲＡＭ１０
は、互いに同じセル構造を有する複数（第１〜ａブロッ
ク）のメモリアレイ１を有するもので、各メモリアレイ
１では、ｃ本のワードラインＷＬが、それぞれ、分割ワ
ードラインセレクタ２を通じて分割ワードラインＤＷＬ
につながり、各分割ワードラインＤＷＬに対して、１ワ
ード単位をなすｂ個のメモリセル（図中、ＭＣと表記）
３が接続されている。メモリセル３は、同じ列アドレス
毎に、その一端側でプリチャージ回路４に接続されたビ
ットライン対ＢＬ，ＢＬＢの間に接続されている。

【００３４】ビットライン対ＢＬ，ＢＬＢは、列ゲート
５を通じて、第１〜８のデータラインセット８を構成す
るデータライン対ＤＬ，ＤＬＢと接続されている。更
に、データライン対ＤＬ，ＤＬＢは、センスアンプ９及
びライトバッファ１１を通じて、データ入力回路１２に
つながっている。

【００３５】ＲＡＭ１０では、外部信号に応じて、アド
レス入力回路１４及び内部制御回路１３から各メモリア
レイ１に含まれるメモリセル３に対し、行デコーダ７及
び列デコーダ６を介して、アドレス及び制御信号が供給
される。これにより、各メモリアレイ１に含まれるメモ
リセル３に対するデータ読出し・書込みを含む各種の動
作は、アドレス及び制御信号に基づき制御される。

【００３６】また、アドレス入力回路１４の入力端子と
しては、アドレスＸ［ｉ：０］，アドレスＹ［ｊ：
０］，アドレスＺ［ｋ：０］の３系統が規定されてお
り、この場合、行デコーダ７でアドレスＸ，Ｙがデコー
ドされ、列デコーダ６でアドレスＸ，Ｚがデコードされ
る。

【００３７】ところで、図２に、図１８の（ａ）に示さ
れるＲＡＭへのアドレス割付例について、Ｘ［１：
０］，Ｙ［１：０］，Ｚ［１：０］で示されるアドレス
（ｚ，ｙ，ｘ）の各アドレス値ｚ，ｙ，ｘを、それぞ
れ、００→０，０１→１，１０→２，１１→３と変換し
てあらわす。斜線が付されたブロックは、（ｚ，ｙ，
ｘ）＝（１，１，１）を基準として、図１６に示す格子
に基づき決定される８つのアドレスに対応している。こ
れら８つのアドレスに対して同時に読出しを行う場合に
は、斜線が付された８つのアドレスにアクセスする必要
がある。

【００３８】本発明の目的を実現するには、同時に読出
し動作が行われる８つのアドレスに含まれるメモリセル
３が、それぞれビットライン対ＢＬ，ＢＬＢを共有して
はいけない。これを考慮して、図２に示すアドレス割付
を、図３の(ａ)のように変更する。割付の方法は幾通り
か存在するが、ここでは、横方向の２ブロックにつき１
アドレスが出力されるようなアドレス割付となってい
る。斜線が付されたブロックは、図２と同様に、図１６
に示す格子に基づき決定される８つのアドレスに対応し
ている。なお、図３の（ｂ）には、図３の（ａ）のアド
レス割付を模式化してあらわされたものを示す。

【００３９】図４(ａ)〜(ｄ)には、図３の(ａ)とは異な
る基準アドレスを用いた場合の、８つのアドレスの割付
例を示す。図４の（ａ）〜（ｄ）は、それぞれ、（ｚ，
ｙ，ｘ）＝（０，０，０），（１，１，０），（２，
２，１），（１，１，１）の基準アドレスを用いた場合
のアドレスの割付例である。各図の下側に付された０〜
は、図１８の（ａ）に示す０〜に対応する。これら
の図から分かるように、アクセスされるアドレスの位置
は、大きく２つのタイプに分類される。

【００４０】図４の(ａ)及び(ｂ)に示す例では、アクセ
ス対象となるアドレスが行デコーダの左右両側で同じ行
の上に配列されている。この場合には、左右各１本ずつ
ワードラインＷＬが立ち上がる必要がある。他方、図４
の(ｃ)及び(ｄ)に示す例では、アクセスされるアドレス
が行デコーダの左右両側で段違いに配列されている。よ
り詳しくは、図４の（ｃ）に、行デコーダの左右両側で
共に上側２段にアドレスが配列される例が示され、ま
た、図４の（ｄ）には、行デコーダの左側で、上側２段
にアドレスが配列され、行デコーダの右側で、下側２段
にアドレスが配列される例が示されている。図４の
（ｃ）及び（ｄ）の場合には、行デコーダの左右両側
で、各２本ずつワードラインＷＬが立ち上がる必要があ
る。

【００４１】ところで、図１７に示すような従来のＲＡ
Ｍ１００では、行デコーダに対して同じ側にある２本の
ワードラインＷＬが同時に立ち上がり、分割ワードライ
ンセレクタ１０２の選択信号Ｇ［ａ−１：０］がイネー
ブルになると、分割ワードラインＤＷＬも２本同時に立
ち上がってしまい、ビットライン対ＢＬ及びＢＬＢを介
してデータが衝突する問題が生じる。かかる問題を解消
すべく、本実施の形態１では、図１に示すように、分割
ワードラインセレクタ２の選択信号として、ＧＡ［ａ−
１：０］及びＧＢ［ａ−１：０］の２系統が設定されて
おり、これらは、メモリアレイ１内で列方向に並ぶ分割
ワードラインセレクタ２に対して、それぞれ１行ずつ交
互に接続されている。かかる構成を用いて、各メモリア
レイ毎に選択信号ＧＡ［ａ−１：０］又はＧＢ［ａ−
１：０］のどちらか１つのみがイネーブルするか、若し
くは、ＧＡ［ａ−１：０］もＧＢ［ａ−１：０］も立ち
上がらないようにすることにより、行デコーダの片側で
最大２本のワードラインＷＬが同時に立ち上がってもデ
ータの衝突を回避することができる。

【００４２】また、図１に示すＲＡＭ１０では、データ
ライン対ＤＬ，ＤＬＢの組を１セットとして、計８組の
データラインセット８をもつ構成が採用されている。こ
れは、図３の（ａ）に示すような横方向の数ブロックか
ら１アドレスだけが出力されるように配置したアドレス
割付を前提とした構成の一例である。ここでは、例えば
ａ＝１６であれば、各データラインセット８に対して、
ｂ列のメモリセル３が２ブロック分接続されており、ま
た、ｂビット分のセンスアンプ９及びライトバッファ１
１も接続されている。

【００４３】列ゲート５は、列デコーダ６から出力され
た選択信号ＧＡ［ａ−１：０］又はＧＢ［ａ−１：０］
のいずれかがイネーブルになると、ビットライン対Ｂ
Ｌ，ＢＬＢとデータライン対ＤＬ，ＤＬＢとの間のゲー
トを開放する。プリチャージ回路４は、選択信号ＧＡ
［ａ−１：０］及びＧＢ［ａ−１：０］のいずれもディ
スエイブルであれば、ビットライン対ＢＬ，ＢＬＢをプ
リチャージする。列デコーダ６は、第１〜ａのブロック
のうちのアクセスする８アドレスを含むブロックに入力
されるＧＡ［ａ−１：０］又はＧＢ［ａ−１：０］を、
（ｚ，ｙ，ｘ）の値に応じてイネーブルする。行デコー
ダ７は、（ｚ，ｙ，ｘ）の値に応じて、左右両側１本ず
つ若しくは２本ずつワードラインＷＬを立ち上げる。

【００４４】また、本実施の形態１では、行デコーダ７
がメモリアレイ１の中央に、すなわち、左右両側におい
て同数のメモリアレイ１を有するように配置されてい
る。例えば行デコーダ６の片側に全てのメモリアレイ１
があると、行デコーダ７の片側のみで最大４本のワード
ラインＷＬが立ち上がることになり、列デコーダ６から
の選択信号ＧＡ［ａ−１］，ＧＢ［ａ−１］だけでは、
ビットラインＢＬ上でデータが衝突してしまう。これを
回避するために、行デコーダ７が中央に配置される。な
お、図１で左右両側に配置されるメモリアレイ１に対し
て、それぞれ、行デコーダ６を接続するのであれば、メ
モリアレイ１の中央に行デコーダを配置する必要はな
い。

【００４５】続いて、図５及び６には、それぞれ、図３
の（ａ）で示すアドレス割付を行う場合における、列デ
コーダ６及び行デコーダ７の回路構成の例を示す。ま
た、この例では、図１におけるａ，ｃが、それぞれ、ａ
＝１６，ｃ＝４であるとする。かかる回路構成では、ア
ドレス入力Ｘ［１：０］，Ｙ［１：０］，Ｚ［１：０］
のうち、Ｘ［１：０］，Ｚ［１：０］が列デコーダ６に
よりデコードされ、Ｘ［１：０］，Ｙ［１：０］が行デ
コーダ７によりデコードされる。

【００４６】図３及び４では、それぞれ、基準アドレス
（ｚ，ｙ，ｘ）を構成するｘ，ｙ，ｚの値として２以下
の数をとる場合が取り上げられてきたが、図７〜９に、
それぞれ、アドレス（ｚ，ｙ，ｘ）を構成するアドレス
値ｘ，ｙ，ｚの１つが３の値をとる場合の例を示す。図
７は、図１７に示す従来のＲＡＭ１００に関した（０，
０，０）〜（４，４，４）のアドレス割付の例である。
このとき、アドレス入力端子としては、Ｘ［２：０］，
Ｙ［２：０］，Ｚ［２：０］の各３本が必要とされ、
Ｘ，Ｙ，Ｚの各アドレス値が、０００→０，００１→
１，０１０→２，０１１→３，１００→４と変換され
て、アドレスが（ｚ，ｙ，ｚ）で示されている。左上が
りの斜線が付されたブロックが、（ｚ，ｙ，ｘ）＝
（３，３，３）を基準として図１６に示す格子により決
定される８つのアドレスに対応している。

【００４７】しかしながら、この場合にも、図３の
（ａ）に示す場合と同様に、指定された８つのアドレス
が互いに隣接したブロックに対応し、同じビットライン
対ＢＬ，ＢＬＢを共有するため、８アドレス分のデータ
を１サイクルで同時に読み出すことができない。

【００４８】他方、図８は、図７に示すアドレス割付に
対応する、図１に示すＲＡＭ１０に関したアドレス割付
の例である。左上がりの斜線が付されたブロックは、図
７と同様に、（ｚ，ｙ，ｘ）＝（３，３，３）を基準と
して図１６に示す格子により決定される８つのアドレス
に対応する。ここでは、図１におけるａ，ｃが、ａ＝２
４、ｃ＝９であるとし、各データラインセット８に対し
て、それぞれ１列の分割ワードラインＤＷＬを含む３つ
のブロックが接続される。また、複数アドレスへの同時
アクセスを可能とするアドレス割付の都合上、アドレス
値として本来不要な「５」を含むアドレス（右上がりの
斜線が付されたブロック）も必要となる。「５」とは、
Ｘ，Ｙ又はＺのアドレス値が１０１→５と変換されてな
る値である。実際には、「５」を含むアドレスはアクセ
ス対象であるアドレスとしては使用されず、これによ
り、ｚ＝５の列は、レイアウト上で省略可能である。

【００４９】また、図９は、図８に示すアドレス割付を
模式化して示すものである。前述したように、図７に示
すアドレス割付では、従来のＲＡＭ１００において、Ｘ
［２：０］，Ｙ［２：０］，Ｚ［２：０］の各３本のア
ドレス入力端子が必要となるが、図８及び９に示すアド
レス割付では、ＲＡＭ１０において、基準の（ｚ，ｙ，
ｘ）つまり図１６に示す格子において０に相当するアド
レスが、（０，０，０）〜（３，３，３）をとれば、必
要とされる（０，０，０）〜（４，４，４）のアドレス
にアクセスすることが可能となり、このため、アドレス
入力端子は、Ｘ［１：０］，Ｙ［１：０］，Ｚ［１：
０］の各２本で済む。

【００５０】なお、図８に示すアドレス割付は、図７の
それに比べて大きな面積を有するものとなっている。し
かしながら、例えば従来技術として図１９を参照して説
明したように、それぞれ全容量の一部を構成する容量を
備えた８つのＲＡＭの適用を考えた場合、図７に示すア
ドレス割付を八等分することができず、１／８の容量の
ＲＡＭは存在しない。このため、実際には、それぞれ１
／８よりも大きい容量のＲＡＭを使用する必要がある。
更に、配線領域も合せて考慮すれば、結果として、全体
の面積は、図７に示す場合に比べ、図８に示す場合の方
が小さくなり、面積の点では有利である。

【００５１】以上のような構成を備えたＲＡＭによれ
ば、８つのアドレスに対し同時にアクセスすること、つ
まりデータの読出し・書込みが可能である。また、この
ＲＡＭを実現する上で、回路面積及び配線面積の増大は
伴わない。

【００５２】次に、本発明の他の実施の形態について説
明する。以下では、上記実施の形態における場合と同じ
ものについては同一の符号を付し、それ以上の説明を省
略する。実施の形態２．図１６に示す格子に基づき決定される８
つのアドレスは、図４の（ａ）〜（ｄ）における０〜
の位置の違いを見れば分かるように、アドレス（ｚ，
ｙ，ｘ）の値によって、どのブロックに割り当てられる
かが変化する。これに伴い、図１に示すＲＡＭ１０の構
成では、例えば左下のｂビット分のデータ入出力回路１
２から入出力されるデータについても、アドレス（ｚ，
ｙ，ｘ）の値に応じて、（ｚ，ｙ，ｘ）のデータが入出
力される場合もあれば、（ｚ，ｙ，ｘ＋１）のデータが
入出力される場合、更に、その他のアドレスデータが入
出力される場合もある。しかしながら、この状態では、
ＲＡＭ１０を使用する上で扱いにくい。

【００５３】これを解消すべく、本実施の形態２では、
図１０に示すように、センスアンプ９及びライトバッフ
ァ１１とデータ入出力回路１２との間に、それぞれｂ本
からなる８セットのバスＤＬＳＥＴ＿ＤＩＯが設けられ
ている。また、バスＤＬＳＥＴ＿ＤＩＯとデータ入出力
回路１２との間に、セレクタ１９が設けられている。こ
のセレクタ１９は、アドレス入力回路１４からの入力に
基づき、所定のアドレスに対応するデータを選択して通
過させるものである。かかる構成により、あるｂ個のデ
ータ入出力回路１２には常にアドレス（ｚ，ｙ，ｘ）の
データが入出力され、別のｂ個のデータ入出力回路１２
には常にアドレス（ｚ，ｙ，ｘ＋１）のデータが入出力
され、また、その他のｂ個のデータ入出力回路１２にも
同様に、所定のアドレスのデータが入出力される。

【００５４】実施の形態３．８つのアドレスの同時読出
し又は書込み可能なＲＡＭ１０（図１参照）に対して、
１つのアドレスのみ書換えを行う必要が生じた場合、他
の７つのアドレスのデータが書き換わらないように、常
時、８つのアドレス分のデータを用意し、書換え対象の
アドレスのみに書換え用のデータを入力し、他の７つの
アドレスには、書き込まれているデータと同じデータを
入力する必要がある。本実施の形態３では、かかる面倒
な制御を解消すべく、８つのアドレスを同時に読み出す
又は書き込むか、若しくは、１つのアドレスのみを読み
出す又は書き込むかを選択可能とする端子が付設され
る。

【００５５】図１１に、本実施の形態３に従い、選択端
子ＳＥＬが図１に示す構成に追加された態様を示す。な
お、ここでは、内部制御回路１３，アドレス入力回路１
４，列デコーダ２６及び行デコーダ２７以外の構成を省
略する。選択端子ＳＥＬは列デコーダ２６及び行デコー
ダ２７に対して接続されており、外部からの選択信号が
選択端子ＳＥＬを介し、列デコーダ２６及び行デコーダ
２７に対して供給される。

【００５６】図１２に、行デコーダ２７の内部構成を示
す。この行デコーダ２７では、８アドレスアクセス用行
デコーダ３７Ａが、ＭＷＬ［ｃ‐１：０］及びＭＷＬ
［ｃ‐１：０］’からそれぞれ１本又は２本の信号を立
ち上げる。他方、１アドレスアクセス用行デコーダ３７
Ｂが、ＳＷＬ［ｃ‐１：０］及びＳＷＬ［ｃ‐１：
０］’からただ１本の信号を立ち上げる。各ＭＷＬ及び
ＳＷＬからの信号は、セレクタ３１に入力される。ここ
では、例えば、ＳＥＬ＝０であれば、ＭＷＬ側の信号が
選択され、また、一方、ＳＥＬ＝１であれば、ＳＷＬ側
の信号が選択される。

【００５７】また、図１３には、列デコーダ２６の内部
構成を示す。この列デコーダ２６では、８アドレスアク
セス用列デコーダ４６Ａが、ＭＧＡ［ａ‐１：０］及び
ＭＧＢ［ａ‐１：０］から、アクセス対象である８アド
レスに対応するブロックにアクセスするための信号を８
本立ち上げる。他方、１アドレスアクセス用列デコーダ
が、ＳＧ［ａ‐１：０］からただ１本の信号を立ち上げ
る。ＭＧＡ及びＭＧＢは、それぞれ、セレクタ４１に入
力される。ＳＧは、［］内の番号に等しいＧＡ及び
ＧＢが接続されるセレクタ４１にそれぞれ入力される。
１アドレスアクセスの場合には、１本のワードラインし
か立ち上がらないため、ＧＡ及びＧＢの同じ番号の信号
が同時に立ち上がっても問題ない。ここでは、例えば、
ＳＥＬ＝０であれば、ＭＧＡ及びＭＧＢ側の信号が選択
され、ＳＥＬ＝１であれば、ＳＧ側の信号が選択され
る。

【００５８】このように、選択端子ＳＥＬを設け、更
に、列デコーダ２６及び行デコーダ２７を上記のように
構成することにより、８アドレスアクセス及び１アドレ
スアクセスの選択を任意に行うことが可能となり、必要
に応じて、面倒な制御を伴うことなく、１アドレスアク
セスを実行することができる。

【００５９】ただし、この実施の形態３では、次のよう
な注意が必要となる。例えば、図３に示すアドレス割付
で１つのアドレスのみにアクセスする場合には、アドレ
ス入力端子として、Ｘ［１：０］，Ｙ［１：０］，Ｚ
［１：０］の各２本ずつで問題がない。これに対して、
図８に示すアドレス割付で８つのアドレスに同時にアク
セスする場合には、基準の（ｚ，ｙ，ｘ）つまり図１６
に示す０に相当するアドレスが最大（３，３，３）をと
れば、＋１加算されたアドレス（４，４，４）までのア
クセスも可能となり、アドレス入力端子としては、Ｘ
［１：０］，Ｙ［１：０］，Ｚ［１：０］の各２本ずつ
で問題がないが、１アドレスのみのアクセスの場合に
は、アドレス入力端子として、Ｘ［２：０］，Ｙ［２：
０］，Ｚ［２：０］の各３本ずつが必要となる。

【００６０】実施の形態４．図３に示すアドレス割付に
関しては、アドレス値として「４」を含むものは存在し
ておらず、このアドレス割付は、アドレス値として
「３」を含む基準アドレス（ｚ，ｙ，ｘ）には適用され
ない。これに対処すべく、この実施の形態４では、
「４」の代わりに「０」の値をもつアドレスにアクセス
する方法が考えられる。かかるアクセスは、図３に示す
構成に対し、図５及び６にそれぞれ示す列デコーダ及び
行デコーダにおいて、ｘ，ｙ，ｚが「３」の値をとり得
る構成が採用されることにより可能となる。

【００６１】他方、図８に示すアドレス割付に関して
は、基準アドレス（ｚ，ｙ，ｘ）を構成するアドレス値
ｘ，ｙ，ｚについての許容最大値が「４」である場合
に、基準アドレス（ｚ，ｙ，ｘ）に「４」を含む場合に
おけるｘ＋１，ｙ＋１，ｚ＋１の値（ここでは「５」）
を使用せず、その代わりに、ｘ＋１→０，ｙ＋１→０，
ｚ＋１→０の値をもつアドレスにアクセスする。なお、
かかるアクセスは、図８に示す構成に対し、図５及び６
にそれぞれ示す列デコーダ及び行デコーダにおいて、
ｘ，ｙ，ｚが「４」の値をとり得る構成が採用されるこ
とにより可能となる。

【００６２】実施の形態５．また、８つのアドレスの同
時読出し又は書込み可能なＲＡＭを実現するには、前述
した実施の形態とは異なる次のような方法が考えられ
る。前述した実施の形態１に係るＲＡＭ１０では、行デ
コーダの片側のみで最大４本のワードラインＷＬが立ち
上がるようにした場合には、ビットラインＢＬ上でデー
タが衝突してしまう。特に図示しないが、これを解消す
るために、実施の形態４として、列ゲートから出力され
る分割ワードラインセレクタの選択信号を４系統設定
し、列方向に並ぶ分割ワードラインセレクタに対してそ
れらを４行おきに接続する設計が考えられる。また、行
デコーダの片側のみでワードラインＷＬを１本，２本若
しくは４本同時に立ち上がるように設計される。なお、
これらは、図４の（ａ）〜（ｄ）で、行デコーダを外し
た態様に相当する。

【００６３】実施の形態６．例えば動作速度の要求が低
い場合には、８アドレス同時アクセスの代わりとして、
４アドレス同時アクセスを可能とするＲＡＭを用いるこ
とが考えられる。４アドレス同時アクセスを可能とする
ＲＡＭでは、８アドレス同時アクセス時と比較して、デ
ータ伝送用の配線も半分になり、配線面積が減少する。
例えば、図１９に示す場合と同様に、０とを含むＲＡ
Ｍを、ｃ×ａ＝２×８の１つのＲＡＭにまとめるように
構成させ、同様にして、と，と，とを含む
ＲＡＭを１つのＲＡＭに構成させることにより、４アド
レス同時アクセスを可能とする構成が実現可能となる。
しかしながら、この場合、別個のＲＡＭを４つ使用する
ことは、ＲＡＭ内部の制御回路の重複を伴い、また、４
つのＲＡＭと外部のアドレスデコード用回路を接続する
配線領域も必要となるため、チップ面積の増大をもたら
す惧れがある。

【００６４】これに対して、本実施の形態６では、８ア
ドレス同時アクセスを可能とするＲＡＭと同様に、単体
で４つのアドレスの同時読出し又は書込みを可能とする
機能を実現するＲＡＭを設計することを考える。この場
合、回路構成は基本的に図１に示す構成と同様である。
図１に示すＲＡＭと異なる点は、分割ワードラインを選
択する信号が１度にイネーブルになる本数が８本から４
本に変わる点、及び、データラインセットが４セットの
み設けられる点である。

【００６５】例えば図３に示すようなアドレス割付が採
用された場合、（ｚ，ｙ，ｘ）＝（１，１，１）であれ
ば、（１，１，１），（１，１，２），（１，２，１）
（１，２，２）を含む４行のワードラインＷＬが立ち上
がる。これに対処するために、行デコーダは中央に配置
されるか、若しくは、各メモリアレイに対してそれぞれ
行デコーダが配置される必要がある。これに対して、例
えば図１４の（ａ）及び（ｂ）に示すようなアドレス割
付が採用された場合には、最大２行のワードラインＷＬ
を同時に立ち上げるだけでよく、このため、行デコーダ
の片側にすべてのメモリアレイがあっても問題ない。

【００６６】また、４アドレス同時アクセスを可能とす
るＲＡＭについても、前述した実施の形態３の構成を採
用することにより、あるｂ個のデータ入出力回路には常
時アドレス（ｚ，ｙ，ｘ）のデータが入出力され、別の
ｂ個のデータ入出力回路には常時アドレス（ｚ，ｙ，ｘ
＋１）のデータが入出力され、また、その他のデータ入
出力回路においても常時それに対応したデータのみが入
出力されるようにすることが可能である。更に、４つの
アドレスに同時にアクセスするか、若しくは、１つのア
ドレスのみにアクセスするかを選択する機能は、８アド
レス同時アクセスについて前述した実施の形態３と同様
にして実現することができる。

【００６７】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。

【００６８】

【発明の効果】以上の説明から明らかなように、本願の
請求項１に係る発明によれば、１つのＲＡＭに対して、
８アドレスに同時にアクセスすることが可能であり、こ
れにより、従来の方法で同機能を実現する場合に比べ
て、回路面積及び配線領域を縮小することができる。

【００６９】また、本願の請求項２に係る発明によれ
ば、各データ入出力回路に対して、常時、（ｚ，ｙ，
ｘ）に基づき決定される８アドレスのうちの所定のアド
レスに対応した入出力が割り当てられるため、外部に回
路を追加する必要がなくなり、外部の配線領域の低減化
を図ることができる。

【００７０】更に、本願の請求項３に係る発明によれ
ば、請求項１に係る発明と同様に、１つのＲＡＭに対し
て、８アドレスに同時にアクセスすることが可能であ
り、これにより、従来の方法で同機能を実現する場合に
比べて、回路面積及び配線領域を縮小することができ
る。

【００７１】また、更に、本願の請求項４に係る発明に
よれば、１アドレスのみ書き換えるような場合に、他の
アドレスが書き換わらないように、他のアドレスには既
に書き込まれているデータを用意するという作業が必要
でなくなり、システム設計が容易となる。

【００７２】また、更に、本願の請求項５に係る発明に
よれば、１つのＲＡＭに対して、８アドレスに同時にア
クセスすることが可能である。これにより、従来の方法
で同機能を実現する場合に比べて、回路面積及び配線領
域を縮小することができる。

【００７３】また、更に、本願の請求項６に係る発明に
よれば、各データ入出力回路に対して、常時、（ｚ，
ｙ，ｘ）に基づき決定される８アドレスのうちの所定の
アドレスに対応した入出力が割り当てられるため、外部
に回路を追加する必要がなくなり、外部の配線領域の低
減化を図ることができる。

【００７４】また、更に、本願の請求項７に係る発明に
よれば、請求項５に係る発明と同様に、１つのＲＡＭに
対して、８アドレスに同時にアクセスすることが可能で
あり、これにより、従来の方法で同機能を実現する場合
に比べて、回路面積及び配線領域を縮小することができ
る。

【００７５】また、更に、本願の請求項８に係る発明に
よれば、１アドレスのみ書き換えるような場合に、他の
アドレスが書き換わらないように、他のアドレスには既
に書き込まれているデータを用意するという作業が必要
でなくなり、システム設計が容易となる。

【００７６】また、更に、本願の請求項９に係る発明に
よれば、１つのＲＡＭに対して、４アドレスに同時にア
クセスすることが可能である。これにより、従来の方法
で同機能を実現する場合に比べて、回路面積及び配線領
域を縮小することができる。

【００７７】また、更に、本願の請求項１０に係る発明
によれば、各データ入出力回路に対して、常時、（ｚ，
ｙ，ｘ）に基づき決定される４アドレスのうちの所定の
アドレスに対応した入出力が割り当てられるため、外部
に回路を追加する必要がなくなり、外部の配線領域の低
減化を図ることができる。

【００７８】また、更に、本願の請求項１１に係る発明
によれば、請求項９に係る発明と同様に、１つのＲＡＭ
に対して、４アドレスに同時にアクセスすることが可能
であり、これにより、従来の方法で同機能を実現する場
合に比べて、回路面積及び配線領域を縮小することがで
きる。

【００７９】また、更に、本願の請求項１２に係る発明
によれば、１アドレスのみ書き換えるような場合に、他
のアドレスが書き換わらないように、他のアドレスには
既に書き込まれているデータを用意するという作業が必
要でなくなり、システム設計が容易となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るＲＡＭの構成を
概略的に示すブロック図である。

【図２】ａ×ｃ＝１６×４のメモリアレイに対してア
ドレス割付されたＸ［１：０］，Ｙ［１：０］，Ｚ
［１：０］で示されるアドレス（ｚ，ｙ，ｘ）の各アド
レス値ｚ，ｙ，ｘを、それぞれ、００→０，０１→１，
１０→２，１１→３と変換してあらわす図である。

【図３】（ａ）本発明の実施の形態１に従った横方向
の２ブロックにつき１アドレスが出力されるアドレス割
付の一例を示す図である。（ｂ）図３の（ａ）に示すアドレス割付を模式化してあ
らわす図である。

【図４】（ａ）図３の（ａ）に示すアドレス割付に
対して、（ｚ，ｙ，ｘ）＝（０，０，０）のときに、８
つのアドレスに同時にアクセスする際のアドレス位置を
示す図である。（ｂ）図３の（ａ）に示すアドレス割付に対して、
（ｚ，ｙ，ｘ）＝（１，１，０）のときに、８つのアド
レスに同時にアクセスする際のアドレス位置を示す図で
ある。（ｃ）図３の（ａ）に示すアドレス割付に対して、
（ｚ，ｙ，ｘ）＝（２，２，１）のときに、８つのアド
レスに同時にアクセスする際のアドレス位置を示す図で
ある。（ｄ）図３の（ａ）に示すアドレス割付に対して、
（ｚ，ｙ，ｘ）＝（１，１，１）のときに、８つのアド
レスに同時にアクセスする際のアドレス位置を示す図で
ある。

【図５】列デコーダの内部構成を示す図である。

【図６】行デコーダの内部構成を示す図である。

【図７】従来のＲＡＭに関したアドレス割付の一例を
示す図である。

【図８】本発明の実施の形態１に係るＲＡＭに関した
アドレス割付の一例を示す図である。

【図９】図８に示すアドレス割付を模式化してあらわ
す図である。

【図１０】本発明の実施の形態２に係るＲＡＭの一部
を示すブロック図である。

【図１１】本発明の実施の形態３に係る選択信号経路
を備えたＲＡＭの一部を示すブロック図である。

【図１２】上記実施の形態３に係る選択信号経路に対
応した行デコーダの構成例を示すブロック図である。

【図１３】上記実施の形態３に係る選択信号経路に対
応した列デコーダの構成例を示すブロック図である。

【図１４】（ａ）本発明の実施の形態４に係るアドレ
ス割付の一例を示す図である。（ｂ）図１４の（ａ）に示すアドレス割付を模式化して
あらわす図である。

【図１５】複数のメモリアレイを用いて構成される色
変換データメモリ領域を示す説明図である。

【図１６】データへのアクセス時に用いる複数のアド
レスを、アドレス（ｚ，ｙ，ｘ）を基準として選択する
例を示す説明図である。

【図１７】従来のＲＡＭを概略的に示すブロック図で
ある。

【図１８】（ａ）それぞれｂビット単位で模式化さ
れ、（ａ×ｃ）ワードの記憶領域を構成するメモリアレ
イに対するアドレス割付の一例を示す図である。（ｂ）図１８の（ａ）に示すメモリアレイのうちの１ビ
ットに対応する１ブロックをあらわす図である。

【図１９】（ａ）ａ×ｃ＝４×２のブロックを８つ備
えたＲＡＭにおけるアドレス割付の一例を示す図であ
る。（ｂ）図１９の（ａ）に示すＲＡＭの回路構成を概略的
に示す図である。

【符号の説明】

１メモリアレイ，２分割ワードラインセレクタ，３
メモリセル，４プリチャージ回路，５列ゲート，６
列デコーダ，７行デコーダ，８データラインセッ
ト，９センスアンプ，１０ＲＡＭ，１１ライトバ
ッファ，１２データ入出力回路，１３内部制御回路，
１４アドレス入力回路，ＢＬビットライン，ＤＷＬ
分割ワードライン，ＧＡ，ＧＢ分割ワードラインセ
レクタ用の選択信号，ＷＬワードライン

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルがマトリクス状に配列
されてなるメモリアレイと、該メモリアレイを構成する
メモリセルの各行毎に設けられたワードラインと、行方
向に並ぶメモリセルを１ワード単位で接続する分割ワー
ドラインと、各分割ワードライン毎にワードラインに接
続され、該分割ワードラインを選択する分割ワードライ
ンセレクタと、メモリセルを各列毎に接続するデータ読
出し又は書込み用のビットライン対と、各ビットライン
対に対して設定される列ゲートと、該列ゲートを介して
ビットライン対に接続されるデータ伝送用のデータライ
ン対と、該データライン対に接続する書込み用のライト
バッファ及び読出し用のセンスアンプと、該ライトバッ
ファ及びセンスアンプを介して上記データライン対に接
続するデータ入出力回路とを有しており、各メモリセル
の行選択がワードラインと分割ワードラインの二段階に
分けて行われる分割ワードライン方式の半導体記憶装置
において、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：
０］の３系統で指定されるとともに、上記分割ワードラ
インセレクタを選択する選択信号として２系統が設定さ
れ、列方向に並ぶ分割ワードラインセレクタに対して、
２系統の選択信号がそれぞれ１行ずつ交互に接続され
て、２系統の選択信号の経路のうちの１系統のみがイネ
ーブルすることにより、上記分割ワードラインセレクタ
を選択するように構成されており、上記選択信号が装置内で計８系統イネーブルすることに
より、上記アドレス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，
Ｚ［ｋ：０］により指定されるアドレス（ｚ，ｙ，ｘ）
に対して、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ
＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，ｘ）
（ｚ＋１，ｙ，ｘ＋１）（ｚ＋１，ｙ＋１，ｘ）（ｚ＋
１，ｙ＋１，ｘ＋１）で表わされる８アドレスに同時に
アクセス可能であることを特徴とする半導体記憶装置。
【請求項２】更に、上記ライトバッファに入力される
信号とデータ入出力回路との間、及び、上記センスアン
プから出力される信号とデータ入出力回路との間にセレ
クタが設けられており、上記アドレス（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）
（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，
ｘ＋１）（ｚ＋１，ｙ，ｘ）（ｚ＋１，ｙ，ｘ＋１）
（ｚ＋１，ｙ＋１，ｘ）（ｚ＋１，ｙ＋１，ｘ＋１）で
表わされる８アドレスの入出力データが、上記セレクタ
を介して、常時、各アドレスに１対１で対応したデータ
入出力回路から送受されることを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】上記アドレス（ｚ，ｙ，ｘ）のｚ，ｙ，
ｘのうちの１つ又は複数が許容される値の最大となる場
合に、ｚ＋１，ｙ＋１又はｘ＋１の代わりに、それぞ
れ、ｚ＋１→０，ｙ＋１→０又はｘ＋１→０のアドレス
を用いて、８アドレスに同時にアクセスすることを特徴
とする請求項１又は２に記載の半導体記憶装置。
【請求項４】８アドレスに同時にアクセスするか、若
しくは、１アドレスのみに同時にアクセスするかを選択
する選択手段が設けられていることを特徴とする請求項
１〜３のいずれか一に記載の半導体記憶装置。
【請求項５】複数のメモリセルがマトリクス状に配列
されてなるメモリアレイと、該メモリアレイを構成する
メモリセルの各行毎に設けられたワードラインと、行方
向に並ぶメモリセルを１ワード単位で接続する分割ワー
ドラインと、各分割ワードライン毎にワードラインに接
続され、該分割ワードラインを選択する分割ワードライ
ンセレクタと、メモリセルを各列毎に接続するデータ読
出し又は書込み用のビットライン対と、各ビットライン
対に対して設定される列ゲートと、該列ゲートを介して
ビットライン対に接続されるデータ伝送用のデータライ
ン対と、該データライン対に接続する書込み用のライト
バッファ及び読出し用のセンスアンプと、該ライトバッ
ファ及びセンスアンプを介して上記データライン対に接
続するデータ入出力回路とを有しており、各メモリセル
の行選択がワードラインと分割ワードラインの二段階に
分けて行われる分割ワードライン方式の半導体記憶装置
において、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：
０］の３系統で指定されるとともに、上記分割ワードラ
インセレクタを選択する選択信号として４系統が設定さ
れ、列方向に並ぶ分割ワードラインセレクタに対して、
４系統の選択信号がそれぞれ４行おきに接続されて、４
系統の選択信号の経路のうちの１系統のみがイネーブル
することにより、上記分割ワードラインセレクタを選択
するように構成されており、上記選択信号が装置内で計８系統イネーブルすることに
より、上記アドレス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，
Ｚ［ｋ：０］により指定されるアドレス（ｚ，ｙ，ｘ）
に対して、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ
＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）（ｚ＋１，ｙ，ｘ）
（ｚ＋１，ｙ，ｘ＋１）（ｚ＋１，ｙ＋１，ｘ）（ｚ＋
１，ｙ＋１，ｘ＋１）で表わされる８アドレスに同時に
アクセス可能であることを特徴とする半導体記憶装置。
【請求項６】更に、上記ライトバッファに入力される
信号とデータ入出力回路との間、及び、上記センスアン
プから出力される信号とデータ入出力回路との間にセレ
クタが設けられており、上記アドレス（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）
（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，
ｘ＋１）（ｚ＋１，ｙ，ｘ）（ｚ＋１，ｙ，ｘ＋１）
（ｚ＋１，ｙ＋１，ｘ）（ｚ＋１，ｙ＋１，ｘ＋１）で
表わされる８アドレスの入出力データが、上記セレクタ
を介して、常時、各アドレスに１対１で対応したデータ
入出力回路から送受されることを特徴とする請求項５記
載の半導体記憶装置。
【請求項７】上記アドレス（ｚ，ｙ，ｘ）のｚ，ｙ，
ｘに対して、ｚ＋１，ｙ＋１，ｘ＋１から得られるアド
レスがメモリ空間内に存在しない場合に、ｚ＋１→０，
ｙ＋１→０又はｘ＋１→０として、８アドレスに同時に
アクセスすることを特徴とする請求項５又は６に記載の
半導体記憶装置。
【請求項８】８アドレスに同時にアクセスするか、若
しくは、１アドレスのみに同時にアクセスするかを選択
する選択手段が設けられていることを特徴とする請求項
５〜７のいずれか一に記載の半導体記憶装置。
【請求項９】複数のメモリセルがマトリクス状に配列
されてなるメモリアレイと、該メモリアレイを構成する
メモリセルの各行毎に設けられたワードラインと、行方
向に並ぶメモリセルを１ワード単位で接続する分割ワー
ドラインと、各分割ワードライン毎にワードラインに接
続され、該分割ワードラインを選択する分割ワードライ
ンセレクタと、メモリセルを各列毎に接続するデータ読
出し又は書込み用のビットライン対と、各ビットライン
対に対して設定される列ゲートと、該列ゲートを介して
ビットライン対に接続されるデータ伝送用のデータライ
ン対と、該データライン対に接続する書込み用のライト
バッファ及び読出し用のセンスアンプと、該ライトバッ
ファ及びセンスアンプを介して上記データライン対に接
続するデータ入出力回路とを有しており、各メモリセル
の行選択がワードラインと分割ワードラインの二段階に
分けて行われる分割ワードライン方式の半導体記憶装置
において、アドレス入力がＸ［ｉ：０］，Ｙ［ｊ：０］，Ｚ［ｋ：
０］の３系統で指定されるとともに、上記分割ワードラ
インセレクタを選択する選択信号として２系統が設定さ
れ、列方向に並ぶ分割ワードラインセレクタに対して、
２系統の選択信号がそれぞれ１行ずつ交互に接続され
て、２系統の選択信号の経路のうちの１系統のみがイネ
ーブルすることにより、上記分割ワードラインセレクタ
を選択するように構成されており、上記選択信号が装置内で計４系統イネーブルすることに
より、上記アドレス入力Ｘ［ｉ：０］，Ｙ［ｊ：０］，
Ｚ［ｋ：０］により指定されるアドレス（ｚ，ｙ，ｘ）
に対して、（ｚ，ｙ，ｘ）（ｚ，ｙ，ｘ＋１）（ｚ，ｙ
＋１，ｘ）（ｚ，ｙ＋１，ｘ＋１）で表わされる４アド
レスに同時にアクセス可能であることを特徴とする半導
体記憶装置。
【請求項１０】更に、上記ライトバッファに入力され
る信号とデータ入出力回路との間、及び、上記センスア
ンプから出力される信号とデータ入出力回路との間にセ
レクタが設けられており、上記アドレス（ｚ，ｙ，ｘ）に対し、（ｚ，ｙ，ｘ）
（ｚ，ｙ，ｘ＋１）（ｚ，ｙ＋１，ｘ）（ｚ，ｙ＋１，
ｘ＋１）で表わされる４アドレスの入出力データが、上
記セレクタを介して、常時、各アドレスに１対１で対応
したデータ入出力回路から送受されることを特徴とする
請求項９記載の半導体記憶装置。
【請求項１１】上記アドレス（ｚ，ｙ，ｘ）のｚ，
ｙ，ｘに対して、ｚ＋１，ｙ＋１，ｘ＋１から得られる
アドレスがメモリ空間内に存在しない場合に、ｚ＋１→
０，ｙ＋１→０又はｘ＋１→０として、４アドレスに同
時にアクセスすることを特徴とする請求項９又は１０に
記載の半導体記憶装置。
【請求項１２】４アドレスに同時にアクセスするか、
若しくは、１アドレスのみに同時にアクセスするかを選
択する選択手段が設けられていることを特徴とする請求
項９〜１１のいずれか一に記載の半導体記憶装置。