KR20040086478A - 반도체 기억 장치 - Google Patents

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KR20040086478A KR10-2004-7013864A KR20047013864A KR20040086478A KR 20040086478 A KR20040086478 A KR 20040086478A KR 20047013864 A KR20047013864 A KR 20047013864A KR 20040086478 A KR20040086478 A KR 20040086478A
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Abstract

본 발명의 반도체 기억 장치는 회로 면적 및 배선 면적의 증가를 수반하지 않고 복수의 어드레스에 동시에 액세스할 수 있다. 메모리 셀의 행은 워드라인과 분할 워드라인의 2단으로 선택된다. 어드레스는 X[i:0], Y[j:0] 및 Z[k:0]에 의해 지정된다. 2계통의 선택 신호가 하나의 메모리 어레이에 배열된 분할 워드라인 셀렉터에 교대로 제공된다. 2계통의 선택 신호 중 하나가 인에이블되어 분할 워드라인 셀렉터가 선택되게 된다. 전체 반도체 기억 장치의 8계통의 선택 신호가 인에이블되어 8개의 어드레스에 동시에 액세스한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORING DEVICE}
디지털 컬러 복사기와 같은 디지털 화상 출력 장치는 이 장치의 판독부를 통해 R(적색), G(녹색) 및 B(청색)의 데이터로서 화상을 판독한다. 이 디지털 화상 출력 장치는 이 데이터를 C(시안), M(마젠타), Y(옐로우)의 데이터로서 이 장치의 인쇄부에 출력한다. 이에 따라, 디지털 화상 출력 장치의 화상 처리에서는 화상 데이터에 대하여 RGB계의 색공간에서 CMY계의 색공간으로의 좌표 변환 처리가 실시된다. 이 좌표 변환 처리는 스캐너의 입력 특성과 플로터(plotter)의 출력 특성을 고려해야 하고, 좌표 변환값을 간단한 방식으로 계산할 수 없다. 그 결과, 3차원 룩업 테이블(이하, LUT이라 함)을 이용하고 있다. 그러나, LUT를 구성하는 데에는 R, G , B 데이터의 비트폭에 따라 방대한 용량이 필요하는 경우가 있다. 예컨대 R 데이터, G 데이터, B 데이터가 각각 8비트폭으로 표현되는 경우, LUT의 용량으로서 28×28×28비트가 필요하게 된다.
종래에서는 LUT의 용량을 삭감하기 위해서 색변환 처리를 다음과 같이 수행하고 있다. 종래의 색변환 처리부의 구성이 도 15에 개략적으로 도시되어 있다. 이 색변환 처리부(90)는 색변환 데이터 메모리 영역(91)과, 보정 연산부(92)를 포함한다. R의 상위 4비트에 의해 형성된 C 데이터, M 데이터, Y 데이터가 어드레스로서 색변환 데이터 메모리 영역(91)에 기록되어 있다. G의 상위 4비트에 의해 형성된 C 데이터, M 데이터, Y 데이터가 어드레스로서 색변환 데이터 메모리 영역(91)에 기록되어 있다. B의 상위 4비트에 의해 형성된 C 데이터, M 데이터, Y 데이터가 어드레스로서 색변환 데이터 메모리 영역(91)에 기록되어 있다. 도 15에 도시하는 바와 같이, 3개의 색변환 처리부(90)가 각각 C 데이터 변환, M 데이터 변환 및 Y 데이터 변환을 위해 준비된다. 그에 따라, 각 색변환 처리부(90)의 3개의 색변환 데이터 메모리 영역(91)은 각각 C 데이터 변환, M 데이터 변환 및 Y 데이터 변환용 LUT에 대응한다.
스캐너(도시 생략)로 판독된 2진수의 8비트 데이터로부터 상위 4비트 R 데이터, 상위 4비트 G 데이터 및 상위 4비트 B 데이터는 색변환 데이터 메모리 영역(91)를 이용하여 데이터를 판독하는 데 이용된다. 즉, 이 때, 판독 데이터 중 하나는 상위 4비트의 R, G 및 B 데이터에 의해 지정되는 기준 어드레스에 대응하고, 그 판독 데이터의 나머지는 기준 어드레스에 기초해서 선택되는 미리 정해진 어드레스에 대응한다. 도 16은 기준 어드레스(z, y, x)에 기초해서 선택되고 데이터 판독 처리에 이용되는 복수의 어드레스를 선택하는 일례를 나타내고 있다.
R, G, B의 상위 4비트 데이터에 의해 지정되는 기준 어드레스(z, y, x)에 기초해서 C용 메모리 영역에 액세스하는 경우에, 도 16에서 "0"으로 나타내는 기준어드레스가 선택되고, (기준 어드레스를 구성하는 값 x, y, z 중 1개, 2개 및 모두에 "1"이 더해져서 결정된, 도 16에서 ①∼⑦로 나타내는)복수의 어드레스가 선택된다. 즉, 도 16에서는 기준 어드레스(z, y, x)를 포함하여, 하나의 격자를 규정하는 8개의 어드레스가 선택된다. 선택된 복수의 어드레스에 대응하는 데이터가 C용 메모리 영역에서 판독된다. 이 판독된 데이터는 원래 R 데이터, G 데이터 및 B 데이터의 상위 4비트 데이터에 기초하기 때문에 개략적인 정보이다.
그 후, 더욱 상세한 정보를 얻기 위해서 R 데이터, G 데이터 및 B 데이터의 하위 4비트 데이터가 이용된다. 보정 연산부(92)는 그 데이터를 이용하여 보정 연산 처리를 수행한다. 이런 식으로, 도 16에 도시한 바와 같은 8개의 어드레스로 규정되는 격자 중에 포함되는 C 데이터에 관한 더욱 상세한 정보를 얻을 수 있고, 색변환이 수행된 데이터를 산출할 수 있다.
C 데이터를 얻는 것과 같은 방법으로, M 데이터와 Y 데이터를 얻기 위하여 색변환 처리부(90)는 색변환 처리를 수행한다. 통상 8개의 어드레스에 대응하는 데이터가 이용되지만, 이것에 한정되는 일없이, 6개의 어드레스에 대응하는 데이터가 이 분야에 이용되기도 한다.
일반적으로, 전술한 바와 같은 색변환 데이터 메모리 영역은 복수의 RAM으로 구성된다. 도 17에는 종래의 RAM의 일례가 도시되어 있다. 이 예에서는, RAM은 스태틱 RAM이고, 메모리 셀은 2개단, 즉 워드라인과 분할 워드라인에 의해 선택된다.
RAM(100)은 동일한 셀 구조를 갖는 복수(제1∼제a 블록)의 메모리 어레이(101)를 포함한다. 각 메모리 어레이(101)에서는 "c"개의 워드라인(WL)이 각각 분할 워드라인 셀렉터(102)를 통하여 분할 워드라인(DWL)에 접속된다. b개의 메모리 셀이 각 분할 워드라인(DWL)에 대하여 접속되어 있다. 메모리 셀(103)(MC) 각각은 1비트에 대응한다. 각 열에서, 메모리 셀(103)은 비트라인쌍(BL, BLB) 사이에 접속되게 비트라인쌍(BL, BLB)에 접속된다. 그 비트라인쌍(BL. BLB)의 각각의 일단측은 프리차지 회로(104)에 접속된다. 또한, 비트라인쌍(BL, BLB)은 열게이트(105)를 통하여 데이터라인쌍(DL, DLB)에 접속된다. 더욱, 각 데이터라인쌍(DL, DLB)은 감지 연산 증폭기(106) 및 기록 버퍼(107)를 통하여 데이터 입력/출력 회로(108)에 연결된다.
RAM(100)에서는 각 메모리 어레이(101)에 포함되는 메모리 셀(103)로부터 데이터가 판독되고, 각 메모리 어레이(101)에 포함되는 메모리 셀(103)에 데이터가 기록된다. 이 판독/기록 동작은 어드레스 입력 회로(111) 및 내부 제어 회로(112)로부터 행디코더(109) 및 열디코더(110)에 보내지는 어드레스 및 제어 신호에 기초하여 제어된다. 즉, 어드레스 입력 회로(111) 및 내부 제어 회로(112)는 도 17의 CEB, WEB, ADD[h:0]에 의해 나타내는 외부 신호에 기초해서 어드레스 신호 및 제어 신호를 행디코더(109) 및 열디코더(110)에 보낸다. 열게이트(105)의 개폐는 열디코더(110)로부터 출력되는 선택 신호(G[a-1:0])에 의해서 제어된다. 동작 시에는 게이트 신호로서 제1∼제a 메모리 어레이에 대하여 각각 G[0]∼G[a-1]까지 1개씩 입력된다. 그리고, a개의 게이트 신호 라인 중 1개가 상승함으로써 a개의 메모리 어레이로부터 하나의 메모리 어레이만이 선택된다.
b개의 메모리 셀(103)이 접속되는 1개의 분할 워드라인(DWL)이 각 메모리 어레이(101)에서 1워드를 형성한다. 그에 따라, 그러한 구조를 갖는 RAM의 용량은 a ×c(워드)×b(비트)가 된다.
도 17에는 어드레스 입력 회로(111)의 입력 단자로서 ADD[h:0]가 규정되어 있다(여기서, "h"는 2 이상). 그러나, 어드레스 X[i:0], 어드레스 Y[j:0], 어드레스 Z[k:0]의 3계통을 어드레스 입력 단자로서 이용할 수 있다. 이 경우에는, 어드레스 X를 행디코더(109)로 디코드하고, 어드레스 Y와 Z를 열디코더(110)로 디코드한다.
여기서, "i", "j"와 "k"가 모두 1인 경우에는, "c"는 "4"이고, "a"는 16이 된다. 도 18a는 (a ×c)워드의 기억 영역을 구성하는 RAM에 대한 어드레스 할당의 일례를 나타낸다. 이 RAM은 1워드를 형성하는 각 블록을 나타낸다. 1워드에 대응하는 하나의 블록(115)은 도 18b에 도시한 바와 같이, 1개의 분할 워드라인 셀렉터(102)와, 그것에 접속하는 b개의 메모리 셀을 갖는 분할 워드라인(DWL)을 포함하도록 구성된다.
더욱, 어드레스 입력 단자(X[i:0], Y[j:0], Z[k:0])로부터 입력되는 어드레스를 (z, y, x)로 나타낸다. 기준 어드레스(z, y, x)를 포함하고 "z", "y, "x" 중에 1개, 2개 및 모두에 "1"을 더함으로써 이루어지는 8개의 어드레스(도 16 참조)에 대응하는 데이터를 동시에 사용하는 경우, 도 18a의 "0"∼"⑦"이 나타내는 8개의 블록에 대응하는 데이터가 동시에 필요하게 된다. 이 예에서, (z, y, x)=(00, 00, 01)는 Z[1]=Z[0]=0, Y[1]=Y[0]=O, X[1]=O, X[0]=1을 의미한다.
그러나, 도 17에 도시하는 구성을 갖는 종래의 RAM에 있어서, 지정된 8개의어드레스는 도 18a에 도시하는 바와 같이, 서로 인접한 블록에 대응한다. 더욱이, 이 경우에, 각 비트라인쌍(BL, BLB)이 블록에 의해 공유된다. 그에 따라, 8개의 어드레스에 대응하는 데이터는 1사이클로 동시에 판독될 수 없다. 일례로서, 8개의 어드레스에 대응하는 데이터를 동시에 사용하기 위해서는, 8개의 RAM을 이용하여, 기록 시에는, 동일한 데이터를 8개의 RAM 각각의 동일한 어드레스에 기록하고, 판독 시에는 각 RAM의 각각 별도 어드레스로부터 데이터를 출력한다. 그러나, 이 경우에는 전체의 칩면적이 커지게 된다.
다른 예로서, 8개의 어드레스에 대응하는 데이터를 사용하기 위해서는 각각 도 18a에 도시하는 RAM의 1/8의 용량, 즉 a ×c=4 ×2을 갖는 8개의 다른 RAM을 이용할 수 있다. 도 19a에는 도 18a의 X 어드레스, Y 어드레스, Z 어드레스로 지정되는 블록(115)이 각각 a ×c=4 ×2의 용량을 갖는 RAM 8개의 블록(115)에 할당된 도면이다. 이와 같이 할당하면, 동시에 액세스되는 8개의 어드레스의 블록(115)이 8개의 RAM에 1블록씩 배치된다. 이 예에서, 도 19a에 도시하는 "0"∼"⑦"은 도 18a에 도시하는 "0"∼"⑦"에 대응한다. 도 19a에 도시한 "0"∼"⑦"와 같은 8개의 RAM의 8개의 어드레스에 동시에 액세스하기 위해서는 도 19b에 도시한 바와 같이 8개의 RAM 외부의 주변 회로에서 어드레스를 디코드하는 것이 좋다.
이러한 구성에 따르면, RAM의 총용량을 변경하지 않고, 8개의 어드레스에 대응하는 데이터를 동시에 사용하는 것이 가능하다. 그러나, 이 경우에, RAM을 8개의 블록 그룹에 분할함에 따라 각 블록 그룹에는 전용 제어 회로가 필요하게 된다. 그 결과, 복수의 제어 회로가 이용된다. 또한, 8개의 블록 그룹과 외부 어드레스 디코더 간의 접속을 위한 배선 영역도 필요하기 때문에 전체적인 면적이 커진다.
더욱, 8개의 어드레스에 동시에 액세스하기 위해서는 데이터를 송수신하기 위한 배선 수가 입력용으로만 8 ×b개 필요하고, 출력용의 것도 합하면 그 배가 되어, 배선 면적이 매우 커진다.
8개의 어드레스에 동시에 액세스하기 위하여, 일본 특허 공개 평6-349268호에는 1회의 기록 동작을 수행하여, 하나의 행어드레스에 속하고 임의의 범위에 있는 복수의 연속 메모리 셀에 동시에 데이터를 기록할 수 있는 반도체 기억 장치가 개시되어 있다. 또한, 일본 특허 공개 평5-113928호 공보에는 어드레스를 변환하여, 동일 화소에 대응하는 복수 종류의 표시 요소에 관한 데이터 또는 복수의 화소에 대응하는 동일 종류의 표시 요소에 관한 데이터 중 어느 한 경우에, 동시에 복수의 메모리 셀에 액세스할 수 있는 화상 메모리 장치가 개시되어 있다.
이들 2가지 선행 기술도 복수 어드레스에 동시에 액세스할 수 있다. 그러나, 복수의 어드레스에 대한 동시 액세스가 하나의 행어드레스에 제한된다. 이들 선행 기술의 목적은 기준 어드레스(z, y, x)에 기초해서 선택되는 복수 어드레스에 대하여 동시에 액세스하는 본원 발명의 목적과 다르다.
본 발명은 반도체 기억 장치에 관한 것이며, 구체적으로는 복수의 어드레스에 동시 액세스가 가능한 반도체 기억 장치에 관한 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 RAM 구성을 개략적으로 도시하는 블록도이다.
도 2는 X[1:0], Y[1:0] 및 Z[1:0]에 의해 결정되는 어드레스(z, y, x)를 나타내기 위하여, 어드레스값 "00"이 "0"으로 변환되고, 어드레스값 "01"이 "1"로 변환되며, 어드레스값 "11"이 "3"으로 변환되는 a ×c=16 ×4의 메모리 어레이에 대한 어드레스 할당을 나타내는 도면이다.
도 3a는 본 발명의 제1 실시 형태에 따른 가로 방향의 2블록마다 1개의 어드레스가 선택되는 어드레스 할당의 일례를 도시한 도면이다.
도 3b는 도 3a의 어드레스 할당을 다른 형태로 나타내는 도면이다.
도 4a는 기준 어드레스 (z, y, x)가 (0, 0, 0)일 때에 도 3a의 어드레스 할당에서의 액세스 위치를 도시한 도면이다.
도 4b는 기준 어드레스 (z, y, x)가 (1, 1, 0)일 때에 도 3a의 어드레스 할당에서의 액세스 위치를 도시한 도면이다.
도 4c는 기준 어드레스 (z, y, x)가 (2, 2, 1)일 때에 도 3a의 어드레스 할당에서의 액세스 위치를 도시한 도면이다.
도 4d는 기준 어드레스 (z, y, x)가 (1, 1, 1)일 때에 도 3a의 어드레스 할당에서의 액세스 위치를 도시한 도면이다.
도 5는 열디코더의 내부 구성을 도시한 도면이다.
도 6는 행디코더의 내부 구성을 도시한 도면이다.
도 7은 종래의 RAM에 관한 어드레스 할당을 도시한 도면이다.
도 8은 본 발명의 제1 실시 형태에 따른 RAM에 관한 어드레스 할당의 일례를 도시한 도면이다.
도 9는 도 8에 도시하는 어드레스 할당을 다른 방식으로 나타낸 도면이다.
도 10은 본 발명의 제2 실시 형태에 따른 RAM의 일부를 도시하는 블록도이다.
도 11은 본 발명의 제3 실시 형태에 따른 선택 신호 경로를 갖는 RAM의 일부를 도시하는 블록도이다.
도 12는 상기 제3 실시 형태에 따른 행디코더의 구성예를 도시하는 블록도이다.
도 13은 상기 제3 실시 형태에 따른 열디코더의 구성예를 도시하는 블록도이다.
도 14a는 본 발명의 제4 실시 형태에 따른 어드레스 할당의 일례를 도시한 도면이다.
도 14b는 도 14a의 어드레스 할당을 다른 방식으로 나타낸 도면이다.
도 15는 종래 기술에 따른 복수의 메모리 어레이를 포함하는 색변환 데이터 메모리 영역을 도시하는 도면이다.
도 16은 데이터 액세스용의 복수의 어드레스를 기준 어드레스에 기초해서 선택하는 어드레스 선택 방법을 설명하는 도면이다.
도 17은 종래 기술의 RAM을 도시하는 블록도이다.
도 18a는 종래 기술에 따른 (a ×c) 워드의 메모리 영역을 갖는 메모리 어레이의 어드레스 할당의 일례를 도시한 도면이다.
도 18b는 도 18a의 메모리 어레이에서 "b" 비트에 대응하는 1블록을 나타내는 도면이다.
도 19a는 종래 기술에 따른 a ×c=4 ×2의 영역을 각각 갖는 8개의 영역을 포함하는 RAM에서의 어드레스 할당의 일례를 도시한 도면이다.
도 19b는 도 19a에 도시한 RAM의 회로 구성을 개략적으로 도시한 도면이다.
본 발명은 회로 면적 및 배선 면적의 증대를 수반하지 않고, 복수의 어드레스에 대하여 동시에 액세스 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따르면, 메모리 셀의 행이 워드라인 단와 분할 워드라인 단에 의해 선택되는 반도체 기억 장치가 제공되며, 이 반도체 기억 장치는,
매트릭스로 배열된 복수의 메모리 셀을 각각 포함하는 메모리 어레이와,
상기 메모리 셀의 각 행에 대한 워드라인과,
1 워드에 대응하는 1 행으로 배열된 메모리 셀에 각각 접속되는 분할 워드라인과,
상기 분할 워드라인을 각각 선택하는 분할 워드라인 셀렉터로서, 상기 분할 워드라인이 상기 분할 워드라인 셀렉터를 통해 각 워드라인에 각각 접속되는 것인 분할 워드라인 셀렉터와,
상기 메모리 셀에 접속되고, 상기 메모리 셀에 대하여 각각 데이터를 판독 및 기록하기 위한 비트라인쌍과,
상기 비트라인쌍에 각각 접속되는 열게이트와,
상기 열게이트를 통해 상기 비트라인쌍에 각각 접속되어 데이터를 전달하는 데이터라인쌍과,
상기 데이터라인쌍에 각각 접속되는 데이터 기록용 기록 버퍼와,
상기 데이터라인쌍에 각각 접속되는 데이터 판독용 감지 연산 증폭기와,
상기 기록 버퍼 및 감지 연산 증폭기를 통해 상기 데이터라인쌍에 각각 접속되는 데이터 입력/출력 회로를 포함하고,
입력 어드레스 데이터는 어드레스 데이터(X[i:0], Y[j:0], Z[k:0])에 의해 지정되고, 상기 분할 워드라인 셀렉터를 선택하는 2계통의 선택 신호는 상기 메모리 어레이 중 하나에 배열된 분할 워드라인에 교대로 제공되며, 상기 2계통의 선택신호 중 하나가 인에이블되어 상기 메모리 어레이 중 하나에서 상기 분할 워드라인 셀렉터 중 하나가 선택되고,
전체 반도체 기억 장치에서 8계통의 선택 신호가 인에이블됨으로써, 어드레스(z, y, x)가 입력 어드레스 데이터(X[i:0], Y[j:0], Z[k:0])에 의해 지정되는 경우, (z, y, x), (z, y, x+1), (z, y+1, x), (z, y+1, x+1), (z+1, y, x), (z+1, y, x+1), (z+1, y+1, x) 및 (z+1, y+1, x+1)의 8개 어드레스가 동시에 액세스된다.
분할 워드라인 셀렉터를 선택하기 위한 4계통의 선택 신호가 메모리 어레이 중 하나에 배열된 분할 워드라인에 제공될 수 있고, 4계통의 선택 신호 중 하나가 인에이블됨으로써, 메모리 어레이 중 하나에서 분할 워드라인 셀렉터 중 하나가 선택된다.
이 반도체 기억 장치에 있어서, 하나의 RAM에서 동시에 8개의 어드레스에 액세스하는 것이 가능하므로, 종래 구성과 비교해서 회로 면적 및 배선 면적이 저감된다.
본 발명의 다른 양태에 따르면, 전체 반도체 기억 장치에서 4계통의 선택 신호가 인에이블됨으로써, 어드레스(z, y, x)가 입력 어드레스 데이터(X[i:0], Y[j:0], Z[k:0])에 의해 지정되는 경우, (z, y, x), (z, y, x+1), (z, y+1, x), (z, y+1, x+1)의 4개 어드레스가 동시에 액세스될 수 있다.
이 반도체 기억 장치에 있어서, 하나의 RAM에서 동시에 4개의 어드레스에 액세스하는 것이 가능하므로, 그에 따라 종래 구성과 비교해서 회로 면적 및 배선 면적이 저감된다.
본 발명의 다른 양태에 따르면, 반도체 기억 장치는 상기 기록 버퍼와 데이터 입력/출력 회로 사이에 그리고 감지 연산 증폭기와 데이터 입력/출력 회로 사이에 각각 설치된 셀렉터를 더 포함하고, 상기 데이터 입력/출력 회로는 각각 항상 (z, y, x), (z, y, x+1), (z, y+1, x), (z, y+1, x+1), (z+1, y, x), (z+1, y, x+1), (z+1, y+1, x) 및 (z+1, y+1, x+1)의 8개 어드레스에 각각 1대 1로 대응하며, 항상 상기 셀렉터를 통해, 상기 8개 어드레스에 각각 1대 1로 대응하는 각 입력 데이터 및 출력 데이터를 송신 및 수신한다.
이 반도체 기억 장치에 있어서, 어드레스(z, y, x)에 기초하여 결정된 각 8개의 어드레스에 대응하는 데이터 입력 및 데이터 출력은 각각의 데이터 입력/출력 회로에 할당되며, 그에 따라 추가 외부 회로를 설치할 필요가 없고, 외부 배선 면적을 저감할 수 있다.
본 발명의 다른 양태에 따르면, 상기 어드레스(z, y, x)의 z, y, x 중 적어도 하나가 허용 가능한 최대값인 경우에, 그 허용 가능한 최대값을 가진 y, z, x 중 적어도 하나에 대응하는 z+1, y+1 및 x+1 중 적어도 하나는 "0"으로 변환되어 8개의 어드레스에 동시에 액세스된다.
이 반도체 기억 장치에 있어서, 회로 면적 및 배선 면적이 저감될 수 있다.
본 발명의 다른 양태에 따르면, 반도체 기억 장치는 8개의 어드레스가 동시에 액세스되는 제1 모드와 1개의 어드레스가 액세스되는 제2 모드 중 하나를 선택하는 선택 수단을 더 포함한다.
이 반도체 기억 장치에 있어서, 1개의 어드레스만이 재기록되는 경우에, 다른 어드레스의 데이터가 변경되는 것을 막기 위하여 다른 어드레스에 이미 기록된 데이터와 같은 데이터를 준비할 필요가 없다.
이하, 본 발명의 실시 형태에 관해서 첨부 도면을 참조하면서 설명하기로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 RAM(10)을 개략적으로 도시하는 블록도이다. 이 RAM(10)은 동일한 셀 구조를 갖는 복수(제1∼제a 블록)의 메모리 어레이(1)를 포함한다. 각 메모리 어레이(1)에서, "c"개의 워드라인(WL)은 각각 분할 워드라인 셀렉터(2)를 통하여 분할 워드라인(DWL)에 접속된다. 1 워드를 형성하는 "b"개의 메모리 셀(MC)(3)이 각 분할 워드라인(DWL)에 접속되어 있다. 각 열어드레스에서, 메모리 셀(3)은 비트 라인(BL, BLB) 사이에 위치되도록 비트라인쌍(BL, BLB)에 접속된다. 비트라인쌍(BL, BLB)의 일단측은 프리차지 회로(4)에 접속된다.
각 비트라인쌍(BL, BLB)은 열게이트(5)를 통하여 각 데이터라인쌍(DL, DLB)에 접속되어 있다. 이들 데이터라인쌍을 갖는 제1∼8 데이터라인 세트(8)가 도 1에 도시되어 있다. 각 데이터라인쌍(DL, DLB)은 감지 연산 증폭기(이하, AMP)(9) 및 기록 버퍼(11)를 통하여 데이터 입력 회로(12)에 연결된다.
RAM(10)에 있어서, 외부 신호에 따라, 각 메모리 어레이(1)의 메모리 셀(3)에 대한 어드레스 및 제어 신호가 어드레스 입력 회로(14) 및 내부 제어 회로(13)로부터 행디코더(7) 및 열디코더(6)에 공급된다. 이런 식으로, 각 메모리 어레이(1) 내의 메모리 셀(3)로부터의 데이터 판독과 같은 각종 동작은 어드레스 및 제어 신호에 기초하여 제어된다.
이 예에 있어서, 어드레스 데이터의 3가지 타입, 즉 어드레스 데이터(X[i:0], Y[j:0], Z[k:0](X, Y, X라고도 함)는 어드레스 입력 회로(14)의 입력 단자로 입력되고, 행디코더(7)는 어드레스 데이터(Y)를 디코드하고, 행디코더(6)는 어드레스 데이터(X)와 어드레스 데이터(Z)를 디코드한다.
도 18a의 어드레스 할당과 같이, 도 2는 X[1:0], Y[1:0] 및 Z[1:0]의 경우에서의 어드레스 할당을 도시하고 있다. 이 도 2의 어드레스 할당에 있어서, 어드레스값 "00"은 "0"으로 변환되고, 어드레스값 "01"은 "1"로 변환되며, 어드레스값 "10"은 "2"로 변환되고, 어드레스값 "11"은 "3"으로 변환된다. 도 2에서, 좌측으로 상승하게 사선 그어진 블록은 도 16에 도시된 것과 같은 방식으로 기준 어드레스 (z, y, x)=(1, 1, 1)에 기초하여 결정되는 8개의 어드레스에 대응한다. 이들 8개의 어드레스로부터 데이터를 동시에 판독하기 위해서는 사선 그어진 블록의 8개 어드레스에 액세스해야 한다.
본 발명의 목적을 실현하기 위해서, 판독 동작이 동시에 행해지는 8개의 어드레스에 포함되는 메모리 셀(3)은 비트라인쌍(BL, BLB)을 공유해서는 안된다. 이런 이유로, 도 2의 어드레스 할당은, 예컨대 도 3a의 어드레스 할당으로 변경된다. 어드레스 할당 방법에는 여러가지가 있지만, 도 3a에 도시한 어드레스 할당에서는 도 3a의 가로 방향에 대하여 매 2블록마다 1개의 어드레스가 선택된다. 도 2의 예와 같이, 도 3a에서 좌측으로 상승하게 사선 그어진 블록은 도 16에 도시하는 격자에 기초하여 선택되는 8개의 어드레스에 대응한다. 도 3b에는 도 3a와 같은 어드레스 할당이 다른 방식으로 도시되어 있다.
도 4a∼도 4d는 각각 서로 다른 기준 어드레스를 이용한 경우의, 8개의 선택된 어드레스의 할당예를 도시한다. 도 4a∼도 4d는 각각 기준 어드레스(z, y, x)=(0,0,0), (1, 1, 0), (2, 2, 1), (1, 1, 1)에 대응한다. 도 4a∼도 4d 각각에서 0∼⑦은 도 16과 도 18a에 도시한 0∼⑦에 대응한다. 도 4a∼도 4d로부터 알 수 있는 바와 같이, 액세스된 어드레스의 위치는 크게 2개의 타입으로 분류된다.
도 4a 및 도 4b에서는 행디코더의 우측 및 양측 각각에서, 액세스되는 어드레스가 동일한 행에 배열되므로, 1개의 워드라인(WL)이 행디코더의 우측 및 양측의 각각에서 상승하여야 한다. 한편, 도 4c 및 도 4d에서는 행디코더의 우측 및 양측 각각에서, 액세스되는 어드레스가 다른 행에 배열되어 있다. 보다 자세하게 설명하면, 도 4c에는 행디코더의 좌측 및 우측 각각에서, 어드레스가 상측 2단에 배열되어 있다. 또한, 도 4d에는 행디코더의 좌측에서는 어드레스가 상측 2단에 배열되어 있고, 행디코더의 우측에서는 어드레스가 하측 2단에 배열되어 있다. 도 4c와 도4d의 경우에는 행디코더의 좌우 양측에서 각 2개씩 워드라인(WL)이 상승할 필요가 있다.
그런데, 도 17에 도시한 바와 같은 종래의 RAM(100)에서는 행디코더의 동일한 측에 있는 2개의 워드라인(WL)이 동시에 상승하고, 분할 워드라인 셀렉터(102)의 선택 신호(G[a-1:0])가 인에이블되면, 분할 워드라인(DWL)도 2개 동시에 상승하여, 비트라인쌍(BL 및 BLB)을 통해 데이터가 충돌하는 문제가 생긴다. 이러한 문제를 해소하기 위해 본 발명의 제1 실시 형태에서는 도 1에 도시한 바와 같이, 분할 워드라인 셀렉터(2)의 선택 신호(GA[a-1:0] 및 GB[a-1:0])에 대하여 2계통(GA, GB)이 이용되고, 이들은 열방향으로 배열된 분할 워드라인 셀렉터(2)에 대하여 각각 1행씩 교대로 접속된다. 이러한 구성에 의해, 각 메모리 어레이(1)마다, 선택 신호(GA[a-1:0], GB[a-1:0])에 관한 계통(GA, GB) 중 하나가 상승하거나, 선택 신호(GA[a-1:0], GB[a-1:0])에 관한 계통(GA, GB) 중 어느 것도 상승하지 않는다. 이런 식으로, 행디코더의 한 쪽에서 2개의 워드라인(WL)이 동시에 상승하더라도 데이터 충돌을 피할 수 있다.
또한, 도 1에 도시한 RAM(10)의 경우에는 데이터라인(DL, DLB)의 8개 세트가 구성되어 있다. 이 데이터라인(DL, DLB)의 구성은 도 3a에 도시한 바와 같이, 가로 방향으로 배열된 블록으로부터 1개의 어드레스가 출력되는 어드레스 할당에 적용된다. 이 예에서는, 각각의 "b"개 열에 위치한 메모리 셀(3)은 각 분할 워드라인(DWL)에 접속되고, a=16이면, 2개 블록에 대응하는 메모리 셀(3)은 데이터라인(DL, DLB)에 접속된다. 또한, "b"비트에 대응하는 AMP(9) 및 기록 버퍼(11)도 데이터라인(DL, DLB)의 각 세트에 접속된다.
열게이트(5)는 열디코더(6)로부터 출력된 선택 신호(GA[a-1:0], GB[a-1:0])에 대하여 GA와 GB 중 어느 하나가 인에이블되면 비트라인쌍(BL, BLB)과 데이터라인쌍(DL, DLB) 사이의 게이트를 개방한다. 프리차지 회로(4)는 선택 신호(GA[a-1:0], GB[a-1:0]) 모두가 디스에이블되면, 비트라인쌍(BL, BLB)을 프리차지한다. 하나의 메모리 셀(1)에 있어서, 열디코더(6)는 선택 신호 계통(GA[a-1:0])에 대한 타입(GA) 또는 선택 신호 계통(GB[a-1:0])에 대한 타입(GB)을 (z, y, x) 값에 따라 인에이블한다. GA[a-1:0]와 GB[a-1:0] 가운데 인에이블된 선택 신호 계통(즉, 선택 신호)는 제1∼제a 블록 가운데 선택된 8개의 액세스된 어드레스를 포함하는 블록에 입력된다. 행디코더(7)는 (z, y, x) 값에 따라서 그 행디코더(7)의 각 측에서 1개의 워드라인(WL)을 또는 2개의 워드라인(WL)을 상승시킨다.
본 발명의 제1 실시 형태에 있어서, 행디코더(7)는 RAM(10)의 중앙부에 위치한다. 즉 행디코더(7)의 각 측은 동수의 메모리 어레이(1)를 갖는다. 이 예에서, 행디코더(7)의 한 쪽에 모든 메모리 어레이(1)가 있으면 행디코더(7)의 한 쪽에서만 최대 4개의 워드라인(WL)이 상승하게 되고, 선택 신호(GA[a-1], GB[a-1])에 대한 계통(GA, GB)의 선택 신호 타입만은 비트라인(BL) 상에서의 데이터 충돌을 피하지 못한다. 비트라인 상에서의 데이터 충돌을 피하기 위해서, 도 1에 도시하는 바와 같이, 행디코더(7)가 RAM(10)의 중앙에 배치된다. 행디코더(6)가 도 1의 모든 메모리 어레이(1)의 각각에 접속되어 있으면, 메모리 어레이(1)의 중앙에 행디코더를 배치할 필요는 없다.
도 5는 도 3a의 어드레스 할당에 대한 열디코더(6)의 회로 구성예를 도시하고, 도 6은 도 3a의 어드레스 할당에 대한 행디코더(7)의 회로 구성예를 도시한다. 이 예에서는 "a"="16", "c"="4"라고 한다. 이러한 회로 구성에서는 어드레스 입력(X[1:0], Y[1:0])은 열디코더(6)에 의해 디코드되고, 어드레스 입력(Z[1:0])은 행디코더(7)에 의해 디코드된다.
도 3a와 도 3b, 그리고 도 4a∼도 4d에서는 기준 어드레스(z, y, x)의 x, y, z 값이 2 이하이다. 도 7∼도 9의 예에서는 기준 어드레스(z, y, x)의 x, y, z 중 하나가 "3"이다. 도 7은 (0,0,0)∼(4,4,4)의 어드레스 할당예를 도시하고 있다. 〔도 7은 도 17의 종래의 RAM(100)에 관한 어드레스 할당을 도시한다.〕 이 경우에, 3개의 입력 어드레스 데이터(X[2:0]), 3개의 입력 어드레스 데이터(Y[2:0]) 및 3개의 입력 어드레스 데이터(Z[2:0])가 필요하고, 어드레스를 (z, y, x)로 나타내기 위하여 "000"에서 "0"로, "001"에서 "1"로, "010"에서 "2"로, "011"에서 "3"으로, "100"에서 "4"로 변환되도록 어드레스 값 변환이 수행된다. 도 7에 있어서, 좌측으로 상승하게 사선 그어진 블록은 기준 어드레스 (z, y, x)=(3, 3, 3)에 기초해서 도 16의 방식으로 선택되는 8개의 어드레스에 대응한다.
도 18a의 경우와 마찬가지로, 도 7의 경우에서는 4개의 선택된 어드레스의 각 그룹은 서로 인접한 블록에 대응한다. 동일한 열에서 매 2개 블록은 비트라인쌍(BL, BLB)을 공유하기 때문에 8개의 어드레스에 대응하는 데이터는 1사이클로 동시에 판독될 수 없다.
(본 발명의 제1 실시 형태에 관련된)도 8은 도 7에 도시하는 어드레스 할당에 대응하는 도 1에 도시한 RAM(10)에 관한 어드레스 할당의 예이다. 도 8에서, 좌측으로 상승하게 사선 그어진 블록은 기준 어드레스(z, y, x)=(3, 3, 3)에 기초해서 도 16에서와 같은 방식으로 선택되는 8개의 어드레스에 대응한다. 도 8의 예에서는, 도 1의 "a"="24"이고 "c"="9"이다. 또한, 도 8에 도시하는 바와 같이, 하나의 메모리 어레이(1)에 배열된 분할 워드라인을 포함하는 3개의 블록이 각 데이터라인 세트(8)에 접속된다. 또한, 복수 어드레스가 동시 액세스되는 것을 가능하게 하는 어드레스 할당을 형성하기 위하여, 이 어드레스 할당은 원래 불필요한 "5"에 대응하는 블록(우측으로 상승하는 사선으로 표시)도 필요하게 된다. 어드레스값 "5"는 X, Y 또는 Z의 어드레스 "101"으로부터 변환된 값이다. 실제로는, 어드레스값 "5"를 갖는 어드레스는 액세스되지 않고, 어드레스값 z가 5인 열은 레이아웃상에서 생략 가능하다.
도 9는 도 8의 어드레스 할당을 다른 방법으로 도시하고 있다. 전술한 바와 같이, 도 7의 어드레스 할당은 3개의 입력 어드레스 데이터(X[2:0]), 3개의 입력 어드레스 데이터(Y[2:0]) 및 3개의 입력 어드레스 데이터(Z[2:0])를 필요로 한다. 한편, 도 8과 도 9에 도시하는 어드레스 할당에서는 기준 어드레스(z, y, x) (즉, 도 16의 "0"에 대응하는 어드레스)가 (0, 0, 0)∼(3, 3, 3) 범위의 어드레스값을 가질 때, 필요한 (0, 0, 0)∼(4, 4, 4) 범위의 어드레스값에 액세스하는 것이 가능하다. 이에, 도 8과 도 9의 예에서는 2개의 입력 어드레스 데이터(X[1:0]), 2개의 입력 어드레스 데이터(Y[1:0]) 및 2개의 입력 어드레스 데이터(Z[1:0])도 충분하다.
도 8에 도시하는 어드레스 할당의 면적은 도 7에 도시된 어드레스 할당의 면적보다 더 크다. 그러나, 각각 전체 용량의 일부를 갖는 8개의 RAM (메모리 어레이)를 이용하는 경우에, 도 7의 어드레스 할당은 도 19a와 도 19b와 함께 전술한 바와 같이, 각각 같은 용량을 갖게 8등분할 수 없고, 도 7의 1/8의 용량의 RAM은 존재하지 않는다. 이러한 이유로, 실제로는 각각 1/8보다도 큰 용량의 RAM을 사용해야 한다. 더욱이, 배선 영역도 고려하면, 결과적으로 전체 면적은 도 7에 도시하는 경우와 비교하여 도 8에 도시한 어드레스 할당에 필요한 전체 면적이 더 작아진다. 그에 따라, 도 8의 어드레스 할당은 전체 면적에 있어서 유리하다.
전술한 구성을 갖는 제1 실시 형태의 RAM에 따르면, 8개의 어드레스에 동시에 액세스하는 것, 즉 8개의 어드레스에 대하여 동시에 데이터를 판독하거나 기록하는 것이 가능하다. 이 RAM이 실제로 구성될 때, 이 RAM의 회로 면적 및 배선 면적의 증대는 수반하지 않는다.
본 발명의 다른 실시 형태에 관해서 설명한다. 이하에서는 제1 실시 형태와 동일한 부분에는 제1 실시 형태와 동일한 번호를 붙이기로 한다.
다음에, 본 발명의 제2 실시 형태를 설명하기로 한다. 도 16의 격자에 기초해서 결정된 8개의 어드레스가 할당되는 블록은 기준 어드레스값(z, y, x)에 따라 변한다. 이 할당된 블록의 변화는 도 4a∼도 4d에서의 0∼⑦의 위치 차이로부터 알수 있다. 도 1에 도시하는 RAM(10)의 구성에서는, 기준 어드레스(z, y, x)의 값에 따라서, 어드레스(z, y, x)에 대응하는 데이터가 미리 정해진 "b"비트 데이터 입력/출력 회로(12)(예컨대, 도 1에서 아래쪽의 최좌측 부분)에 대하여 입력 또는 출력되고, 어드레스(z, y, x+1)에 대응하는 데이터가 또다른 경우에 "b"비트 데이터 입력/출력 회로(12)에 대하여 입력 또는 출력되며, 다른 어드레스에 대응하는 다른 데이터도 다른 경우에 동일한 미리 정해진 "b"비트 데이터 입력/출력 회로(12)에 대하여 입력 또는 출력된다. 그러나, 이 상태에서, RAM(10)을 이용하는 것은 불편하다.
이러한 불편을 해결하기 위해, 본 발명의 제2 실시 형태에 따르면, 도 10에 도시하는 바와 같이, AMP(9) 및 기록 버퍼(11)와 데이터 입력/출력 회로(12) 사이에는 8세트의 버스(DLSET_ DIO)가 설치되어 있다. 8세트의 버스(DLSET_ DIO)는 "b"개의 신호 라인을 포함한다. 또한, 버스(DLSET_ DIO)와 데이터 입력/출력 회로(12) 사이에 셀렉터(19)가 설치되어 있다. 이 셀렉터(19)는 어드레스 입력 회로(14)로부터의 입력에 기초하여 소정의 어드레스에 대응하는 데이터를 선택하여 통과시키는 것이다. 이러한 구성에 의해, 어떤 "b"개의 데이터 입력/출력 회로(12)에는 항상 어드레스(z, y, x)에 대응하는 데이터가 입력 또는 출력되고, "b"개의 데이터 입력/출력 회로(12)의 또다른 그룹에는 항상 어드레스(z, y, x+1)에 대응하는 데이터가 입력 또는 출력되된다. 또한, 그 밖의 "b"개의 데이터 입력/출력 회로(12) 그룹의 경우에도, 미리 정해진 어드레스에 대응하는 데이터가 미리 정해진 "b"개의 데이터 입력/출력 회로(12) 그룹에도 입력 또는 출력된다.
다음에, 본 발명의 제3 실시 형태를 설명하기로 한다. 8개 어드레스가 동시에 판독 및 기록될 수 있는, 도 1에 도시한 RAM(10)에 대하여 하나의 어드레스만 재기록할 필요가 생긴 경우, 다른 7개의 어드레스의 데이터가 재기록되지 않도록항상 8개의 어드레스에 대응하는 데이터를 준비하여 재기록 대상의 어드레스에만 재기록 데이터를 입력하고, 다른 7개의 어드레스에는 기록되어 있는 데이터와 동일한 데이터를 입력해야 한다. 본 발명의 제3 실시 형태에서는 이러한 번거로운 제어를 해소하기 위해 8개의 어드레스를 동시에 판독 또는 기록하는 제1 모드와, 하나의 어드레스만을 판독 또는 기록하는 제2 모드 중에 동작 모드를 선택 가능하게 하는 단자가 설치된다.
도 11은 본 발명의 제3 실시 형태에 따라, 선택 단자(SEL)를 도 1의 구성에 추가한 형태를 도시하고 있다. 편의상, 여기서는 내부 제어 회로(13), 어드레스 입력 회로(14), 열디코더(26) 및 행디코더(27) 이외의 구성을 생략한다. 선택 단자(SEL)는 열디코더(26) 및 행디코더(27)에 대하여 접속되고, 외부로부터의 선택 신호가 선택 단자(SEL)를 통하여 열디코더(26) 및 행디코더(27)에 대하여 제공된다.
도 12는 행디코더(27)의 내부 구성을 도시한다. 이 행디코더(27)에서는 8개의 어드레스 액세스용 행디코더(37A)가 신호라인(MWL[c-1:0])으로부터 1개 또는 2개의 신호를 상승시키고, 신호라인(MWL[c-1:0]')으로부터 1개 또는 2개의 신호를 상승시킨다. 한편, 1어드레스 액세스용 행디코더(37B)는 신호라인(SWL[c-1:0], SWL[c-1:0]') 중에 단지 1개의 신호를 상승시킨다. 신호라인(MWL[c-1:0]), 신호라인(MWL[c-1:0]'), 신호라인(SWL[c-1:0]) 및 신호라인(SWL[c-1:0]')은 각각 셀렉터(31)에 입력된다. 이 예에서는, SEL=O이면 신호라인(MWL[c-1:0], MWL[c-1:0]') 측의 신호가 선택되고, SEL=1이면 신호라인(SWL[c-1:0], SWL[c-1:0]') 측의 신호가 선택된다.
도 13은 열디코더(26)의 내부 구성을 도시한다. 이 열디코더(26)에서는 8개의 어드레스에 대응하는 블록에 액세스하기 위하여, 8개의 어드레스 액세스용 제3 디코더(46A)가 신호라인(MGA[a-1:0])으로부터 8개의 신호라인을 상승시키고, 신호라인(MGB[a-1:0])으로부터 8개의 신호라인을 상승시킨다. 한편, 1개의 어드레스 액세스용 제4 디코더(46B)는 신호라인(SG[a-1:0])으로부터 단지 1개의 신호를 상승시킨다. 신호라인(MGA[a-1:0], MGB[a-1:0])은 각각 셀렉터(41)에 접속된다. 신호라인(SG[a-1:0])은 도 13에 도시하는 바와 같이, SG[a-1:0]의 [] 안의 번호와 같은 GA[a-1:0] 및 GB[a-1:0]가 접속되는 셀렉터(41)에 각각 입력된다. 1개의 어드레스를 액세스하는 경우에는 1개의 워드라인밖에 상승하지 않기 때문에, [] 안의 번호가 같은 신호라인(GA, GB)이 상승하더라도 문제없다. 이 예에서는, SEL=0이면 MGA 및 MGB 측의 신호가 선택되고, SEL=1이면 SG 측의 신호가 선택된다.
전술한 바와 같이, 제3 실시 형태에서는 선택 단자(SEL)와, 열디코더(26) 및 행디코더(27)를 전술한 방법으로 구성함으로써, 8개의 어드레스가 동시에 액세스되는 제1 모드 또는 1개의 어드레스가 액세스되는 제2 모드를 선택하는 것이 가능하다. 그에 따라, 필요에 따라서 번거로운 제어를 수반하는 일없이 1개의 어드레스를 액세스할 수 있다.
제3 실시 형태에서, 도 3a와 도 3b에 도시하는 어드레스 할당에서 1개의 어드레스에만 액세스하는 경우에는, 2개의 입력 어드레스 데이터(또는 2개의 어드레스 입력 단자)(X[1:0]), 2개의 입력 어드레스 데이터(Y[1:0]) 및 2개의 입력 어드레스 데이터(Z[1:0])도 충분하다. 한편, 도 8에 도시하는 어드레스 할당에서 8개의어드레스에 동시에 액세스하는 경우에는 기준 어드레스값(z, y, x)이 최대값(3, 3, 3)이면, 그 기준 어드레스값(3, 3, 3)의 각각에 1을 더함으로써 생성된 어드레스값(4, 4, 4)까지의 액세스도 가능하다. 그러나, 도 8에 도시한 어드레스 할당에 있어서, 1개 어드레스만 액세스하는 경우에, 3개의 입력 어드레스 데이터(X[2:0]), 3개의 입력 어드레스 데이터(Y[2:0]) 및 3개의 입력 어드레스 데이터(Z[2:0])를 이용하는 것이 필요하게 된다.
다음에, 본 발명의 제4 실시 형태를 설명하기로 한다. 도 3a와 도 3b에 도시하는 어드레스 할당에 있어서, 어드레스값 "4"를 갖는 어드레스는 없다. 그에 따라, 어드레스값 "3"을 갖는 기준 어드레스(z, y, x)가 도 3a와 도 3b에 도시한 어드레스 할당에는 적용되지 않는다. 이것에 대처하기 위해 이 제4 실시 형태에서는 "4" 대신에 "0" 값을 갖는 어드레스에 액세스하는 방법을 수행한다. 제4 실시 형태에 따른 이 액세스 방법은 도 3에 도시하는 구성에 대하여 도 5 및 6에 각각 도시한 열디코더 및 행디코더를 구성함으로써, 어드레스값 "3"을 갖는 기준 어드레스(x, y, z)을 이용할 수 있다.
더욱이, 도 8에 도시하는 어드레스 할당에 관해서, 최대 허용 가능한 기준 어드레스(z, y, x) 값이 "4"인 경우에, 어드레스값 "4"를 포함하는 기준 어드레스에 1을 더함으로써 생성된 어드레스값 "5"는 이용되지 않는다. 이 경우에, 어드레스값 "5"를 갖는 어드레스에 액세스하는 대신에, 어드레스값 "0"을 갖는 어드레스가 액세스된다. 즉, z, y, x가 기준 어드레스값 "4"인 경우에, "x+1"은 "0"으로, "y+1"은 "0"으로, "z+1"은 "0"으로 변환된다. 제4 실시 형태에 따른 이 액세스 방법은 x, y, z가 "4" 값을 이용하도록, 도 5 및 도 6에 각각 나타내는 열디코더 및 행디코더를 구성함으로써 도 8에 도시하는 구성에 적용될 수 있다.
다음에, 본 발명의 제5 실시 형태를 설명하기로 한다. 8개 어드레스의 데이터의 동시 판독 및 기록을 가능하게 하는 RAM을 실현하기 위해서, 이하에서는 다른 방법을 이용한다. 제1 실시 형태에 따른 RAM(10)에서는 행디코더의 한 쪽에서만 최대 4개의 워드라인(WL)을 상승시킨 경우에는 비트라인(BL) 상에서 데이터가 충돌해 버린다. 이 문제를 해소하기 위해서 제5 실시 형태에 따라, 열게이트로부터 출력되는 분할 워드라인 셀렉터에 대한 4계통의 선택 신호를 설정하고, 열방향으로 배열된 분할 워드라인 셀렉터에 대하여 이들을 4행 걸러서 접속하도록 설계한다. 또한, 행디코더의 한 쪽에서만 워드라인(WL)이 1개, 2개 혹은 4개 동시에 상승되게 설계한다. 또, 이들은 도 4a∼도 4d에서 행디코더를 제거한 형태에 해당한다.
다음에, 본 발명의 제6 실시 형태를 설명하기로 한다. 예컨대 동작 속도의 요구가 낮은 경우에는 8개의 어드레스에 동시 액세스하는 대신에 4개의 어드레스에 동시 액세스를 가능하게 하는 RAM을 이용하는 것을 생각한다. 4개의 어드레스 동시 액세스를 가능하게 하는 RAM에서는 8개의 어드레스 동시 액세스시와 비교하여, 데이터 전송용 배선도 반이 절감되고, 배선 면적이 감소한다. 예컨대, 도 19에 도시하는 경우와 같이 "0"과 "④"를 포함하는 RAM을 c ×a=2 ×8의 하나의 RAM에 통합하도록 구성하고, 마찬가지로 하여, "①"과 "⑤", "②"와 "⑥", "③"과 "⑦"을 포함하는 RAM을 하나의 RAM에 구성시킴으로써 4개 어드레스 동시 액세스를 가능하게 하는 구성을 실현할 수 있게 된다. 그러나, 이 경우 별개의 RAM을 4개 사용하는 것은 RAM 내부의 제어 회로의 중복을 따르고, 또한, 4개의 RAM과 외부의 어드레스 디코드용 회로를 접속하는 배선 영역도 필요하게 되기 때문에 칩면적의 증대도 초래할 우려가 있다.
한편, 본 발명의 제6 실시 형태에서는 8개의 어드레스에 동시 액세스를 가능하게 하는 RAM과 같이 동시에 4개의 어드레스의 동시 판독 또는 기록을 가능하게 하는 기능을 실현하는 RAM을 설계하는 것을 생각한다. 이 경우, 회로 구성은 기본적으로 도 1에 도시하는 구성과 마찬가지다. 도 1에 도시하는 RAM과 다른 점은 분할 워드라인을 선택하는 신호가 한 번에 인에이블되는 수가 8개로부터 4개로 변하는 점, 및 데이터라인 세트가 4세트만 설치되는 점이다. 예컨대 도 3에 도시한 바와 같은 어드레스 할당이 채용된 경우, (z, y, x)=(1, 1, 1)이면 (1, 1, 1), (1, 1, 2), (1, 2, 1) (1, 2, 2)를 포함하는 4행의 워드라인(WL)이 상승한다. 이것에 대처하기 위해서 행디코더는 중앙에 배치되거나, 혹은 각 메모리 어레이에 대하여 각각 행디코더가 배치될 필요가 있다. 이것에 대하여, 예컨대 도 14a와 도 14b에 도시한 바와 같은 어드레스 할당이 채용된 경우에는 최대 2행의 워드라인(WL)을 동시에 상승시키는 것만으로 좋고, 이 때문에 행디코더의 한 쪽에 모든 메모리 어레이가 있더라도 문제없다.
또한, 제2 실시 형태의 회로 구성을 제6 실시예의 회로 구성에 적용함으로써, 4개의 어드레스가 동시 액세스되게 하는 RAM을 구성하여 어떤 b개의 데이터 입력/출력 회로에는 항상 어드레스(z, y, x)의 데이터가 입력/출력되고, 별도의 b개의 데이터 입력/출력 회로에는 항상 어드레스(z, y, x+1)의 데이터가 입력/출력되며, 또한, 그 밖의 데이터 입력/출력 회로에서도 항상 그것에 대응한 데이터만이 입력/출력되도록 하는 것이 가능하다.
또한, 제3 실시 형태에서 설명한 제1 모드와 제2 모드와 같은 방식으로, 4개의 어드레스에 동시에 액세스하는 모드 혹은 하나의 어드레스에만 액세스하는 모드를 선택하는 것이 가능하다.
본 특허 출원은 2002년 3월 6일에 출원한 일본 우선권 특허 출원에 기초하며, 이 특허 출원의 전체 내용은 여기에서의 인용에 의해 본 명세서에 포함되는 것으로 한다.

Claims (8)

  1. 메모리 셀의 행이 워드라인 단과 분할 워드라인 단에 의해 선택되는 반도체 기억 장치로서,
    매트릭스형으로 배열된 복수의 메모리 셀을 각각 포함하는 메모리 어레이와,
    상기 메모리 셀의 각 행마다의 워드라인과,
    1 워드에 대응하는 1 행으로 배열된 메모리 셀에 각각 접속되는 분할 워드라인과,
    상기 분할 워드라인을 각각 선택하는 분할 워드라인 셀렉터로서, 상기 분할 워드라인이 상기 분할 워드라인 셀렉터를 통해 각 워드라인에 각각 접속되는 것인 분할 워드라인 셀렉터와,
    상기 메모리 셀에 접속되고, 상기 메모리 셀에 대하여 각각 데이터를 판독 및 기록하기 위한 비트라인쌍과,
    상기 비트라인쌍에 각각 접속되는 열게이트와,
    상기 열게이트를 통해 상기 비트라인쌍에 각각 접속되어 데이터를 전달하는 데이터라인쌍과,
    상기 데이터라인쌍에 각각 접속되는 데이터 기록용 기록 버퍼와,
    상기 데이터라인쌍에 각각 접속되는 데이터 판독용 감지 연산 증폭기와,
    상기 기록 버퍼 및 감지 연산 증폭기를 통해 상기 데이터라인쌍에 각각 접속되는 데이터 입력/출력 회로를 포함하며,
    입력 어드레스 데이터가 어드레스 데이터(X[i:0], Y[j:0] 및 Z[k:0])에 의해 지정되고, 상기 분할 워드라인 셀렉터를 선택하기 위한 2계통의 선택 신호는 상기 메모리 어레이 중 하나에 배열된 분할 워드라인에 교대로 제공되며, 상기 2계통의 선택 신호 중 하나가 인에이블되어 상기 메모리 어레이 중 하나에서의 분할 워드라인 셀렉터의 하나가 선택되고,
    상기 반도체 기억 장치는 상기 입력 어드레스 데이터(X[i:0], Y[j:0] 및 Z[k:0])를 수신하여 상기 메모리 셀의 각 행에 설치된 워드라인의 2개 또는 4개를 동시에 상승시키는 디코더를 더 포함하며,
    상기 반도체 기억 장치는 8개의 어드레스가 동시에 액세스되도록 어드레스를 할당하고, 상기 8개의 어드레스는 (z, y, x)가 상기 입력 어드레스 데이터(X[i:0], Y[j:0] 및 Z[k:0])에 의해 지정되는 경우, (z, y, x), (z, y, x+1), (z, y+1, x), (z, y+1, x+1), (z+1, y, x), (z+1, y, x+1), (z+1, y+1, x) 및 (z+1, y+1, x+1)로 나타나는 것인 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 기록 버퍼와 상기 데이터 입력/출력 회로 사이에, 그리고 상기 감지 연산 증폭기와 상기 데이터 입력/출력 회로 사이에 각각 설치된 셀럭터를 더 포함하고, 상기 데이터 입력/출력 회로는 항상 (z, y, x), (z, y, x+1), (z, y+1, x), (z, y+1, x+1), (z+1, y, x), (z+1, y, x+1), (z+1, y+1, x) 및 (z+1, y+1, x+1)의 8개 어드레스에 각각 1대 1로 대응하고, 상기 셀렉터를 통해, 상기 8개 어드레스에1대 1로 각각 대응하는 각 입력 데이터 및 출력 데이터를 항상 송신 및 수신하는 것인 반도체 기억 장치.
  3. 제1항에 있어서, 상기 어드레스(z, y, x)의 z, y 및 x 중 적어도 하나가 허용 가능한 최대값인 경우에, 상기 허용 가능한 최대값을 갖는 x, y 및 z 중 적어도 하나에 대응하는 z+1, y+1 및 x+1 중 적어도 하나는 "0"으로 변환되어 8개의 어드레스에 동시에 액세스되는 것인 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 8개의 어드레스가 동시에 액세스되는 제1 모드 또는 1개의 어드레스가 액세스되는 제2 모드 중 하나를 선택하는 선택 수단을 더 포함하는 반도체 기억 장치.
  5. 메모리 셀의 행이 워드라인 단과 분할 워드라인 단에 의해 선택되는 반도체 기억 장치로서,
    매트릭스형으로 배열된 복수의 메모리 셀을 각각 포함하는 메모리 어레이와,
    상기 메모리 셀의 각 행마다의 워드라인과,
    1 워드에 대응하는 1 행으로 배열된 메모리 셀에 각각 접속되는 분할 워드라인과,
    상기 분할 워드라인을 각각 선택하는 분할 워드라인 셀렉터로서, 상기 분할워드라인이 상기 분할 워드라인 셀렉터를 통해 각 워드라인에 각각 접속되는 것인 분할 워드라인 셀렉터와,
    상기 메모리 셀에 접속되고, 상기 메모리 셀에 대하여 각각 데이터를 판독 및 기록하기 위한 비트라인쌍과,
    상기 비트라인쌍에 각각 접속되는 열게이트와,
    상기 열게이트를 통해 비트라인쌍에 각각 접속되어 데이터를 전달하는 데이터라인쌍과,
    상기 데이터라인쌍에 각각 접속되는 데이터 기록용 기록 버퍼와,
    상기 데이터라인쌍에 각각 접속되는 데이터 판독용 감지 연산 증폭기와,
    상기 기록 버퍼 및 감지 연산 증폭기를 통해 상기 데이터라인쌍에 각각 접속되는 데이터 입력/출력 회로를 포함하며,
    입력 어드레스 데이터가 어드레스 데이터(X[i:0], Y[j:0] 및 Z[k:0])에 의해 지정되고, 상기 분할 워드라인 셀렉터를 선택하기 위한 4계통의 선택 신호는 상기 메모리 어레이 중 하나에 배열된 분할 워드라인에 제공되며, 상기 4계통의 선택 신호 중 하나가 인에이블되어 상기 메모리 어레이 중 하나에서의 분할 워드라인 셀렉터의 하나가 선택되고,
    상기 반도체 기억 장치는 상기 입력 어드레스 데이터(X[i:0], Y[j:0] 및 Z[k:0])를 수신하여 상기 메모리 셀의 각 행에 설치된 워드라인의 1개, 2개 또는 4개를 동시에 상승시키는 디코더를 더 포함하며,
    상기 반도체 기억 장치는 8개의 어드레스가 동시에 액세스되도록 어드레스를할당하고, 상기 8개의 어드레스는 (z, y, x)가 상기 입력 어드레스 데이터(X[i:0], Y[j:0] 및 Z[k:0])에 의해 지정되는 경우 (z, y, x), (z, y, x+1), (z, y+1, x), (z, y+1, x+1), (z+1, y, x), (z+1, y, x+1), (z+1, y+1, x) 및 (z+1, y+1, x+1)로 나타나는 것인 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 기록 버퍼와 상기 데이터 입력/출력 회로 사이와, 그리고 상기 감지 연산 증폭기와 상기 데이터 입력/출력 회로 사이에 각각 설치된 셀렉터를 더 포함하고, 상기 데이터 입력/출력 회로 각각은 항상 (z, y, x), (z, y, x+1), (z, y+1, x), (z, y+1, x+1), (z+1, y, x), (z+1, y, x+1), (z+1, y+1, x) 및 (z+1, y+1, x+1)의 8개 어드레스에 각각 1대 1로 대응하고, 상기 셀렉터를 통해, 상기 8개의 어드레스에 각각 1대 1로 대응하는 각 입력 데이터 및 출력 데이터를 항상 송신 및 수신하는 것인 반도체 기억 장치.
  7. 제5항에 있어서, 상기 어드레스(z, y, x)가 지정되는 경우, z+1, y+1 및 x+1 중 적어도 하나에 의해 결정되는 어드레스가 상기 반도체 기억 장치 내에 없다면, z+1, y+1 및 x+1 중 적어도 하나는 "0"으로 변환되어 8개의 어드레스에 동시에 액세스되는 것인 반도체 기억 장치.
  8. 제5항에 있어서,
    상기 8개의 어드레스가 동시에 액세스되는 제1 모드 또는 1개의 어드레스가 액세스되는 제2 모드 중 어느 하나를 선택하는 선택 수단을 더 포함하는 반도체 기억 장치.
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