KR100967100B1 - 반도체 메모리장치 및 이의 워드라인 구동방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치 및 이의 워드라인 구동방법에 관한 것으로, 본 발명은, 다수의 셀블록을 포함하는 메모리장치에 있어서, 자신이 담당하는 셀블록을 선택하기 위한 어드레스를 디코딩해 블록 선택 신호를 생성하는 블록 디코딩부; 상기 블록 선택신호와 어드레스를 논리조합해 상기 자신이 속한 셀블록이 선택되었을 때에만 인에이블되는 블록정보 어드레스를 생성하는 블록정보 어드레스 생성부; 및 상기 블록정보 어드레스를 사용해 워드라인을 선택하는 워드라인 구동부를 각각의 셀블록 별로 구비한다.

메모리장치, 워드라인, 어드레스

Description

반도체 메모리장치 및 이의 워드라인 구동방법{Semiconductor memory device and word line driving method of the same}

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 어드레스가 디코딩되어 워드라인이 구동되는 방식을 새롭게 제안하기 위한 것이다.

반도체 메모리장치는 내부에 다수개의 셀블록(cell block)을 구비하며, 각각의 셀블록 별로 다수개의 메모리셀(memory cell)을 구비한다. 각각의 셀블록 내에 256, 512개와 같이 2의 배수만큼의 워드라인(word line)을 구비하는 경우에는 어드레스에 따라 구동할 워드라인을 선택하는 과정이 비교적 간단해질 수 있다. 256개의 워드라인을 구비하는 경우에는 8개의 어드레스를 사용해 어드레스에 1:1로 매칭되는 워드라인을 선택하면 되고, 512개의 워드라인을 구비하는 경우에는 9개의 어드레스를 이용해 어드레스에 1:1로 매칭되는 어드레스를 선택하면 되기 때문이다.

각각의 셀블록 별로 2의 배수가 아닌 다른 갯수의 워드라인을 구비하게 메모리장치를 설계하는 경우가 있다. 예컨데, 512개의 워드라인을 사용하면 셀블록의 사이즈가 너무 커져 전류소모 및 타이밍 등에 있어서의 효율이 나뻐지고, 256개의 워드라인을 사용하면 셀블록 하나에 저장되는 데이터의 갯수가 줄어 셀블록의 갯수가 지나치게 늘어나는 문제점이 있기 때문이다.

따라서 셀블록 별로 384개의 워드라인을 구비하도록 설계하는 경우와 같이, 2의 배수가 아닌 갯수의 워드라인이 구비되도록 메모리장치를 설계하는 경우가 있다.

이러한 경우 각 셀블록 내에서 선택되어야할 워드라인의 갯수와 어드레스가 1:1로 매칭되지 못하기 때문에, 워드라인을 선택하는 과정은 더욱 복잡해지기 마련인데, 이하 이러한 일련의 과정들에 대해 간단히 알아보기로 한다.

도 1은 종래의 반도체 메모리장치에서 어드레스를 디코딩해 워드라인을 선택하기 위해 구비되는 구성을 도시한 도면이다.

도면에는 각각 384개의 워드라인을 구비하는 11개의 셀블록(120~220)이 있는 경우, 즉 총 4224개의 워드라인이 있는 경우를 도시하였다.

프리디코더(110)는 어드레스 7번~11(X<7:11>)번을 프리 디코딩(pre decoding)해 어드레스(PMS<0:10>)를 출력한다. 어드레스(PMS<0:10>)는 신호의 형태가 바뀌었을 뿐 역시 어드레스(X7~11)에 해당한다. 도면에는 도시되지 않았지만 각각의 셀블록(120~220)에는 어드레스(PMS<0:10>) 이외의 다른 어드레스들도 입력된다.

프리디코더(110)에서 출력되는 어드레스 및 도면에 도시되지 아니한 그 밖의 어드레스들은 각각의 셀블록(120~220) 내로 입력되며, 잘 알려진 구성인 메인 워드라인 드라이버부(121), 파이액스 드라이버부(124), 서브 워드라인 드라이버부(127) 등을 제어해 어드레스에 의해 선택되는 특정 워드라인을 구동하게 된다.

도 2는 어드레스(X<7:11>)와 매핑(mapping)되는 셀블록을 도시한 도면이다.

도면에 도시된 바와 같은 어드레스 조합에 의해 각각의 셀블록이 선택된다. 어드레스 5개를 이용해 11개의 셀블록 중에 하나를 선택하기 때문에, 셀블록들은 3가지(셀블록 0~9)의 또는 2가지(셀블록 10)의 어드레스 조합에 의해 선택된다.

도 3 내지 도 6은 프리디코더(810) 내에서 어드레스가 디코딩되는 예를 설명하기 위한 회로이다.

먼저 도 3을 참조하면, 도면의 bxa7은 7번 어드레스를 의미하며, bxa8은 8번 어드레스를 의미한다. AXI<70>은 어드레스 7번(bxa7)과 8번(bxa8)이 모두 '0'일때 '1'의 값을 갖는 신호이며, AXI<73>은 어드레스 7번(bxa7)과 8번(bxa8)이 모두 '1'일때 '1'의 값을 갖는 신호이다. 마찬가지로, 도면에 도시되지는 않았지만 AXI<71>은 어드레스 7번(bxa7)은 '1'의 값을 가지고 어드레스 8번(bxa8)은 '0'의 값을 가질때 '1'의 값을 갖는 신호가 되며, AXI<72>는 어드레스 7번(bxa7)은 '0'의 값을 어드레스 8번(bxa8)은 '1'의 값을 가질때 '1'의 값을 갖는 신호에 해당한다. 그리고 bxa8B는 단지 8번 어드레스(bxa8)를 인버팅한 신호에 해당한다.

즉, 도면의 신호들(AXI<70>, bxa8B, AXI<73>)은 각각의 어드레스가 프리디코 딩된 어드레스에 해당한다.

이러한 방식으로 프리디코딩된 어드레스들(AXI<XX>)은 후술하는 각종 블록들에서 사용된다.

도 4를 참조하면, 어드레스 9~11(bxa9, bxa10, bxa11)이 프리디코딩되어 MMS<0:7>이 생성된다. MMS<0:7>은 단지 어드레스 9~11(bxa9, bxa10, bxa11)을 이진수로 변환한 값이 된다. 어드레스 9,10,11(bxa9, bxa10, bxa11)이 모두 '0'의 값을 가지면 MMS<0>이 '1'의 값을 가지며, 어드레스 9,10,11(bxa9, bxa10, bxa11)이 모두 '1'의 값을 가지면 MMS<7>이 '1'의 값을 가진다. 디코딩을 통해 신호의 형태만이 바뀌었을 뿐 MMS<0:7>역시 어드레스에 해당하며, 후술하는 각종 블록에서 사용된다.

도 5를 참조하면, 앞서 프리디코딩된 어드레스인 MMS<X>와 AXBI<X>가 디코딩되어 PMS<0:3>이 생성되는 것을 확인할 수 있다. PMS<0:3>은 각각 셀블록 <0:3>이 선택되었을 때 인에이블되는 신호인데, 이는 PMS<0:3>을 생성하는데 사용되는 어드레스와 도 2의 매핑테이블을 참조하여 확인할 수 있다. 도면에 도시하지는 않았지만 PMS<4:7>도 PMS<0:3>과 같은 방식으로 생성된다. 도면의 R3DI 신호는 리던던시 셀(redundancy cell)의 테스트를 하기 위한 테스트모드 등을 위해 구비되는 것으로, 노멀 동작시에는 '1'로 고정된 신호라 생각하면 된다.

도 6을 참조하면, MMS<X>와 AXBI<X>가 디코딩되어 PMS<8:10>이 생성되는 것을 확인할 수 있다. PMS<8:10>은 각각 셀블록 <8:10>이 선택되었을 때 인에이블되는 신호인데, 이는 도 2의 매핑테이블을 참조하여 확인할 수 있다.

도 7과 도 8은 메인 워드라인 드라이버부(121)를 도시한 도면이다.

도 7은 메인 워드라인 드라이버부(121)에서 어드레스를 입력받는 부분을 도시한 도면이다. 도 7은 셀블록0(120) 내에 구비되는 메인 워드라인 드라이버부(121)의 일부를 도시한 것이므로, 자신의 인에이블 신호로 PMS<0>를 사용한다. PMS<0>는 셀블록0(120)이 선택되었을 때 인에이블되는 신호이기 때문이다.

즉, 도 7의 회로는 PMS<0> 신호가 인에이블된 상태에서 어떠한 어드레스 신호(AXI<60:65>)가 인에이블되는지에 따라 '로우'로 인에이블되는 MWDI<60:65>를 생성한다. AXI<60:65>는 6,7,8번 어드레스(bxa6,7,8)가 디코딩된 어드레스이다.

메인 워드라인 드라이버부(121) 내에는 구동해야할 워드라인의 갯수에 따라 도 7과 같은 회로가 다수개 구비된다.

도 8은 도 7에서 생성된 MWDI<65>신호와 어드레스(AXI<30>)의 조합에 의해 0번 메인 워드라인(MWLB<0>)을 구동하는 부분을 도시한 도면이다. 0번 메인 워드라인은 MWDI<60>이 '로우'으로 인에이블된 상태에서 어드레스(AXI<30>, 3~5번 어드레스의 조합에 의해 만들어진 어드레스임)가 '하이'로 인에이블되었을때 '로우'로 인에이블된다. 그 밖의 다른 메인 워드라인들(0번 이외의 메인 워드라인들)도 각각의 어드레스 조합에 의해 0번 메인 워드라인(MWLB<0>)과 같은 방식으로 인에이블된다. WPHFX 신호는 메인 워드라인 드라이버부(121)의 제어신호인데, 워드라인을 선택하는 과정과는 상관이 없는 신호에 해당한다.

도 9와 도 10은 파이액스 드라이버부(124)를 도시한 도면이다.

도 9는 파이액스 드라이버부(124)에서 어드레스를 입력받는 부분을 도시한 도면이다. 메인 워드라인 드라이버부와 마찬가지로 파이액스 드라이버부도 셀블록0 내에 구비되므로 자신의 인에이블 신호로 PMS<0>를 사용한다. 파이액스 드라이버부(124)는 어드레스(AXI<20:21>, 2~4번 어드레스의 조합에 의해 만들어진 어드레스임)의 조합에 의해 '로우'로 인에이블되는 FXD20, FXD21 신호를 생성한다.

도 10은 파이액스 드라이버부(124)에서 0번 파이액스 제어신호(FXB<0>)를 생성하는 부분을 도시한 도면이다. 도 9에서 생성된 FXD20 신호가 '로우'로 인에이블된 상태에서 0번 어드레스(AXI<0>)가 '1'의 값을 갖는 경우 0번 파이액스 제어신호(FXB<0>)는 '로우'로 인에이블된다. 그 밖의 다른 파이엑스 제어신호들도 각각의 어드레스 조합에 의해 0번 파이엑스 제어신호(FXB<0>)와 같은 방식으로 인에이블된다.

도 11은 서브 워드라인 드라이버부(129)를 도시한 도면이다.

도면에는 0번 메인 워드라인(MWLB0)의 제어를 받는 0,2,4,6,8,10,12,14번 서 브 워드라인(SWL0,2,4,6,8,10,12,14)을 구동하는 부분을 도시하였다. 서브 워드라인(SWL)은 자신에 대응되는 메인 워드라인(MWL)과 파이액스 제어신호(FXB)가 '로우'로 인에이블되면 '하이'로 인에이블된다.

각각의 셀블록 별로 구비되는 워드라인의 갯수가 2의 배수가 아닌 경우에는, 어드레스와 워드라인이 1:1로 대응되지 못한다. 따라서 일부 어드레스는 어쩔 수 없이 셀블록 내의 워드라인을 선택하는 역할과, 셀블록을 선택하는 역할을 동시에 수행해야 한다.

이러한 경우 동일한 어드레스를 이용하여 셀블록도 선택해야하고, 셀블록 내의 워드라인도 선택해야 하는 경우가 발생하기 때문에, 순차적이 선택이 이루어지도록 하기 위해 디코더를 제어하는 제어회로 등의 다수 필요하게 되며, 메인 워드라인 드라이버부, 파이액스 드라이버부 등도 복잡하게 구성되어야 한다는 문제점이 있다.

특히, 셀블록을 선택하는 신호인 PMS<0:10> 신호를 만들기까지 다수의 디코더단을 거쳐야 하므로, 이러한 과정에서 딜레이가 발생하게 된다. 그리고 셀블록을 선택하는 신호인 PMS<0:10>를 생성한 후, 생성된 신호로 셀블록 내의 메인 워드라인 드라이버부, 파이액스 드라이버부를 인에이블 시킨 상태에서 셀블록 내의 워드라인을 선택하기 위한 후속 디코딩 동작(워드라인 선택동작)을 하기 때문에 더욱 더 딜레이가 발생하게 된다는 문제점이 있다. 이렇게 워드라인이 선택되어 인에이블 되기까지의 시간이 증가하면, 센스앰프의 센싱마진 및 AC 캐릭터(AC character, 예 tRCD, tRP)의 특성을 저하시키는 문제가 발생하게 된다.

또한, 워드라인 디코딩을 위한 회로들의 면적이 크기 때문에 전류소모의 문제와 레이아웃(layout) 면적이 늘어나게 된다는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 간단한 디코딩 방식으로 셀블록 및 워드라인을 선택하게해 메모리장치에서 워드라인을 선택하기까지 걸리는 지연을 줄이고, 디코딩을 위한 회로의 전체 면적을 줄이고자 하는데 그 목적이 있다.

특히, 셀블록 별로 구비되는 워드라인의 갯수가 2의 배수가 아닌 경우에도 워드라인을 선택하기까지 걸리는 시간을 최대한으로 줄여 메모리장치의 AC캐릭터 특성을 개선하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은, 다수의 셀블록을 포함하는 메모리장치에 있어서, 다수의 셀블록을 포함하는 메모리장치에 있어서, 자신이 담당하는 셀블록을 선택하기 위한 어드레스를 디코딩해 블록 선택 신호를 생성하는 블록 디코딩부; 상기 블록 선택신호와 어드레스를 논리조합해 상기 자신이 속한 셀블록이 선택되었을 때에만 인에이블되는 블록정보 어드레스를 생성하는 블록정보 어드레스 생성부; 및 상기 블록정보 어드레스를 사용해 워드라인을 선택하는 워드라인 구동부를 각각의 셀블록 별로 구비한다.

즉, 본 발명은 셀블록을 선택하기 위한 어드레스를 디코딩해 블록 선택신호를 생성한 뒤 이를 어드레스와 논리조합해, 블록정보와 어드레스를 모두 포함하는 블록정보 어드레스를 생성하고, 이를 이용해 셀블록 및 워드라인을 선택하게 하는 방식을 사용한다. 따라서 회로의 구성이 단순해지고, 이에 따라 메모리장치의 전체 면적을 줄일 수 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 워드라인 구동방법은, 셀블록을 선택하기 위한 어드레스를 디코딩해 해당 셀블록이 선택되면 인에이블되는 블록 선택신호를 생성하는 단계; 상기 블록 선택신호와 어드레스를 논리조합해 상기 블록 선택신호 인에이블시에만 참된 값을 갖는 블록정보 어드레스를 생성하는 단계; 및 상기 블록정보 어드레스를 사용해 각각의 셀블록 내의 워드라인을 구동하는 단계를 포함한다.

본 발명은 어드레스에 셀블록에 관한 정보를 포함시키고, 이를 이용해 구동할 셀블록과 워드라인을 선택한다.

따라서 어드레스의 디코딩을 위한 회로를 줄일 수 있다. 이에 따라 메모리장치의 전체 면적을 줄일 수 있게 되며, 전류 소모 또한 줄일 수 있다는 장점이 있다.

또한, 디코딩회로가 줄어듬으로써 워드라인이 선택되어 인에이블 되기까지 거치는 딜레이가 줄어들게 되어, AC캐릭터의 특성을 개선할 수 있다는 장점이 있다.

또한, 각각의 셀블록 별로 동일하게 구성되는 블록 디코딩부를 구비하게 되 기 때문에, 이러한 회로들을 셀블록의 로우 계열 회로와 컬럼 계열 회로의 크로스 영역 등에 배치할 수 있게 되므로, 효과적인 레이아웃을 통해 메모리장치의 전체 면적을 줄일 수 있다는 장점이 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

이하에서는 각각의 셀블록 별로 384개의 워드라인을 구비하는 반도체 메모리장치의 예를 들어, 본 발명에 대해 설명하기로 한다.

그러나 본 발명의 핵심은 셀블록 내에서 워드라인을 선택하기 위해 사용하는 어드레스에 셀블록의 선택정보까지 포함시킴으로써, 워드라인이 선택되는 과정을 단순화시킨다는 것에 있으므로, 이러한 본 발명의 핵심적인 내용이 여러 반도체 메모리장치에 적용 가능함은 당연하다.

도 12는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.

도면에 도시된 바와 같이, 본 발명에 따른 메모리장치는 각각의 셀블록(1220~1320) 별로 대응되는 블록 디코딩부(1221, 1231, 1321)와, 블록정보 어드레스 생성부(1222, 1232, 1322), 워드라인 구동부(1223, 1233, 1323)를 포함하는 것을 특징으로 한다.

블록 디코딩부(1221, 1231, 1321)는 자신이 담당하는 셀블록(1220~1320)을 선택하기 위한 어드레스(lax9A, laxB, lax78, bxa8)를 디코딩해 블록 선택신호(nxen<0:9>)를 생성한다. 블록 디코딩부(1221)는 셀블록 0번(1220)에 대응되는데, 블록 디코딩부(1221)는 셀블록 0번(1220)을 선택하는데 사용되는 어드레스(lax9A, laxB, lax78, bxa8, 어드레스 뒤에 붙는 첨자들에 관한 보다 자세한 설명은 후술함)를 디코딩해 셀블록 0번(1220)이 선택되면 인에이블되는 신호인 블록 선택신호(nxen<0>)를 생성한다. 마찬가지로 블록 디코딩부(1231)는 셀블록 1번(1230)에 대응되므로 블록 디코딩부(1231)는 셀블록 1번(1230)이 선택되면 인에이블되는 신호인 블록 선택신호(nxen<1>)를 생성한다.

블록정보 어드레스 생성부(1222, 1232, 1322)는 블록 선택신호(nxen<0:10>)와 어드레스(laxXX<N>)를 논리조합해 자신이 속한 셀블록이 선택되었을때만 인에이블되는 블록정보 어드레스(baxXX<N>_<0:10>)를 생성한다. 블록정보 어드레스(baxXX<N>_<0:10>)는 블록 선택신호(nxew<0:10>)가 인에이블되었을 때에만 본래의 어드레스 값을 가지며, 그렇지 않은 경우에는 항상'0'의 값을 갖는 어드레스이다. 예를 들어, 블록정보 어드레스 생성부(1222)에서 출력되는 블록정보 어드레스(baxXX<N>_<0>)는 블록 선택신호(nxen<0>)이 인에이블 되었을 때에만 어드레스와 동일한 값을 갖는다(nxen<0>='1'이면 laxXX<N>=baxXX<N>_<0>). 그러나 블록 선택신호(nxen<0>)가 디스에이블되면 블록정보 어드레스(baxXX<N>_<0>)는 항상'0'의 값을 갖는다.

워드라인 구동부(1223, 1233, 1323)는 블록정보 어드레스(baxXX<N>를 사용해 워드라인을 선택한다. 블록정보 어드레스(baxXX<N>_<0:10>)는 선택될(구동될 워드라인이 속한) 셀블록(1220~1310)에 관한 정보를 포함하는 어드레스이다. 따라서 워드라인 구동부(1223, 1233, 1323)가 블록정보 어드레스(baxXX<N>_<0:10>)를 사용하면 자신이 속한 셀블록(1220~1320)이 선택되었는지의 여부도 알 수 있으며, 자신이 어떠한 워드라인을 구동해야 할지도 알 수 있게 된다. 물론 워드라인 구동부(1223, 1233, 1323)는 블록정보 어드레스(baxXX<N>_<0:10>)만이 아닌 일반적인 어드레스(lax 등)도 블록정보 어드레스(baxXX<N>_<0:10>)와 함께 사용할 수 있다. 워드라인 구동부(1223, 1233, 1323)는 종래와 마찬가지로 메인 워드라인 드라이버부, 파이액스 드라이버부, 서브 워드라인 드라이버부를 포함해 구성될 수 있다.

프리디코더부(1210)는 어드레스(ROW ADDRESS)를 프리디코딩해 각각의 셀블록(1220~1310)으로 전달한다. 프리디코더(1210)에서 출력되는 어드레스(lax, bxa 등)는 프리디코더부(1210)로 입력된 어드레스(ROR ADDRESS)에서 신호의 형태 등이 바뀐 어드레스이다. 이에 대한 더욱 자세한 설명은 도면과 함께 후술하기로 한다.

이와 같은 구성을 갖는 본 발명은, 종래와 다르게 셀블록(1220~1310)을 선택하기 위한 신호와 셀블록(1220~1310) 내의 워드라인을 선택하기 위한 어드레스가 따로 구별되어 있지 아니하며, 셀블록(1220~1310)을 선택하기 위한 정보와 셀블록(1220~1310) 내에서 워드라인을 선택하기 위한 어드레스 정보를 모두 포함하는 블록정보 어드레스(baxXX<N>_<0:10>)에 의해 셀블록(1220~1310) 및 워드라인의 선택이 이루어진다. 띠라서 셀블록(1220~1310)의 선택과 워드라인의 선택이 동시에 일어난다.

셀블록(1220~1310)의 선택과 워드라인의 선택이 동시에 이루어지기 때문에 셀블록(1220~1310)의 선택을 위한 타이밍 마진과 워드라인의 선택을 위한 타이밍 마진을 따로 고려할 필요가 없어진다. 따라서 최종적으로 워드라인이 선택되기까지의 지연시간이 줄어들기 때문에 메모리장치의 AC캐릭터 특성을 향상시키게 된다.

또한, 각각의 셀블록(1220~1310) 별로 동일하게 구성되는(입력되는 신호까지 동일하다는 의미는 아님) 블록 디코딩부(1221, 1231, 1321), 블록정보 어드레스 생성부(1222, 1232, 1322)를 구비하면 되기 때문에, 이러한 회로들을 각각의 셀블록(1220~1310)에 내에 있는 로우 계열 회로와 컬럼 계열 회로 사이의 크로스(cross) 영역 등에 배치할 경우 메모리장치의 전체 면적을 줄일 수 있다는 장점이 있다.

종래의 경우 이미 프리디코더에서 모든 셀블록의 선택신호가 만들어졌으며, 모든 셀블록의 선택신호를 디코딩하는 회로는 면적이 클수밖에 없으므로, 셀블록을 선택하기 위한 회로를 각각의 셀블록 별로 나누어 배치하는데 무리가 따랐다. 그러나 본 발명에서는 각각의 셀블록(1220~1310) 별로 블록 디코딩부(1221, 1231, 1321), 블록정보 어드레스 생성부(1222, 1232, 1322)를 구비하면 되기 때문에, 이들을 각각의 셀블록(1220~1310) 별로 나누어 배치하는 것이 가능해진다.

도 13과 도 14는 프리디코더부(1210) 내에 구비되는 일련의 회로들을 도시한 도면이다.

도 13을 참조하면 어드레스(BX)는 로우(row) 어드레스 인에이블신호(xaen)에 의해 래치되어 bxa로 출력된다. 로우 어드레스를 받아들이라는 신호인 로우 어드레스 인에이블신호(xaen)가 인에이블된 동안에만 새로운 어드레스를 입력받기 위함이다.

도면과 같은 회로는 각각의 어드레스마다 구비된다. 즉, 0번 어드레스 1번 어드레스 등 각각의 어드레스를 받아들이기 위해 도 13과 같은 회로가 구비된다. 다만, 도면에는 일반적인 예를 도시하기 위해 BX 및 bxa에 어드레스 번호를 붙이지 않고 생략했다.

도 14를 참조하면 7,8번 어드레스(bxa7, bxa8)가 디코딩되어 어드레스 lax78<0:3>가 생성되는 것을 확인할 수 있다. lax78에서 78은 7번과 8번 어드레스(bxa7, bxa8)의 정보를 갖는 어드레스임을 뜻하며, <0:3>은 7,8번 어드레스(bxa7,8)를 이진수로 변환한 결과 어떠한 값을 갖는지를 의미한다. 예를 들어, 7번 8번 어드레스가 모두 '0'인 경우에는 lax78<0>이 '1'의 값을 가지며, 7번 8번 어드레스가 모두 '1'인 경우에는 lax78<3>이 '1'의 값을 가지게 된다.

도 15는 블록 디코딩부(1221)를 도시한 도면이다.

블록 디코딩부(1221)는 자신이 속한 셀블록(1220)을 선택하기 위한 어드레스를 디코딩해 자신이 속한 블록(1220)이 선택되었을 때 인에이블되는 신호인 블록 선택신호(nxen<0>)를 생성한다.

도면의 블록 디코딩부는 셀블록 0(1220)에 속한 블록 디코딩부(1221)로 셀블 록 0을 선택하는 어드레스의 조합이 입력되면, 블록 선택신호(nxen<0>)를 인에이블시키도록 구성되었다. 어드레스가 어떻게 조합되어 입력되면 각각의 셀블록(1220~1320)이 선택되는지는 배경기술에서 설명한 도 2의 표에 도시되어 있다.

도 2의 표를 살펴보면 각각의 셀블록(1220~1320)이 선택되는 어드레스의 조합에서 8번 어드레스는 동일한 값이 2개 존재한다. 예를 들어, 셀블록 0을 선택하는 어드레스의 조합 중 8번 어드레스가 '0'의 값을 갖는 조합이 2개존재하며, 셀블록 2를 선택하는 어드레스의 조합 중 8번 어드레스가 '1'의 값을 갖는 조합이 2개 존재한다.

그리고 8번 어드레스가 이러한 값을 가질 경우에는, 어드레스 9, 10, 11번의 값은 변하지 않는다. 예를 들어, 셀블록 0을 선택하기 위해 8번 어드레스가 '0'의 값을 갖는 2개의 경우 모두 어드레스 9,10,11번은 '0','0','0'의 값을 가진다. 마찬가지로 셀블록 2를 선택하기 위해 8번 어드레스가 '1'의 값을 갖는 경우 어드레스 9,10,11번은 '1','0','0'의 값을 가진다.

도 15의 점선 하단으로 입력되는 어드레스는 이러한 경우에 셀블록을 선택하기 위해 입력된다. 예를 들어, 8번 어드레스가 '0'의 값을 가지고, 9,10,11번 어드레스가 '0','0','0'의 값을 가지는 경우에는 다른 어드레스의 값과는 상관없이 항상 셀블록 0이 선택된다. 따라서 도면에 도시된 바와 같이, 점선 하단의 회로에 lax9A<0>(9번과 10번 어드레스의 조합에 의해 만들어짐), laxB<0>(11번 어드레스의 값을 의미함), bxa8<0>이 입력되도록 구성해 lax9A<0>, laxB<0>, bxa8<0>이 모두 '1'일때 nxen<0>가 '1'의 값을 가질 수 있도록 했다.

도 15의 점선 상단으로 입력되는 어드레스는 8번 어드레스가 상기의 경우와는 다른 값을 갖는 경우에 셀블록을 선택하기 위한 구성이다. 예를 들어, 8번 어드레스가 '1'의 값을 가지는 경우에는, 7번 어드레스는 '0'의 값을 가지고 9번 10번 11번 어드레스는 '0', '0', '0'의 값을 가져야만이 셀블록 0이 선택된다. 따라서 상단으로 입력되는 lax9A<0>, laxB<0>, lax78<1>이 모두 '1'의 값을 가질때 nxen<0>가 '1'의 값을 가질 수 있도록 구성했다.

동일한 원리로, 1번 셀블록을 선택하는 신호인 nxen<1> 신호를 생성하는 회로라면 도 15의 상단부터 입력되어야 하는 어드레스는 lax9A<0>, laxB<0>, lax78<3>, lax9A<1>, laxB<0>, bxa8<0>이 된다. 또한 5번 셀블록을 선택하는 신호인 nxen<5>를 생성하는 회로라면 도 15의 상단부터 입력되어야 하는 어드레스는 lax9A<3>, laxB<0>, lax78<3>, lax9A<0>, laxB<1>, bxa8<0>가 된다.

본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 도 2와 도 15를 참조하여 각각의 셀블록(1220~1320)이 선택되는 어드레스를 선별하는 것을 쉽게 할 수 있으므로, 더 이상의 상세한 설명은 생략하기로 한다.

도 16은 블록정보 어드레스 생성부(1222)를 도시한 도면이다.

블록정보 어드레스 생성부(1222)는 자신이 속한 셀블록(1220)이 선택되었을 때 인에이블되는 블록 선택신호(nxen<0>)와 어드레스(lax34<0:3>)를 조합해 블록정보 어드레스(bax34<0:3>_<0>)를 생성한다.

도면에 도시된 블록정보 어드레스 생성부(1222)는 셀블록 0(1220)에 속하는 블록정보 어드레스 생성부(1222)이므로, 블록 선택신호(nxen<0>)와 어드레스(lax34<0:3>)를 조합하도록 구성하였다. 다른 셀블록(1230~1320)에 속하는 블록정보 어드레스 생성부라면 다른 블록의 블록 선택신호(nxen<N>)가 사용될 것이다.

그 동작을 보면, 블록 선택신호(nxen<0>)가 인에이블된 동안, 즉 자신이 속하는 셀블록(1220)이 선택된 경우 어드레스(lax34<0:3>)와 블록정보 어드레스(bax34<0:3>_<0>)는 동일한 값을 갖는다. 그러나 블록 선택신호(nxen<0>)가 디스에이블된 동안, 즉 자신이 속하는 셀블록(1220)이 선택되지 않은 경우 블록정보 어드레스(bax<0:3>_<0>)는 무조건 '0'의 값을 갖는다.

셀블록 5번에 속하는 블록정보 어드레스 생성부라면, 동일한 경우에 lax34<0:3>과 nxen<5>를 논리조합해 bax34<0:3>_<5>를 생성할 것이다.

비록 도면에는 3,4번 어드레스 정보를 가지고 있는 lax34를 이용해 bax34를 생성하는 경우만을 도시하였지만 lax56이 bax56으로 lax78이 bax78로 되는 과정도 이와 동일하다.

도 17 내지 도 19는 워드라인 구동부(1223)를 도시한 도면인데, 도 17은 메인 워드라인 드라이버부를, 도 18은 파이액스 드라이버부를, 도 19는 서브 워드라인 드라이버부를 도시한다.

도 17에는 메인 워드라인 드라이버부의 일부를 도시하였다. 도시되지 아니한 메인 워드라인 드라이버부는 입력되는 블록정보 어드레스(bax) 및 어드레스(lax)만이 상이할 뿐 기본적인 구성은 도 17과 동일하다. 메인 워드라인 드라이버부는 블 록정보 어드레스(bax56<3>_<0>, bax78<0>_<0>)와 어드레스(lax34<0:3>)에 응답해 메인 워드라인(mwlb<0:3>)을 구동한다. 앞서 설명한 바와 같이, 블록정보 어드레스(bax56<3>_<0>, bax78<0>_<0>)는 셀블록 0이 선택되지 않은 상태에서는 항상 '0'의 값을 갖는다. 따라서 셀블록 0이 선택되지 않은 경우, 도면의 메인 워드라인 드라이버부는 어떠한 메인 워드라인(mwlb<0:3>)도 구동하지 않는다. 다만 셀블록 0이 선택되고 어드레스 5,6,7,8번(bax56<3>_<0>, bax78<0>_<0>)과 어드레스 3,4번(lax34<0:3>)의 조합에 의해서만 메인 워드라인(mwlb<0:3>) 중 하나를 '로우'로 구동할 뿐이다.

즉, 블록정보 어드레스(bax56<3>_<0>, bax78<0>_<0>)는 셀블록 0이 선택되지 않은 경우, 셀블록 0 내에서 어떠한 메인 워드라인(mwlb<0:3>)도 구동되지 않도록 하는 역할을 수행하며, 이와 함께 자신이 포함하는 어드레스의 정보(5,6,7,8번 정보)를 이용해 메인 워드라인(mwlb<0:3>) 중 하나를 선택하게 하는 역할도 한다.

참고로 도면의 wloff 신호는 모든 워드라인을 오프시키기 위한 신호로 wloff 신호가 인에이블되면 모든 메인 워드라인(mwlb)이 '하이'로 오프된다.

도 18에는 파이액스 드라이버부의 일부를 도시하였다. 도시되지 아니한 파이액스 드라이버부는 입력되는 블록정보 어드레스(bax) 및 어드레스(lax)만이 상이할 뿐 기본적인 구성은 도 18과 동일하다.

메인 워드라인 드라이버부와 마찬가지로 셀블록 0이 선택되지 아니한 경우에는 블록정보 어드레스(bax2<0>_<0>)는 '0'의 값을 갖는다 따라서 어떠한 파이액스 제어신호(fxb<0:3>)도 '로우'로 인에이블되지 못한다. 그리고 셀블록 0이 선택된 경우에는 어드레스 2번(bax2<0>_<0>)과 어드레스 0,1번(lax01<0:3>)의 정보를 이용해 파이액스 제어신호(fxb<0:3>) 중 하나를 인에이블 시키게 된다.

도 19에는 서브 워드라인 드라이버부의 일부를 도시하였다. 도시되지 아니한 서브 워드라인 드라이버부는 입력되는 파이액스 제어신호(fxb)와 메인 워드라인(mwlb)의 번호만 상이할 뿐 기본적인 구성은 도 19와 동일하다.

동작을 살펴보면, 파이액스 제어신호(fxb<0>)가 '로우'로 인에이블되고, 메인 워드라인(mwlb<0>)이 '로우'로 구동되면 메모리 셀을 실제로 제어하는 워드라인이 되는 서브 워드라인(swl<0>)이 '하이'로 구동된다.

이제, 도 12 내지 도 19를 다시 참조하여 본 발명에 따른 반도체 메모리장치의 워드라인 구동방법에 대해 살펴본다.

본 발명에 따른 메모리장치의 워드라인 구동방법은, 셀블록을 선택하기 위한 어드레스(lax9A, laxB, lax78, bxa8)를 디코딩해 해당 셀블록이 선택되면 인에이블되는 블록 선택신호(nxen<0:10>)를 생성하는 단계; 블록 선택신호(nxen<0:10>)와 어드레스(laxXX<N>)를 논리조합해 블록 선택신호(nxen<0:10>) 인에이블시에만 참된 값을 갖는 블록정보 어드레스(baxXX<N>_<0:10>)를 생성하는 단계; 및 블록정보 어드레스(baxXX<N>_<0:10>)를 사용해 각각의 셀블록 내의 워드라인을 구동하는 단계를 포함한다.

앞서 설명한 바와 같이 워드라인 구동시에 블록정보 어드레스(baxXX<N>_<0:10>)만이 아닌 어드레스(laxXX<N>)를 함께 사용할 수 있다. 그리고 워드라인의 구동은 블록정보 어드레스(baxXX<N>_<N>)를 사용해 메인 워드라인(mwlb<N>)을 구동하는 단계; 블록정보 어드레스(baxXX<N>_<0:10>)를 사용해 파이 액스 제어신호(fxb<N>)를 생성하는 단계; 및 메인 워드라인(mwlb<N>)과 파이 액스 제어신호(fxb<N>)에 응답하여 서브 워드라인(swl<N>)을 구동하는 단계를 포함해 이루어질 수 있다.

이상에서 설명한 본 발명은 상기 바람직한 실시예에따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

도 1은 종래의 반도체 메모리장치에서 어드레스를 디코딩해 워드라인을 선택하기 위해 구비되는 구성을 도시한 도면.

도 2는 어드레스(X<7:11>)와 매핑(mapping)되는 셀블록을 도시한 도면.

도 3 내지 도 6은 프리디코더(810) 내에서 어드레스가 디코딩되는 예를 설명하기 위한 회로도.

도 7과 도 8은 메인 워드라인 드라이버부(121)를 도시한 도면.

도 9와 도 10은 파이액스 드라이버부(124)를 도시한 도면.

도 11은 서브 워드라인 드라이버부(129)를 도시한 도면.

도 12는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.

도 13과 도 14는 프리디코더부(1210) 내에 구비되는 일련의 회로들을 도시한 도면.

도 15는 블록 디코딩부(1221)를 도시한 도면.

도 16은 블록정보 어드레스 생성부(1222)를 도시한 도면.

도 17 내지 도 19는 워드라인 구동부(1223)를 도시한 도면.

Claims (13)

1. 다수의 셀블록을 포함하는 메모리장치에 있어서,

   자신이 담당하는 셀블록을 선택하기 위한 어드레스를 디코딩해 블록 선택 신호를 생성하는 블록 디코딩부; 상기 블록 선택신호와 어드레스를 논리조합해 상기 자신이 속한 셀블록이 선택되었을 때에만 인에이블되는 블록정보 어드레스를 생성하는 블록정보 어드레스 생성부; 및 상기 블록정보 어드레스를 사용해 워드라인을 선택하는 워드라인 구동부를 각각의 셀블록 별로 구비하는

   반도체 메모리장치.
2. 제 1항에 있어서,

   상기 워드라인 구동부는,

   상기 블록정보 어드레스와 블록정보를 포함하지 않는 어드레스의 논리 조합에 의해 상기 워드라인을 선택하는 것을 특징으로 하는 반도체 메모리장치.
3. 제 1항에 있어서,

   상기 블록정보 어드레스는,

   상기 블록 선택신호 인에이블시에만 본래의 어드레스값을 가지며, 상기 블록 선택신호가 디스에이블되면 어드레스값이 소정 레벨로 고정되는 것을 특징으로 하는 반도체 메모리장치.
4. 제 1항에 있어서,

   상기 블록정보 어드레스 생성부는,

   상기 어드레스와 상기 블록 선택신호를 입력받아 상기 블록정보 어드레스를 출력하는 낸드게이트를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
5. 제 1항에 있어서,

   상기 워드라인 구동부는,

   상기 블록정보 어드레스를 자신의 인에이블 신호로서 사용하는 것을 특징으로 하는 반도체 메모리장치.
6. 제 1항에 있어서,

   상기 워드라인 구동부는,

   상기 블록정보 어드레스를 사용해 메인 워드라인을 구동하는 메인 워드라인 드라이버부;

   상기 블록정보 어드레스를 사용해 파이액스 제어신호를 생성하는 파이액스 드라이버부; 및

   상기 메인 워드라인 및 상기 파이액스 제어신호에 응답해 서브 워드라인을 구동하는 서브 워드라인 드라이버부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
7. 제 6항에 있어서,

   상기 메인 워드라인 드라이버부와 상기 파이액스 드라이버부는,

   상기 블록정보 어드레스 이외에 블록정보를 포함하지 않는 어드레스도 사용하는 것을 특징으로 하는 반도체 메모리장치.
8. 제 1항에 있어서,

   상기 블록 디코딩부는,

   상기 셀블록에 구비되는 로우 계열 회로와 컬럼 계열 회로의 크로스 영역에 배치되는 것을 특징으로 하는 반도체 메모리장치.
9. 제 1항에 있어서,

   상기 블록정보 어드레스 생성부는,

   상기 셀블록에 구비되는 로우 계열 회로와 컬럼 계열 회로의 크로스 영역에 배치되는 것을 특징으로 하는 반도체 메모리장치.
10. 셀블록을 선택하기 위한 어드레스를 디코딩해 해당 셀블록이 선택되면 인에이블되는 블록 선택신호를 생성하는 단계;

    상기 블록 선택신호와 어드레스를 논리조합해 상기 블록 선택신호 인에이블시에만 참된 값을 갖는 블록정보 어드레스를 생성하는 단계; 및

    상기 블록정보 어드레스를 사용해 각각의 셀블록 내의 워드라인을 구동하는 단계

    를 포함하는 반도체 메모리장치의 워드라인 구동방법.
11. 제 10항에 있어서,

    상기 워드라인을 구동하는 단계는,

    상기 블록정보 어드레스 이외에 블록정보를 포함하지 않는 어드레스도 사용하는 것을 특징으로 하는 반도체 메모리장치의 워드라인 구동방법.
12. 제 10항에 있어서,

    상기 블록정보 어드레스는,

    상기 블록 선택신호 디스에이블시에는 소정 논리값으로 고정되는 것을 특징으로 하는 반도체 메모리장치의 워드라인 구동방법.
13. 제 10항에 있어서,

    상기 워드라인을 구동하는 단계는,

    상기 블록정보 어드레스를 사용해 메인 워드라인을 구동하는 단계;

    상기 블록정보 어드레스를 사용해 파이 액스 제어신호를 생성하는 단계; 및

    상기 메인 워드라인과 상기 파이 액스 제어신호에 응답하여 서브 워드라인을 구동하는 단계

    를 포함하는 것을 특징으로 하는 반도체 메모리장치의 워드라인 구동방법.

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