KR100605586B1 - 스테이트 머신을 이용하여 셀블럭을 제어하는 반도체메모리 장치 - Google Patents

Abstract

본 발명은 스테이트 머신을 구비하여 태그블럭을 구비하는 반도체 메모리 장치의 구동제어를 용이하게 하기 위한 것으로, 이를 위해 각각 M개의 워드라인을 가지며, 입력되는 로우어드레스에 대응하도록 N개로 구성된 단위셀블럭에, 추가적으로 M개의 워드라인을 가지는 단위셀블럭을 더 포함하여 N+1개의 단위셀블럭으로 구성된 셀블럭; 및 상기 N+1개의 단위셀블럭중에서 선택된 제1 단위셀블럭으로부터 억세스되는 데이터를 상기 제1 단위셀블럭 또는 상기 제2 단위셀블럭으로 재저장되도록 제어하기 위해, 상기 N+1개의 단위셀블럭에 각각 대응하며, 각각 스테이트 머신을 구비하는 N+1개의 단위제어부와, 구동제어부를 포함하는 제어수단을 구비하며, 상기 단위제어부는 단위셀블럭에 데이터를 억세스하는 제1 동작상태와, 한 단위셀블럭에 연속해서 제1 및 제2 데이터가 억세스될 때에, 데이터가 억세스되지 않았던 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제2 동작상태와, 한 단위셀블럭에서 제1 및 제2 데이터가 연속해서 억세스되지 않을 때에 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제3 동작상태와, 대기모드에 대응하는 동작을 수행하게 하는 제4 동작상태에 따라서, 대응하는 단위셀블럭을 제어하고, 상기 구동제어부는 상기 N+1개의 단위제어부가 상기 제1 내지 제4 동작상태중 선택된 하나의 동작상태가 되도록 상기 N+1개의 단위셀블럭을 제어하는 것을 특징으로 하는 메모리 장치를 제공한다.

반도체, 메모리, 태그블럭, 스테이트머신, 예비워드라인.

Description

스테이트 머신을 이용하여 셀블럭을 제어하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR CONTROLLING CELL BLOCK USING STATE MACHINE}

도1은 종래기술에 의한 태그블럭을 구비하는 반도체 메모리 장치를 나타내는 블럭구성도.

도2는 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 1블럭구성도.

도4는 도3의 단위제어부에 구비되는 스테이트 머신의 동작상태를 나타내는 상태표시도.

도5는 스테이트 머신을 구비한 도3의 단위제어부가 단위셀블럭을 제어하기 위한 다양한 제어신호를 나타내는 블럭구성도.

도6은 도3의 단위제어부에서 내부동작을 나타내는 파형도.

도7은 도3의 단위제어부에서 출력되는 프리차지 제어신호를 생성하기 위한 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

310 ~ 390 : 제1 단위셀블럭 ~ 제9 단위제어부

210 ~ 290 : 제1 단위제어부 ~ 제9 단위제어부

100 : 구동제어부

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스테이트 머신을 이용하여 단위셀블럭을 효율적으로 제어할 수 있는 반도체 메모리 장치에 관한 것이다.

근래에 중앙처리장치(CPU)의 동작속도는 메모리 장치(DRAM)의 동작속도를 능가할 정도로 현저히 향상되어 왔으며, 그 결과 메모리 장치의 동작속도가 중앙처리장치의 동작속도보다 상대적으로 느려 여러가지 문제점이 발생하고 있다. 이러한 문제점을 극복하기 위해 보다 고속으로 데이터를 입출력하기 위한 다양한 구조의 메모리 장치가 개발되고 있다.

도1은 본 출원인이 2003년 2월 21일에 출원한 고속으로 데이터 억세스가 가능한 메모리 장치(출원번호 2003-11121)의 블럭구성도이다.

도1을 참조하여 살펴보면, 고속으로 데이터 억세스가 가능한 메모리 장치는 각각 256개의 워드라인을 가지며, 입력되는 로우어드레스에 대응하도록 구비된 8개의 단위셀블럭에, 추가적으로 256개의 워드라인을 가지기 위해 추가의 단위셀블럭 을 더 포함하여 9개의 단위셀블럭으로 구성되는 셀블럭(500)과, 셀블럭(500)에 구비되는 (8+1) ×256개의 워드라인 중에서, 적어도 어느 한 워드라인을 예비워드라인으로 할지의 여부에 대한 정보를 저장하기 위한 예비셀블럭 테이블(410)과, 상기 로우어드레스를 입력받아 8개의 단위셀블럭을 선택하기 위한 논리적 셀블럭어드레스를 감지하고, 이를 9개의 단위셀블럭중 하나를 선택하기 위한 물리적 셀블럭어드레스로 변환하여 출력하기 위한 태그블럭(430)과, 물리적 셀블럭어드레스에 의해 선택된 단위셀블럭에서의 한 워드라인과, 상기 워드라인에 대한 -상기 예비셀블럭 테이블로부터 제공되는 정보에 의해 정해지는- 예비워드라인을 활성화시키기 위해 태그블럭(430)과 예비셀블럭 테이블(410)을 제어하는 제어부(420)를 구비한다.

여기서 제어부(420)는 9개의 단위셀블럭중에서 선택된 하나의 단위셀블럭에 연속적으로 제1 및 제2 데이터가 억세스될 때, 제1 데이터에 대한 재저장동작은 제1 데이터를 억세스하기 위해 활성화된 워드라인에 대응하여 지정된 예비워드라인을 통해 이루어지도록 제어하게 된다.

도2는 도1에 도시된 메모리 장치의 동작을 나타내는 동작흐름도이다.

도2를 참조하여 살펴보면, 도1에 도시된 메모리장치는 하나의 셀블럭에 계속해서 데이터가 억세스되는 경우에는 이전 데이터에 대한 재저장은 지정된 예비워드라인에 대응하는 단위셀블럭에서 수행하고, 데이터가 단위셀블럭에 교대로 억세스되는 경우에는 인터리빙 모드로 동작함으로서, 억세스되는 패턴에 상관없이 고속으로 데이터를 억세스 할 수 있게 되는 것이다. 참고적으로 본 출원인이 2003년 2월 21일에 출원한 명세서(출원번호 2003-11121)에 보다 자세한 설명을 하였다.

도2에 도시된 메모리 장치는 예비셀블럭(410)과 태그블럭(430)을 구비하여, 데이터 재저장하는 시간만큼 데이터억세스 시간을 단축시키는 있는 효과를 가지고 있다.

그러나, 데이터 재저장을 데이터가 처음 억세스되는 단위셀블럭이 아닌 예비워드라인이 구비되는 다른 단위셀블럭에서 수행하기 때문에 데이터 억세스시에 단위셀블럭간에 서로 다른 제어를 해야 한다.

예를 들어 제1 단위셀블럭에서는 데이터 감지증폭 동작이 이루어지도록 제어하고, 제2 단위셀블럭에서는 데이터 재저장하는 동작이 이루어지도록 제어 해야한다.

따라서 도1에 도시된 바와 같이 하나의 제어부를 이용하여 전 단위셀블럭의 동작을 제어하게 되면 제어부의 회로구성이 매우 복잡하게 되며, 제어부의 회로구성이 복잡하게 되면 고속동작에 장애가 되는 새로운 문제점이 생긴다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 스테이트 머신을 구비하여 구동제어가 용이한 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명의 상기의 과제를 달성하기 위해, 각각 M개의 워드라인을 가지며, 입력되는 로우어드레스에 대응하도록 N개로 구성된 단위셀블럭에, 추가적으로 M개의 워드라인을 가지는 단위셀블럭을 더 포함하여 N+1개의 단위셀블럭으로 구성된 셀블럭; 및 상기 N+1개의 단위셀블럭중에서 선택된 제1 단위셀블럭으로부터 억세스되는 데이터를 상기 제1 단위셀블럭 또는 상기 제2 단위셀블럭으로 재저장되도록 제어하기 위해, 상기 N+1개의 단위셀블럭에 각각 대응하며, 각각 스테이트 머신을 구비하는 N+1개의 단위제어부와, 구동제어부를 포함하는 제어수단을 구비하며,

상기 단위제어부는 단위셀블럭에 데이터를 억세스하는 제1 동작상태와, 한 단위셀블럭에 연속해서 제1 및 제2 데이터가 억세스될 때에, 데이터가 억세스되지 않았던 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제2 동작상태와, 한 단위셀블럭에서 제1 및 제2 데이터가 연속해서 억세스되지 않을 때에 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제3 동작상태와, 대기모드에 대응하는 동작을 수행하게 하는 제4 동작상태에 따라서, 대응하는 단위셀블럭을 제어하고, 상기 구동제어부는 상기 N+1개의 단위제어부가 상기 제1 내지 제4 동작상태중 선택된 하나의 동작상태가 되도록 상기 N+1개의 단위셀블럭을 제어하는 것을 특징으로 하는 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 각각 256개의 워드라인을 가지며, 입력되는 로우어드레스에 대응하도록 8개로 구성된 단위셀블럭에, 추가적으로 256개의 워드라인을 가지는 단위셀블럭을 더 포함하여 8+1개의 단위셀블럭으로 구성된 셀블럭(300)과, 8+1개의 단위셀블럭중에서 선택된 제1 단위셀블럭(310)으로부터 억세스되는 데이터를 제1 단위셀블럭(310) 또는 다른 단위셀블럭인 제2 단위셀블럭(320)으로 재저장되도록 제어하기 위해, 8+1개의 단위셀블럭에 각각 대응하며, 각각 스테이트 머신(state machien)을 구비하는 8+1개의 단위제어부(210 ~ 290)와, 구동제어부(295)를 포함하는 제어부(200)를 구비한다.

구동제어부(295)는 각각의 단위셀블럭이 제1 내지 제4 동작상태(S1~ S3, 추후에 자세히 설명)중 선택된 하나의 동작상태로 동작될 수 있도록, 하나의 제1 제어신호(en1 ~ en9중 하나)와 제2 제어신호(intw1 ~ intw9)를 8+1개의 단위제어부(210~280)로 각각 출력한다.

여기서 태그블럭(120)과 예비셀 블럭테이블(110)은 어떻게 본 출원인이 출원한 발명(출원번호 2003-11121)에서와 같은 구성과 같은 동작을 하게 된다.

도4는 도3의 단위제어부에 구비되는 스테이트 머신의 동작상태를 나타내는 상태표시도이다.

도3과 도4를 참조하여 살펴보면, 구동제어부(295)는 8+1개의 단위제어부(210 ~ 290)가 제1 내지 제4 동작상태(S1~S3)중 선택된 하나의 동작상태가 되도록 8+1개의 단위셀블럭을 제어하게 된다.

단위제어부(210)는 단위셀블럭에 데이터를 억세스하는 제1 동작상태(S1, 데 이터억세스 상태)와, 한 단위셀블럭에 연속해서 제1 및 제2 데이터가 억세스될 때에, 데이터가 억세스되지 않았던 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제2 동작상태(S2, 인터리브상태)와, 한 단위셀블럭에서 제1 및 제2 데이터가 연속해서 억세스되지 않을 때에 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제3 동작상태(S3, 예비워드라인 구동상태)와, 대기모드에 대응하는 동작을 수행하게 하는 제4 동작상태(S4, 대기상태)에 따라서, 대응하는 단위셀블럭(310)을 동작되도록 제어한다.

도5는 스테이트 머신을 구비한 도3의 단위제어부가 단위셀블럭을 제어하기 위한 다양한 제어신호를 나타내는 블럭구성도이다.

도5를 참조하여 살펴보면, 단위제어부(210)는 스테이트 머신(211)을 구비하여, 활성화되는 제1 제어신호(en1)에 응답하여, 대응하는 단위셀블럭(310)이 제1 동작상태(S1,데이터억세스 상태)가 되도록 제어하고, 제1 제어신호(en1)가 하이레벨의 활성화 상태로 입력된 상태에서, 제2 제어신호(inwt1)의 활성화여부에 따라, 대응하는 단위셀블럭(310)이 제2 동작상태(S2) 또는 제3 동작상태(S3)가 되도록 대응하는 단위셀블럭을 제어하게 된다.

이를 위해 단위제어부(210)는 각종 제어신호(gbis, S/A_en, WL_en, compok, exsel, bis,bsen_mem)를 생성하여 대응하는 단위셀블럭(310)으로 출력하게 된다.

여기서 제어신호(gbis)는 단위셀블럭에 구비되는 글로벌비트라인 스위치를 활성화시키는 신호이며, 제어신호(S/A_en)는 단위셀블럭에 구비되는 비트라인 센스앰프를 인에이블시키기 위한 신호이며, 제어신호(WL_en)는 워드라인을 활성화시키 기 위한 신호이며, 제어신호(compok)는 대응하는 단위셀블럭에서 데이터를 억세스하기 위한 신호이며, 제어신호(exsel)는 대응하는 단위셀블럭에 구비되는 예비워드라인에 대응하는 단위셀데이터 재저장을 하기 위한 신호이며, 제어신호(bis)는 로컬비트라인 스위치를 활성화시키는 신호이며, 제어신호(bsen_mem)는 비트라인 센스앰프의 프리차지제어를 위한 신호이다.

상기의 각종 제어신호는 단위제어부에서 단위셀블럭의 동작상태를 제1 동작상태 내지 제4 동작상태(S1 ~ S3)중 하나의 동작상태로 제어하기위한 하나의 예시이다. 실제로는 더 많은 신호가 사용되며, 단위셀블럭의 형태에 따라 다른 제어신호가 사용될 수 있다.

이하에 도3 내지 도5를 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.

본 실시예에 따른 메모리 장치는 본 출원인이 제안하여 출원한 발명(출원번호 2003-11121)에 설명한 메모리 장치의 데이터 억세스동작과 같다. 즉, 하나의 단위셀블럭에 계속해서 데이터가 억세스되는 경우에는 이전 데이터에 대한 재저장은 지정된 예비워드라인에 대응하는 단위셀블럭에서 수행하고, 데이터가 단위셀블럭에 교대로 억세스되는 경우에는 인터리빙 모드로 동작함으로서, 억세스되는 데이터 패턴에 상관없이 고속으로 데이터를 억세스 할 수 있게 된다.

상기와 같이 메모리를 동작시기키 위해서는 동일한 단위셀블럭에 제1 데이터 및 제2 데이터가 연속해서 억세스되는 경우에는 현재 억세스되는 단위셀블럭은 제2 데이터에 대한 억세스동작을 진행하고, 다른 단위셀블럭, 즉 제1 데이터에 의해 활성화된 워드라인에 대응하는 예비워드라인이 있는 단위셀블럭에서 제1 데이터에 대응하는 재저장동작을 수행하게 되도록 해야 한다.

또한 제1 데이터와 제2 데이터가 같은 셀블럭을 억세스하지 않을 경우에는 제1 데이터에 대한 재저장은 같은 단위셀블럭에서 수행되어야하고, 제1 데이터에 대한 재저장동작시 제2 데이터의 데이터억세스가 다른 단위셀블럭에서 수행되어야 한다. 즉, 데이터 억세스 동작중에 각각의 단위셀블럭이 서로다른 상태로 동ㅈ가하도록 제어해야 한다.

이를 보다 간단하고 효율적으로 제어하기 위해 본 실시예에 따른 메모리 장치는 각 단위셀블럭에 대응하여 단위제어부를 구비하고, 단위제어부는 각각 스테이트 머신을 구비하고 있다.

각 단위제어부는 대응하는 단위셀블럭의 동작상태를 제1 내지 제4 동작상태로 상태를 구분하여 제어하게 되는데, 구비된 스테이트 머신이 조정하게 된다.

제1 동작상태(S1)를 살펴보면, 제1 데이터가 선택된 단위셀블럭에서 억세스되는 동작을 말한다. 이 동작상태는 선택된 단위셀블럭에서 하나의 워드라인을 활성화시키고, 활성화된 워드라인에 대응하는 다수의 데이터를 감지증폭하는 동작을 포함한다.

실행중인 명령이 리드동작이라면 감지증폭된 다수의 데이터중 선택된 임의의 데이터가 외부로 출력될 것이고, 라이트동작이라면, 외부에서 입력된 데이터가 감지증폭된 다수의 데이터중 임의의 데이터와 교체될 것이다.

이어서, 제2 동작상태(S2)는 제1 데이터 다음에 억세스되는 제2 데이터가 제1 데이터가 억세스되는 단위셀블럭이 아닌 다른 단위셀블럭에 억세스되는 동작을 말한다. 이 때 제1 데이터에 의한 재저장동작을 원래 억세스된 단위셀블럭에서 수행하게 하는 것이다.

제2 동작상태(S2)는 제1 데이터가 재저장되는 타이밍에 제2 데이터에 대한 억세스가 수행되는 인터리브 모드상태에서 이루어지는 동작상태이다.

이어서 제3 동작상태(S3)는 제1 데이터 다음에 억세스되는 제2 데이터가 제1 데이터가 억세스된 단위셀블럭에서 연속해서 억세스될 때에, 제1 데이터의 재저장동작이 수행되게 하는 것이다.

이 때 제1 데이터의 재저장동작은 제1 데이터에 의해 활성화된 워드라인에 대응하여 선택된 예비워드라인이 구비되는 단위셀블럭에서 이루어지며, 이 때의 예비워드라인이 구비되는 단위셀블럭이 제3 동작상태가 되도록, 대응하는 단위제어부가 제어하게 된다. 참고적으로, 예비워드라인은 메모리 장치가 동작중에 계속 바뀌게 되는데, 여기에 관한 상세한 설명은 본 출원인이 출원한 발명(출원번호 2003-11121)에 자세히 서술해 놓았다.

제3 동작상태(S3)는 한 단위셀블럭에서 연속해서 제1 및 제2 데이터가 억세스될 때에 제1 데이터에 대한 재저장동작을 원래의 단위셀블럭이 아닌 다른 예비워드라인이 구비되는 단위셀블럭에서 수행하게 되는데, 이 때 예비워드라인이 구비되는 단위셀블럭에서 제1 데이터에 대한 재저장동작을 수행하도록 하는 동작이다.

이어서 제4 동작상태(S4)는 데이터의 억세스가 일어나지 않을 때 대기상태로 두는 것이다. 단위제어부(210 ~ 290)는 내부에 구비되는 스테이트 머신을 이용하여 대응하는 단위셀블럭이 제1 내지 제4 동작상태중 하나의 상태가 되도록 제어하게 된다.

한편 각 단위제어부(210 ~ 290)는 구동제어부(295)에서 출력되는 제1 및 제2 제어신호(en1 ~ en9 , intw1 ~ intw9)를 각각 입력받아, 제어해야 할 동작상태를 정하게 된다.

먼저 제1 제어신호(en1)가 하이레벨로 활성화되어 입력되면, 단위제어부(210)은 대응하는 단위셀블럭이 제1 동작상태(S1)로 되도록 제어한다.

이어서 제1 제어신호(en1)이 활성화되어 입력된 상태에서, 단위제어부(210)는 제2 제어신호(intw1)이 로우레벨로 비활성화되어 입력되면 대응하는 단위셀블럭이 제2 동작상태(S2)가 되도록 제어하고, 제1 제어신호(en1)이 활성화되어 입력된 상태에서 제2 제어신호(intw1)이 하이레벨로 활성화되어 입력되면 대응하는 단위셀블럭을 제3 동작상태가 되도록 제어한다.

이상에서 살펴본 바와 같이, 본 실시예에 따른 메모리 장치는 각 단위셀블럭에 대응하는 단위제어부를 구비하고, 단위제어부는 스테이트머신에 의해 정해진 상태에 따라 대응하는 단위셀블럭을 제어하고, 구동제어부에서 각 단위제어부의 동작상태에 관한 신호만을 출력하게 함으로서, 각종 제어동작을 크게 단순화시켰다.

결국 각 단위제어부는 계속 스테이트 머신을 이용하여 제어신호를 출력하고, 전체적인 동작을 제어하는 구동제어부는 동작상태에 따른 간단한 제어신호만을 단위 제어부로 출력하면 됨으로 제어부분의 동작에 관한 시간을 크게 줄일 수 있는 것이다. 상기와 같이 메모리 장치를 꾸밈으로서 하나의 제어회로를 이용하여 모든 단위셀블럭을 제어할 때보다 제어회로의 회로면적도 줄일 수 있다.

본 발명은 특히 본 출원인이 출원한 발명(출원번호 2003-11121)의 경우에 대해서 설명하였으나, 단위셀블럭의 동작을 서로 다르게 제어하는 다양한 메모리 장치에 본 발명을 적용시킨다면 제어부의 회로면적과 제어부의 제어시간을 크게 줄일 수 있는 메모리 장치를 갭랗라 수 있다.

한편, 단위제어부는 대응하는 단위셀블럭을 제어하기 위해 다수의 내부신호를 내부적으로 생성하여 출력하는데, 도6에는 제어신호를 생성하기 위한 기본파형이 도시되어 있고, 도7은 도6에 도시된 파형을 이용하여 제어신호(bsen_men)를 생성하는 회로의 일례가 도시되어 있다.

도6에는 기준신호(ap)를 이용하여 서로 다른 타이밍에 생성되는 네개의 기준펄스(tot_CLK0 ~ tot_CLK3)가 도시되어 있다. 기준신호(ap)는 두개의 펄스가 생성되는데, 첫번째 펄스는 태그블럭의 동작타이밍에 생성되는 펄스(tot_CLK0 ~ tot_CLK3)이고, 두번째 펄스는 입력된 어드레스를 변환시켜 단위셀블럭이 선택될 때에 생성되는 펄스이다.

기준신호(ap)에 응답하여 생성되는 두개의 펄스를 이용하여 각각의 타이밍을 기준으로 서로 다른 네개의 펄스를 생성하고, 단위제어부는 이를 이용하여 필요한 내부제어신호를 생성하여 대응하는 단위셀블럭으로 출력하는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 각 단위셀블럭의 동작상태에 대한 제어를 서로 다르게 해야되는 메모리 장치에 있어서, 제어부의 회로면적을 크게 줄일 수 있다. 또한, 서로 다른 동작상태로 제어되는 셀블럭의 제어시간도 크게 줄일 수 있다.

Claims (3)

1. 각각 M개의 워드라인을 가지며, 입력되는 로우어드레스에 대응하도록 N개로 구성된 단위셀블럭에, 추가적으로 M개의 워드라인을 가지는 단위셀블럭을 더 포함하여 N+1개의 단위셀블럭으로 구성된 셀블럭; 및

   상기 N+1개의 단위셀블럭중에서 선택된 제1 단위셀블럭으로부터 억세스되는 데이터를 상기 제1 단위셀블럭 또는 상기 제2 단위셀블럭으로 재저장되도록 제어하기 위해, 상기 N+1개의 단위셀블럭에 각각 대응하며, 각각 스테이트 머신을 구비하는 N+1개의 단위제어부와, 구동제어부를 포함하는 제어수단을 구비하며,

   상기 단위제어부는,

   단위셀블럭에 데이터를 억세스하는 제1 동작상태와, 한 단위셀블럭에 연속해서 제1 및 제2 데이터가 억세스될 때에, 데이터가 억세스되지 않았던 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제2 동작상태와, 한 단위셀블럭에서 제1 및 제2 데이터가 연속해서 억세스되지 않을 때에 단위셀블럭에 제1 데이터에 대한 재저장동작을 수행하게 하는 제3 동작상태와, 대기모드에 대응하는 동작을 수행하게 하는 제4 동작상태에 따라서, 대응하는 단위셀블럭을 제어하고,

   상기 구동제어부는,

   상기 N+1개의 단위제어부가 상기 제1 내지 제4 동작상태중 선택된 하나의 동작상태가 되도록 상기 N+1개의 단위셀블럭을 제어하는 것을 특징으로 하는 메모리 장치.
2. 제 1 항에 있어서,

   상기 구동제어부는

   각각의 단위셀블럭이 상기 제1 내지 제4 동작상태중 선택된 하나의 동작상태로 동작될 수 있도록, 제1 제어신호와 제2 제어신호를 상기 N+1개의 단위제어부로 각각 출력하는 것을 특징으로 하는 메모리 장치.
3. 제 2 항에 있어서,

   상기 단위제어부는

   활성화되는 상기 제1 제어신호에 응답하여, 대응하는 단위셀블럭이 상기 제1 동작상태가 되도록 제어하고,

   상기 제1 제어신호가 활성화상태로 입력된 상태에서, 제2 제어신호의 활성화여부에 따라, 대응하는 단위셀블럭이 상기 제2 동작상태 또는 상기 제3 동작상태가 되도록 제어하는 것을 특징으로 하는 메모리 장치.

Images