JP2990961B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2990961B2 JP2990961B2 JP4222033A JP22203392A JP2990961B2 JP 2990961 B2 JP2990961 B2 JP 2990961B2 JP 4222033 A JP4222033 A JP 4222033A JP 22203392 A JP22203392 A JP 22203392A JP 2990961 B2 JP2990961 B2 JP 2990961B2
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- Japan
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- circuit
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- memory device
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にアドレスをブロック分割した読み出しアクセス
モードを有する半導体メモリ装置に関する。
し、特にアドレスをブロック分割した読み出しアクセス
モードを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】従来のアドレスをブロック分割した半導
体メモリ装置を図６に示す。従来の半導体メモリ装置は
アドレスバッファ１，２と、アドレスデコーダ４と、メ
モリセルアレイ５、カラムセレクタ６とを有し、ブロッ
ク内アドレス分のデータビットについてセンスアンプ７
（図では４アドレス分）を備えている。このセンスアン
プ７の出力は、出力データセレクタ９でブロック内アド
レスに対応するデータを選択して出力バッファ１０へ転
送されている。
体メモリ装置を図６に示す。従来の半導体メモリ装置は
アドレスバッファ１，２と、アドレスデコーダ４と、メ
モリセルアレイ５、カラムセレクタ６とを有し、ブロッ
ク内アドレス分のデータビットについてセンスアンプ７
（図では４アドレス分）を備えている。このセンスアン
プ７の出力は、出力データセレクタ９でブロック内アド
レスに対応するデータを選択して出力バッファ１０へ転
送されている。
【０００３】また、アドレス変化検出回路（以下、ＡＴ
Ｄという）３は、センス増幅したデータを保持回路８に
保持させる。
Ｄという）３は、センス増幅したデータを保持回路８に
保持させる。
【０００４】なお上述の説明には、読み出し以外の説明
と、本発明に関しない他の制御回路，動作等の説明は省
いている。
と、本発明に関しない他の制御回路，動作等の説明は省
いている。
【０００５】出力バッファ１０の回路構成例を図７に示
す。最も単純な例であり、出力データセレクタ９の出力
信号反転回路Ｉ１，Ｉ２で増幅して、外部負荷駆動用ト
ランジスタＴＰ１，ＴＮ１に信号を供給する。実際には
駆動能力の調整のため、定電流化や電源電圧による切換
等の回路工夫がなされている。
す。最も単純な例であり、出力データセレクタ９の出力
信号反転回路Ｉ１，Ｉ２で増幅して、外部負荷駆動用ト
ランジスタＴＰ１，ＴＮ１に信号を供給する。実際には
駆動能力の調整のため、定電流化や電源電圧による切換
等の回路工夫がなされている。
【０００６】
【発明が解決しようとする課題】従来、製品に対する高
速動作要求は、ブロック内アクセスに関してセンス増幅
の完了により高速動作規格を設定している。この場合、
出力バッファ回路１０の動作速度は、トランジスタＴＰ
１，ＴＮ１による外部負荷の駆動速度で大半をしめ、今
後アドレス入力からセンス増幅までが高速になるに従
い、出力回路の高速化が大きな課題となる。
速動作要求は、ブロック内アクセスに関してセンス増幅
の完了により高速動作規格を設定している。この場合、
出力バッファ回路１０の動作速度は、トランジスタＴＰ
１，ＴＮ１による外部負荷の駆動速度で大半をしめ、今
後アドレス入力からセンス増幅までが高速になるに従
い、出力回路の高速化が大きな課題となる。
【０００７】しかしながら、出力トランジスタＴＰ１，
ＴＮ１の駆動能力を大きくすると、駆動時の電源線と接
地線の電流変化が大きくなり、半導体メモリチップ内の
電源電圧，基準電圧が変動し、最も微小な信号を増幅す
るセンスアンプ７がブロック間アクセス時に誤動作を起
こしたり、動作速度が悪化するので出力バッファ１０の
高速化が困難であるという問題点があった。
ＴＮ１の駆動能力を大きくすると、駆動時の電源線と接
地線の電流変化が大きくなり、半導体メモリチップ内の
電源電圧，基準電圧が変動し、最も微小な信号を増幅す
るセンスアンプ７がブロック間アクセス時に誤動作を起
こしたり、動作速度が悪化するので出力バッファ１０の
高速化が困難であるという問題点があった。
【０００８】
【課題を解決するための手段】本願発明の第１の要旨は
メモリセルをアドレス可能な複数のブロックに分割した
メモリセルアレイと、アドレス指定されたブロックから
読み出された複数のデ−タを同時に増幅するセンスアン
プと、該センスアンプで増幅された複数のデ−タビット
を保持する出力デ−タ保持回路と、出力デ−タ保持回路
から選択的に供給されるデ−タビットに応答して外部負
荷を駆動する出力バッファ回路とを備えた半導体メモリ
装置において、前記ブロックのアドレス指定から前記出
力デ−タ保持回路に前記デ−タビットを保持するまでの
第１期間の負荷駆動能力を第１期間に後続する第２期間
の負荷駆動能力より小さくしたことであり、第２の要旨
は メモリセルをアドレス可能な複数のブロックに分割
したメモリセルアレイと、アドレス指定されたブロック
から読み出された複数のデ−タを同時に増幅するセンス
アンプと、該センスアンプで増幅された複数のデ−タビ
ットを保持する出力デ−タ保持回路と、出力デ−タ保持
回路から選択的に供給されるデ−タビットに応答して外
部負荷を駆動する出力バッファ回路とを備えた半導体メ
モリ装置において、アドレスの変化を検知して制御パル
スを発生するアドレス変化検出回路を有し、該アドレス
変化検出回路は前記ブロック内アドレス変化時とブロッ
ク間アドレス変化時に、異なった制御パルスを発生する
構成をとり、前記出力バッファ回路は該制御パルスに応
答して、複数のデ−タビットを出力デ−タ保持回路に保
持するまでの第１期間の負荷駆動能力を第１期間に後続
する第２期間の負荷駆動能力より小さくしたことであ
る。
メモリセルをアドレス可能な複数のブロックに分割した
メモリセルアレイと、アドレス指定されたブロックから
読み出された複数のデ−タを同時に増幅するセンスアン
プと、該センスアンプで増幅された複数のデ−タビット
を保持する出力デ−タ保持回路と、出力デ−タ保持回路
から選択的に供給されるデ−タビットに応答して外部負
荷を駆動する出力バッファ回路とを備えた半導体メモリ
装置において、前記ブロックのアドレス指定から前記出
力デ−タ保持回路に前記デ−タビットを保持するまでの
第１期間の負荷駆動能力を第１期間に後続する第２期間
の負荷駆動能力より小さくしたことであり、第２の要旨
は メモリセルをアドレス可能な複数のブロックに分割
したメモリセルアレイと、アドレス指定されたブロック
から読み出された複数のデ−タを同時に増幅するセンス
アンプと、該センスアンプで増幅された複数のデ−タビ
ットを保持する出力デ−タ保持回路と、出力デ−タ保持
回路から選択的に供給されるデ−タビットに応答して外
部負荷を駆動する出力バッファ回路とを備えた半導体メ
モリ装置において、アドレスの変化を検知して制御パル
スを発生するアドレス変化検出回路を有し、該アドレス
変化検出回路は前記ブロック内アドレス変化時とブロッ
ク間アドレス変化時に、異なった制御パルスを発生する
構成をとり、前記出力バッファ回路は該制御パルスに応
答して、複数のデ−タビットを出力デ−タ保持回路に保
持するまでの第１期間の負荷駆動能力を第１期間に後続
する第２期間の負荷駆動能力より小さくしたことであ
る。
【０００９】
【発明の作用】ブロックのアドレス指定から出力データ
保持回路にデータビットを保持するまでは、センスアン
プが機能し、電圧変動の影響を受けやすいので、出力バ
ッファ回路の負荷駆動能力を小さく抑制しておき、デー
タ保持回路からデータビットを順次出力する間は出力バ
ッファ回路の負荷駆動能力を大きくし、高速化を図る。
保持回路にデータビットを保持するまでは、センスアン
プが機能し、電圧変動の影響を受けやすいので、出力バ
ッファ回路の負荷駆動能力を小さく抑制しておき、デー
タ保持回路からデータビットを順次出力する間は出力バ
ッファ回路の負荷駆動能力を大きくし、高速化を図る。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示すブロック図
である。アドレス変化検出回路３はブロックアドレスの
変化時にパルスＬ３，ＣＯを発生し、センスアンプ７で
センス増幅したデータはパルスＬ３に応答する保持回路
８に保持され、ＣＯ信号が出力バッファ１０を制御す
る。
説明する。図１は本発明の第１実施例を示すブロック図
である。アドレス変化検出回路３はブロックアドレスの
変化時にパルスＬ３，ＣＯを発生し、センスアンプ７で
センス増幅したデータはパルスＬ３に応答する保持回路
８に保持され、ＣＯ信号が出力バッファ１０を制御す
る。
【００１１】図２が本実施例の出力バッファ回路であ
る。図３に示された本実施例の動作タイミングチャート
を参照しつつ動作を説明する。ブロックアドレスが変化
すると、ＡＴＤ３からパルス信号ＣＯが出力される。パ
ルス信号ＣＯが高電位の間、出力トランジスタＴＰ２，
ＴＮ２は、論理ゲートＮ１，Ｎ２の出力信号によりオフ
となる。パルス信号ＣＯが低電位にもどると、論理ゲー
トＮ１，Ｎ２は出力データ信号に応じた論理レベルの出
力を発生し、出力トランジスタＴＰ２，ＴＮ２は出力ト
ランジスタＴＰ１，ＴＮ１と同様に動作可能になる。
る。図３に示された本実施例の動作タイミングチャート
を参照しつつ動作を説明する。ブロックアドレスが変化
すると、ＡＴＤ３からパルス信号ＣＯが出力される。パ
ルス信号ＣＯが高電位の間、出力トランジスタＴＰ２，
ＴＮ２は、論理ゲートＮ１，Ｎ２の出力信号によりオフ
となる。パルス信号ＣＯが低電位にもどると、論理ゲー
トＮ１，Ｎ２は出力データ信号に応じた論理レベルの出
力を発生し、出力トランジスタＴＰ２，ＴＮ２は出力ト
ランジスタＴＰ１，ＴＮ１と同様に動作可能になる。
【００１２】よってブロックアドレスが変わって、セン
ス増幅が行われる動作、ブロック間アクセス時は出力ト
ランジスタＴＰ１，ＴＮ１のみが外部負荷駆動を行い、
出力データが出力データ保持回路８に保持されて電源電
圧，基準電圧の変動に影響されにくい状態、ブロック内
アクセス時は全出力トランジスタＴＰ１，ＴＰ２，ＴＮ
１，ＴＮ２で外部負荷駆動を行う。したがって、高速で
安定なブロック内アクセスが可能となる。
ス増幅が行われる動作、ブロック間アクセス時は出力ト
ランジスタＴＰ１，ＴＮ１のみが外部負荷駆動を行い、
出力データが出力データ保持回路８に保持されて電源電
圧，基準電圧の変動に影響されにくい状態、ブロック内
アクセス時は全出力トランジスタＴＰ１，ＴＰ２，ＴＮ
１，ＴＮ２で外部負荷駆動を行う。したがって、高速で
安定なブロック内アクセスが可能となる。
【００１３】図３では、ブロック間アクセス時は出力ト
ランジスタＴＰ１，ＴＮ１のみ動作するので、出力信号
の変化に要する時間ｔＯ１が長く、ブロック内アクセス
時は全出力トランジスタＴＰ１＋ＴＰ２，ＴＮ１＋ＴＮ
２が動作するので、ｔＯ２が短くなる様子を表してい
る。
ランジスタＴＰ１，ＴＮ１のみ動作するので、出力信号
の変化に要する時間ｔＯ１が長く、ブロック内アクセス
時は全出力トランジスタＴＰ１＋ＴＰ２，ＴＮ１＋ＴＮ
２が動作するので、ｔＯ２が短くなる様子を表してい
る。
【００１４】図４は本発明の第２実施例にかかるアドレ
ス変化検出回路ＡＴＤを組み合わせた例であり、図５に
その動作波形を示す。ブロック間アクセスを検出するＡ
ＴＤ３ａと、ブロック内アクセスを検出するＡＴＤ３ｂ
の信号を組み合わせることにより、図５に示すようにブ
ロック内アクセスの一定期間のみ、出力トランジスタを
（ＴＰ１＋ＴＰ２），（ＴＮ１＋ＴＮ２）として使う方
法を示している。
ス変化検出回路ＡＴＤを組み合わせた例であり、図５に
その動作波形を示す。ブロック間アクセスを検出するＡ
ＴＤ３ａと、ブロック内アクセスを検出するＡＴＤ３ｂ
の信号を組み合わせることにより、図５に示すようにブ
ロック内アクセスの一定期間のみ、出力トランジスタを
（ＴＰ１＋ＴＰ２），（ＴＮ１＋ＴＮ２）として使う方
法を示している。
【００１５】この方式ではパルスＤａの幅をパルスＤｂ
の幅と同等にすればよく、期間が短くでき、チップレイ
アウトが容易になる。
の幅と同等にすればよく、期間が短くでき、チップレイ
アウトが容易になる。
【００１６】さらに、ブロック内アドレスを外部クロッ
ク入力信号でシリアルに発生するタイプの場合は、ＡＴ
Ｄのパルス信号の代わりに外部クロック信号を用いても
よい。
ク入力信号でシリアルに発生するタイプの場合は、ＡＴ
Ｄのパルス信号の代わりに外部クロック信号を用いても
よい。
【００１７】また以上の説明には、外部負荷駆動用トラ
ンジスタのサイズを切り換える方式についてのみ説明し
たが、そのゲート信号の変化速度を切り換える方式も同
様に考えられる。
ンジスタのサイズを切り換える方式についてのみ説明し
たが、そのゲート信号の変化速度を切り換える方式も同
様に考えられる。
【００１８】
【発明の効果】以上説明したように本発明は、半導体メ
モリのアドレスアクセスをブロック間アクセスとブロッ
ク内アクセスと区別して検出し、出力トランジスタの駆
動能力を、各アクセスで切り換えることにより、電源電
圧、基準電圧の変動に弱いブロック間アクセスと、出力
データを保持することにより前記変動に強いブロック内
アクセスで、動作の安定性と高速性を両立できる効果が
ある。
モリのアドレスアクセスをブロック間アクセスとブロッ
ク内アクセスと区別して検出し、出力トランジスタの駆
動能力を、各アクセスで切り換えることにより、電源電
圧、基準電圧の変動に弱いブロック間アクセスと、出力
データを保持することにより前記変動に強いブロック内
アクセスで、動作の安定性と高速性を両立できる効果が
ある。
【図１】本発明の第１実施例のブロック図である。
【図２】第１実施例中の出力バッファの回路図である。
【図３】第１実施例の各部における信号波形図である。
【図４】第２実施例のアドレス検出信号組合せ回路を示
すブロック図である。
すブロック図である。
【図５】第２実施例の動作を示す波形図である。
【図６】従来のブロック分割方式の半導体メモリ装置の
回路ブロック図である。
回路ブロック図である。
【図７】従来出力バッファの回路図である。
１ ブロック内アドレスバッファ ２ ブロックアドレスバッファ ３ アドレス検出回路（ＡＴＤ） ４ アドレスデコーダ ５ メモリセルアレイ ６ カラムセレクタ ７ センスアンプ（４アドレス分） ８ 出力データ保持回路 ９ 出力データセレクタ １０ 出力バッファ Ｌ３ 出力データ保持制御信号 ＣＯ 出力バッファ制御信号 Ｉ１〜Ｉ４ 反転回路 Ｎ１〜Ｎ３ 論理ゲート回路 ＴＰ１，ＴＰ２ Ｐチャンネル出力トランジスタ ＴＮ１，ＴＮ２ Ｎチャンネル出力トランジスタ ＯＵＴ データ出力端子 ｔ１ ブロック間アクセス時間 ｔ２ ブロック内アクセス時間 ａｄｄ０〜ａｄｄ３ ブロック内アドレスの入力 Ｏ０〜Ｏ３ ブロック内アドレス相当出力 ｔＯ１ ブロック間アクセス時の出力変化時間 ｔＯ２ ブロック内アクセス時の出力変化時間
Claims (4)
- 【請求項１】 メモリセルをアドレス可能な複数のブロ
ックに分割したメモリセルアレイと、アドレス指定され
たブロックから読み出された複数のデ−タを同時に増幅
するセンスアンプと、該センスアンプで増幅された複数
のデ−タビットを保持する出力デ−タ保持回路と、出力
デ−タ保持回路から選択的に供給されるデ−タビットに
応答して外部負荷を駆動する出力バッファ回路とを備え
た半導体メモリ装置において、 前記ブロックのアドレス指定から前記出力デ−タ保持回
路に前記デ−タビットを保持するまでの第１期間の負荷
駆動能力を第１期間に後続する第２期間の負荷駆動能力
より小さくしたことを特徴とする半導体メモリ装置。 - 【請求項２】 メモリセルをアドレス可能な複数のブロ
ックに分割したメモリセルアレイと、アドレス指定され
たブロックから読み出された複数のデ−タを同時に増幅
するセンスアンプと、該センスアンプで増幅された複数
のデ−タビットを保持する出力デ−タ保持回路と、出力
デ−タ保持回路から選択的に供給されるデ−タビットに
応答して外部負荷を駆動する出力バッファ回路とを備え
た半導体メモリ装置において、 アドレスの変化を検知して制御パルスを発生するアドレ
ス変化検出回路を有し、該アドレス変化検出回路は前記
ブロック内アドレス変化時とブロック間アドレス変化時
に、異なった制御パルスを発生する構成をとり、 前記出力バッファ回路は該制御パルスに応答して、複数
のデ−タビットを出力デ−タ保持回路に保持するまでの
第１期間の負荷駆動能力を第１期間に後続する第２期間
の負荷駆動能力より小さくしたことを特徴とする半導体
メモリ装置。 - 【請求項３】 上記出力デ−タ保持回路は外部から供給
されるクロック信号に応答して保持しているデ−タビッ
トを順次出力し、上記出力バッファ回路は上記外部クロ
ック信号で切り換える請求項１または請求項２記載の半
導体メモリ装置。 - 【請求項４】 上記出力バッファ回路は上記出力デ−タ
保持回路から出力されるデ−タビットで直接駆動される
第１出力インバ−タと、上記制御パルスで活性化され上
記出力デ−タ保持回路から出力されるデ−タビットに応
答する論理回路と、該論理回路で駆動される第２出力イ
ンバ−タとを備えた請求項１または請求項２記載の半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222033A JP2990961B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222033A JP2990961B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652687A JPH0652687A (ja) | 1994-02-25 |
| JP2990961B2 true JP2990961B2 (ja) | 1999-12-13 |
Family
ID=16776035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222033A Expired - Fee Related JP2990961B2 (ja) | 1992-07-28 | 1992-07-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990961B2 (ja) |
-
1992
- 1992-07-28 JP JP4222033A patent/JP2990961B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0652687A (ja) | 1994-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |