KR100278265B1 - 스태틱 커런트 감소를 위한 반도체 메모리장치 - Google Patents

Abstract

본 발명은 펄스워드라인 기술을 사용하지 않으면서, 센스앰프 출력을 감지하여 이 신호를 이용하여 제어신호발생부를 제어하여 워드라인 및 센스앰프를 제어함으로써, 스태틱커런트를 감소시키는 반도체 메모리 장치를 제공하고자 하는 것으로, 이를 위한 본 발명의 반도체메모리장치는 다수의 센스앰프; 상기 센스앰프들의 출력신호를 래치하기 위한 센스앰프출력래치부; 상기 센스앰프출력래치부의 출력신호 및 센스앰프인에이블신호에 응답하여 상기 센스앰프출력래치부의 출력신호가 천이할 때 또는 상기 센스앰프인에이블신호가 발생된 후 일정시간 후에 펄스를 생성하는 신호천이검출부; 상기 신호천이검출부의 출력을 입력받아 그 신호의 처음 천이부분을 선택하여 일시 저장한 후 출력하는 클럭에지구동레지스터부; 상기 센스앰프 및 워드라인을 제어하기 위한 제어신호를 발생하는 제어신호발생부; 상기 클럭에지구동레지스터부의 출력에 응답하여 인에이블된 상기 다수의 센스앰프가 모두 출력을 마치면 그 결과를 검출하여 출력하고 그 출력신호에 의해 상기 제어신호발생부를 제어하여 워드라인 및 센스앰프를 오프 제어하는 제어수단을 구비하는 것을 특징으로 한다.

Description

스태틱커런트 감소를 위한 반도체 메모리 장치{semiconductor memory device reducing static current}

본 발명은 스태틱커런트(Static Current) 억제를 위한 반도체 메모리 장치에 관한 것으로, 특히 센스앰프 출력 신호를 피드백받아 모든 센스앰프의 동작이 끝남을 감지하면 제어신호발생기를 컨트롤하여 워드라인과 센스앰프를 제어하는 반도체 메모리 장치에 관한 것이다.

일반적으로, 종래의 에스램(Static Random Access Memory, SRAM)에서 셀(Cell)에 저장된 데이타를 읽어 내는 리드(Read) 동작시, 워드 라인(Word Line)이 온(On)되는 동안 셀에 계속 전류를 공급해 주고, 센스 앰프(Sense Amplifier)도 계속 동작을 하여 전류가 공급된다.

도 1 은 종래의 에스램에서 리드 동작에 관한 회로도이다. 도면을 참조하면, 먼저 셀을 선택하는 워드라인과 비트 라인을 결정하는 어드레스(Address)로부터 만들어지는 제어신호들(로우방향셀선택신호, 블록워드라인선택신호 등)에 의해 셀이 결정되면, 셀에 저장되었던 데이타(Data)가 비트라인, 비트라인 바를 통해 전달되고, 이 데이타는 다시 리드데이타버스라인(Read Data Bus Line), 리드데이타버스라인 바에 전달되고, 이를 블록선택신호에 의해 선정된 센스앰프(Sense Amplifier)가 받아들여 증폭을 하며, 그 증폭된 데이타를 출력 버퍼로 보내게 된다.

도 2는 종래의 에스램 리드 동작에 관한 타이밍도이다. 도면을 참조하면, 어떤 일정한 사이클에서 센스앰프 출력이 완료되었어도 어드레스가 변하지 않으면 계속 그 상태를 유지하게 된다. 그러면 워드 라인이 온 되는 동안 전원전압의 전류 경로가 되는 피모스트랜지스터 등을 통해 셀에 계속 전류를 공급해 주고, 또 센스 앰프도 계속 동작을 하게 되어 동작 전류가 흐르게 된다. 이와 같이 필요 없는 전류의 증가는 스태틱커런트의 증가를 가져오게 되고, 특히 휴대용 장치에서 사용할 때는 배터리 소모의 증가를 가져온다.

따라서, 종래에는 로우방향셀선택신호나 블록워드라인선택신호가 일정 시간만 동작하도록 어드레스의 천이를 검출하는 어드레스천이검출회로(Address Transition Detector Circuit)에 딜레이(Delay)를 첨가하는 방법을 이용하는 펄스워드라인(Pulsed Word Line) 기술을 사용한다. 그러나 이때도 센스앰프의 마진, 셀의 데이타를 센스앰프가 인식하는 시간, 잘 동작하는 셀과 잘 동작하지 않는 셀에 대한 마진, 트랜지스터의 특성 변화에 따른 마진 등 고려 사항이 많으므로, 실제 센스앰프 출력시간보다 더 긴 시간 동안 워드라인을 온 시키도록 하여야 하고, 복잡한 회로의 첨가로 인해 워드라인 온 시간이 늦어지게 되어 전체 사이클 타임이 길어지게 된다. 또한 회로를 설계함에 있어 복잡하다는 단점이 있다.

본 발명은 앞서 설명한 펄스워드라인 기술을 사용하지 않으면서, 센스앰프 출력을 감지하여 이 신호를 이용하여 제어신호발생부를 제어하여 워드라인 및 센스앰프를 오프 제어함으로써, 스태틱커런트를 감소시키는 반도체 메모리 장치를 제공함을 그 목적으로 한다.

도 1 은 종래기술에 따른 에스램의 리드 동작에 관련된 주변회로도,

도 2 는 도 1의 동작 타이밍도,

도 3 는 본 발명의 일실시예에 따른 에스램의 리드 동작에 관련된 주변회로도,

도 4 는 신호천이검출기의 일예시도,

도 5 는 클럭에지구동레지스터의 일예시도,

도 6a 내지 도 6b는 본 발명에 따른 리드 동작 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

320 : 센스앰프출력래치부

330 : 신호천이검출부

340 : 클럭에지구동레지스터부

350 : 제어신호발생부

상기 목적을 달성하기 위하여 본 발명은 반도체 메모리 장치에 있어서, 데이터버스라인으로부터 리드 데이터를 감지증폭하기 위한 다수의 센스앰프; 상기 센스앰프들의 출력신호를 래치하기 위한 센스앰프출력래치부; 상기 센스앰프출력래치부의 출력신호 및 센스앰프인에이블신호에 응답하여 상기 센스앰프출력래치부의 출력신호가 천이할 때 또는 상기 센스앰프인에이블신호가 발생된 후 일정시간 후에 펄스를 생성하는 신호천이검출부; 상기 신호천이검출부의 출력을 입력받아 그 신호의 처음 천이부분을 선택하여 일시 저장한 후 출력하는 클럭에지구동레지스터부; 상기 센스앰프 및 워드라인을 제어하기 위한 제어신호를 발생하는 제어신호발생부; 상기 클럭에지구동레지스터부의 출력에 응답하여 인에이블된 상기 다수의 센스앰프가 모두 출력을 마치면 그 결과를 검출하여 출력하고 그 출력신호에 의해 상기 제어신호발생부를 제어하여 워드라인 및 센스앰프를 오프 제어하는 제어수단; 및 상기 클럭에지구동레지스터부의 출력에 응답하여 상기 센스앰프와 상기 센스앰프출력래치부 사이를 스위칭하는 스위칭수단을 구비하는 것을 특징으로 한다.

이하, 첨부한 도면 도 3 내지 도6을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

도 3은 본 발명의 바람직한 실시예에 따른 리드 동작에 관련된 에스램 주변회로도로서, 도면을 참조하면 메모리 셀 주변회로들을 제어하는 제어신호발생기와, 센스앰프들의 출력신호를 래치하는 센스앰프출력래치부(320)와, 상기 센스앰프출력래치부(320)의 출력신호를 입력받아 그 신호가 천이하는 동안 이를 감지하여 펄스를 생성하고 출력하는 신호천이검출부(330)와, 상기 신호천이검출부(330)의 출력을 입력받아 그 신호의 처음 천이하는 부분을 선택하여 일시 저장한 후 출력하는 클럭에지구동레지스터부(340)와, 상기 클럭에지구동레지스터부(340)의 출력에 응답하여 인에이블된 상기 센스앰프가 모두 출력을 마치면 그 결과를 검출하여 출력하고 그 출력신호에 의해 상기 제어신호발생기를 제어하는 제어부(350)을 구비한다.

그리고, 상기 클럭에지구동레지스터부(340)의 출력에 제어받아 상기 센스앰프와 상기 센스앰프출력래치부(320) 간을 스위칭하는 모스트랜지스터(322)를 더 구비한다.

상기와 같은 구성을 갖는 도 3의 동작을 타이밍도인 도 6a 및 도 6b를 통해 살펴본다.

먼저, 워드 라인, 셀 데이타의 전달, 센스앰프의 온 시점 등은 기존의 방식과 같다.

다음, 센스앰프의 출력신호가 출력되면, 이 출력신호의 데이타는 두 개의 직렬 인버터(326, 327)가 센스앰프 출력단에 병렬접속된 센스앰프출력래치부(320)에 저장된다. 이어서, 이 래치된 데이터 신호의 천이를 검출하는 신호천이검출부가 동작하여 펄스신호를 발생한다. 이를 클럭에지구동레지스터에 전달하여 이 출력변화를 저장하고, 이 신호를 다른 레지스터의 출력신호와 합하여 모든 출력이 하이레벨(모든 센스앰프 동작이 완료됨)인지를 검출하여 그 결과를 출력하는 제어부(350)을 통해 제어신호발생기를 제어함으로써, 워드라인과 센스앰프를 오프 시킨다. 그리고, 다른 어드레스가 에스램 칩에 입력되면 어드레스천이감지신호(ATD)에 의해 클럭에지구동레지스터(340)는 리셋되어 다음 동작을 대비한다.

또 도6b와 같이, 센스앰프의 출력이 그 전 데이터와 동일하여 변화가 없다면, 센스앰프 인에이블 신호가 발생되고 일정시간 후에, 센스앰프출력의 반전 데이터신호를 신호천이검출부(330)에 인가하여 강제로 신호천이검출부 출력신호를 발생시켜, 역시 워드라인과 센스앰프를 오프 시킨다. 이의 자세한 파형도는 도 6b와 같다.

그리고, 도 6a에서 신호천이검출부 출력신호가 두 번 발생하는데, 처음 것은 센스앰프의 출력 변화에 의해서 일어나는 것이고, 두 번째는 센스앰프 인에이블 신호가 발생되고 일정 시간 후에 반전 데이타에 의해 발생되는 펄스인데, 레지스터는 처음 신호천이검출부 출력신호의 상승에서만 동작하므로 두 번째 신호는 무시된다.

도 4 는 신호천이검출부(330)의 일예에 관한 회로도이다. 도면을 참조하면, 본 발명에 따른 신호처리검출부(330)는 센스앰프출력래치부(320)의 출력이 센스앰프인에이블신호의 지연된 신호를 게이트로 인가받는 PMOS트랜지스터(414)와 다수의 홀수개 인버터로 이루어진 인버터 체인(424)을 거쳐 낸드게이트(444) 및 노어게이트(446)의 각 일측 입력단에 인가되고, 센스앰프출력래치부(320)의 출력이 인버터(418) 및 센스앰프인에이블신호의 지연된 신호를 게이트로 인가받는 NMOS트랜지스터(415)를 거쳐 낸드게이트(444) 및 노어게이트(446)의 각 타측 입력단에 인가되며, 낸드게이트(444) 및 노어게이트(446)의 출력을 낸드게이트(445)에 의해 낸드하여 신호천이검출부 출력신호를 발생한다.

도 5 는 클럭에지구동레지스터부의 일예에 관한 회로도이다. 도면을 참조하면, 클럭에지구동레지스터부는, PMOS트랜지스터가 크로스 커플된(Cross Couple) 구성을 가지고 상기 신호천이검출 수단의 출력을 입력받는 차동증폭기(550)와, 차동증폭기(550) 출력을 입력받는 낸드게이트 플립플롭(Flip-Flop)(560)와, 어드레스천이검출신호에 응답하여 공급전압으로 상기 낸드게이트 플립플롭(560)의 일측 출력단과 차동증폭기(550)를 제어하는 PMOS트랜지스터(572)로 구성된다. 결국, 어드레스 천이 감지신호는 클럭에지구동레지스터부의 리셋신호가 된다.

본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명은 종래의 펄스워드라인 구동 방식에 비하여 여러가지 타이밍 마진에 구애받지 않고 워드라인 및 센스앰프를 오프 제어할 수 있어 불필요한 스태틱커런트를 감소시킬수 있다. 특히 본 발명의 SRAM을 사용하는 휴대용장치에서 배터리 소모를 줄일 수 있다.

Claims (4)

1. 반도체 메모리 장치에 있어서,

   데이터버스라인으로부터 리드 데이터를 감지증폭하기 위한 다수의 센스앰프;

   상기 센스앰프들의 출력신호를 래치하기 위한 센스앰프출력래치부;

   상기 센스앰프출력래치부의 출력신호 및 센스앰프인에이블신호에 응답하여 상기 센스앰프출력래치부의 출력신호가 천이할 때 또는 상기 센스앰프인에이블신호가 발생된 후 일정시간 후에 펄스를 생성하는 신호천이검출부;

   상기 신호천이검출부의 출력을 입력받아 그 신호의 처음 천이부분을 선택하여 일시 저장한 후 출력하는 클럭에지구동레지스터부;

   상기 센스앰프 및 워드라인을 제어하기 위한 제어신호를 발생하는 제어신호발생부;

   상기 클럭에지구동레지스터부의 출력에 응답하여 인에이블된 상기 다수의 센스앰프가 모두 출력을 마치면 그 결과를 검출하여 출력하고 그 출력신호에 의해 상기 제어신호발생부를 제어하여 워드라인 및 센스앰프를 오프 제어하는 제어수단; 및

   상기 클럭에지구동레지스터부의 출력에 응답하여 상기 센스앰프와 상기 센스앰프출력래치부 사이를 스위칭하는 스위칭수단

   을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서,

   상기 클럭에지구동레지스터부는,

   외부로부터의 어드레스 천이 감지신호를 리셋신호로 입력받는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서,

   상기 신호천이검출부는,

   상기 센스앰프출력래치부의 출력이 센스앰프인에이블신호의 지연된 신호를 게이트로 인가받는 제1모스트랜지스터와 다수의 홀수개 인버터로 이루어진 인버터 체인을 거쳐 제1낸드게이트 및 노어게이트의 각 일측 입력단에 인가되고, 상기 센스앰프출력래치부의 출력이 인버터 및 센스앰프인에이블신호의 지연된 신호를 게이트로 인가받는 제2모스트랜지스터를 거쳐 상기 제1낸드게이트 및 노어게이트의 각 타측 입력단에 인가되며, 상기 제1낸드게이트 및 노어게이트의 출력을 제2낸드게이트에 의해 낸드하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제1항에 있어서,

   상기 클럭에지구동레지스터부는,

   피모스트랜지스터가 크로스 커플된 구성을 가지고 상기 신호천이검출부의 출력을 입력받는 차동증폭기;

   상기 차동증폭기 출력을 입력받는 낸드게이트 플립플롭; 및

   어드레스 천이 감지신호에 응답하여 공급전압으로 상기 낸드게이트 플립플롭의 일측 출력단과 상기 차동증폭기를 제어하는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.

Images