KR19980019216A - 광범위한 범위의 전력 공급 전압에 걸쳐 작동할 수 있는 자체 차단형 센스 증폭기(Self cut-off type sense amplifier operable over a wide range of power supply voltages) - Google Patents

광범위한 범위의 전력 공급 전압에 걸쳐 작동할 수 있는 자체 차단형 센스 증폭기(Self cut-off type sense amplifier operable over a wide range of power supply voltages) Download PDF

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Abstract

제1 데이터 라인과 제2 데이터 라인 사이(D,D)의 전위 차를 증폭시키기 위한 증폭기 회로(81,82), 증폭기 회로를 활성화시키기 위한 센스 개시 신호(7s)를 수신하고, 증폭기 회로를 불활성화시키기 위한 센스 종료 신호(SE)를 수신하기 위한 증폭기 회로 활성화 회로(85), 증폭기 회로가 그의 제1 출력 전압에 따라 활성화되는지 여부를 측정하고 제1 센스 검출 신호(N)를 발생하는 제1 센스 검출 회로(831), 증폭기 회로가 그의 제2 출력 전압에 따라 활성화되는지 여부를 측정하고 제2 센스 검출 신호(N)를 발생하는 제2 센스 검출 회로(832), 및 제1 및 제2 센스 검출 신호들중의 최소한 하나를 수신하고 제l 및 제2 센스 검출 신호들중의 최소한 하나가 수신된 후 소정의 시간(d)이 경과하였을 때 센스 종료 신호를 발생하는 센스 종료 신호 발생 회로(84)를 포함하는 자체 차단형 센스 증폭기에 있어서, 마스킹 회로(86,86')는 제1 및 제2 센스 검출 회로와 센스 종료 신호 발생 회로 사이에 접속되고, 제1 및 제2 센스 검출 신호가 모두 발생될 때만 제1 및 제2 센스 검출 신호가 센스 종료 신호 발생 회로로 전송되는 것을 억제한다.

Description

광범위한 범위의 전력 공급 전압에 걸쳐 작동할 수 있는 자체 차단형 센스 증폭기
본 발명은 센스 증폭기에 관한 것이며, 보다 상세하게는 스태틱 랜덤 액세스 메모리(SRAM) 장치를 위한 자체 차단형 센스 증폭기에 관한 것이다.
일반적으로, SRAM 장치에서, 프리차지 동작이 수행된 후, 상보적 데이터가 선택된 메모리로부터 판독되고, 센스 증폭기에 의해 감지된다. SRAM 장치의 전력 소실은 프리차지 동작 및 센스 증폭기의 동작에 의해 주로 측정된다.
센스 증폭기의 동작에 의한 전력 소실을 제거하기 위해, 자체 차단형 센스 증폭기가 개발되어 왔다.
선행 기술의 자체 차단형 센스 증폭기는 제1 데이터 라인과 제2 데이터 라인 사이의 전위 차를 증폭시키기 위한 증폭기 회로, 증폭기 회로를 활성화시기기 위한 센스 개시 신호를 수신하고, 상기 증폭기 회로를 불활성화시키기 위한 센스 종료 신호를 수신하기 위한 증폭기 회로 활성화 회로, 증폭기 회로가 그의 제1 출력 전압에 따라 활성화되는지 여부를 측정하고 제1 센스 검출 신호를 발생하는 제1 센스검출 회로, 증폭기 회로가 그의 제2 출력 전압에 따라 활성화되는지 여부를 측정하고 제2 센스 검출 신호를 발생하는 제2 센스 검출 회로, 및 제1 및 제2 센스 검출 신호들중의 최소한 하나를 수신하고 제1 및 제2 센스 검출 신호들중의 최소한 하나가 수신된 후 소정의 시간이 경과하였을 때 센스 종료 신호를 발생하는 센스 종료 신호 발생 회로를 포함한다. 따라서, 증폭기 회로는 판독 동작이 완료된 후에 자동으로 불활성화되기 때문에, 전력 소실이 감소될 수 있다. 이러한 점은 이후에 상세히 설명할 것이다.
그러나, 상기 선행 기술의 자체 차단형 센스 증폭기에서, 센스 증폭기에 인가된 전력 공급 전압이 감소할 때, 증폭기 회로를 불활성화시키는 시간이 경과하고, 설상 가상으로 이 증폭기 회로는 출력 데이터가 설정되기 전에 불활성화된다. 또한, 이는 이러한 자체 차단형 센스 증폭기를 갖는 SRAM 장치의 전력 공급 전압이 제한되는 것을 의미한다.
본 발명의 목적은 광범위한 범위의 전력 공급 전압에 걸쳐 작동할 수 있는 자체 차단형 센스 증폭기를 제공하는 것이다.
도 l은 선행 기술의 SRAM 장치를 나타내는 블록 회로도.
도 2는 도 1의 센스 증폭기의 세부 회로도.
도 3 및 4는 도 2의 센스 증폭기의 동작을 나타내는 타이밍도.
도 5는 본 발명에 따른 센스 증폭기의 제1 실시예를 나타내는 회로도.
도 6은 도 6의 센스 증폭기의 동작을 나타내는 타이밍도.
도 7은 본 발명에 따른 센스 증폭기의 제2 실시예를 나타내는 회로도.
도 8은 도 5의 센스 증폭기의 변형을 나타내는 회로도.
* 도면의 중요 부분에 대한 부호 설명
1 : 메모리 셀 배열 2 : 어드레스 버퍼
3 : 행 검출기 4 : 열 검출기
5 : 열 선택기 7 : 조절 회로
8 : 센스 증폭기 9 : 기입 증폭기
본 발명에 따라, 제1 데이터 라인과 제2 데이터 라인 사이의 전위 차를 증폭시키기 위한 증폭기 회로, 증폭기 회로를 활성화시키기 위한 센스 개시 신호를 수신하고, 증폭기 회로를 불활성화시키기 위한 센스 종료 신호를 수신하기 위한 증폭기 회로 활성화 회로, 증폭기 회로가 그의 제1 출력 전압에 따라 활성화되는지 여부를 측정하고 제1 센스 검출 신호를 발생하는 제1 센스 검출 회로, 증폭기 회로가 그의 제2 출력 전압에 따라 활성화되는지 여부를 측정하고 제2 센스 검출 신호를 발생하는 제2 센스 검출 회로, 및 제1 및 제2 센스 검출 신호들중의 최소한 하나를 수신하고 제1 및 제2 센스 검출 신호들중의 최소한 하나가 수신된 후 소정의 시간이 경과하였을 때 센스 종료 신호를 발생하는 센스 종료 신호 발생 회로를 포함하는 자체 차단형 센스 증폭기에 있어서, 마스킹 회로는 제1 및 제2 센스 검출 회로와 센스 종료 신호 발생 회로 사이에 접속되고, 제1 및 제2 센스 검출 신호가 모두 발생될 때만 제1 및 제2 센스 검출 신호가 센스 종료 신호 발생 회로로 전송되는 것을 억제한다.
따라서, 전력 공급 전압이 감소될 때, 마스킹 회로는 센스 종료 신호를 지연시킴으로써, 증폭기 회로를 불활성화시키는 타이밍은 출력 데이터를 설정하는 타이밍 후로 된다.
본 발명은 수반된 도면을 참조하고, 선행 기술과 비교하여 아래 기재한 설명으로부터 보다 분명하게 이해할 수 있을 것이다.
바람직한 실시예를 설명하기 전에, 선행 기술의 센스 증폭기는 도 1,2,3 및 4를 참조하여 설명할 것이다.
선행 기술의 SRAM을 나타내는 도 1에서, 참조 번호 1은 WL1등의 워드선과 BL1및 BL4등의 비트선의 쌍 사이의 교차점에 있는 메모리 셀(도시하지 않음)을 포함하는 메모리 셀 배열을 나타낸다. 또한, 어드레스 버퍼(2)는 외부 어드레스(ADD)를 수신하고, 내부 어드레스(IADD)를 발생한다. 내부 어드레스(IADD)의 X 소자는 워드선들 중의 하나를 선택하기 위해 행 검출기(3)에 공급되고, 내부 어드레스(lADD)의 Y 소자는 열 검출기(4)에 공급됨으로써, 열 선택기(5)는 비트선의 쌍들중의 한 쌍을 선택한다. 따라서, 1개의 메모리 셀이 액세스된다.
또한, 내부 어드레스(IADD)는 ATD 신호(φATD)를 발생하기 위해 내부 어드레스(IADD)의 천이를 검출하는 어드레스 천이 검출(ATD) 회로(6)에 공급된다.
조절 회로(7)는 ATD 신호(φATD) 뿐만 아니라, 프리차지 신호(φPR)를 발생하기 위한 기입 인에이블 신호(WE)의 전환된 신호, 센스 활성화 신호(φs) 및 기입 활성화 신호(φw)를 수신한다. 프리차지 신호(φPR)는 비트선들에 접속된 프리차지 트랜지스터에 공급됨으로써 비트선들을 프리차지시키는 것에 유의해야 한다. 또한, 센스 활성화 신호(φs)는 센스 증폭기(8)에 센스 개시 신호로서 공급됨으로써 센스 증폭기(8)를 활성화시킨다. 또한, 기입 활성화 신호(φw)는 기입 증폭기(9)에 공급됨으로써 기입 증폭기(9)를 활성화시킨다.
기입 모드(WE=0)에서, 프리차지 신호(φPR)는 ATD 신호(φATD)와 동기되어 조절 회로(7)로부터 발생되고, 이후 1개의 메모리 셀은 내부 어드레스(IADD)를 사용하는 행 검출기(3) 및 열 검출기(4)에 의해 선택된다. 이러한 상태에서, 기입 활성화 신호(φw)가 조절 회로(7)로부터 역시 발생되기 때문에, 기입 증폭기 회로(9)가 활성화됨으로써, 데이터 라인(D 및 D)에서 전위는 입력 데이터(DI)에 따라 변화되고, 그 전위는 선택된 메모리 셀에 기입된다.
다른 한편, 판독 모드(WE=1)에서, 프리차지 신호(φPR)는 ATD 신호(φATD)와 동기되어 조절 회로(7)로부터 역시 발생되고, 이후 1개의 메모리 셀은 내부 어드레스(lADD)를 사용하는 행 검출기(3) 및 열 검출기(4)에 의해 선택된다. 결과적으로, 데이터 라인(D 및 D)에서 전위는 선택된 메모리 셀 내의 데이터에 따라 변화한다. 이러한 상태에서, 센스 활성화 신호(φs)가 조절 회로(7)로부터 역시 발생되기 때문에, 센스 증폭기 회로(8)가 활성화됨으로써, 데이터 라인(D 및 D)에서 전위가 증폭되고, 그에 따라 출력 데이터(DO)가 얻어진다.
도 1의 센스 증폭기의 세부 회로도인 도 2에서, 2 스테이지의 증폭기 회로(81 및 82), 센스 검출 회로(83), 센스 종료 신호 검출 회로(84) 및 센스 증폭기 회로(81 및 82)를 활성화 및 불활성화시키기 위한 내부 센스 활성화 신호 발생 회로(85)가 제공된다.
데이터 라인(D 및 D)에서 전위를 증폭시키고 데이터 라인(DOI 및 DOI)에서 전위를 발생하는 증폭기 회로(81)는 2개의 종료형이다. 보다 상세하게는, 증폭기 회로(81)는 데이터 라인(D 및 D)에서 전위를 수신하기 위한 전류 미러 회로(811), 데이터 라인(D 및 D)에서 전위를 수신하기 위한 전류 미러 회로(812), 전류 미러 회로(811 및 812)를 턴온 및 턴오프시키기 위한 N-채널 MOS 트랜지스터(813) 및 데이터 라인(D 및 D)에서 전위를 균등화시키기 위한 P-채널 MOS 트랜지스터(8l4)에 의해 형성된다.
데이터 라인(DOI 및 DOI)에서 전위를 증폭시키고 출력 데이터(DO)를 발생하는 증폭기 회로(82)는 단일 종료형이다. 보다 상세하게는, 증폭기 회로(82)는 데이터 라인(DOI 및 DOI)에서 전위를 수신하기 위한 전류 미러 회로(821), 전류 미러 회로(821)를 턴온 및 턴오프시키기 위한 N-채널 MOS 트랜지스터(822) 및 데이터 라인(DOI 및 DOI)에서 전위를 끌어 올리기 위한 P-채널 MOS 트랜지스터(823 및 824)에 의해 형성된다.
센스 검출 회로(83)는 데이터 라인(DOI 및 DOL)에서 전위 각각을 수신하는 인버터(831 및 832)에 의해 형성된다. 인버터(831 및 832)는 이 경우 작동점인 공통 임계 전압(Vth)을 갖는다. DOI의 전위가 작동점(Vth)보다 낮은 경우, 인버터(831)는 높은 전위를 갖는 센스 검출 신호(N)를 발생한다. 마찬가지로, DOI의 전위가 작동점(Vth)보다 낮은 경우, 인버터(832)는 높은 전위를 갖는 센스 검출 신호(N)를 발생한다.
센스 종료 신호 발생 회로(84)는 인버터(831 및 832) 각각에 접속된 지연 회로(841 및 842), 인버터(831)의 센스 검출 신호(N) 및 지연 회로(841)의 출력을 수신하는 NAND 회로(843) 및 인버터(832)의 출력 전위(N) 및 지연 회로(842)의 출력을 수신하는 NAND 회로(844)에 의해 형성된다. 또한, NAND 회로(845)는 NAND 회로(843 및 845)의 출력에 접속되고, 센스 종료 신호(SE)를 발생시키기 위한 것이다.
센스 활성화 신호 발생 회로(85)는 내부 센스 활성화 신호(φSI)를 발생한다. 즉, 센스 활성화 신호 발생 회로(838)는 센스 활성화 신호(φS)의 상승 에지에 의해 설정되고, 센스 종료 신호(SE)의 상승 에지에 의해 리셋된 RS 플립플롭을 포함한다.
증폭기 회로(81)의 트랜지스터(813 및 814) 및 증폭기 회로(82)의 트랜지스터(822,823 및 824)는 내부 센스 활성화 신호(φSI)에 의해 조절된다. 달리 말하자면, 증폭기(81 및 82)는 내부 센스 활성화 신호(φSI)에 의해 턴온 및 턴오프됨으로써, 센스 증폭기(8)는 자체 차단형 센스 증폭기라 칭한다.
도 2의 센스 증폭기(8)의 동작은 도 3을 참조하여 다음에 설명할 것이며, 여기서 센스 증폭기(8)에 인가된 전력 공급 전압(vcc)은 예를 들면 2.5 내지 5.5V로 높다.
먼저, 시간(t1)에서, 센스 활성화 신호(φS)는 낮은데서 높은데로 변화된다. 결과적으로, 내부 센스 활성화 신호 발생 회로(838)가 설정됨으로써, 내부 센스 활성화 신호(φSI)는 시간(t2)에서 증가한다. 따라서 증폭기 회로(81 및 82)는 모두 활성화된다.
증폭기 회로(81)에서, D와 같은 데이터 라인들중의 하나에서 전위는 높은 레벨이지만, 전류 미러 회로(811 및 812)는 교차 결합되기 때문에, D 등의 다른 데이터 라인에서 전위는 점차로 감소된다. 다른 한편, 증폭기 회로(82)에서, 데이터 라인(DOI 및 DOI)에서 전위는 모두 점차로 감소하지만, DOL 등의 비트선들중의 하나에서 전위는 다시 증가된다.
센스 검출 회로(83)에서, 데이터 라인(DOI 및 DOI)에서 전위들중의 최소한 하나가 작동점(Vth)보다 작아질 때, NAND 회로(843,844 및 845)는 조합되어 트리거 신호(또)를 발생한다. 즉, 도 3에서, 시간(t3)에서, 데이터 라인(DOI)에서 전위가 작동점(Vth)보다 작아짐으로써, 인버터(831)의 센스 검출 신호(N)가 상승한다. 따라서, 시간(t4)에서, 지연 회로(841)의 지연 시간에 대응하는 시간(d)이 경과할때, 센스 종료 신호(SE)는 내부 센스 활성화 신호 발생 회로(85)를 리셋하기 위해 상승하고, 따라서, 내부 센스 활성화 신호(φSI)는 증폭기(81 및 82)를 불활성화시키기 위해 하강한다.
도 3에서, 출력 데이터(DO)는 시간(t4)보다 충분히 먼저 시간(t5)에 이미 설정되었으므로, 이는 문제를 유발하지 않는다.
도 2의 센스 증폭기(8)의 동작은 도 4를 참조하여 다음에 설명할 것이며, 여기서 센스 증폭기(8)에 인가된 전력 공급 전압(vcc)은 예를 들면 1.5V로 낮다.
먼저, 시간(t1)에서, 센스 활성화 신호(φS)는 낮은데서 높은데로 변화된다. 결과적으로, 내부 센스 활성화 신호 발생 회로(85)가 설정됨으로써, 내부 센스 활성화 신호(φSI)는 시간(t2)에서 증가한다. 따라서 증폭기 회로(81 및 82)는 모두 활성화된다.
증폭기 회로(81)에서, D와 같은 데이터 라이들중의 하나에서 전위는 높은 레벨이지만, D 등의 다른 데이터 라인에서 전위는 점차로 감소된다. 다른 한편, 증폭기 회로(82)에서, 데이터 라인(DOI 및 DOI)에서 전위는 모두 점차로 감소하지만, DOI 등의 비트선들중의 하나에서 전위는 다시 증가된다.
이러한 경우, 전력 공급 전압(Vcc)은 도 3의 시간(t3)보다 먼저인 시간(t3')에서 매우 낮기 때문에, 데이터 라인(DOl 및 DOI)에서 전위가 모두 작동점(Vth)보다 낮아짐으로써, 인버터(831)의 센스 검출 신호(N) 및 인버터(832)의 출력(N)에서 전위 모두가 상승한다. 따라서, 도 3의 시간(t4)보다 먼저인 시간(t4')에서, 지연 회로(84l)의 지연 시간에 대응하는 시간(d)이 경과할 때, 센스 종료 신호(SE)는 내부 센스 활성화 신호 발생 회로(85)를 리셋하기 위해 상승하고, 따라서, 내부 센스 활성화 신호(φSI)는 증폭기(81 및 82)를 불활성화시키기 위해 하강한다.
그러나, 도 4에서, 출력 데이터(DO)는 시간(t4') 후에 충분히 늦은 시간(t5)에 설정될 것이다. 따라서, 통상적인 출력 데이터(DO)는 얻어질 수 없다.
본 발명의 제1 실시예를 나타내는 도 5에서, 마스킹 회로(86)는 도 2의 신호 발생 회로(84)와 센스 검출 회로(83) 사이에 개입된다. 즉, 인버터(831 및 832)가 동시에 센스 검출 신호(N 및 N)를 발생할 때, 마스킹 회로(86)가 센스 검출 신호(N 및 N)를 디스에이블시킴으로써, 센스 종료 신호 발생 회로(84)는 작동되지 않는다.
마스킹 회로(86)는 마스크 신호(MSK)를 발생하기 위해 데이터 라인(DOI 및 DOI)에 접속된 NOR 회로(861)에 의해 형성된다. NOR 회로(861)는 인버터(831 및 832)와 동일한 작동점(Vth)을 갖는 것에 유의해야 한다. 따라서, 데이터 라인(DOI 및 DOI)에서 전위들이 모두 작동점(Vth)보다 낮아질 때만, 마스크 신호(MSK)는 높아진다. 또한, 마스킹 회로(86)는 인버터(831 및 832)에 접속된 2개의 인버터(862 및 863), NOR 회로(861) 및 인버터(862)에 접속된 NOR 회로(864), 및 NOR 회로 (861) 및 인버터(863)에 접속된 NOR 회로(865)에 의해 형성된다. 이러한 경우, 마스크 회로(MSK)가 높을 때, NOR 회로(864 및 865)의 출력은 모두 센스 검출 신호(N 및 N)와 무관하게 낮아진다. 이와 반대로, 마스크 회로(MSK)가 낮을 때, NOR 회로 (864 및 865)의 출력은 인버터(831 및 832) 각각과 동일하므로, 도 5의 센스 증폭기(8)는 도 2에서와 동일한 방식으로 작동한다. 따라서, 도 5의 센스 증폭기(8)에 인가된 전력 공급 전압이 높을 때, 데이터 라인(DOI 및 DOI)에서 전위는 작동점(Vth)보다 낮지 않기 때문에, 마스킹 회로(86)는 작동하지 않고, 이는 역시 문제를 유발하지 않는다.
도 2의 센스 증폭기(8)의 동작은 도 4를 참조하여 다음에 설명할 것이며, 여기서 센스 증폭기(8)에 인가된 전력 공급 전압(Vcc)은 예를 들면 1.5V로 낮다.
먼저, 시간(t1)에서, 센스 활성화 신호(φS)는 낮은데서 높은데로 변화된다. 결과적으로, 내부 센스 활성화 신호 발생 회로(85)가 설정됨으로써, 내부 센스 활성화 신호(φSI)는 시간(t2)에서 증가한다. 따라서, 증폭기 회로(81 및 82)는 모두 활성화된다.
증폭기 회로(81)에서, D와 같은 데이터 라인들중의 하나에서 전위는 높은 레벨이지만, D 등의 다른 데이터 라인에서 전위는 점차로 감소된다. 다른 한편, 증폭기 회로(82)에서, 데이터 라인(DOI 및 DOI)에서 전위는 모두 점차로 감소하지만, DOI 등의 비트선들중의 하나에서 전위는 다시 증가된다.
이러한 경우, 전력 공급 전압(Vcc)은 시간(t3)에서 매우 낮기 때문에, 데이터 라인(DOI 및 DOI)에서 전위가 모두 작동점(Vth)보다 낮아짐으로써, 센스 검출 신호(N 및 N) 모두가 상승하고, 따라서, 인버터(862 및 863)의 출력에서 전위(A 및 A)는 모두 하강한다. 이러한 경우, 마스크 신호(MSK)는 동시에 상승하기 때문에, NOR 회로(864 및 865)의 전위(N1 및 N1)는 모두 전위(A 및 A)와 무관하게 낮아진다.
다음으로, 시간(t4)에서, 데이터 라인(DOI)에서 전위는 작동점(Vth)보다 높아지고, 그동안 데이터 라인(DOI)에서 전위는 작동점(Vth)보다 낮아질 때, 마스크 신호(MSK)는 낮게 된다. 이러한 경우, 인버터(862 및 863)의 출력(A 및 A) 및 센스 검출 신호(N 및 N) 역시 변화한다.
따라서, 시간(t5)에서, 지연 회로(841 및 842)의 지연 시간에 대응하는 시간(d)이 경과할 때, 센스 종료 신호(SE)는 내부 센스 활성화 신호 발생 회로(85)를 리셋하기 위해 상승하고, 따라서, 내부 센스 활성화 신호(φSI)는 증폭기(81 및 82)를 불활성화시키기 위해 하강한다.
도 6의 경우에도, 출력 데이터(DO)는 시간(t5) 전에 충분히 먼저인 시간(t6)에서 이미 설정되어 있으며, 이는 역시 문제를 유발하지 않는다.
지연 회로(841 및 842)의 상기 지연 시간은 약 1 내지 2 ns임에 유의해야 한다.
따라서, 제1실시예에서, 전력 공급 전압(Vcc)이 낮을 때, 검출 신호(N 및 N)가 모두 발생되는 경우조차, 마스크 신호(MSK)는 센스 종료 신호(SE)의 발생을 지연시키기 위해 발생된다. 따라서, 출력 데이터(DO)의 발생 타이밍은 센스 종료 신호(SE)의 발생전에 충분히 이루어질 수 있고, 따라서 출력 데이터(DO)를 정상적으로 만든다.
본 발명의 제2 실시예를 나타내는 도 7에서, 도 5의 마스킹 회로(86)는 마스킹 회로(86')로 변형된다. 마스킹 회로(86')는 NAND 회로(861'), NAND 회로(862') 및 AND 회로로서 작용하는 인버터(863'), NAND 회로(864'), 및 AND 회로로서 작용하는 인버터(865'), 및 지연 회로(866' 및 867')에 의해 형성된다. 지연 회로(866' 및 867')는 NAND 회로(861')의 작동 시간과 거의 동일한 지연 시간을 갖는다. 도 7에서도, 센스 검출 신호(N 및 N)가 모두 높을 때, NAND 회로(861')가 마스크 신호(MSK)를 발생함으로써, 인버더(863' 및 865')의 출력(N1 및 N1)은 센스 검출 신호(N 및 N)와 무관하게 낮아진다. 따라서, 도 7의 센스 증폭기(8)는 도 5의 센스 증폭기(8)와 동일한 방식으로 작동한다.
본 발명은 도 8에 나타낸 단일 차동 증폭기를 포함하는 센스 증폭기에 적용될 수 있으며, 여기서 증폭기(82)는 데이터 라인(DO 및 DO)에 직접적으로 접속되는 것에 유의해야 한다.
상기한 바와 같이, 본 발명에 따라, 전력 공급 전압이 변화될 때조차, 출력 데이터의 타이밍은 센스 증폭기의 타이밍을 차단하기 전에 충분히 소요된다. 따라서 정상적인 출력 데이터가 얻어진다.
본 발명의 자체 차단형 센스 증폭기는 보다 광범위한 범위의 전력 공급 전압에 걸쳐 작동할 수 있다.

Claims (7)

  1. 제1 데이터 라인과 제2 데이터 라인(D, D) 사이의 전위 차를 증폭시키고, 제1 및 제2 출력 전압(DOI, DOI)을 발생하는 증폭기 회로(81,82), 상기 증폭기 회로에 접속되고, 증폭기 회로를 활성화시키기 위한 센스 개시 신호(φS)를 수신하고, 상기 증폭기 회로를 불활성화시키기 위한 센스 종료 신호(SE)를 수신하기 위한 증폭기 회로 활성화 회로(85), 상기 증폭기 회로에 접속되고, 상기 증폭기 회로가 상기 제1 출력 전압에 따라 활성화되는지 여부를 측정하고 제1 센스 검출 신호(N)를 발생하는 제1 센스 검출 회로(831), 상기 증폭기 회로에 접속되고, 상기 증폭기 회로가 상기 제2 출력 전압에 따라 활성화되는지 여부를 측정하고 제2 센스 검출 신호(N)를 발생하는 제2 센스 검출 회로(832), 상기 증폭기 회로 활성화 회로에 접속되고, 상기 제1 및 제2 센스 검출 신호들중의 최소한 하나를 수신하고 상기 제1 및 제2 센스 검출 신호들중의 최소한 하나가 수신된 후 소정의 시간(d)이 경과하였을 때 센스 종료 신호를 발생하는 센스 종료 신호 발생 회로(84) 및 상기 제1 및 제2 센스 검출 회로와 상기 센스 종료 신호 발생 회로 사이에 접속되고, 상기 제1 및 제2 센스 검출 신호가 모두 발생될 때만 상기 제1 및 제2 센스 검출 신호가 상기 센스 종료 신호 발생 회로로 전송되는 것을 억제하기 위한 마스킹 회로(86,86')를 포함하는, 제1 데이터 라인과 제2 데이터 라인(D, D) 사이의 전위 차를 감지하는 센스 증폭기.
  2. 제1항에 있어서, 상기 마스킹 회로가 상기 제1 및 제2 센스 검출 회로에 접속되고, 마스킹 신호(MSK)를 발생하는 NAND 회로(861'), 상기 제1 및 제2 센스 검출 회로 각각에 접속되고, 상기 제1 NAND 회로의 작동 시간과 거의 동일한 지연 시간을 갖는 제1 및 제2 지연 회로(866',867'), 상기 NAND 회로 및 상기 제1 지연 회로에 접속되고, 상기 마스크 신호에 따라 상기 제1 센스 검출 신호를 상기 센스 종료 신호 발생 회로에 전송하는 제1 AND 회로(862',863') 상기 NAND 회로 및 상기 지연 검출 회로에 접속되고, 상기 마스크 신호에 따라 상기 제2 센스 검출 신호를 상기 센스 종료 신호 발생 회로에 전송하는 제2 AND 회로(864',865')를 포함하는 센스 증폭기.
  3. 제1항에 있어서, 상기 마스킹 회로(86)가 상기 증폭기 회로에 추가로 접속된 센스 증폭기.
  4. 제3항에 있어서, 상기 마스킹 회로가 상기 증폭기 회로에 접속되고, 상기 제1 및 제2 출력 전압을 수신하고 마스킹 신호(MSK)를 발생하는 제1 NOR 회로(861), 상기 제1 센스 검출 회로에 접속된 제1 인버터(862), 상기 제2 센스 검출 회로에 접속된 제2 인버터(862), 상기 제1 NOR 회로 및 상기 제1 인버터에 접속되고, 상기 마스크 신호에 따라 상기 제1 센스 검출 신호를 상기 센스 종료 발생 회로에 전송하는 제2 NOR 회로(864), 상기 제1 NOR 회로 및 상기 제2 인버터에 접속되고, 상기 마스크 신호에 따라 상기 제2 센스 검출 신호를 상기 센스 종료 발생 회로에 전송하는 제3 NOR 회로(865)를 포함하는 센스 증폭기.
  5. 제 l 항에 있어서, 상기 증폭기 회로가 상기 전위 차를 증폭시키고, 상기 제l 및 제2 출력 전압을 발생시키기 위한 제1 스테이지 차동 증폭기(81) 및 상기 제1 차동 증폭기에 접속되고, 상기 제1 출력 전압과 제2 출력 전압 간의 차이를 발생하는 제2 스테이지 차동 증폭기(82)를 포함하는 센스 증폭기.
  6. 제1항에 있어서, 상기 증폭기 회로가 상기 전위 차를 증폭시키고, 상기 제1 및 제2 출력 전압을 발생시키기 위한 단일 스테이지 차동 증폭기(82)를 포함하는 센스 증폭기.
  7. 제1항에 있어서, 상기 제1 및 제2 센스 검출 회로 각각이 인버터를 포함하는 센스 증폭기.
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