KR20030047023A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20030047023A
KR20030047023A KR1020010077394A KR20010077394A KR20030047023A KR 20030047023 A KR20030047023 A KR 20030047023A KR 1020010077394 A KR1020010077394 A KR 1020010077394A KR 20010077394 A KR20010077394 A KR 20010077394A KR 20030047023 A KR20030047023 A KR 20030047023A
Authority
KR
South Korea
Prior art keywords
sense amplifier
signal
supply voltage
power supply
output
Prior art date
Application number
KR1020010077394A
Other languages
English (en)
Inventor
도창호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010077394A priority Critical patent/KR20030047023A/ko
Publication of KR20030047023A publication Critical patent/KR20030047023A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 센스 앰프를 구동할 때에 파워 소모를 줄이기 위한 것으로 특히 메모리 소자의 리프레쉬 상태에서 파워소모를 줄일 수 있는 센스 앰프를 가지는 메모리 소자를 제공하기 위한 것으로 이를 위한 본 발명은 센스앰프; 제1 전원전압을 상기 센스앰프로 공급하는 제1 풀업 바이어스 드라이버; 상기 제1 전원전압보다 큰 전압을 가지는 제2 전원전압을 상기 센스앰프로 공급하는 제2 풀업 바이어스 드라이버; 리프레쉬 동작시에 활성화 되는 리프레쉬 감지신호 및 상기 센스앰프의 인에이블 신호를 입력받아 상기 리프레쉬 감지신호가 비활성화 일때는 상기 센스앰프에 상기 제2 전원전압 및 상기 제1 전원전압이 순차적으로 출력되도록 제1 제어신호를 출력하고, 상기 리프레쉬 감지신호가 활성화 일때는 상기 제1 전원전압만이 출력되도록하는 제2 제어신호를 출력하는 센스앰프 드라이버 제어수단를 포함하는 반도체 소자로 이루어진다.

Description

반도체 장치{Memory device}
본 발명은 반도체 메모리 장치의 센스 앰프 및 그 제어 회로에 관한 것으로, 특히 메모리 리프레쉬 동작때 전류 특성을 개선하여 디바이스의 안정적인 동작을 확보할 수 있는 센스 앰프 제어회로에 관한 것이다.
센스 앰프는 메모리 셀에 저장된 데이터를 정확하게 감지하고 증폭하여 그 값을 외부에 연결시켜 주는 중요한 회로로써 고감도, 고속동작, 넓은 전원의 동작범위, 저소비 전력이 요구된다.
전원의 공급이 중단되면 메모리 내용을 손실하는 휘발성(Volatile) 메모리장치 중에서 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다. DRAM은 전원공급이 유지되는 상태에서 메모리 내용을 계속 보유하기 위해서 일정한 시간마다 메모리 셀에 리프래쉬 사이클(Refresh Cycle)을 제공해야 한다.
최근에는 DRAM의 메모리 용량이 급속도로 대용량화되어 가고 있기 때문에 메모리 셀의 증가는 필연적인데, 메모리 셀이 증가하면 그만큼 데이터 기록, 판독 또는 리프레쉬하기 위한 신호의 일주기(cycle)동안에 데이터를 재 저장해야 할 메모리 셀의 수가 많아지게 된다. 이때, 데이터를 재저장하기 위해서는 비트라인을 통해 센스 앰프의 센싱(sensing) 동작이 필요하므로 이같은 센싱에 필요한 소비 전류가 메모리 셀 수 만큼 증가하게 된다. 이러한 소비전류의 증가는 실리콘 기판의 잡음을 유발하게 되어 반도체 장치의 동작 특성에 악영향을 미친다.
그러므로 리프레쉬 동작시 사용되는 파워의 소모는 디램의 특성을 결정짓는 중요한 요소로 작용하는데, 메모리가 고집적화 되어 액티브(Active)동작에 의한 리프레쉬 때에 사용되는 파워는 상술한 바와 같이 점점 증가하는 추세에 있다.
한편, 메모리가 고집적화 되면서 예전보다 더 많은 셀의 데이터를 한꺼번에 증폭을 해야 하는 상황에서 비트라인 센스앰프(BLSA)의 풀업 장치와 풀다운 장치의 로드가 점점 더 커지게 되고, 또한 전원 전압이 낮아지고, 소형화 되므로 셀의 안정성을 위하여 라이트(Write)되는 하이 데이터의 레벨이 낮아져야 함에 따라 비트라인 센스앰프의 증폭속도는 갈수록 늦어지게 된다.
이 증폭속도가 늦어질수록 디램의 특성을 결정짓는 tRCD(RAS to CAS delay)의 특성이 갈수록 나빠진다. 이러한 tRCD 특성을 개선하기 위하여 센스앰프의 초기 동작시에는 외부전원전압(Vext)을 이용하여 빠르게 증폭을 하고,일정시간 이후에는 내부전원전압(Vcore)을 이용하여 센스앰프를 구동하는 방법을 이용한다.
도1은 종래의 센스 앰프 및 센스 앰프 드라이버를 나타내는 회로도이다.
도1을 참조하여 설명하면, 종래의 센스 앰프 구동회로는 풀업 바이어스 전위를 유지하는 제1 센싱 제어 신호(RTO) 및 풀다운 바이어스 전위를 유지하는 제2 센싱 제어신호(SB)를 받아서 비트라인의 하이 및 로우 데이터를 센싱, 증폭하는 비트라인 센스앰프(310, 320...)를 다수개 구비한 센스 앰프부(300)와, 비트라인 센스 앰프로 제1 센싱 제어신호(RTO) 및 제2 센싱 제어신호(BS)를 공급하는 비트라인 센스앰프 드라이버(100)와, 센스 앰프 드라이버(100)의 내부전원전압(Vcore)을 안정화시키는 내부전원전압 디스 차지(discharge) 장치(200)를 구비한다.
센스 앰프부(300)를 구성하는 다수개의 센스 앰프(310, 320)는 각각 피모스 트랜지스터(MP3)와 엔모스 트랜지스터(MN5)가 풀업 바이어스 전위를 유지하는 제1 센싱 제어신호(RTO)와 풀다운 바이어스 전위를 유지하는 제2 센싱 제어신호(SB) 사이에 직렬 연결되고, 또 다른 피모스 트랜지스터(MP4)와 엔모스 트랜지스터(MN6) 역시 제1 센싱 제어신호(RTO)와 제2 센싱 제어신호(SB) 사이에 직렬 연결된다.
여기서, 피모스 트랜지스터(MP3)와 엔모스 트랜지스터(MN5)의 드레인이 비트라인(BL)과 피모스 트랜지스터(MP4) 및 엔모스 트랜지스터(MN6)의 게이트에 연결된다. 피모스 트랜지스터(MP4)와 엔모스 트랜지스터(MN6)의 드레인이 비트라인바(/BL)와 피모스 트랜지스터(MP3) 및 엔모스 트랜지스터(MN5)의 게이트에 연결된다. 비트라인(BL)에는 메모리 셀(도시되지 않음)이 연결되어 있으며, 이 메모리 셀은 워드라인에 의해 구동되고, 통상 초기 동작때 비트라인(BL)과 비트라인바(/BL)은 전원 전압의 반으로 프리차지 되어 있다.
센스 앰프 드라이버(100)는 다수개의 비트라인 센스앰프(310, 320,...)을 제어하는 제1 센싱 제어신호(RTO)를 풀업 구동하는 풀업 드라이버(110)와, 제2 센싱 제어신호(SB)를 풀다운 구동하는 풀다운 드라이버(130)와, 상기 풀업 및 풀다운 드라이버의 사이에 접속되어 상기 제1 및 제2 센싱 제어신호(RTO, BS)의 프리차지를 수행하는 등화부(120)로 구성된다.
풀업 드라이버(110)는 제어신호(/RTO_enable0)를 게이트로 입력받으며 외부전원전압(Vext)과 제1 센싱 제어신호(RTO) 출력단(N1)을 연결하는 제1 피모스 트랜지스터(MP1)와, 제어신호(/RTO_enable1)를 게이트로 입력받으며 내부전원전압 (Vcore)과 제1 센싱 제어신호(RTO) 출력단(N2)에 접속되는 제2 피모스 트랜지스터(MP2)로 구성된다.
풀다운 드라이버(130)는 제2 센싱 제어신호 출력단(N2)과 접지단(VSS) 사이에 접속되며, 그 게이트로 풀다운 구동 제어신호(SB_enable)가 인가되는 엔모스 트랜지스터(MN1)로 구성된다.
등화부(120)는 소정의 전위레벨(주로, 전원전압의 1/2 전위가 사용됨)을 갖는 비트라인 프리차지전압(VBLP) 인가단과 상기 제1 및 제2 센싱 제어신호 출력단(N1, N2) 사이에 각각 접속되며, 비트라인 프리차지 제어신호(blp)가 각각의 게이트로 공통 인가되는 제2 및 제3 엔모스 트랜지스터(MN2, MN3)로 구성된다.
또한, 등화부(120)는 제1 및 제2 센싱 제어신호 출력단(N1, N2) 사이에 접속되며, 비트라인 프리차지 제어신호(blp)가 게이트로 인가되는 제4 엔모스 트랜지스터(MN4)를 구비한다.
도2a 내지 도2b는 도1의 센스 앰프 및 센스 앰프 드라이버의 동작을 나타내는 타이밍도이다. 이하 도1 내지 도2를 참조하여 센스 앰프 및 센스 앰프 드라이버의 동작을 설명한다.
먼저 초기에 /RTO_enable0 또는 /RTO_enable1 신호가 들어오기 전에는 센스 앰프 드라이버(100)의 풀업 드라이버(110)와 풀다운 드라이버(130)의 트랜지스터는 오프되어 있고, 등화부(Equalization)(120)의 트랜지스터(MN2, MN3, MN4)가 온 되어 제1 센싱 제어신호(RTO)와 제2 센싱 제어신호(SB)의 전위는 프리차지(예컨대 동작 전압 1/2) 되어 있다.
이후 메모리 소자의 라스(RAS) 액티브 명령이 들어오면, 일정시간 후에 /RTO_enable0 신호가 로우(Low)로 천이하여 제1 센싱 제어신호(RTO)와 제2 센싱 제어신호(SB)에 프리차지 전압의 전위의 공급을 차단한다. 이후 빠른 센스 앰프 동작을 하기 위해 't1'에서 /RTO_enable0 신호를 로우로 하여 풀업 드라이버(110)의 트랜지스터(MP1)가 온 되어 제1 센싱 제저신호(RTO)를 외부전원(Vext) 래벨 가까이 상승시킨다. 또한 't1'에서 SB_enable 신호도 하이(high)가 되어 풀다운 드라이버(130)가 온 되어 제2 센싱 제어신호(SB)를 접지전원(VSS)으로 천이시킨다.
이후 t2에서 RTO_enable0 신호를 하이로 하여 외부전원(Vext)을 전달하는 트랜지스터(MP1)의 동작을 차단시키고, RTO_enable1 신호를 로우 인에이블하여 내부전원전압(Vcore)의 전위를 전달하는 트랜지스터(MP2)를 온 시킨다. 이때 제1 센싱제어신호(RTO)의 래벨은 외부전원전압(Vext) 가까이 상승되어 있다가 이 트랜시스터(MP2)가 온 되면서 제1 센싱 제어신호(RTO) 출력부(N1)와 내부전원 사이에 차지(Charge)가 공유되어 내부전원전압(Vcore)의 전위를 ΔV만큼 상승시킨다.
이 ΔV만큼 상승된 내부전원전압(Vcore)의 전위는 내부동작에 영향을 미칠 수 있으므로 내부전원전압(Vcore) 디스 차징(discharging) 장치(200)에서 t3 후에 상승된 내부전원전압(Vcore)의 전위를 다시 낮추어 준다. t2와 t4의 사이에서 디스 차징 동작에 의해 상승된 내부전원전압(Vcore)의 전위를 낮추기 된다.
종래의 방식에서는 노멀 액티브(판독, 저장)때나 리프레쉬 때에나 동일하게상술한 과정을 채택하여, tRCD(RAS to CAS Delay) 특성과 관계없는 리프레쉬 때에도 같은 양의 파워가 소모되게 함으로서 리프레쉬 동작 전류가 큰 문제점이 있었다.
본 발명은 반도체 메모리 소자의 센스 앰프를 구동할 때에 파워 소모를 줄이기 위한 것으로 특히 메모리 소자의 리프레쉬 상태에서 파워소모를 줄일 수 있는 센스 앰프를 가지는 메모리 소자를 제공하는데 목적이 있다.
도1은 종래의 센스 앰프 및 센스 앰프 제어회로를 나타내는 회로도.
도2는 종래의 센스 앰프 및 센스 앰프 제어회로의 동작을 나타내는 타이밍
도이다.
도3은 본 발명의 일실시예에 의한 센스 앰프 및 센스 앰프 제어회로를 나타내는 회로도.
도4은 도3의 센스 앰프 제어 장치를 나타내는 도면.
도5a는 메모리셀의 판독, 저장시 본 발명의 일실시예에 의해 센스 앰프 및 센스 앰프 제어회로의 동작 타이밍도이다.
도5b는 메모리셀의 리프레쉬 때에 본 발명의 일실시예에 의해 센스 앰프 및 센스 앰프 제어회로의 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 센스 앰프 드라이버
200 : 내부 전원 디스차지 장치
300 : 센스 앰프부
400 : 센스 앰프 드라이버 제어장치
상기의 목적을 달성하기 위하여 본 발명은 센스앰프; 제1 전원전압을 상기 센스앰프로 공급하는 제1 풀업 바이어스 드라이버; 상기 제1 전원전압보다 큰 전압을 가지는 제2 전원전압을 상기 센스앰프로 공급하는 제2 풀업 바이어스 드라이버; 리프레쉬 동작시에 활성화 되는 리프레쉬 감지신호 및 상기 센스앰프의 인에이블 신호를 입력받아 상기 리프레쉬 감지신호가 비활성화 일때는 상기 센스앰프에 상기 제2 전원전압 및 상기 제1 전원전압이 순차적으로 출력되도록 제1 제어신호를 출력하고, 상기 리프레쉬 감지신호가 활성화 일때는 상기 제1 전원전압만이 출력되도록하는 제2 제어신호를 출력하는 센스앰프 드라이버 제어수단를 포함하는 반도체 소자로 이루어진다.
본 발명은 메모리 소자의 센스앰프의 구동시, 리프레쉬 때에 소모하는 파워를 줄이기 위하여 구동방식을 노멀 액티브 동작시와 리프레쉬 동작시를 다르게 적용하여 동작 전류를 줄일 수 있는 데 특징이 있다. 즉 비트라인 센스 앰프의 풀-업 작용에 사용되는 제어신호의 발생 방식을 노멀 액티브 동작시와 리프레쉬 동작시 다르게 제어하는 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한 앞에서 상술한 부분과 같은 부분은 설명을 생략한다.
도3은 본 발명의 일실시예에 의한 센스 앰프 및 센스 앰프 제어회로를 나타내는 회로도이다.
도3을 참조하여 설명하면, 센스 앰프 구동 회로는 풀업 바이어스 전위를 유지하는 제1 센싱 제어 신호(RTO) 및 풀다운 바이어스 전위를 유지하는 제2 센싱 제어신호(SB)를 받아서 비트라인의 하이 및 로우 데이터를 센싱, 증폭하는 비트라인 센스앰프(310, 320...)를 다수개 구비한 센스 앰프부(300)와, 비트라인 센스 앰프로 제1 센싱 제어신호(RTO) 및 제2 센싱 제어신호(BS)를 공급하는 비트라인 센스앰프 드라이버(100)와, 센스 앰프 드라이버(100)의 내부전원전압(Vcore)을 안정화시키는 내부전원전압 디스 차지(discharge) 장치(200)와, 제1 센싱 제어신호(STO) 출력부 및 제2 센싱 제어신호(SB) 출력부의 전압을 제어하는 /RTO_enable0, /RTO_enable1, SB_enable신호를 출력하는 센스 앰프 제어회로(400)을 구비한다.
도4는 도3의 센스 앰프 제어 회로를 나타내는 도면이다.
도4를 참조하여 설명하면, 센스 앰프 제어 장치(400)는 리프레쉬 판단 신호을 일입력으로하고 인버터(401)에 의해 반전된 SA_enable의 신호를 2입력으로 하며, SA_enable의 신호가 지연소자(415)를 거쳐 일정시간 지연된 신호를 3입력으로 하는 노어게이터(Nor Gate)와, 노어케이터의 출력을 반전하여 노드(N1)으로 출력하는 인버터(403)와, SA_enable 신호을 버퍼링하여 노드(N2)로 출력하는 인버터 체인(411,412,413, 414)과, 노드(N1)의 출력을 버퍼링하여 RTO_enable0 신호를 발생시키는 인버터 체인(404, 405)과, 노드(N1)의 출력을 1입력으로 하고 노드(N2)의 출력을 2입력으로 하는 낸드 게이터(Nand Gate, 410)와, 낸드 게이터의 출력을 버퍼링하여 RTO_enable1의 신호를 발생시키는 인버터체인(406,407)과, 노드(N2)의 출력을 버퍼링하여 SB_enable의 출력을 발생시키는 인버터체인(408,409)을 구비한다.
도5a는 메모리셀의 판독, 저장시 본 발명의 일실시예에 따른 센스 앰프 및 센스 앰프 제어회로의 동작 타이밍도이고, 도5b는 메모리셀의 리프레쉬 때에 센스 앰프 및 센스 앰프 제어회로의 동작 타이밍도이다.
이하, 도3 내지 도5를 참조하여 센스 앰프 제어회로의 동작을 설명한다.
센스 앰프 드라이버 제어장치의 SA_enable신호는 로우 액키브시에 하이로 인에이블 되었다가 프리차지시에 로우로 디스차지되는 신호이고, 리프레쉬 판단 신호는 로우 액티브 동작이 노멀 액티브 동작(판독, 저장)인지 리프레쉬 동작 인지를 판단하는 신호이다.
먼저 노멀 액티브 동작시, SA_enable 신호는 액티브 명령을 받아 일정 시간후에 하이 인에이블 된다. 이때의 리프레쉬 판단 신호는 로우이므로 't1'에서 /RTO_enable0 신호는 로우로 되고, SB_enable 신호는 하이로 천이한다. 이후 지연소자를 거친 신호가 3input Nand(402)에 입력되면 t2에서 /RTO_enable0 신호는 하이가 되고, /RTO_enable1 신호는 로우가 된다. 이 /RTO_enable0 신호로 인하여 't1'에서 't2'구간에서 외부전원전압(Vext)으로 제1 센싱 신호(RTO)를 드라이빙하는 시간을 결정한다.
이어서 't2' 이후에 /RTO_enable1 신호는 하이가 되고, /RTO_enable0 신호로로우가 되어 제1 센싱제어신호(RTO)의 출력부(N1)와 내부전원전압(Vcore)사이에 차지 분배가 일어나고 N1의 전위는 낮아지고 내부전원전압(Vcore)은 상승한다.
이후 't3'에서 내부전원 디스차지 장치(200)가 동작하여 내부전원전압(Vcore)를 윈래 래벨로 낮춰준다. 이후 프리차지 명령이 들어 오면 't4'에서 제1 센싱 제어신호(RTO)와 제2 센싱 제어신호(SB)가 프리차지전압으로 등화된다.
즉, 메모리 셀이 노멀 액티브 동작(판독, 저장)일 때에는 리프레쉬 판단 신호는 로우로 되고, Sa_enable 신호는 하이로 되어, /RTO_enable0, /RTO_enable1, SB_enable신호의 동작 타이밍도는 이전과 같다.
다음으로 메모리 셀이 리프레쉬에 의한 액티브 동작시를 살펴보면, SA_enable 신호는 액티브 명령을 받아 일정시간 후에 하이 인에이블이 되고, 이 때는 역시 리프레쉬 판단 신호도 하이로 되어 3입력 노어(Nor)의 출력이 로우가 되고 이 신호가 반전되어 /RTO_enable0신호는 하이가 유지되게 된다.
이어서 't1'에서 /RTO_enable1 신호는 로우로 되고 SB_enable 신호는 하이로 되어, 제1 센싱 제어신호(RTO)의 출력부(N1)는 내부전원전압(Vcore)에 의해서만 동작하게 된다. 제1 센싱 제어신호(RTO)의 출력부(N1)가 내부전원전압(Vcore)로만 드라이빙함으로서 내부전원전압의 래벨이 상승하지 않으면 이를 낮추기 위한 동작도 진행되지 않는다. 이후 't4'에서 제1 센싱 제어신호(RTO)와 제2 센싱 제어신호(SB)가 프리차지전압으로 등화된다.
이와 같이 노멀 액티브 동작시와 리프레쉬 동작시 제1 센싱 제어회로(RTO)의 전압 제어를 각각 다르게 함으로서 리프레쉬 때에 파워 소모를 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 반도체 메모리 소자에서 사용되는 센스 앰프의 구동시 리프레시 파워를 줄여 저전력의 메모리 소자를 제조할 수 있다.

Claims (2)

  1. 센스앰프;
    제1 전원전압을 상기 센스앰프로 공급하는 제1 풀업 바이어스 드라이버;
    상기 제1 전원전압보다 큰 전압을 가지는 제2 전원전압을 상기 센스앰프로 공급하는 제2 풀업 바이어스 드라이버; 및
    리프레쉬 동작시에 활성화 되는 리프레쉬 감지신호 및 상기 센스앰프의 인에이블 신호를 입력받아 상기 리프레쉬 감지신호가 비활성화 일때는 상기 센스앰프에 상기 제2 전원전압 및 상기 제1 전원전압이 순차적으로 출력되도록 제1 제어신호를 출력하고, 상기 리프레쉬 감지신호가 활성화 일때는 상기 제1 전원전압만이 출력되도록하는 제2 제어신호를 출력하는 센스앰프 드라이버 제어수단
    를 구비하는 반도체 장치
  2. 제 1 항에 있어서,
    상기 센스앰프 드라이버 제어 수단은,
    상기 리프레쉬 감지 신호을 1입력으로 하며 상기 센스앰프 인에이블 신호의 반전된 신호 및 소정의 지연시간을 거친 신호를 각각 2입력과 3입력으로 하는 노어게이트;
    상기 노어게이터의 출력을 반전시키는 제1 인버터;
    상기 제1 인버터의 출력을 버퍼링하여 상기 제1 풀업 바이어스 드라이버 제어신호를 출력하는 제1 인버터 체인;
    상기 센스앰프 인에이블 신호를 버퍼링하여 상기 제1 제어 신호를 출력하는 제2 인버터 체인;
    상기 제1 인버터의 출력을 1입력으로 하고 상기 제2 인버터 체인에 의해 버퍼링된 신호을 2입력으로 하는 낸드 게이터; 및
    상기 낸드 게이터의 출력을 버퍼링하여 상기 제2 제어 신호를 출력하는 제3 인버터 체인를 구비하는 것을 특징으로 하는 반도체 장치.
KR1020010077394A 2001-12-07 2001-12-07 반도체 장치 KR20030047023A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010077394A KR20030047023A (ko) 2001-12-07 2001-12-07 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010077394A KR20030047023A (ko) 2001-12-07 2001-12-07 반도체 장치

Publications (1)

Publication Number Publication Date
KR20030047023A true KR20030047023A (ko) 2003-06-18

Family

ID=29573683

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010077394A KR20030047023A (ko) 2001-12-07 2001-12-07 반도체 장치

Country Status (1)

Country Link
KR (1) KR20030047023A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827512B1 (ko) * 2006-12-12 2008-05-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101008989B1 (ko) * 2008-12-05 2011-01-17 주식회사 하이닉스반도체 제어신호생성회로
KR101043282B1 (ko) * 2009-04-22 2011-06-22 주식회사 이노칩테크놀로지 전기 전도성 가스켓 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1166844A (ja) * 1997-08-18 1999-03-09 Fujitsu Ltd 半導体記憶装置
KR20010011521A (ko) * 1999-07-28 2001-02-15 김영환 센스앰프 구동회로
KR20010061380A (ko) * 1999-12-28 2001-07-07 박종섭 비트라인 센스앰프 구동 제어장치
KR20020053481A (ko) * 2000-12-27 2002-07-05 박종섭 비트 라인 센스 앰프

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1166844A (ja) * 1997-08-18 1999-03-09 Fujitsu Ltd 半導体記憶装置
KR20010011521A (ko) * 1999-07-28 2001-02-15 김영환 센스앰프 구동회로
KR20010061380A (ko) * 1999-12-28 2001-07-07 박종섭 비트라인 센스앰프 구동 제어장치
KR20020053481A (ko) * 2000-12-27 2002-07-05 박종섭 비트 라인 센스 앰프

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827512B1 (ko) * 2006-12-12 2008-05-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101008989B1 (ko) * 2008-12-05 2011-01-17 주식회사 하이닉스반도체 제어신호생성회로
KR101043282B1 (ko) * 2009-04-22 2011-06-22 주식회사 이노칩테크놀로지 전기 전도성 가스켓 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US7821863B2 (en) Voltage supply circuit and semiconductor memory
US8964478B2 (en) Semiconductor device
US7986578B2 (en) Low voltage sense amplifier and sensing method
US8779800B2 (en) Control signal generation circuit and sense amplifier circuit using the same
KR100893597B1 (ko) 센스 앰프와 그의 구동 방법 그리고 상기 센스 앰프를 갖는반도체 메모리 장치
KR100600543B1 (ko) 오버드라이빙 센스 앰프를 구비한 반도체 집적 회로 및반도체 메모리 장치
KR20040092772A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 코아전압생성방법
KR20100052885A (ko) 반도체 메모리 장치
KR20150139287A (ko) 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20050106833A (ko) 반도체메모리소자 및 그의 구동방법
KR20060018972A (ko) 비트 라인 감지 증폭기 제어 회로
US5751642A (en) Voltage control circuit for input and output lines of semiconductor memory device
KR20160148346A (ko) 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
CN114512165A (zh) 半导体存储器件的感测放大电路
KR100780633B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
JP2000285676A (ja) オーバードライブ方式のセンスアンプを有するメモリデバイス
JP5580179B2 (ja) 半導体装置
KR100868254B1 (ko) 코아전압의 디스차지 구동회로
KR20030047023A (ko) 반도체 장치
CN110047524B (zh) 半导体存储器件
KR100976407B1 (ko) 반도체 메모리 장치 및 그의 구동 방법
KR100328555B1 (ko) 비트라인 센스 앰프
KR100853486B1 (ko) 비트라인 쌍의 프리차지 제어를 위한 반도체메모리소자
KR100483003B1 (ko) 반도체 메모리 장치
US20080080273A1 (en) Over-drive control signal generator for use in semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application