KR20010011521A - 센스앰프 구동회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 센스앰프 구동회로에 관한 것으로, 특히 리프레시 동작 시에 오버드라이브를 하지 않기 때문에 동작 전류를 줄일 수 있는 센스앰프 구동회로에 관한 것으로, 비트라인과 비트바라인에 실린 데이터를 증폭하는 센스앰프와, 오버드라이브 전압과 내부전압을 센스앰프에 선택적으로 인가하는 센스앰프 구동부와, 센스앰프 인에이블바 신호와 리프레시 인에이블 신호를 조합하여 상기 센스앰프 구동부를 제어하기 위한 복수의 제어신호가 발생되는 제어신호 발생부를 포함하여 구성된 것을 특징으로 한다.

Description

센스앰프 구동회로{SENSE AMPLIFIER DRIVING CIRCUIT}
본 발명은 반도체 메모리 장치의 센스앰프 구동회로에 관한 것으로, 특히 리프레시 동작 시에 오버드라이브를 하지 않기 때문에 동작 전류를 줄일 수 있는 센스앰프 구동회로에 관한 것이다.
기본적인 디램(DRAM) 셀(cell)의 구조는 하나의 트랜지스터와 하나의 캐패시터가 연결되어 구성된다. 이러한 디램 셀은 읽기, 쓰기 및 리프레시 때 워드라인이 활성화되어 디램 셀의 캐패시터에 저장된 전하가 비트라인에 실려 센스앰프에 의해 증폭된다. 여기서, 워드라인이 활성화되기 전에 비트라인은 프리차지(precharge)된다.
비트라인에 실린 전하가 센스앰프에 의해 증폭될 때, 증폭을 빠르고 쉽게 하기 위해 센스앰프가 오버드라이브 전압으로 우선 오버드라이브 되고, 그 후에 내부전원으로 구동된다.
도 1은 종래 센스앰프 구동회로를 보인 회로도로써, 이에 도시된 바와 같이, 비트라인(BL)과 비트바라인(BLB)에 실린 데이터를 증폭하는 센스앰프(10)와, 오버드라이브 전압 또는 내부전압을 선택적으로 인가하는 센스앰프 구동부(20)와, 상기 센스앰프 구동부(20)를 제어하기 위한 제1, 제2 피모스 제어신호 및 엔모스 제어신호(SAP1,SAP2,SAN)를 발생하는 제어신호 발생부(30)를 포함하여 구성된다.
상기 센스앰프(10)는 전형적인 래치형 센스앰프로써, 피모스 구동라인(CSP)과 엔모스 구동라인(CSN) 사이에 직렬 연결되어 게이트가 공통 연결되어 제1 노드(N1)를 통해 비트라인(BL)에 연결되는 제1 피모스 트랜지스터(PM1) 및 제4 엔모스 트랜지스터(NM4)와, 피모스 구동라인(CSP)과 엔모스 구동라인(CSN) 사이에 직렬 연결되어 게이트가 공통 연결되어 제2 노드(N2)를 통해 비트바라인(BLB)에 연결되는 제2 피모스 트랜지스터(PM2) 및 제5 엔모스 트랜지스터(NM5)를 포함하여 구성되는데, 여기서, 공통 연결된 상기 제2 피모스 트랜지스터(PM2)와 제5 엔모스 트랜지스터(NM5)의 드레인이 제1 노드(N1)를 형성하고, 공통 연결된 상기 제1 피모스 트랜지스터(PM1)와 제4 엔모스 트랜지스터(NM4)의 드레인이 제2 노드(N2)를 형성한다.
여기서, 상기 센스앰프 구동부(20)는 제1 피모스 제어신호(SAP1)가 게이트에 인가되어 센스앰프(10)에 오버드라이브 전압(VDDCLP)을 선택적으로 인가하는 제1 엔모스 트랜지스터(NM1)와, 제2 피모스 제어신호(SAP2)가 게이트에 인가되어 센스앰프(20)에 내부전원(VDL)을 선택적으로 인가하는 제2 엔모스 트랜지스터(NM2)와, 엔모스 제어신호(SAN)가 게이트에 인가되어 센스앰프(20)를 접지전압(VSS)에 선택적으로 연결하는 제3 엔모스 트랜지스터(NM3)를 포함하여 구성된다.
도 2는 상기 제1, 제2 피모스 제어신호(SAP1,SAP2) 및 엔모스 제어신호(SAN)를 생성하는 제어신호 발생부(30)의 상세 회로도로써, 이에 도시된 바와 같이, 센스앰프 인에이블바 신호(SAENB)가 각각 반전되는 제1, 제2 인버터(INV1,INV2)와, 상기 제2 인버터(INV2)의 출력을 소정시간 지연하는 지연부(DE1)와, 그 지연부(DE1)의 출력이 반전되는 제3 인버터(INV3)와, 그 제3 인버터(INV3)의 출력과 센스앰프 인에이블바 신호(SAENB)가 부정 논리합 되는 제1 노아게이트(NOR1)와, 상기 제2 인버터(INV2)의 출력이 반전되는 제4 인버터(INV4)와, 상기 제1 노아게이트(NOR1)의 출력이 반전되는 제5 인버터(INV5)와, 논리 회로부(31)로 구성되는데, 여기서, 논리 회로부(31)는 제5 인버터(INV5)의 출력이 반전되는 제6 인버터(INV6)와, 제1 피모스 제어신호(SAP1)를 출력하는 제1 제어신호 발생부(31a)와, 엔모스 제어신호(SAN)를 출력하는 제2 제어신호 발생부(31b)와, 제2 피모스 제어신호(SAP2)를 출력하는 제3 제어신호 발생부(31c)를 포함하여 구성된다.
상기 제1 제어신호 발생부(31a)는 제6 인버터(INV6)의 출력과 상기 제4 인버터(INV4)의 출력이 부정 논리합 되는 제2 노아게이트(NOR2)와, 그 제2 노아게이트(NOR2)의 출력이 순차 반전되어 제1 피모스 제어신호(SAP1)로 출력되는 제7, 제8 인버터(INV7,INV8)를 포함하여 구성된다.
상기 제2 제어신호 발생부(31b)는 상기 제6 인버터(INV6)의 출력이 반전되는 제9 인버터(INV9)와, 그 제9 인버터(INV9)의 출력과 상기 제4 인버터(INV4)의 출력이 부정 논리곱 되는 제1 낸드게이트(ND1)와, 그 제1 낸드게이트(ND1)의 출력이 순차 반전되어 엔모스 제어신호(SAN)로 출력되는 제10, 제11 인버터(INV10,INV11)를 포함하여 구성된다.
상기 제3 제어신호 발생부(31c)는 상기 제6 인버터(INV6)의 출력이 순차 반전되어 제2 피모스 제어신호(SAP2)로 출력되는 제12~제15 인버터(INV12~INV15)를 포함하여 구성된다.
이와 같이 구성된 종래 센스앰프의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 3(a)에 도시된 바와 같이 센스앰프 인에이블바 신호(SAENB)가 인가되어 상기 제어신호 발생부(30)의 지연부(DE1)와 논리 회로에 의해 도 3(b) 내지 도 3(d)에 각각 도시된 바와 같은 제1, 제2 피모스 제어신호(SAP1,SAP2) 및 엔모스 제어신호(SAN)가 출력된다.
여기서, 상기 제1, 제2 피모스 제어신호(SAP1,SAP2)는 인에이블 되는 시점이 순차적이다. 즉, 제1 피모스 제어신호(SAP1)가 인에이블 되었다가 디스에이블 되는 시점에서 제2 피모스 제어신호(SAP2)가 인에이블 된다.
따라서, 센스앰프 구동부(20)의 제1, 제2 엔모스 트랜지스터(NM1,NM2)가 순차적으로 턴 온 되어 오버드라이브 전압(VDDCLP)과 내부전압(VDL)이 순차적으로 센스앰프(10)에 인가된다.
즉, 제1 피모스 제어신호(SAP1)가 인에이블 되는 동안 제1 엔모스 트랜지스터(NM1)가 턴 온 되고, 오버드라이브 전압(VDDCLP)에 의해 센스앰프(10)가 구동되어 비트라인(BL)과 비트바라인(BLB)에 실린 데이터가 오버드라이브 전압(VDDCLP)까지 증폭된다.
이어서, 제1 피모스 제어신호(SAP1)가 디스에이블 되어 제1 엔모스 트랜지스터(NM1)는 턴 오프 되고, 이때, 제2 피모스 제어신호(SAP2)가 인에이블 되어 제2 엔모스 트랜지스터(NM2)가 턴 온 되고, 내부전압(VDL)에 의해 센스앰프(10)가 구동되어 비트라인(BL)과 비트바라인(BLB)에 실린 데이터가 내부전압(VDL)으로 증폭된다.
이와 같이 종래 센스앰프 구동 회로에서는 읽기, 쓰기 동작이 아닌 리프레시 동작에서도 오버드라이브를 수행하기 때문에 불필요한 전류의 소모가 발생하는 문제점이 있었다.
따라서, 본 발명의 목적은 리프레시 동작에서는 오버드라이브를 수행하지 않기 때문에 불필요한 전류의 소모를 줄일 수 있는 센스앰프 구동 회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 센스앰프 구동 회로는 비트라인과 비트바라인에 실린 데이터를 증폭하는 센스앰프와, 오버드라이브 전압과 내부전압을 센스앰프에 선택적으로 인가하는 센스앰프 구동부와, 센스앰프 인에이블바 신호와 리프레시 인에이블 신호를 조합하여 상기 센스앰프 구동부를 제어하기 위한 복수의 제어신호가 발생되는 제어신호 발생부를 포함하여 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 센스앰프 구동회로를 보인 블록도.
도 2는 도 1의 블록도에서, 제어신호 발생부의 상세 회로도.
도 3은 도 1의 종래 센스앰프 구동회로의 동작 타이밍도.
도 4는 본 발명 센스앰프 구동회로를 보인 블록도.
도 5는 도 4의 블록도에서, 제어신호 발생부의 상세 회로도.
도 6은 도 4의 본 발명 센스앰프 구동회로의 정상 동작 타이밍도.
도 7은 도 4의 본 발명 센스앰프 구동회로의 리프레시 동작 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: 센스앰프 200: 센스앰프 구동부
300: 제어신호 발생부 310: 논리회로부
311: 제1 제어신호 발생부 312: 제2 제어신호 발생부
313: 제3 제어신호 발생부 INV101~INV116: 제1~제16 인버터
NM101~NM105: 제1~제5 엔모스 트랜지스터
PM101,PM102: 제1, 제2 피모스 트랜지스터
DE101: 지연부 NOR101,NOR102: 제1, 제2 노아게이트
ND101: 낸드게이트 TG101,TG102: 제1, 제2 전송게이트
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 3은 본 발명 센스앰프 구동회로를 보인 회로도로써, 이에 도시된 바와 같이, 비트라인(BL)과 비트바라인(BLB)에 실린 데이터를 증폭하는 센스앰프(100)와, 오버드라이브 전압(VDDCLP)과 내부전압(VDL)을 센스앰프(100)에 선택적으로 인가하는 센스앰프 구동부(200)와, 센스앰프 인에이블바 신호(SAENB)와 리프레시 인에이블 신호(REFEN)가 입력되어 상기 센스앰프 구동부(100)를 제어하기 위한 제1, 제2 피모스 제어신호 및 엔모스 제어신호(SAP1,SAP2,SAN)가 발생되는 제어신호 발생부(300)를 포함하여 구성된다.
여기서, 상기 센스앰프(100)는 전형적인 래치형 센스앰프로써, 피모스 구동라인(CSP)과 엔모스 구동라인(CSN) 사이에 직렬 연결되어 게이트가 공통 연결되어 제1 노드(N101)를 통해 비트라인(BL)에 연결되는 제1 피모스 트랜지스터(PM101) 및 제4 엔모스 트랜지스터(NM104)와, 피모스 구동라인(CSP)과 엔모스 구동라인(CSN) 사이에 직렬 연결되어 게이트가 공통 연결되어 제2 노드(N102)를 통해 비트바라인(BLB)에 연결되는 제2 피모스 트랜지스터(PM102) 및 제5 엔모스 트랜지스터(NM105)를 포함하여 구성되는데, 여기서, 공통 연결된 상기 제2 피모스 트랜지스터(PM102)와 제5 엔모스 트랜지스터(NM105)의 드레인이 제1 노드(N101)를 형성하고, 공통 연결된 상기 제1 피모스 트랜지스터(PM101)와 제4 엔모스 트랜지스터(NM104)의 드레인이 제2 노드(N102)를 형성한다.
여기서, 상기 센스앰프 구동부(200)는 제1 피모스 제어신호(SAP1)가 게이트에 인가되어 센스앰프(100)에 오버드라이브 전압(VDDCLP)을 선택적으로 인가하는 제1 엔모스 트랜지스터(NM101)와, 제2 피모스 제어신호(SAP2)가 게이트에 인가되어 센스앰프(200)에 내부전원(VDL)을 선택적으로 인가하는 제2 엔모스 트랜지스터(NM102)와, 엔모스 제어신호(SAN)가 게이트에 인가되어 센스앰프(100)를 접지전압(VSS)에 선택적으로 연결하는 제3 엔모스 트랜지스터(NM103)를 포함하여 구성된다.
도 4는 상기 제1, 제2 피모스 제어신호(SAP1,SAP2) 및 엔모스 제어신호(SAN)를 생성하는 제어신호 발생부(300)의 상세 회로도로써, 이에 도시된 바와 같이, 센스앰프 인에이블바 신호(SAENB)가 각각 반전되는 제1, 제2 인버터(INV101,INV102)와, 상기 제2 인버터(INV102)의 출력을 소정시간 지연하는 지연부(DE101)와, 그 지연부(DE101)의 출력이 반전되는 제3 인버터(INV103)와, 그 제3 인버터(INV103)의 출력과 센스앰프 인에이블바 신호(SAENB)가 부정 논리합 되는 제1 노아게이트(NOR101)와, 상기 제2 인버터(INV102)의 출력이 반전되는 제4 인버터(INV104)와, 상기 제1 노아게이트(NOR101)의 출력이 반전되는 제5 인버터(INV105)와, 논리 회로부(310)를 포함하여 구성되는데, 여기서, 논리 회로부(310)는 상기 제5 인버터(INV105)의 출력이 반전되는 제6 인버터(INV106)와, 리프레시 인에이블 신호(REFEN)가 반전되는 제7 인버터(INV107)와, 상기 제4 인버터(INV104)의 출력, 제6 인버터(INV106)의 출력 및 리프레시 인에이블 신호(REFEN)가 조합되어 제1 피모스 제어신호(SAP1)를 출력하는 제1 제어신호 발생부(311)와, 상기 제4 인버터(INV104)의 출력 및 제6 인버터(INV106)의 출력이 제10 인버터(INV110)에 의해 반전된 신호가 조합되어 엔모스 제어신호(SAN)를 출력하는 제2 제어신호 발생부(312)와, 상기 제6 인버터(INV106)의 출력 또는 상기 제2 제어신호 발생부(312)의 출력을 선택적으로 출력하여 제2 피모스 제어신호(SAP2)를 출력하는 제3 제어신호 발생부(313)를 포함하여 구성된다.
여기서, 상기 제1 제어신호 발생부(311)는 상기 제4 인버터(INV104)의 출력, 제6 인버터(INV106)의 출력 및 리프레시 인에이블 신호(REFEN)가 부정 논리합 되는 제2 노아게이트(NOR102)와, 그 제2 노아게이트(NOR102)의 출력이 순차 반전되어 제1 피모스 제어신호(SAP1)를 출력하는 제8, 제9 인버터(INV108,INV109)를 포함하여 구성된다.
상기 제2 제어신호 발생부(312)는 상기 제4 인버터(INV104)의 출력 및 제6 인버터(INV106)의 출력이 제10 인버터(INV110)에 의해 반전된 신호가 부정 논리곱 되는 제1 낸드게이트(ND101)와, 그 제1 낸드게이트(ND101)의 출력이 순차 반전되어 엔모스 제어신호(SAN)를 출력하는 제11, 제12 인버터(INV111,INV112)를 포함하여 구성된다.
상기 제3 제어신호 발생부(313)는 상기 제6 인버터(INV106)의 출력이 순차 반전되는 제13, 제14 인버터(INV113,INV114)와, 상기 리프레시 인에이블 신호(REFEN) 및 제7 인버터(INV107)의 출력에 의해 제어되어 상기 제1 낸드게이트(ND101)의 출력을 선택적으로 전송하는 제1 전송게이트(TG101)와, 상기 리프레시 인에이블 신호(REFEN) 및 제7 인버터(INV107)의 출력에 의해 제어되어 상기 제14 인버터(INV114)의 출력을 선택적으로 전송하는 제2 전송게이트(TG102)와, 상기 제1, 제2 전송게이트(TG101,TG102)에 의해 선택적으로 전송된 신호가 순차 반전되어 제2 피모스 제어신호(SAP2)를 출력하는 제15, 제16 인버터(INV115,INV116)를 포함하여 구성된다.
이와 같이 구성된 본 발명 센스앰프 구동회로의 동작을 첨부된 도 5 및 도 6을 참조하여 상세히 설명하면 다음과 같다.
도 6(a)에 도시된 바와 같이 리프레시 제어신호(REFEN)가 디스에이블 상태, 즉 로우레벨일 때에는 종래 센스앰프 구동회로의 동작과 동일하게 일정기간동안 오버드라이브를 수행하고 센스앰프에 의한 비트라인(BL) 및 비트바라인(BLB)에 실린 데이터 증폭이 수행된다.
다시 말해서, 도 6(b)에 도시된 바와 같이 센스앰프 인에이블바 신호(SAENB)가 인가되어 상기 제어신호 발생부(300)의 제1~제3 제어신호 발생부(311~313)에 의해 도 5(c) 내지 도 5(e)에 각각 도시된 바와 같은 제1, 제2 피모스 제어신호(SAP1,SAP2) 및 엔모스 제어신호(SAN)가 출력된다.
여기서, 상기 제1, 제2 피모스 제어신호(SAP1,SAP2)는 인에이블 되는 시점이 순차적이다. 즉, 제1 피모스 제어신호(SAP1)가 인에이블 되었다가 디스에이블 되는 시점에서 제2 피모스 제어신호(SAP2)가 인에이블 된다.
따라서, 센스앰프 구동부(200)의 제1, 제2 엔모스 트랜지스터(NM101,NM102)가 순차적으로 턴 온 되어 오버드라이브 전압(VDDCLP)과 내부전압(VDL)이 순차적으로 센스앰프(100)에 인가된다.
즉, 제1 피모스 제어신호(SAP1)가 인에이블 되는 동안 제1 엔모스 트랜지스터(NM101)가 턴 온 되고, 오버드라이브 전압(VDDCLP)에 의해 센스앰프(100)가 구동되어 비트라인(BL)과 비트바라인(BLB)에 실린 데이터가 오버드라이브 전압(VDDCLP)까지 증폭된다.
이어서, 제1 피모스 제어신호(SAP1)가 디스에이블 되어 제1 엔모스 트랜지스터(NM101)는 턴 오프 되고, 이때, 제2 피모스 제어신호(SAP2)가 인에이블 되어 제2 엔모스 트랜지스터(NM102)가 턴 온 되고, 내부전압(VDL)에 의해 센스앰프(100)가 구동되어 비트라인(BL)과 비트바라인(BLB)에 실린 데이터가 내부전압(VDL)으로 증폭된다.
한편, 도 7(a)에 도시된 바와 같이 리프레시 인에이블 신호(REFEN)가 인에이블 된 상태, 즉 하이레벨일 때, 제어신호 발생부(300)의 논리 회로부(310)의 제1 제어신호 발생부(311)에 의해 제1 피모스 제어신호(SAP1)는 리프레시 인에이블 신호(REFEN)가 하이레벨이므로, 제2 노아게이트(NOR102)에 의해 로우레벨이 되어 제1 엔모스 트랜지스터(NM101)가 턴 오프 되므로 오버드라이브를 수행하지 않는다.
또한, 리프레시 인에이블 신호(REFEN)가 하이레벨이므로 제1 전송게이트(TG101)가 턴 온 되어 제1 낸드게이트(ND101)의 출력이 제15, 제16 인버터(INV15,INV16)에 의해 순차 반전되어 도 6(d)에 도시된 바와 같은 제2 피모스 제어신호(SAP2)가 출력되는데, 이는 도 6(e)에 도시된 바와 같은 엔모스 제어신호(SAN)와 동일한 신호가 되며, 따라서, 센스앰프 인에이블바 신호(SAENB)가 로우레벨로 인에이블 되어 있는 동안에 제2, 제3 엔모스 트랜지스터(NM102,NM103)가 턴 온 되어 센스앰프(100)가 내부전원(VDL)에 의해 구동되어 비트라인(BL) 및 비트바라인(BLB)에 실린 데이터가 증폭된다.
따라서, 리프레시 동작을 수행할 때에는 오버드라이브를 수행하지 않으므로 오버드라이브를 수행할 때 발생하는 전류의 소모를 줄일 수 있는 효과가 있다.

Claims (3)

  1. 비트라인과 비트바라인에 실린 데이터를 증폭하는 센스앰프와, 오버드라이브 전압과 내부전압을 센스앰프에 선택적으로 인가하는 센스앰프 구동부와, 센스앰프 인에이블바 신호와 리프레시 인에이블 신호를 조합하여 상기 센스앰프 구동부를 제어하기 위한 복수의 제어신호가 발생되는 제어신호 발생부를 포함하여 구성된 것을 특징으로 하는 센스앰프 구동회로.
  2. 제1 항에 있어서, 상기 제어신호 발생부의 복수의 제어신호는 오버드라이브 전압을 센스앰프에 선택적으로 인가하도록 제어하는 제1 피모스 제어신호와, 내부전압을 센스앰프에 선택적으로 인가하도록 제어하는 제2 피모스 제어신호와, 센스앰프를 인에이블 시키도록 제어하는 엔모스 제어신호를 포함하는 것을 특징으로 하는 센스앰프 구동회로.
  3. 제1 항에 있어서, 상기 제어신호 발생부의 복수의 제어신호는 리프레시 인에이블 신호가 인에이블 될 때에는 내부전압만으로 센스앰프를 구동하도록 센스앰프 구동부를 제어하는 것을 특징으로 하는 센스앰프 구동회로.
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