JPH11144465A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11144465A JPH11144465A JP9307714A JP30771497A JPH11144465A JP H11144465 A JPH11144465 A JP H11144465A JP 9307714 A JP9307714 A JP 9307714A JP 30771497 A JP30771497 A JP 30771497A JP H11144465 A JPH11144465 A JP H11144465A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Abstract
(57)【要約】
【課題】オーバードライブ方式の外部電源電圧から内部
電源電圧へ電源を切り替える際、切り替え直後の電源レ
ベルの低下を極力抑える。 【解決手段】外部電源電圧ＶDDから内部電源電圧ＶDLへ
の切り替えに先立って、ＶDL線をＶDLより高い電圧に予
め昇圧しておき、切り替え後に降下したＶDL線電圧をＶ
DLまで回復させる電圧生成回路ＶＧ０がＶDL線に接続さ
れている。より具体的には、ＶDL線電位を検出する検出
回路部４０と、ＶDL線とＶDD線との間に接続され、検出
回路部４０の検出結果に応じて動作する第１のスイッチ
ング素子Ｍ１と、検出回路部４０および第１のスイッチ
ング素子Ｍ１間の接続ノードＮＤ１と、共通電圧ＶSSと
の間に接続され、入力される予備昇圧信号ＭＶＤＬに応
じて導通して接続ノードＮＤ１の電位を変化させ、これ
により第１のスイッチング素子Ｍ１を一定期間導通させ
る第２のスイッチング素子Ｍ２とを有する。
電源電圧へ電源を切り替える際、切り替え直後の電源レ
ベルの低下を極力抑える。 【解決手段】外部電源電圧ＶDDから内部電源電圧ＶDLへ
の切り替えに先立って、ＶDL線をＶDLより高い電圧に予
め昇圧しておき、切り替え後に降下したＶDL線電圧をＶ
DLまで回復させる電圧生成回路ＶＧ０がＶDL線に接続さ
れている。より具体的には、ＶDL線電位を検出する検出
回路部４０と、ＶDL線とＶDD線との間に接続され、検出
回路部４０の検出結果に応じて動作する第１のスイッチ
ング素子Ｍ１と、検出回路部４０および第１のスイッチ
ング素子Ｍ１間の接続ノードＮＤ１と、共通電圧ＶSSと
の間に接続され、入力される予備昇圧信号ＭＶＤＬに応
じて導通して接続ノードＮＤ１の電位を変化させ、これ
により第１のスイッチング素子Ｍ１を一定期間導通させ
る第２のスイッチング素子Ｍ２とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部電源電圧で駆
動するセンスアンプの立ち上がり初期の一定期間をより
高い外部電源電圧で駆動させる、いわゆるオーバードラ
イブ方式でデータ読み出し動作を行う半導体記憶装置に
関する。
動するセンスアンプの立ち上がり初期の一定期間をより
高い外部電源電圧で駆動させる、いわゆるオーバードラ
イブ方式でデータ読み出し動作を行う半導体記憶装置に
関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置では、セル
アレイの微細化が進むにつれて、そのゲート耐圧を保証
するために、メモリアレイ内部では外部電源電圧ＶDDが
降圧されることにより生成された内部電源電圧ＶDLが用
いられることが多い。電源電圧を下げると、各メモリセ
ルに接続されたセンスアンプでは、そのアクセススピー
ドの低下が避けられないことから、立ち上がり初期の一
定期間だけ（内部動作電圧に到達するまで）、より高い
外部電源電圧ＶDDを供給するセンスアンプ駆動方式（以
下、オーバードライブ（ＯＶＤ）方式）が採用されてい
る。
アレイの微細化が進むにつれて、そのゲート耐圧を保証
するために、メモリアレイ内部では外部電源電圧ＶDDが
降圧されることにより生成された内部電源電圧ＶDLが用
いられることが多い。電源電圧を下げると、各メモリセ
ルに接続されたセンスアンプでは、そのアクセススピー
ドの低下が避けられないことから、立ち上がり初期の一
定期間だけ（内部動作電圧に到達するまで）、より高い
外部電源電圧ＶDDを供給するセンスアンプ駆動方式（以
下、オーバードライブ（ＯＶＤ）方式）が採用されてい
る。
【０００３】
【発明が解決しようとする課題】ところが、上記オーバ
ードライブ方式では、センスアンプアレイの配置によっ
ては電源配線抵抗に起因する電圧降下が無視できないた
め、同じアレイブロック内でもセンスアンプアレイ間で
最適なセンスアンプのオーバードライブ量が異なってい
る。このため、例えば従来の６４Ｍｂ（メガビット）Ｄ
ＲＡＭでは、全体として十分な書き込みを保証するため
に、オーバードライブ量は最遠端（ワーストケース）で
最適化されていた。これにより、最遠端でのセンスアン
プの正確な動作は保証されるが、近端側で過剰オーバー
ドライブとなり、過剰オーバードライブに伴う余剰な電
荷は捨てられていた。すなわち、近端のセンスアンプに
おいては、メモリアクセス時に必要以上に外部電源電圧
が印加され、これによりセンスアンプを構成するトラン
ジスタの特性劣化を招いたり、無駄な電力消費を余儀な
くされていた。
ードライブ方式では、センスアンプアレイの配置によっ
ては電源配線抵抗に起因する電圧降下が無視できないた
め、同じアレイブロック内でもセンスアンプアレイ間で
最適なセンスアンプのオーバードライブ量が異なってい
る。このため、例えば従来の６４Ｍｂ（メガビット）Ｄ
ＲＡＭでは、全体として十分な書き込みを保証するため
に、オーバードライブ量は最遠端（ワーストケース）で
最適化されていた。これにより、最遠端でのセンスアン
プの正確な動作は保証されるが、近端側で過剰オーバー
ドライブとなり、過剰オーバードライブに伴う余剰な電
荷は捨てられていた。すなわち、近端のセンスアンプに
おいては、メモリアクセス時に必要以上に外部電源電圧
が印加され、これによりセンスアンプを構成するトラン
ジスタの特性劣化を招いたり、無駄な電力消費を余儀な
くされていた。
【０００４】この無駄な消費電力を抑制するには、最遠
端でのセンスアンプの正確な動作が保証される範囲内
で、出来るだけオーバードライブ量を小さくする必要が
あるが、実際のＤＲＡＭでは、オーバードライブにおけ
る電源切り替え時のレベル低下を避けるために、オーバ
ードライブ時間を必要以上に長く設定しているのが現状
であった。すなわち、オーバードライブ時におけるセン
スアンプアレイの内部動作電圧（ビット線電圧）は、セ
ンスアンプ動作に充分な電圧レベルに達してから、更に
高い電圧、即ち電源切り替え時のレベル低下が回避でき
る程度の電圧まで十分に高められている必要があった。
端でのセンスアンプの正確な動作が保証される範囲内
で、出来るだけオーバードライブ量を小さくする必要が
あるが、実際のＤＲＡＭでは、オーバードライブにおけ
る電源切り替え時のレベル低下を避けるために、オーバ
ードライブ時間を必要以上に長く設定しているのが現状
であった。すなわち、オーバードライブ時におけるセン
スアンプアレイの内部動作電圧（ビット線電圧）は、セ
ンスアンプ動作に充分な電圧レベルに達してから、更に
高い電圧、即ち電源切り替え時のレベル低下が回避でき
る程度の電圧まで十分に高められている必要があった。
【０００５】具体的には、例えば外部電源電圧ＶDDを
３．３Ｖ、内部電源電圧ＶDLを２．２Ｖとすると、その
電源切り替え時のレベル低下が回避できる電圧は２．０
Ｖ程度必要である。この場合、ビット線電位が２．０Ｖ
に達するまえに外部電源電圧Ｖ DDから内部電源電圧ＶDL
への切り替えが行われると、チップ内で生成される内部
電源は外部電源より駆動能力が弱いことから、電源を切
り替えた瞬間に内部電源電圧ＶDLのレベルが急激に低下
する。この電源レベルの低下を内部電源電圧ＶDLを生成
するジェネレタが感知し、ジェネレタが出力電圧を上昇
させる動作にはいり、それから一定時間を経てようやく
内部電源電圧ＶDLの供給線がセンスアンプ動作に充分な
電圧レベルにまで回復することとなる。従来、このよう
な電源レベルの大幅な低下（アンダーシュート）を回避
するには、オーバードライブ時間を長めに設定して、セ
ンスアンプにおけるビット線電圧がセンスアンプの動作
可能な電圧レベルより大きく且つ十分な電圧（例えば、
２．２Ｖ近辺）にまで達してから電源を切り替える必要
があった。その結果、従来のＯＶＤ方式の読み出しで
は、最遠端のセンスアンプアレイでも電源切り替えによ
る大幅な電圧低下が回避されるものの、その一方で、オ
ーバードライブ時間が長くデータ読み出すサイクルタイ
ムの短縮が困難であり、高速データ読み出しが図れない
といった課題があった。
３．３Ｖ、内部電源電圧ＶDLを２．２Ｖとすると、その
電源切り替え時のレベル低下が回避できる電圧は２．０
Ｖ程度必要である。この場合、ビット線電位が２．０Ｖ
に達するまえに外部電源電圧Ｖ DDから内部電源電圧ＶDL
への切り替えが行われると、チップ内で生成される内部
電源は外部電源より駆動能力が弱いことから、電源を切
り替えた瞬間に内部電源電圧ＶDLのレベルが急激に低下
する。この電源レベルの低下を内部電源電圧ＶDLを生成
するジェネレタが感知し、ジェネレタが出力電圧を上昇
させる動作にはいり、それから一定時間を経てようやく
内部電源電圧ＶDLの供給線がセンスアンプ動作に充分な
電圧レベルにまで回復することとなる。従来、このよう
な電源レベルの大幅な低下（アンダーシュート）を回避
するには、オーバードライブ時間を長めに設定して、セ
ンスアンプにおけるビット線電圧がセンスアンプの動作
可能な電圧レベルより大きく且つ十分な電圧（例えば、
２．２Ｖ近辺）にまで達してから電源を切り替える必要
があった。その結果、従来のＯＶＤ方式の読み出しで
は、最遠端のセンスアンプアレイでも電源切り替えによ
る大幅な電圧低下が回避されるものの、その一方で、オ
ーバードライブ時間が長くデータ読み出すサイクルタイ
ムの短縮が困難であり、高速データ読み出しが図れない
といった課題があった。
【０００６】本発明は、このような実情に鑑みてなさ
れ、その目的は、例えばオーバードライブ方式のように
センスアンプの起動時に高い外部電源電圧から低い内部
電源電圧へ電源を切り替える際、切り替え直後の電源レ
ベルの低下を極力抑えることによって高速性を高めた半
導体記憶装置を提供することである。
れ、その目的は、例えばオーバードライブ方式のように
センスアンプの起動時に高い外部電源電圧から低い内部
電源電圧へ電源を切り替える際、切り替え直後の電源レ
ベルの低下を極力抑えることによって高速性を高めた半
導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、センスアンプの初期起動を外部電源電
圧で行った後、当該センスアンプの駆動線に接続される
電源電圧供給線を前記外部電源電圧の供給線から内部電
源電圧の供給線に切り替えてデータの読み出しを行う半
導体記憶装置であって、前記切り替えに先立って、前記
内部電源電圧の供給線電圧を定常電圧より高い電圧に予
め昇圧しておき、切り替え後に降下した前記供給線電圧
を前記定常電圧まで回復させる電圧生成回路が、前記内
部電源電圧の供給線に接続されている。
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、センスアンプの初期起動を外部電源電
圧で行った後、当該センスアンプの駆動線に接続される
電源電圧供給線を前記外部電源電圧の供給線から内部電
源電圧の供給線に切り替えてデータの読み出しを行う半
導体記憶装置であって、前記切り替えに先立って、前記
内部電源電圧の供給線電圧を定常電圧より高い電圧に予
め昇圧しておき、切り替え後に降下した前記供給線電圧
を前記定常電圧まで回復させる電圧生成回路が、前記内
部電源電圧の供給線に接続されている。
【０００８】より具体的に前記電圧生成回路は、前記内
部電源電圧の供給線の電位を検出する検出回路部と、前
記内部電源電圧の供給線と外部電源電圧の供給線との間
に接続され、前記検出回路部の検出結果に応じて動作す
る第１のスイッチング素子と、前記検出回路部および前
記第１のスイッチング素子間の接続ノードと、共通電圧
供給線との間に接続され、入力される昇圧信号に応じて
導通して前記接続ノードの電位を変化させ、これにより
前記第１のスイッチング素子を前記切り替えに先立って
一定期間導通させる第２のスイッチング素子とを有す
る。前記検出回路部は、前記供給線電圧の分圧を所定の
基準電圧と比較し、比較結果に応じて前記第１のスイッ
チング素子を駆動する比較回路からなる。また、前記内
部電源電圧の供給線と共通電圧供給線との間に接続さ
れ、前記供給線電圧を定常電圧より高い電圧に予め昇圧
するにしたがって蓄積電荷量が増大するキャパシタを具
備する。このキャパシタによる容量結合を利用して応答
性を高めるには、前記検出回路部の電位検出ノードと前
記内部電源電圧の供給線、前記電位検出ノードと共通電
圧供給線との間にそれぞれキャパシタを接続させること
が好ましい。
部電源電圧の供給線の電位を検出する検出回路部と、前
記内部電源電圧の供給線と外部電源電圧の供給線との間
に接続され、前記検出回路部の検出結果に応じて動作す
る第１のスイッチング素子と、前記検出回路部および前
記第１のスイッチング素子間の接続ノードと、共通電圧
供給線との間に接続され、入力される昇圧信号に応じて
導通して前記接続ノードの電位を変化させ、これにより
前記第１のスイッチング素子を前記切り替えに先立って
一定期間導通させる第２のスイッチング素子とを有す
る。前記検出回路部は、前記供給線電圧の分圧を所定の
基準電圧と比較し、比較結果に応じて前記第１のスイッ
チング素子を駆動する比較回路からなる。また、前記内
部電源電圧の供給線と共通電圧供給線との間に接続さ
れ、前記供給線電圧を定常電圧より高い電圧に予め昇圧
するにしたがって蓄積電荷量が増大するキャパシタを具
備する。このキャパシタによる容量結合を利用して応答
性を高めるには、前記検出回路部の電位検出ノードと前
記内部電源電圧の供給線、前記電位検出ノードと共通電
圧供給線との間にそれぞれキャパシタを接続させること
が好ましい。
【０００９】このような構成の半導体記憶装置では、電
圧生成回路内の前記第２のスイッチング素子が電源切り
替えに先立って一定期間導通する。この第２のスイッチ
ング素子の導通によって、あたかも内部電源電圧の供給
線の電位が下がったかのように第１のスイッチング素子
の入力ノードの電位が変化する。そのため、第１のスイ
ッチング素子が暫く導通し、その間だけ、内部電源電圧
の供給線は外部電源電圧の供給線に接続され定常電圧よ
り高い電圧に上昇する。この電圧が上昇した状態で当該
内部電源電圧の供給線がセンスアンプの駆動線に接続さ
れることから、電源切り替えによる電位低下があって
も、当該供給線電圧がセンスアンプ動作に充分な下限の
電圧レベルを超えて低下しない、或いは当該電圧レベル
より低下しても低下量が従来より小さく、それだけ内部
電源電圧の供給線の電圧生成回路による電位回復が早
い。とくに、電位検出ノードにキャパシタが接続された
構成では、内部電源電圧の電圧レベル低下が容量結合を
通して検出回路部に伝達されることからフィードバック
が早いうえ、このキャパシタの蓄積電荷によって電源切
り替えの際の足りない電荷が急速に補充され、その後の
電圧生成回路自身による電圧昇圧量が少なくて済む。
圧生成回路内の前記第２のスイッチング素子が電源切り
替えに先立って一定期間導通する。この第２のスイッチ
ング素子の導通によって、あたかも内部電源電圧の供給
線の電位が下がったかのように第１のスイッチング素子
の入力ノードの電位が変化する。そのため、第１のスイ
ッチング素子が暫く導通し、その間だけ、内部電源電圧
の供給線は外部電源電圧の供給線に接続され定常電圧よ
り高い電圧に上昇する。この電圧が上昇した状態で当該
内部電源電圧の供給線がセンスアンプの駆動線に接続さ
れることから、電源切り替えによる電位低下があって
も、当該供給線電圧がセンスアンプ動作に充分な下限の
電圧レベルを超えて低下しない、或いは当該電圧レベル
より低下しても低下量が従来より小さく、それだけ内部
電源電圧の供給線の電圧生成回路による電位回復が早
い。とくに、電位検出ノードにキャパシタが接続された
構成では、内部電源電圧の電圧レベル低下が容量結合を
通して検出回路部に伝達されることからフィードバック
が早いうえ、このキャパシタの蓄積電荷によって電源切
り替えの際の足りない電荷が急速に補充され、その後の
電圧生成回路自身による電圧昇圧量が少なくて済む。
【００１０】好ましくは、このような構成の電圧生成回
路を、各メモリアレイごと又は複数のメモリアレイから
構成される各メモリブロックごとに複数設け、メモリア
レイの周辺回路が形成された領域内に分散配置させる。
この分散配置された電圧生成回路では、その個々の電圧
供給能力が小さくて済み面積が小さいことから配置の自
由度が高いうえ、各電圧生成回路ごとの配線容量等の負
荷が小さいことから、電源電圧の低下を検出してから電
位を定常値に回復させるまでのフィードバックが更に早
いものとなる。
路を、各メモリアレイごと又は複数のメモリアレイから
構成される各メモリブロックごとに複数設け、メモリア
レイの周辺回路が形成された領域内に分散配置させる。
この分散配置された電圧生成回路では、その個々の電圧
供給能力が小さくて済み面積が小さいことから配置の自
由度が高いうえ、各電圧生成回路ごとの配線容量等の負
荷が小さいことから、電源電圧の低下を検出してから電
位を定常値に回復させるまでのフィードバックが更に早
いものとなる。
【００１１】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置を、メモリアレイが多分割された６４Ｍｂ（メガビッ
ト）ＤＲＡＭを例として、図面を参照しながら詳細に説
明する。図１は、本実施形態に係る６４ＭｂＤＲＡＭの
全体の構造を示す概略平面図である。また、図２は、図
１のＡ部を拡大して示す概略平面図、図３は図１のＶＤ
Ｌジェネレータを拡大して示す回路図である。
置を、メモリアレイが多分割された６４Ｍｂ（メガビッ
ト）ＤＲＡＭを例として、図面を参照しながら詳細に説
明する。図１は、本実施形態に係る６４ＭｂＤＲＡＭの
全体の構造を示す概略平面図である。また、図２は、図
１のＡ部を拡大して示す概略平面図、図３は図１のＶＤ
Ｌジェネレータを拡大して示す回路図である。
【００１２】この６４ＭｂＤＲＡＭ１は、図１に示すよ
うに、それぞれ８Ｍｂの記憶容量を有する８個のメモリ
アレイブロックＭＡ０〜ＭＡ７と、それらの間に設けら
れている周辺回路領域２とから構成されている。
うに、それぞれ８Ｍｂの記憶容量を有する８個のメモリ
アレイブロックＭＡ０〜ＭＡ７と、それらの間に設けら
れている周辺回路領域２とから構成されている。
【００１３】一つのメモリアレイブロックは、例えば図
２においてＭＡ０で代表して示すように、メモリセルマ
ットＭ０〜Ｍ１５とセンスアンプバンクＳＢ０〜ＳＢ１
６とから構成され、それぞれ周辺回路領域２に設けられ
たアレイ制御回路ＡＣ０に接続されている。各メモリセ
ルマットは、例えば５１２Ｋｂ（キロビット）の記憶容
量を有している。アレイ制御回路ＡＣ０は、メモリセル
マット全体の動作を制御する回路である。本例のＤＲＡ
Ｍでは、ＤＷＤ(Divided Word line Drive) 方式が採用
され、ワード線はメインワード線ＭＷＬ（不図示）とサ
ブワード線ＳＷＬに階層化されている。特に図示しない
が、メインワード線駆動回路はメモリセルマットＭ０〜
Ｍ１５に一つずつ設けられているに過ぎないが、サブワ
ード線駆動回路は、各メモリセルマットの６４Ｋｂのブ
ロックごとに配置されている。そして、図２で一部拡大
して示すように、サブワード線駆動回路から延びたサブ
ワード線ＳＷＬと、センスアンプバンク内のセンスアン
プＳＡから延びたビット対線との各交差点に、メモリセ
ルが配置されいている。
２においてＭＡ０で代表して示すように、メモリセルマ
ットＭ０〜Ｍ１５とセンスアンプバンクＳＢ０〜ＳＢ１
６とから構成され、それぞれ周辺回路領域２に設けられ
たアレイ制御回路ＡＣ０に接続されている。各メモリセ
ルマットは、例えば５１２Ｋｂ（キロビット）の記憶容
量を有している。アレイ制御回路ＡＣ０は、メモリセル
マット全体の動作を制御する回路である。本例のＤＲＡ
Ｍでは、ＤＷＤ(Divided Word line Drive) 方式が採用
され、ワード線はメインワード線ＭＷＬ（不図示）とサ
ブワード線ＳＷＬに階層化されている。特に図示しない
が、メインワード線駆動回路はメモリセルマットＭ０〜
Ｍ１５に一つずつ設けられているに過ぎないが、サブワ
ード線駆動回路は、各メモリセルマットの６４Ｋｂのブ
ロックごとに配置されている。そして、図２で一部拡大
して示すように、サブワード線駆動回路から延びたサブ
ワード線ＳＷＬと、センスアンプバンク内のセンスアン
プＳＡから延びたビット対線との各交差点に、メモリセ
ルが配置されいている。
【００１４】サブワード線駆動回路の各配置領域上に
は、電源電圧ＶDD，共通基準電圧ＶSS，内部電源電圧Ｖ
DLの各メモリアレイ内供給線１０ａ，２０ａ，３０ａ
が、メモリセルマットＭ０〜Ｍ１５間を図２の縦方向に
貫いて配線されている。これらの電圧供給線は、周辺回
路領域２に配線された電源電圧ＶDD，共通基準電圧
ＶSS，内部電源電圧ＶDLの各供給線１０，２０，３０に
接続されている。電源電圧ＶDD，共通基準電圧ＶSSは、
それぞれ端子ＴDD，ＴSSに外部から入力されることによ
り供給される。
は、電源電圧ＶDD，共通基準電圧ＶSS，内部電源電圧Ｖ
DLの各メモリアレイ内供給線１０ａ，２０ａ，３０ａ
が、メモリセルマットＭ０〜Ｍ１５間を図２の縦方向に
貫いて配線されている。これらの電圧供給線は、周辺回
路領域２に配線された電源電圧ＶDD，共通基準電圧
ＶSS，内部電源電圧ＶDLの各供給線１０，２０，３０に
接続されている。電源電圧ＶDD，共通基準電圧ＶSSは、
それぞれ端子ＴDD，ＴSSに外部から入力されることによ
り供給される。
【００１５】これに対し内部電源電圧ＶDLは、内部電源
電圧発生回路（ＶＤＬジェネレータ）により生成され
る。ＶＤＬジェネレータは、図１に示すように、各メモ
リアレイブロックＭＡ０〜ＭＡ７に対応する周辺回路領
域２内の位置に分散配置されている。これらＶＤＬジェ
ネレータＶＧ０〜ＶＧ７は、内部電源電圧線（ＶDL線）
を外部電源電圧線（ＶDD線）に接続する時間を制御する
ことにより、内部電源電圧ＶDLをその定常電圧よりも高
い電圧とする機能を備えた電圧生成回路である。ＶＤＬ
ジェネレータＶＧ０〜ＶＧ７は、図２に示すように、外
部電源電圧ＶDD，共通基準電圧ＶSS，内部電源電圧ＶDL
の各供給線１０，２０，３０に接続されている。なお、
本例において、外部電源電圧ＶDDは３．３Ｖ、共通基準
電圧ＶSSは０Ｖ、内部電源電圧ＶDLは２．２Ｖとする。
電圧発生回路（ＶＤＬジェネレータ）により生成され
る。ＶＤＬジェネレータは、図１に示すように、各メモ
リアレイブロックＭＡ０〜ＭＡ７に対応する周辺回路領
域２内の位置に分散配置されている。これらＶＤＬジェ
ネレータＶＧ０〜ＶＧ７は、内部電源電圧線（ＶDL線）
を外部電源電圧線（ＶDD線）に接続する時間を制御する
ことにより、内部電源電圧ＶDLをその定常電圧よりも高
い電圧とする機能を備えた電圧生成回路である。ＶＤＬ
ジェネレータＶＧ０〜ＶＧ７は、図２に示すように、外
部電源電圧ＶDD，共通基準電圧ＶSS，内部電源電圧ＶDL
の各供給線１０，２０，３０に接続されている。なお、
本例において、外部電源電圧ＶDDは３．３Ｖ、共通基準
電圧ＶSSは０Ｖ、内部電源電圧ＶDLは２．２Ｖとする。
【００１６】図３は、このＶＤＬジェネレータの概略構
成を示す図、図４は更に詳細な回路図である。図３に示
すＶＤＬジェネレータＶＧ０は、内部電源電圧のレベル
を検出して基準値と比較する制御回路４０（ここでは、
カレントミラー形のＶＤＬセンサという）を有する。Ｖ
ＤＬセンサ４０には、データ読み出し期間中だけＶＤＬ
センサをアクティブとするイネーブル信号ＬＣＤ、及び
生成電圧のリファレンスとなる電圧ＲＥＦが入力され
る。また、ＶＤＬジェネレータＶＧ０は、ＶDD線１０と
ＶDL線３０との間に接続され、ＶＤＬセンサ４０の結果
に応じて遮断／導通が制御される第１のスイチング素子
（ｐＭＯＳトランジスタＭ１）と、予備昇圧信号ＭＶＤ
Ｌによって遮断／導通が制御される第２のスイッチング
素子（ｎＭＯＳトランジスタＭ２）とを有する。ｐＭＯ
ＳトランジスタＭ１はＶDL線３０の昇圧を駆動するトラ
ンジスタであり、ｎＭＯＳトランジスタＭ２は、予備昇
圧信号ＭＶＤＬの論理状態が“ハイ（Ｈ）”で導通し、
その状態をとる所定時間だけｐＭＯＳトランジスタＭ１
の入力ノードＮＤ１を強制的に電圧降下させるトランジ
スタである。ｎＭＯＳトランジスタＭ２の導通によっ
て、そのぶんｐＭＯＳトランジスタＭ１が余計に導通
し、この結果、ＶDL線３０が内部電源電圧ＶDLより大き
く昇圧される。
成を示す図、図４は更に詳細な回路図である。図３に示
すＶＤＬジェネレータＶＧ０は、内部電源電圧のレベル
を検出して基準値と比較する制御回路４０（ここでは、
カレントミラー形のＶＤＬセンサという）を有する。Ｖ
ＤＬセンサ４０には、データ読み出し期間中だけＶＤＬ
センサをアクティブとするイネーブル信号ＬＣＤ、及び
生成電圧のリファレンスとなる電圧ＲＥＦが入力され
る。また、ＶＤＬジェネレータＶＧ０は、ＶDD線１０と
ＶDL線３０との間に接続され、ＶＤＬセンサ４０の結果
に応じて遮断／導通が制御される第１のスイチング素子
（ｐＭＯＳトランジスタＭ１）と、予備昇圧信号ＭＶＤ
Ｌによって遮断／導通が制御される第２のスイッチング
素子（ｎＭＯＳトランジスタＭ２）とを有する。ｐＭＯ
ＳトランジスタＭ１はＶDL線３０の昇圧を駆動するトラ
ンジスタであり、ｎＭＯＳトランジスタＭ２は、予備昇
圧信号ＭＶＤＬの論理状態が“ハイ（Ｈ）”で導通し、
その状態をとる所定時間だけｐＭＯＳトランジスタＭ１
の入力ノードＮＤ１を強制的に電圧降下させるトランジ
スタである。ｎＭＯＳトランジスタＭ２の導通によっ
て、そのぶんｐＭＯＳトランジスタＭ１が余計に導通
し、この結果、ＶDL線３０が内部電源電圧ＶDLより大き
く昇圧される。
【００１７】ＶDL線と共通電圧ＶSSの供給線（ＶSS線）
との間に、それぞれダイオード接続された分圧用のｐＭ
ＯＳトランジスタＭ３，Ｍ４が直列接続されている。ｐ
ＭＯＳトランジスタＭ３，Ｍ４は、ともにゲートとドレ
インが接続され、ｐＭＯＳトランジスタＭ３のドレイン
とｐＭＯＳトランジスタＭ４のソースが接続されてい
る。また、ｐＭＯＳトランジスタＭ３のソースがＶDL線
に接続され、ｐＭＯＳトランジスタＭ４のドレインがＶ
SS線に接続されている。ｐＭＯＳトランジスタＭ３，Ｍ
４の接続ノードＮＤ２から、ＶＤＬセンサ４０にモニタ
電圧Ｖｍが供給されている。
との間に、それぞれダイオード接続された分圧用のｐＭ
ＯＳトランジスタＭ３，Ｍ４が直列接続されている。ｐ
ＭＯＳトランジスタＭ３，Ｍ４は、ともにゲートとドレ
インが接続され、ｐＭＯＳトランジスタＭ３のドレイン
とｐＭＯＳトランジスタＭ４のソースが接続されてい
る。また、ｐＭＯＳトランジスタＭ３のソースがＶDL線
に接続され、ｐＭＯＳトランジスタＭ４のドレインがＶ
SS線に接続されている。ｐＭＯＳトランジスタＭ３，Ｍ
４の接続ノードＮＤ２から、ＶＤＬセンサ４０にモニタ
電圧Ｖｍが供給されている。
【００１８】また、同じくＶDL線とＶSS線との間に、２
つのキャパシタＣ１，Ｃ２が直列接続されている。本例
における２つのキャパシタは、ぞれぞれソースとドレイ
ンが共通に接続されたｐ型とｎ型のＭＯＳトランジスタ
から構成されている。ｐ型とｎ型のＭＯＳトランジスタ
のゲートは相互接続されてノードＮＤ２に結線され、ｐ
ＭＯＳトランジスタのソース及びドレインはＶDL線に接
続され、ｎＭＯＳトランジスタのソース及びドレインは
ＶSS線に接続されている。このような構成のキャパシタ
Ｃ１，Ｃ２は、ＶDL線が内部電源電圧ＶDLより大きく昇
圧した際の電荷を蓄積するとともに、ＶDL線の電位降下
をノードＮＤ２に速やかに伝達するためのものである。
つのキャパシタＣ１，Ｃ２が直列接続されている。本例
における２つのキャパシタは、ぞれぞれソースとドレイ
ンが共通に接続されたｐ型とｎ型のＭＯＳトランジスタ
から構成されている。ｐ型とｎ型のＭＯＳトランジスタ
のゲートは相互接続されてノードＮＤ２に結線され、ｐ
ＭＯＳトランジスタのソース及びドレインはＶDL線に接
続され、ｎＭＯＳトランジスタのソース及びドレインは
ＶSS線に接続されている。このような構成のキャパシタ
Ｃ１，Ｃ２は、ＶDL線が内部電源電圧ＶDLより大きく昇
圧した際の電荷を蓄積するとともに、ＶDL線の電位降下
をノードＮＤ２に速やかに伝達するためのものである。
【００１９】ＶＤＬセンサ４０内においては、図４に詳
示するように、ＶDD線に対して直列接続されたｐＭＯＳ
トランジスタＭ５及びｎＭＯＳトランジスタＭ６の組
と、ｐＭＯＳトランジスタＭ７及びｎＭＯＳトランジス
タＭ８の組が互いに並列に接続されている。すなわち、
ｐＭＯＳトランジスタＭ５，Ｍ７のソースがＶDD線に接
続され、ｐＭＯＳトランジスタＭ５，Ｍ７のドレイン
は、それぞれｎＭＯＳトランジスタＭ６，Ｍ８のドレイ
ンに接続されている。ｎＭＯＳトランジスタＭ６，Ｍ８
は、そのソースが共通に接続され差動対を構成してお
り、ｎＭＯＳトランジスタＭ６のゲートに前記リファレ
ンス電圧ＲＥＦが印加され、ｎＭＯＳトランジスタＭ８
のゲートは前述した電圧モニタ用のノードＮＤ２に接続
されている。ｎＭＯＳトランジスタＭ６，Ｍ８の共通化
されたソースとＶSS線との間には、差動対起動用のｎＭ
ＯＳトランジスタＭ９が接続されている。ｎＭＯＳトラ
ンジスタＭ９のゲートには、イネーブル信号ＬＣＤが入
力される。
示するように、ＶDD線に対して直列接続されたｐＭＯＳ
トランジスタＭ５及びｎＭＯＳトランジスタＭ６の組
と、ｐＭＯＳトランジスタＭ７及びｎＭＯＳトランジス
タＭ８の組が互いに並列に接続されている。すなわち、
ｐＭＯＳトランジスタＭ５，Ｍ７のソースがＶDD線に接
続され、ｐＭＯＳトランジスタＭ５，Ｍ７のドレイン
は、それぞれｎＭＯＳトランジスタＭ６，Ｍ８のドレイ
ンに接続されている。ｎＭＯＳトランジスタＭ６，Ｍ８
は、そのソースが共通に接続され差動対を構成してお
り、ｎＭＯＳトランジスタＭ６のゲートに前記リファレ
ンス電圧ＲＥＦが印加され、ｎＭＯＳトランジスタＭ８
のゲートは前述した電圧モニタ用のノードＮＤ２に接続
されている。ｎＭＯＳトランジスタＭ６，Ｍ８の共通化
されたソースとＶSS線との間には、差動対起動用のｎＭ
ＯＳトランジスタＭ９が接続されている。ｎＭＯＳトラ
ンジスタＭ９のゲートには、イネーブル信号ＬＣＤが入
力される。
【００２０】一方、ｐＭＯＳトランジスタＭ５，Ｍ７
は、それぞれ他のｐＭＯＳトランジスタＭ１０，Ｍ１２
との間で第１および第２のカレントミラー回路ＣＭ１，
ＣＭ２を構成している。すなわち、ｐＭＯＳトランジス
タＭ５のゲートとドレインは相互に結線され、ソースが
ＶDD線に接続されたｐＭＯＳトランジスタＭ１０のゲー
トに接続されている。同様に、ｐＭＯＳトランジスタＭ
７のゲートとドレインは相互に結線され、ソースがＶDD
線に接続されたｐＭＯＳトランジスタＭ１２のゲートに
接続されている。これら２つのカレントミラー回路ＣＭ
１，ＣＭ２の共通ゲートには、それぞれプルアップ用の
ｐＭＯＳトランジスタが接続されている。ｐＭＯＳトラ
ンジスタＭ５，Ｍ１０の共通ゲートとＶDD線との間には
プルアップ用のｐＭＯＳトランジスタＭ１４が接続さ
れ、ｐＭＯＳトランジスタＭ７，Ｍ１２の共通ゲートと
ＶDD線との間にはプルアップ用のｐＭＯＳトランジスタ
Ｍ１５が接続されている。これらプルアップ用のｐＭＯ
ＳトランジスタＭ１４，Ｍ１５は、そのゲートにハイレ
ベルのイネーブル信号ＬＣＤが入力されると遮断する。
は、それぞれ他のｐＭＯＳトランジスタＭ１０，Ｍ１２
との間で第１および第２のカレントミラー回路ＣＭ１，
ＣＭ２を構成している。すなわち、ｐＭＯＳトランジス
タＭ５のゲートとドレインは相互に結線され、ソースが
ＶDD線に接続されたｐＭＯＳトランジスタＭ１０のゲー
トに接続されている。同様に、ｐＭＯＳトランジスタＭ
７のゲートとドレインは相互に結線され、ソースがＶDD
線に接続されたｐＭＯＳトランジスタＭ１２のゲートに
接続されている。これら２つのカレントミラー回路ＣＭ
１，ＣＭ２の共通ゲートには、それぞれプルアップ用の
ｐＭＯＳトランジスタが接続されている。ｐＭＯＳトラ
ンジスタＭ５，Ｍ１０の共通ゲートとＶDD線との間には
プルアップ用のｐＭＯＳトランジスタＭ１４が接続さ
れ、ｐＭＯＳトランジスタＭ７，Ｍ１２の共通ゲートと
ＶDD線との間にはプルアップ用のｐＭＯＳトランジスタ
Ｍ１５が接続されている。これらプルアップ用のｐＭＯ
ＳトランジスタＭ１４，Ｍ１５は、そのゲートにハイレ
ベルのイネーブル信号ＬＣＤが入力されると遮断する。
【００２１】ｐＮＯＳトランジスタＭ１０のドレインと
ＶSS線との間、ｐＭＯＳトランジスタＭ１２とＶSS線と
の間には、それぞれｎＭＯＳトランジスタＭ１１、Ｍ１
３が接続されている。両ｎＭＯＳトランジスタＭ１１，
Ｍ１３により、第３のカレントミラー回路ＣＭ３が構成
されている。すなわち、ｎＭＯＳトランジスタＭ１１の
ゲートとドレインが結線され、且つ、ｎＭＯＳトランジ
スタＭ１３のゲートに接続されている。ｎＭＯＳトラン
ジスタＭ１３とｐＭＯＳトランジスタＭ１２の接続点
は、前記昇圧駆動用のｐＭＯＳトランジスタＭ１のゲー
トが接続されたノードＮＤ１に接続されている。そし
て、このノードＮＤ１とＶDD線との間に、ゲートにハイ
レベルのイネーブル信号ＬＣＤが入力されることにより
遮断するプルアップ用のｐＭＯＳトランジスタＭ１６が
接続されている。
ＶSS線との間、ｐＭＯＳトランジスタＭ１２とＶSS線と
の間には、それぞれｎＭＯＳトランジスタＭ１１、Ｍ１
３が接続されている。両ｎＭＯＳトランジスタＭ１１，
Ｍ１３により、第３のカレントミラー回路ＣＭ３が構成
されている。すなわち、ｎＭＯＳトランジスタＭ１１の
ゲートとドレインが結線され、且つ、ｎＭＯＳトランジ
スタＭ１３のゲートに接続されている。ｎＭＯＳトラン
ジスタＭ１３とｐＭＯＳトランジスタＭ１２の接続点
は、前記昇圧駆動用のｐＭＯＳトランジスタＭ１のゲー
トが接続されたノードＮＤ１に接続されている。そし
て、このノードＮＤ１とＶDD線との間に、ゲートにハイ
レベルのイネーブル信号ＬＣＤが入力されることにより
遮断するプルアップ用のｐＭＯＳトランジスタＭ１６が
接続されている。
【００２２】なお、図３では省略しているが、図４の具
体的な回路例では、ノードＮＤ１の電位を強制的に降下
させてＶDL線を予備昇圧させるｎＭＯＳトランジスタＭ
２と、ノードＮＤ１との間には、ｎＭＯＳトランジスタ
Ｍ１７が接続されている。このｎＭＯＳトランジスタＭ
１７は、第３のカレントミラー回路ＣＭ３を構成するｎ
ＭＯＳトランジスタＭ１３と並列に接続されゲートが共
通化されることによって、ｎＭＯＳトランジスタＭ１３
に連動して動作し、ノードＮＤ１の電位降下時の電流を
制限する。これによって、ＶDL線の予備昇圧が過度に行
われることが有効に防止される。また、昇圧駆動用のｐ
ＭＯＳトランジスタＭ１のドレインとＶSS線との間に
は、ゲートにイネーブル信号ＬＣＤが入力されることに
よって、アクセス時にのみ導通するｎＭＯＳトランジス
タＭ１８が接続されている。このｎＭＯＳトランジスタ
Ｍ１８としては、他のトランジスタよりゲート長が大き
くサイズが小さくて駆動能力が低いものが用いられる。
さらに、ＶDL線には、そのＡＣ成分を除去するため、抵
抗とソース及びドレイが共通化されたトランジスタ構成
のキャパシタとの直列接続素子を２対（Ｒ１とＣ３、Ｒ
２とＣ４）、それぞれＶSS線との間に接続させている。
体的な回路例では、ノードＮＤ１の電位を強制的に降下
させてＶDL線を予備昇圧させるｎＭＯＳトランジスタＭ
２と、ノードＮＤ１との間には、ｎＭＯＳトランジスタ
Ｍ１７が接続されている。このｎＭＯＳトランジスタＭ
１７は、第３のカレントミラー回路ＣＭ３を構成するｎ
ＭＯＳトランジスタＭ１３と並列に接続されゲートが共
通化されることによって、ｎＭＯＳトランジスタＭ１３
に連動して動作し、ノードＮＤ１の電位降下時の電流を
制限する。これによって、ＶDL線の予備昇圧が過度に行
われることが有効に防止される。また、昇圧駆動用のｐ
ＭＯＳトランジスタＭ１のドレインとＶSS線との間に
は、ゲートにイネーブル信号ＬＣＤが入力されることに
よって、アクセス時にのみ導通するｎＭＯＳトランジス
タＭ１８が接続されている。このｎＭＯＳトランジスタ
Ｍ１８としては、他のトランジスタよりゲート長が大き
くサイズが小さくて駆動能力が低いものが用いられる。
さらに、ＶDL線には、そのＡＣ成分を除去するため、抵
抗とソース及びドレイが共通化されたトランジスタ構成
のキャパシタとの直列接続素子を２対（Ｒ１とＣ３、Ｒ
２とＣ４）、それぞれＶSS線との間に接続させている。
【００２３】図５は、センスアンプバンクＳＢ０〜ＳＢ
１６内のセンスアンプアレイと、通常、電源電圧供給線
との交差領域に設けられるセンスアンプ駆動回路とを示
す図である。センスアンプＳＡは、ソースが共通に接続
されたｐＭＯＳトランジスタＭＴ１とＭＴ２、ｎＮＯＳ
トランジスタＭＴ３とＭＴ４から構成されている。ｐＭ
ＯＳトランジスタＭＴ１とｎＭＯＳトランジスタＭＴ３
のドレイン同士が接続され、その接続点が、ｐＭＯＳト
ランジスタＭＴ２のゲート、ｎＭＯＳトランジスタＭＴ
４のゲートおよびビット線ＢＬに接続されている。同様
に、ｐＭＯＳトランジスタＭＴ２とｎＭＯＳトランジス
タＭＴ４のドレイン同士が接続され、その接続点が、ｐ
ＭＯＳトランジスタＭＴ１のゲート、ｎＭＯＳトランジ
スタＭＴ３のゲートおよびビット補線ＢＬ＿に接続され
ている。ｐＭＯＳトランジスタＭＴ１，ＭＴ２の共通化
されたソースはｐＭＯＳアンプ側のソース駆動線ＳＤＰ
に接続され、ｎＭＯＳトランジスタＭＴ３，ＭＴ４の共
通化されたソースはｎＭＯＳアンプ側のソース駆動線Ｓ
ＤＮに接続されている。
１６内のセンスアンプアレイと、通常、電源電圧供給線
との交差領域に設けられるセンスアンプ駆動回路とを示
す図である。センスアンプＳＡは、ソースが共通に接続
されたｐＭＯＳトランジスタＭＴ１とＭＴ２、ｎＮＯＳ
トランジスタＭＴ３とＭＴ４から構成されている。ｐＭ
ＯＳトランジスタＭＴ１とｎＭＯＳトランジスタＭＴ３
のドレイン同士が接続され、その接続点が、ｐＭＯＳト
ランジスタＭＴ２のゲート、ｎＭＯＳトランジスタＭＴ
４のゲートおよびビット線ＢＬに接続されている。同様
に、ｐＭＯＳトランジスタＭＴ２とｎＭＯＳトランジス
タＭＴ４のドレイン同士が接続され、その接続点が、ｐ
ＭＯＳトランジスタＭＴ１のゲート、ｎＭＯＳトランジ
スタＭＴ３のゲートおよびビット補線ＢＬ＿に接続され
ている。ｐＭＯＳトランジスタＭＴ１，ＭＴ２の共通化
されたソースはｐＭＯＳアンプ側のソース駆動線ＳＤＰ
に接続され、ｎＭＯＳトランジスタＭＴ３，ＭＴ４の共
通化されたソースはｎＭＯＳアンプ側のソース駆動線Ｓ
ＤＮに接続されている。
【００２４】一方、センスアンプ駆動回路ＳＡＤは、ｐ
ＭＯＳトランジスタＭＴ５およびＭＴ６、ｎＭＯＳトラ
ンジスタＭＴ７により構成されている。ｐＭＯＳトラン
ジスタＭＴ５のドレインとｐＭＯＳトランジスタＭＴ６
のドレインは、ともにｐＭＯＳアンプ側のソース駆動線
ＳＤＰに接続され、ｐＭＯＳトランジスタＭＴ５のソー
スはＶDD線に接続され、ｐＭＯＳトランジスタＭＴ６の
ソースはＶDL線に接続されている。ｐＭＯＳトランジス
タＭＴ５は、そのゲートにＯＶＤ駆動信号ＳＡＰ１Ｂが
印加されることにより、読み出し動作期間の初期段階の
みソース駆動線ＳＤＰをＶDD線に接続する。ｐＭＯＳト
ランジスタＭＴ６は、そのゲートにｐＭＯＳアンプ駆動
信号ＳＡＰ２が印加されることにより、オーバードライ
ブに続く読み出し動作期間の途中からソース駆動線ＳＤ
ＰをＶDL線に接続する。これに対し、ｎＭＯＳトランジ
スタＭＴ７は、そのドレインがｎＭＯＳアンプ側のソー
ス駆動線ＳＤＮに接続され、ソースがＶSS線に接続さ
れ、ゲートにｎＭＯＳアンプ駆動信号ＳＡＮが印加され
ることにより、読み出し動作時のセンスアンプ駆動期間
中、ソース駆動線ＳＤＮをＶSS線に接続する。
ＭＯＳトランジスタＭＴ５およびＭＴ６、ｎＭＯＳトラ
ンジスタＭＴ７により構成されている。ｐＭＯＳトラン
ジスタＭＴ５のドレインとｐＭＯＳトランジスタＭＴ６
のドレインは、ともにｐＭＯＳアンプ側のソース駆動線
ＳＤＰに接続され、ｐＭＯＳトランジスタＭＴ５のソー
スはＶDD線に接続され、ｐＭＯＳトランジスタＭＴ６の
ソースはＶDL線に接続されている。ｐＭＯＳトランジス
タＭＴ５は、そのゲートにＯＶＤ駆動信号ＳＡＰ１Ｂが
印加されることにより、読み出し動作期間の初期段階の
みソース駆動線ＳＤＰをＶDD線に接続する。ｐＭＯＳト
ランジスタＭＴ６は、そのゲートにｐＭＯＳアンプ駆動
信号ＳＡＰ２が印加されることにより、オーバードライ
ブに続く読み出し動作期間の途中からソース駆動線ＳＤ
ＰをＶDL線に接続する。これに対し、ｎＭＯＳトランジ
スタＭＴ７は、そのドレインがｎＭＯＳアンプ側のソー
ス駆動線ＳＤＮに接続され、ソースがＶSS線に接続さ
れ、ゲートにｎＭＯＳアンプ駆動信号ＳＡＮが印加され
ることにより、読み出し動作時のセンスアンプ駆動期間
中、ソース駆動線ＳＤＮをＶSS線に接続する。
【００２５】つぎに、このように構成されたＶＤＬジェ
ネレータの動作を、図６のタイミングチャートを用いて
説明する。図４において、初期状態ではアクティブハイ
のイネーブル信号ＬＣＤが“Ｌ”のままなので、プルア
ップ用のｐＭＯＳトランジスタＭ１４〜Ｍ１６が何れも
オンしており、ｐＭＯＳトランジスタＭ５とＭ１０、及
びＭ７とＭ１２からなる各カレントミラー回路ＣＭ１，
ＣＭ２の共通ゲートが外部電源電圧ＶDDで保持され、ま
たＶＤＬセンサの出力ノードＮＤ１に外部電源電圧ＶDD
が印加されて昇圧駆動用ｐＭＯＳトランジスタＭ１がオ
フしている。また、差動対起動用のｎＭＯＳトランジス
タＭ９がオフした状態となっている。なお、リファレン
ス電圧ＲＥＦは、ＶDL／２或いはこれより若干低い電
圧、例えば１．０５Ｖ〜１．１Ｖ程度に保たれている。
ネレータの動作を、図６のタイミングチャートを用いて
説明する。図４において、初期状態ではアクティブハイ
のイネーブル信号ＬＣＤが“Ｌ”のままなので、プルア
ップ用のｐＭＯＳトランジスタＭ１４〜Ｍ１６が何れも
オンしており、ｐＭＯＳトランジスタＭ５とＭ１０、及
びＭ７とＭ１２からなる各カレントミラー回路ＣＭ１，
ＣＭ２の共通ゲートが外部電源電圧ＶDDで保持され、ま
たＶＤＬセンサの出力ノードＮＤ１に外部電源電圧ＶDD
が印加されて昇圧駆動用ｐＭＯＳトランジスタＭ１がオ
フしている。また、差動対起動用のｎＭＯＳトランジス
タＭ９がオフした状態となっている。なお、リファレン
ス電圧ＲＥＦは、ＶDL／２或いはこれより若干低い電
圧、例えば１．０５Ｖ〜１．１Ｖ程度に保たれている。
【００２６】この状態で、読み出し動作開始を制御する
外部クロック信号ＲＡＳＢが“Ｈ”から“Ｌ”に推移す
ると、イネーブル信号ＬＣＤが“Ｌ”から“Ｈ”に立ち
上がる。これにより、図４の各プルアップ用のｐＭＯＳ
トランジスタＭ１４〜Ｍ１６が何れもオフし、差動対起
動用のｎＭＯＳトランジスタＭ９がオンする。
外部クロック信号ＲＡＳＢが“Ｈ”から“Ｌ”に推移す
ると、イネーブル信号ＬＣＤが“Ｌ”から“Ｈ”に立ち
上がる。これにより、図４の各プルアップ用のｐＭＯＳ
トランジスタＭ１４〜Ｍ１６が何れもオフし、差動対起
動用のｎＭＯＳトランジスタＭ９がオンする。
【００２７】つぎに、図５のセンスアンプ駆動回路ＳＡ
Ｄにおいて、ｎＭＯＳアンプ駆動信号ＳＡＮが“Ｌ”か
ら“Ｈ”に立ち上がり、ＯＶＤ駆動信号ＳＡＰ１Ｂが
“Ｈ”から“Ｌ”に立ち下がる。これにより、ｎＭＯＳ
トランジスタＭＴ７およびｐＭＯＳトランジスタＭＴ５
がオンし、ｐＭＯＳ側のセンスアンプ駆動線ＳＤＰに外
部電源電圧ＶDD、ｎＭＯＳ側のセンスアンプ駆動線ＳＤ
Ｎに共通電圧ＶSSが印加され、センスアンプＳＡが駆動
される。このように、ＯＶＤ方式では、センスアンプＳ
Ａの初期駆動を高い電源電圧Ｖ DD（例えば、３．３Ｖ）
を用いて行うことから、センスアンプＳＡはメモリセル
から読み出されたビット対線ＢＬ，ＢＬ＿の僅かな電圧
差を速やかに増幅する。
Ｄにおいて、ｎＭＯＳアンプ駆動信号ＳＡＮが“Ｌ”か
ら“Ｈ”に立ち上がり、ＯＶＤ駆動信号ＳＡＰ１Ｂが
“Ｈ”から“Ｌ”に立ち下がる。これにより、ｎＭＯＳ
トランジスタＭＴ７およびｐＭＯＳトランジスタＭＴ５
がオンし、ｐＭＯＳ側のセンスアンプ駆動線ＳＤＰに外
部電源電圧ＶDD、ｎＭＯＳ側のセンスアンプ駆動線ＳＤ
Ｎに共通電圧ＶSSが印加され、センスアンプＳＡが駆動
される。このように、ＯＶＤ方式では、センスアンプＳ
Ａの初期駆動を高い電源電圧Ｖ DD（例えば、３．３Ｖ）
を用いて行うことから、センスアンプＳＡはメモリセル
から読み出されたビット対線ＢＬ，ＢＬ＿の僅かな電圧
差を速やかに増幅する。
【００２８】ＯＶＤ駆動信号ＳＡＰ１Ｂと同じ起動タイ
ミングで、予備昇圧信号ＭＶＤＬが“Ｌ”から“Ｈ”に
立ち上がる。このため、図４の予備昇圧駆動用のｎＭＯ
ＳトランジスタＭ２がオンし、これにともなって引き抜
き電流調整用のｎＭＯＳトランジスタＭ１７のソースと
ドレイン間電圧が大きくなり、このときのｎＭＯＳトラ
ンジスタＭ１７のバイアス状態で決まる電流がノードＮ
Ｄ１からＶSSに流れ込む。この電流引き抜きによって、
ＶＤＬセンサ４０の出力ノードＮＤ１の電位がＶDDから
下がると、昇圧駆動用ｐＭＯＳトランジスタＭ１がオン
し、ＶDL線をＶ DD線に接続しＶDL線電位が上昇する。こ
のＶDL線電位の上昇により、電圧モニタ用のノードＮＤ
２の電位も上がり、差動対のｎＭＯＳトランジスタＭ８
に流れる電流ｉ１が増加する。このため、第２のカレン
トミラー回路ＣＭ２を構成するｐＭＯＳトランジスタＭ
１２からノードＮＤ１に供給される電流が増大してノー
ドＮＤ１の電位が上昇し、昇圧駆動用ｐＭＯＳトランジ
スタＭ１が再びカットオフする。つまり、ノードＮＤ１
の電流引き抜きによって、所定の時間だけ昇圧駆動用ｐ
ＭＯＳトランジスタＭ１をオンさせ、この結果、図６に
示すように、ＶDL線が定常の内部電源電圧ＶDLより高い
電圧に昇圧される。
ミングで、予備昇圧信号ＭＶＤＬが“Ｌ”から“Ｈ”に
立ち上がる。このため、図４の予備昇圧駆動用のｎＭＯ
ＳトランジスタＭ２がオンし、これにともなって引き抜
き電流調整用のｎＭＯＳトランジスタＭ１７のソースと
ドレイン間電圧が大きくなり、このときのｎＭＯＳトラ
ンジスタＭ１７のバイアス状態で決まる電流がノードＮ
Ｄ１からＶSSに流れ込む。この電流引き抜きによって、
ＶＤＬセンサ４０の出力ノードＮＤ１の電位がＶDDから
下がると、昇圧駆動用ｐＭＯＳトランジスタＭ１がオン
し、ＶDL線をＶ DD線に接続しＶDL線電位が上昇する。こ
のＶDL線電位の上昇により、電圧モニタ用のノードＮＤ
２の電位も上がり、差動対のｎＭＯＳトランジスタＭ８
に流れる電流ｉ１が増加する。このため、第２のカレン
トミラー回路ＣＭ２を構成するｐＭＯＳトランジスタＭ
１２からノードＮＤ１に供給される電流が増大してノー
ドＮＤ１の電位が上昇し、昇圧駆動用ｐＭＯＳトランジ
スタＭ１が再びカットオフする。つまり、ノードＮＤ１
の電流引き抜きによって、所定の時間だけ昇圧駆動用ｐ
ＭＯＳトランジスタＭ１をオンさせ、この結果、図６に
示すように、ＶDL線が定常の内部電源電圧ＶDLより高い
電圧に昇圧される。
【００２９】外部電源電圧ＶDDによるセンスアンプの駆
動期間（ＯＶＤ期間）は、ＯＶＤ駆動信号ＳＤＰ１Ｂを
“Ｌ”から“Ｈ”に立ち上げ、ｐＭＯＳアンプ駆動信号
ＳＡＰ２を“Ｈ”から“Ｌ”に立ち下げることによって
終了する。このとき、図５のｐＭＯＳトランジスタＭＴ
５がオフしｐＭＯＳトランジスタＭＴ６がオンして、ｐ
ＭＯＳアンプ駆動線ＳＤＰに供給される電源電圧がＶDD
からＶDLに切り替わる。この電源切り替えの際、ＶDLを
供給する内部電源はＶDDを供給していた外部電源に比べ
てその駆動能力（電圧供給能力）が弱いので、図６に示
すようにＶDL線の電位が瞬時に落ち込んでしまう。図４
において、ＶDL線の電位低下がキャパシタＣ１，Ｃ２に
より直ぐに電圧モニタ用ノードＮＤ２に伝えられると、
今度は電流ｉ２が増加し電流ｉ１は減少する。電流ｉ１
の減少によって第２のカレントミラー回路ＣＭ２を構成
するｐＭＯＳトランジスタＭ７，Ｍ１２に流れる電流が
減少する一方で、他方の第１のカレントミラー回路ＣＭ
１に流れる電流ｉ３が増加し、このため第３のカレント
ミラー回路ＣＭ３においてｎＭＯＳトランジスタＭ１３
が電流ｉ３と同じ量の電流ｉ４をＶSS側に引く抜く。こ
の結果、ノードＮＤ１の電位が低下してｐＭＯＳトラン
ジスタＭ１が駆動され、ＶDL線が昇圧される。この昇圧
動作は、ＶDL線の電圧モニタによってフィードバック制
御されることから、ＶDL線の電位は内部電源電圧ＶDLに
回復するまで続けられる。
動期間（ＯＶＤ期間）は、ＯＶＤ駆動信号ＳＤＰ１Ｂを
“Ｌ”から“Ｈ”に立ち上げ、ｐＭＯＳアンプ駆動信号
ＳＡＰ２を“Ｈ”から“Ｌ”に立ち下げることによって
終了する。このとき、図５のｐＭＯＳトランジスタＭＴ
５がオフしｐＭＯＳトランジスタＭＴ６がオンして、ｐ
ＭＯＳアンプ駆動線ＳＤＰに供給される電源電圧がＶDD
からＶDLに切り替わる。この電源切り替えの際、ＶDLを
供給する内部電源はＶDDを供給していた外部電源に比べ
てその駆動能力（電圧供給能力）が弱いので、図６に示
すようにＶDL線の電位が瞬時に落ち込んでしまう。図４
において、ＶDL線の電位低下がキャパシタＣ１，Ｃ２に
より直ぐに電圧モニタ用ノードＮＤ２に伝えられると、
今度は電流ｉ２が増加し電流ｉ１は減少する。電流ｉ１
の減少によって第２のカレントミラー回路ＣＭ２を構成
するｐＭＯＳトランジスタＭ７，Ｍ１２に流れる電流が
減少する一方で、他方の第１のカレントミラー回路ＣＭ
１に流れる電流ｉ３が増加し、このため第３のカレント
ミラー回路ＣＭ３においてｎＭＯＳトランジスタＭ１３
が電流ｉ３と同じ量の電流ｉ４をＶSS側に引く抜く。こ
の結果、ノードＮＤ１の電位が低下してｐＭＯＳトラン
ジスタＭ１が駆動され、ＶDL線が昇圧される。この昇圧
動作は、ＶDL線の電圧モニタによってフィードバック制
御されることから、ＶDL線の電位は内部電源電圧ＶDLに
回復するまで続けられる。
【００３０】ビット線電圧がデータ線に読み出された
後、センスアンプ駆動信号ＳＡＮ，ＳＡＰ２が初期状態
に戻され、外部クロック信号ＲＡＳＢが“Ｌ”から
“Ｈ”になると、イネーブル信号ＬＣＤが“Ｈ”から
“Ｌ”に遷移し、図４のＶＤＬジェネレータが停止状態
となる。
後、センスアンプ駆動信号ＳＡＮ，ＳＡＰ２が初期状態
に戻され、外部クロック信号ＲＡＳＢが“Ｌ”から
“Ｈ”になると、イネーブル信号ＬＣＤが“Ｈ”から
“Ｌ”に遷移し、図４のＶＤＬジェネレータが停止状態
となる。
【００３１】図７は、予備昇圧信号ＭＶＤＬのパルス
幅、即ち予備昇圧時間をパラメータとしたノードＮＤ１
及びビット対線の電位変化をシミュレーションにより求
めた結果を示す図である。図７から、予備昇圧信号ＭＶ
ＤＬのパルス幅ｔBST （図６参照）を僅か５ｎｓｅｃと
した場合でも、センスアンプＳＡを起動してから４０ｎ
ｓｅｃ後にはビット線電圧を２．０Ｖに確保できること
が分かる。なお、このときのＯＶＤ時間は８ｎｓｅｃに
設定している。
幅、即ち予備昇圧時間をパラメータとしたノードＮＤ１
及びビット対線の電位変化をシミュレーションにより求
めた結果を示す図である。図７から、予備昇圧信号ＭＶ
ＤＬのパルス幅ｔBST （図６参照）を僅か５ｎｓｅｃと
した場合でも、センスアンプＳＡを起動してから４０ｎ
ｓｅｃ後にはビット線電圧を２．０Ｖに確保できること
が分かる。なお、このときのＯＶＤ時間は８ｎｓｅｃに
設定している。
【００３２】本実施形態のＶＤＬジェネレータでは、Ｏ
ＶＤ終了時に電源電圧をＶDDからＶ DLに切り替える際、
その切り替えに先立ってＶDL線を内部電源電圧ＶDLより
高い電圧に予め昇圧することができる。このため、電源
切り替え時に、ＶDLを供給する内部電源がＶDDを供給し
ていた外部電源に比べてその駆動能力（電圧供給能力）
が弱いことに起因したＶDL線の瞬間的な電位落ち込みが
あっても、そのＶDLレベルからの落ち込み量は従来より
小さく、その後の電位回復を速やかに行える。また、電
荷を溜めるキャパシタＣ１，Ｃ２を有するので、その蓄
積電荷をＶDL線の瞬間的な電位落ち込みに充当できるこ
とから大幅な電位落ち込みの防止が可能である。そのう
え、当該キャパシタＣ１，Ｃ２が電位モニタ用ノードＮ
Ｄ２に接続されており、ＶDL線の瞬間的な低下が容量結
合によって伝達されるので、ＶDL線電位の低下量のフィ
ードバックが迅速である。
ＶＤ終了時に電源電圧をＶDDからＶ DLに切り替える際、
その切り替えに先立ってＶDL線を内部電源電圧ＶDLより
高い電圧に予め昇圧することができる。このため、電源
切り替え時に、ＶDLを供給する内部電源がＶDDを供給し
ていた外部電源に比べてその駆動能力（電圧供給能力）
が弱いことに起因したＶDL線の瞬間的な電位落ち込みが
あっても、そのＶDLレベルからの落ち込み量は従来より
小さく、その後の電位回復を速やかに行える。また、電
荷を溜めるキャパシタＣ１，Ｃ２を有するので、その蓄
積電荷をＶDL線の瞬間的な電位落ち込みに充当できるこ
とから大幅な電位落ち込みの防止が可能である。そのう
え、当該キャパシタＣ１，Ｃ２が電位モニタ用ノードＮ
Ｄ２に接続されており、ＶDL線の瞬間的な低下が容量結
合によって伝達されるので、ＶDL線電位の低下量のフィ
ードバックが迅速である。
【００３３】一般に、配線負荷やトランジスタの駆動能
力の相違によって、センスアンプによるビット線電位の
増幅速度に開きがあり、図６（ｈ）に示すように、昇圧
速度が速いビット線ＢＬfc. （ファーストコーナーのビ
ット線）と、昇圧速度が遅いビット線ＢＬsc. （スロー
コーナーのビット線）とが存在する。従来では、このス
ローコーナーのビット線ＢＬsc. で充分に昇圧がされる
期間を越えて、即ちＶ DL線の電位低下の影響を低減する
ために２．２Ｖ付近まで充分に昇圧した後に電源切り替
えを行うようにしていたので、ＯＶＤ期間が必要以上に
長く設定されていた。本実施形態のＤＲＡＭでは、ＯＶ
Ｄ期間で昇圧すべき電位を例えば２．０Ｖ程度と低くし
ても、電源切り替え時のＶDL線の電位低下量が小さいの
で、このときの電位落ち込みがセンスアンプの駆動能力
低下をもたらすほどにはならない。したがって、ＯＶＤ
期間を従来より短くでき、高速読み出しが可能となる。
力の相違によって、センスアンプによるビット線電位の
増幅速度に開きがあり、図６（ｈ）に示すように、昇圧
速度が速いビット線ＢＬfc. （ファーストコーナーのビ
ット線）と、昇圧速度が遅いビット線ＢＬsc. （スロー
コーナーのビット線）とが存在する。従来では、このス
ローコーナーのビット線ＢＬsc. で充分に昇圧がされる
期間を越えて、即ちＶ DL線の電位低下の影響を低減する
ために２．２Ｖ付近まで充分に昇圧した後に電源切り替
えを行うようにしていたので、ＯＶＤ期間が必要以上に
長く設定されていた。本実施形態のＤＲＡＭでは、ＯＶ
Ｄ期間で昇圧すべき電位を例えば２．０Ｖ程度と低くし
ても、電源切り替え時のＶDL線の電位低下量が小さいの
で、このときの電位落ち込みがセンスアンプの駆動能力
低下をもたらすほどにはならない。したがって、ＯＶＤ
期間を従来より短くでき、高速読み出しが可能となる。
【００３４】また、ＶＤＬジェネレータがチップ内で分
散配置されていることから、個々のＶＤＬジェネレータ
の電圧供給能力を低くでき占有面積が小さいのでレイア
ウトの自由度が大きい。また、ＶＤＬジェネレータ（電
圧生成回路）からセンスアンプまでの距離が短くでき配
線容量を低減し、更なる高速読み出しが可能であるだけ
でなく、センスアンプ間の駆動能力を均等にできる等、
特性上および設計上での利点が大きい。
散配置されていることから、個々のＶＤＬジェネレータ
の電圧供給能力を低くでき占有面積が小さいのでレイア
ウトの自由度が大きい。また、ＶＤＬジェネレータ（電
圧生成回路）からセンスアンプまでの距離が短くでき配
線容量を低減し、更なる高速読み出しが可能であるだけ
でなく、センスアンプ間の駆動能力を均等にできる等、
特性上および設計上での利点が大きい。
【００３５】
【発明の効果】以上説明してきたように、本発明に係る
半導体装置によれば、例えばオーバードライブのように
読み出し動作期間中にセンスアンプに供給する電源電圧
を外部から内部電源電圧に切り替える際に、その切り替
えに先立って内部電源線を所望の内部電源電圧（定常電
圧）よりも高い電圧に昇圧する電圧生成回路を有してい
ることから、電源能力の差異等に起因した内部電源線の
瞬間的な電位落ち込みがあっても、その電位落ち込み量
は従来より小さく、その後の電位回復（昇圧）を速やか
に行える。また、電荷を溜めるキャパシタを有するの
で、その蓄積電荷が内部電源線の瞬間的な電位落ち込み
に充当され、この結果、大幅な電位落ち込みを防止でき
る。そのうえ、当該キャパシタを介して内部電源線の瞬
間的な電位低下が伝達されるのでフィードバックが迅速
である。また、本発明の半導体装置では、外部電源電圧
による昇圧すべき電位レベルを従来より低くしても、電
源切り替え時の内部電源電圧線の電位低下量が小さいの
で、このときの電位落ち込みがセンスアンプ等の駆動能
力低下をもたらすほどにはならない。したがって、本発
明の半導体メモリでは、ＯＶＤ期間を従来より短くで
き、高速読み出しが可能となる。さらに、昇圧回路がチ
ップ内で分散配置されていることから、個々の電圧生成
回路の電圧供給能力を低くでき占有面積が小さいのでレ
イアウトの自由度が大きい。また、電圧生成回路からセ
ンスアンプまでの距離が短くでき配線容量を低減し、更
なる高速読み出しが可能であるだけでなく、センスアン
プ間の駆動能力を均等にできる等、特性上および設計上
での利点が大きい。
半導体装置によれば、例えばオーバードライブのように
読み出し動作期間中にセンスアンプに供給する電源電圧
を外部から内部電源電圧に切り替える際に、その切り替
えに先立って内部電源線を所望の内部電源電圧（定常電
圧）よりも高い電圧に昇圧する電圧生成回路を有してい
ることから、電源能力の差異等に起因した内部電源線の
瞬間的な電位落ち込みがあっても、その電位落ち込み量
は従来より小さく、その後の電位回復（昇圧）を速やか
に行える。また、電荷を溜めるキャパシタを有するの
で、その蓄積電荷が内部電源線の瞬間的な電位落ち込み
に充当され、この結果、大幅な電位落ち込みを防止でき
る。そのうえ、当該キャパシタを介して内部電源線の瞬
間的な電位低下が伝達されるのでフィードバックが迅速
である。また、本発明の半導体装置では、外部電源電圧
による昇圧すべき電位レベルを従来より低くしても、電
源切り替え時の内部電源電圧線の電位低下量が小さいの
で、このときの電位落ち込みがセンスアンプ等の駆動能
力低下をもたらすほどにはならない。したがって、本発
明の半導体メモリでは、ＯＶＤ期間を従来より短くで
き、高速読み出しが可能となる。さらに、昇圧回路がチ
ップ内で分散配置されていることから、個々の電圧生成
回路の電圧供給能力を低くでき占有面積が小さいのでレ
イアウトの自由度が大きい。また、電圧生成回路からセ
ンスアンプまでの距離が短くでき配線容量を低減し、更
なる高速読み出しが可能であるだけでなく、センスアン
プ間の駆動能力を均等にできる等、特性上および設計上
での利点が大きい。
【図１】本発明の本実施形態に係る６４ＭｂＤＲＡＭの
全体の構造を示す概略平面図である。
全体の構造を示す概略平面図である。
【図２】図１のＡ部を拡大して示す概略平面図である。
【図３】ＶＤＬジェネレータの概略構成を示す回路ブロ
ック図である。
ック図である。
【図４】ＶＤＬジェネレータの更に詳細な回路図であ
る。
る。
【図５】センスアンプバンク内のセンスアンプアレイ
と、通常、電源電圧供給線との交差領域に設けられるセ
ンスアンプ駆動回路とを示す図である。
と、通常、電源電圧供給線との交差領域に設けられるセ
ンスアンプ駆動回路とを示す図である。
【図６】ＶＤＬジェネレータの動作を示すタイミングチ
ャートである。
ャートである。
【図７】予備昇圧信号ＭＶＤＬのパルス幅、即ち予備昇
圧時間をパラメータとしたノードＮＤ１及びビット対線
の電位変化をシミュレーションにより求めた結果を示す
図である。
圧時間をパラメータとしたノードＮＤ１及びビット対線
の電位変化をシミュレーションにより求めた結果を示す
図である。
１…６４ＭｂＤＲＡＭ（半導体装置）、 １０，１０ａ…電源電圧ＶDDの供給線、 ２０，２０ａ…共通電圧ＶSSの供給線、 ３０，３０ａ…内部電源電圧ＶDLの供給線、 ４０…ＶＤＬセンサ（検出回路部） ＡＣＯ…アレイ制御回路、 ＭＡ０等…メモリアレイブロック、 Ｍ０等…メモリセルマット、 ＳＢ０等…センスアンプバンク、 ＳＡ…センスアンプ、 ＶＧ０等…ＶＤＬジェネレータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｅ 21/8242 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 別所 真次 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 高橋 康 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 勉 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】センスアンプの初期起動を外部電源電圧で
行った後、当該センスアンプの駆動線に接続される電源
電圧供給線を前記外部電源電圧の供給線から内部電源電
圧の供給線に切り替えてデータの読み出しを行う半導体
記憶装置であって、 前記切り替えに先立って、前記内部電源電圧の供給線電
圧を定常電圧より高い電圧に予め昇圧しておき、切り替
え後に降下した前記供給線電圧を前記定常電圧まで回復
させる電圧生成回路が、前記内部電源電圧の供給線に接
続されている半導体記憶装置。 - 【請求項２】前記電圧生成回路は、前記内部電源電圧の
供給線の電位を検出する検出回路部と、 前記内部電源電圧の供給線と外部電源電圧の供給線との
間に接続され、前記検出回路部の検出結果に応じて動作
する第１のスイッチング素子と、 前記検出回路部および前記第１のスイッチング素子間の
接続ノードと、共通電圧供給線との間に接続され、入力
される昇圧信号に応じて導通して前記接続ノードの電位
を変化させ、これにより前記第１のスイッチング素子を
前記切り替えに先立って一定期間導通させる第２のスイ
ッチング素子とを有する請求項１に記載の半導体記憶装
置。 - 【請求項３】前記検出回路部は、前記供給線電圧の分圧
を所定の基準電圧と比較し、比較結果に応じて前記第１
のスイッチング素子を駆動する比較回路からなる請求項
２に記載の半導体記憶装置。 - 【請求項４】前記内部電源電圧の供給線と共通電圧供給
線との間に接続され、前記供給線電圧を定常電圧より高
い電圧に予め昇圧するにしたがって蓄積電荷量が増大す
るキャパシタを有する請求項１または２に記載の半導体
記憶装置。 - 【請求項５】前記検出回路部の電位検出ノードと前記内
部電源電圧の供給線、前記電位検出ノードと共通電圧供
給線との間にそれぞれ接続され、前記供給線電圧を定常
電圧より高い電圧に予め昇圧するにしたがって蓄積電荷
量が増大する２つのキャパシタを有する請求項３に記載
の半導体記憶装置。 - 【請求項６】前記電圧生成回路は、各メモリアレイごと
又は複数のメモリアレイから構成される各メモリブロッ
クごとに複数設けられ、メモリアレイの周辺回路が形成
される領域内に分散配置されている請求項１〜５の何れ
かに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307714A JPH11144465A (ja) | 1997-11-10 | 1997-11-10 | 半導体記憶装置 |
| US09/189,076 US6169698B1 (en) | 1997-11-10 | 1998-11-09 | Voltage generating circuit for semiconductor memory sense amplifier |
| DE69841446T DE69841446D1 (de) | 1997-11-10 | 1998-11-10 | Halbleiterspeicher |
| EP98203781A EP0915475B1 (en) | 1997-11-10 | 1998-11-10 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307714A JPH11144465A (ja) | 1997-11-10 | 1997-11-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11144465A true JPH11144465A (ja) | 1999-05-28 |
Family
ID=17972366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9307714A Pending JPH11144465A (ja) | 1997-11-10 | 1997-11-10 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6169698B1 (ja) |
| EP (1) | EP0915475B1 (ja) |
| JP (1) | JPH11144465A (ja) |
| DE (1) | DE69841446D1 (ja) |
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| JP2002056673A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 電源回路およびそれを備える半導体記憶装置 |
| JP2007213637A (ja) * | 2006-02-07 | 2007-08-23 | Elpida Memory Inc | 内部電源生成回路及びこれらを備えた半導体装置 |
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| KR100300079B1 (ko) | 1999-07-28 | 2001-11-01 | 김영환 | 센스앰프 구동회로 |
| JP2002025264A (ja) * | 2000-07-05 | 2002-01-25 | Toshiba Corp | 半導体装置 |
| FR2853475B1 (fr) * | 2003-04-01 | 2005-07-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| US7417903B2 (en) * | 2005-09-29 | 2008-08-26 | Hynix Semiconductor Inc. | Core voltage generator and method for generating core voltage in semiconductor memory device |
| KR100738959B1 (ko) * | 2006-02-09 | 2007-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법 |
| US7957213B2 (en) * | 2006-02-09 | 2011-06-07 | Hynix Semiconductor, Inc. | Semiconductor memory apparatus |
| KR100821578B1 (ko) * | 2006-06-27 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 파워 업 신호 생성장치 및 방법 |
| JP5580179B2 (ja) * | 2010-11-30 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Family Cites Families (11)
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|---|---|---|---|---|
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| JPH04291608A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 電源回路 |
| JP3308572B2 (ja) * | 1991-11-12 | 2002-07-29 | 富士通株式会社 | 半導体装置 |
| JPH05217370A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 内部降圧電源回路 |
| JP3510335B2 (ja) * | 1994-07-18 | 2004-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 |
| JPH08153388A (ja) * | 1994-11-28 | 1996-06-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5875133A (en) * | 1995-07-21 | 1999-02-23 | Seiko Epson Corporation | Semiconductor memory device and a method for stepping up its word lines |
| JP3549301B2 (ja) * | 1995-09-08 | 2004-08-04 | 三菱電機株式会社 | 光ヘッドのトラッキング誤差検出装置 |
| US5742588A (en) * | 1995-09-18 | 1998-04-21 | Telefonaktiebolaget Lm Ericsson | Packet switched traffic management in a cellular telecommunications system |
| JPH10135424A (ja) * | 1996-11-01 | 1998-05-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1997
- 1997-11-10 JP JP9307714A patent/JPH11144465A/ja active Pending
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1998
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