JP4309483B2 - マルチバンクメモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はバンクアドレス指定時にラインローディングによるコラム選択ライン駆動電圧の減少を補充するセルフ電圧ブースティング機能を備えたマルチバンクメモリ装置に関する。
【０００２】
【従来の技術】
近時のメモリ装置は、高速化及び高集積化を実現するためにバンクが集合したマルチバンク構造が多く採用されている。このマルチバンク構造は、多数個のセルアレイを多数個のブロックで構成し、そのブロックを列方向及び行方向に配列して一つのバンクを形成している。このように多数のバンクを結合することによって発生する負荷効果を低減して安定してデータをアクセスできるように、その研究が進められている。すなわち、メモリ装置の動作の安定性の向上を図る研究が進められている。
【０００３】
図４は従来のマルチバンク構造を有する半導体メモリ装置の全体的なブロック図である。図４において、このマルチバンク構造では複数のバンクダミーと複数のバンクダミーとが併設され、かつ、データ入力ＤＱ１〜ＤＱｎ別に独立して設けられる複数のコラムデコーダＣＤ０〜ＣＤｎを有している。さらに、このマルチバンク構造では、各バンク別に有する複数のローデコーダＢＤ０〜ＢＤｎ及びコラムデコーダＣＤ０〜ＣＤｎの出力信号を多数のバンクが使用するためのグローバルコラム選択ラインａを有している。
【０００４】
図５は従来のマルチバンクメモリ装置を説明するための詳細な回路図である。図５において、このマルチバンクメモリ装置は左右同形の部分回路が集合した第１バンクと第２バンクとを有して構成されている。部分回路１００はグローバルコラム選択ラインａとソース電圧源との間に接続され、二本のラインで構成された第１、第２バンク選択ラインｂを通じて伝達される正・負のバンク情報Ｂａｎｋ０，ＢａｎｋＯＢに応答してコラム選択制御信号を発生するローカルコラム選択ライン駆動回路１１０を有している。なお、ここでは正のバンク情報が電圧ＶＰＰのレベルでスイッチングし、負のバンク情報はＣＭＯＳレベルでスイッチングする。
【０００５】
また、このマルチバンクメモリ装置は、複数本のローカル入出力(LOCAL I/O) ラインｃとバンクメモリのビットラインとのそれぞれに対応して接続され、コラム選択制御信号に応答して同時に駆動される複数のＮＭＯＳトランジスタＭ３〜Ｍ６を備えるコラム選択部１２０とを備え、かつ、複数本のローカル入出力ラインｃのそれぞれに対応して接続され、ローカル入出力ラインから伝達されるビット信号を増幅する図示しないセンスアンプを含む複数本のグローバル入出力(GLOVAL I/O)ラインｄとを備えて構成されている。
【０００６】
図６は図５に示した従来のローカルコラム選択ライン駆動回路１１０の詳細な回路図である。図６において、このローカルコラム選択ライン駆動回路１１０は、第１端子がグローバルコラム選択ラインＧ(GLOVAL)ＣＳＬに接続され、かつ、第２端子がローカルコラム選択ラインＬ(LOCAL) ＣＳＬに接続されるとともに、第１バンク選択ラインＬ１に第３端子が接続されたＮＭＯＳトランジスタＭ１を有している。さらに、ローカルコラム選択ラインＬＣＳＬに第１端子が接続され、かつ、第２端子が接地されるとともに第２バンク選択ラインＬ２に第３端子が接続されたＮＭＯＳトランジスタＭ２を有して構成されている。
【０００７】
次に、上記のように構成されたマルチバンクメモリ装置の一般的な動作について説明する。
図４から図６において、まず、コラムデコーダＣＤ０〜ＣＤｎによってグローバルコラム選択ラインＧＣＳＬが指定されて、バンク選択ラインを通じて正のバンク情報Ｂａｎｋ０が入力された場合、ローカルコラム選択ライン駆動回路１１０におけるＮＭＯＳトランジスタＭ１の第１端子に電圧ＶＤＤが印加され、第３端子には電圧ＶＰＰが印加されて、ＮＭＯＳトランジスタＭ１がターンオンする。この際、ＮＭＯＳトランジスタＭ２はオフ状態となるので、ローカルコラム選択ライン駆動回路１１０が電圧ＶＤＤのレベルにプルアップされる。
【０００８】
このプルアップ電圧によって複数のＮＭＯＳトランジスタＭ１〜Ｍ４が同時にターンオンしてバンクのビット信号が図５に示すローカル入出力ラインｃを経由してグローバル入出力ラインｄにロードされる。この後、図示しないセンス増幅器で増幅して出力される。
【０００９】
図７は、この従来のマルチバンクメモリ装置の動作のタイミング図である。図７において、行アドレスストローブ信号ＲＡＳＢがローレベルであるアクティブ状態に変化した後に、長いアクティブ区間にバンクアドレス（列アドレス）ＣＡＳＢが変化する度にバンク情報ＡＤＤ，ＢＡＮＫ１の電圧ＶＰＰレベルが一定量で低減する。すなわち、データアクセスの失敗が発生するレベルに低減してしまう。
【００１０】
前記のように電圧ＶＰＰレベルでスイッチングするバンク情報の電荷がバンク選択ラインのローディングによって消滅し、バンクアドレスが変化するごとに電圧ＶＰＰのレベルが一定量ずつ低減する。したがって、セルデータ読み出し時にバンク情報の電圧レベルが減少してデータアクセスの失敗が発生する。換言すれば、低電圧マージンが劣化する。
【００１１】
また、電圧ＶＰＰ発生器は長い行アドレスストローブのアクティブ区間内でバンクアドレスが変化し続けるときに消耗される電圧ＶＰＰの電荷を補償できないため、データアクセスの失敗を誘発する。
【００１２】
また、長い行アドレスストローブのアクティブ区間において、列アドレスストローブによって制御されるバンク情報の電圧ＶＰＰ発生器を構成するためにはＶＰＰ発生器のポンピングキャパシタンスのポンピングとプリチャージ動作を行うサイクルタイムを十分に減少させる必要がある。
【００１３】
【発明が解決しようとする課題】
本発明は、このような従来の技術における課題を解決するものであり、バンクアドレス指定時にラインローディングによるコラム選択ライン駆動電圧の減少を補充できるセルフ電圧ブースティング機能を備えて、バンク情報ラインの負荷効果を最小にしてバンクアドレスのセットアップタイムマージンが改善できるとともに、確実なデータアクセスの失敗発生の阻止が可能になり、安定した動作が得られるマルチバンクメモリ装置の提供を目的としている。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、複数個のメモリセルアレイを組合せたメモリブロックを構成し、そのメモリブロックを複数個行方向及び列方向に配列して形成された複数個のメモリバンク（バンク０，バンク１）と、いずれかの行にあるメモリバンクの１つを選択するために、ＣＭＯＳレベルの第１及び第２バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ０Ｂ；ＢＡＮＫ１，ＢＮＮＫ１Ｂ）を第１及び第２バンク選択ライン（ｂ；Ｌ１，Ｌ２）に発生して送出すると共に、選択されたメモリバンクに属するメモリセルアレイのワードラインを選択する複数個のローデコーダ（ＢＤ０〜ＢＤｎ）と、同一列にあるメモリブロックを選択するために、ＣＭＯＳレベルのグローバルコラム選択信号をグローバルコラム選択ライン（ａ）に発生して送出すると共に、選択されたメモリブロックに属するメモリセルアレイのビットラインを選択する複数個のコラムデコーダ（ＣＤ０〜ＣＤｎ）と、同一列にあるメモリセルアレイとの間でデータの入出力を行うために、同一列にある複数のメモリブロックと共有するように配置された複数のグローバル入出力ライン（ｄ）と、複数のメモリブロックのうちいずれか１つのメモリブロックに属するメモリセルアレイの対応するビットラインと複数のグローバル入出力ライン（ｄ）の対応するライン同士をコラム選択手段（１２０）を介して接続する複数のローカル入出力ライン（ｃ）と、各々が複数のコラム選択手段（１２０）のいずれか１つを制御する複数のローカルコラム選択ライン（LOCAL CSL）と、複数のグローバルコラム選択ライン（ａ）のいずれか１つを複数のローカルコラム選択ライン（LOCAL CSL）の対応するいずれか１つに接続するとともに、第１及び第２バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ０Ｂ；ＢＡＮＫ１，ＢＡＮＫ１Ｂ）のいずれか１つの対応する組に応答してコラム選択手段（１２０）を駆動するコラム選択制御信号を発生し、コラム選択を行う複数のローカルコラム選択ライン駆動手段（１１０）とを備え、複数のローカルコラム選択ライン駆動手段（１１０）は、複数のローカルコラム選択ライン（LOCAL CSL）のうち対応するいずれか１つに接続された第１端子と、接地された第２端子と、第２バンク選択ライン（ｂ；Ｌ２）に接続されたゲート端子とを有し、第２バンク選択信号（ＢＡＮＫ０Ｂ，ＢＡＮＫ１Ｂ）に応答してローカルコラム選択ライン（LOCAL CSL）の電圧レベルをプルダウンする第１ＮＭＯＳトランジスタ（Ｍ１）と、グローバルコラム選択ライン（ａ）のうち対応するいずれか１つに接続された第１端子と、複数のローカルコラム選択ライン（LOCAL CSL）のうち対応するいずれか１つに接続された第２端子と、セルフブースティングノードＮに接続されたゲート端子とを有し、グローバルコラム選択信号のアクティブ先端部に応答してローカルコラム選択ライン（LOCAL CSL）の電圧レベルをプルアップする第２ＮＭＯＳトランジスタ（Ｍ３）と、第１バンク選択ライン（ｂ；Ｌ１）に接続された第１端子と、セルフブースティングノードＮを介して第２ＮＭＯＳトランジスタ（Ｍ３）のゲート端子に接続された第２端子と、所定の電圧（ＶＤＤ）を受信するためのゲート端子とを有する第３ＮＭＯＳトランジスタ（Ｍ２）とを備え、第３ＮＭＯＳトランジスタ（Ｍ２）は、第１バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ１）のアクティブ先端部に応答してセルフブースティングノードＮを所定の電圧（ＶＤＤ）よりも第３ＮＭＯＳトランジスタ（Ｍ２）のスレッショルド電圧Ｖｔｎだけ低い電圧レベルにプリチャージし、セルフブースティングノードＮは、複数のグローバルコラム選択ライン（ａ）のいずれかに印加される電圧が所定の電圧（ＶＤＤ）に変化するとセルフブースティングされ、所定の電圧（ＶＤＤ）よりも第３ＮＭＯＳトランジスタ（Ｍ２）のスレッショルド電圧Ｖｔｎ以上高い電圧レベルにブースティングされると、グローバルコラム選択ライン（ａ）の前記所定の電圧（ＶＤＤ）がローカルコラム選択ライン（LOCAL CSL）に伝達されることを特徴とするマルチバンクメモリ装置である。
【００１６】
この発明の構成では、バンクアドレス指定時にラインローディングによるコラム選択ライン駆動電圧の減少を補充できるセルフ電圧ブースティング処理機能を備えている。したがって、バンク情報ラインの負荷効果を最小にしてバンクアドレスのセットアップタイムマージンが改善され、かつ、データアクセスの失敗発生の阻止が確実に可能になり、安定に動作する。
【００１７】
【発明の実施の形態】
次に、本発明のマルチバンクメモリ装置の実施の形態を添付図面を参照して詳細に説明する。
なお、以下の文及び図面にあって従前の図４から図７に示す構成要素と同一の構成要素には同一の符号を付した。また、以下、マルチバンクメモリ装置の全体構成を示す図５を重複して用いて説明するとともに、この重複した説明は省略する。
【００１８】
図１は本発明のマルチバンクメモリ装置の詳細な構成を示す回路図である。図１において、このマルチバンクメモリ装置は、左右同形の部分回路を集合した第１バンクと第２バンクとを有している。バンクの部分回路１００はグローバルコラム選択ラインａとソース電圧源との間に接続され、二本のラインからなる第１、第２バンク選択ラインｂを通じて伝達される正・負のバンク情報Ｂａｎｋ０，ＢａｎｋＯＢに応答してコラム選択制御信号を発生するローカルコラム選択ライン駆動回路１１０を有している。
【００１９】
さらに、このマルチバンクメモリ装置は、複数のローカル入出力ラインｃとバンクメモリのビットラインのそれぞれに対応して接続され、コラム選択制御信号に応答して同時に駆動される複数のトランジスタＭ３〜Ｍ６を備えるコラム選択部１２０と、複数のローカル入出力ラインｃのそれぞれに対応して接続され、ローカル入出力ラインから伝達されるビット信号を増幅する図示しないセンスアンプを備える複数のグローバル入出力ラインｄとを有して構成されている。
【００２０】
図２は図１中のローカルコラム選択ライン駆動回路１１０の詳細な構成を示す回路図である。図２において、このローカルコラム選択ライン駆動回路１１０は、ローカルコラム選択ラインＬＣＳＬと接地との間に接続され、第２バンク選択ラインＬ２を通じて伝送された第２バンク選択信号に応答してローカルコラム選択ラインＬＣＳＬをプルダウンするためのプルダウン手段１１１を有し、さらに、第１バンク選択ラインＬ１とセルフブースティングノードＮとの間に接続され、第１バンク選択信号のアクティブ先端部に応答してセルフブースティングノードをＣＭＯＳレベルの電源電圧レベルより低い電圧にプリチャージするためのプリチャージ手段１１２を有している。
【００２１】
さらに、このローカルコラム選択ライン駆動回路１１０は、グローバルコラム選択ラインＧＣＳＬとローカルコラム選択ラインＬＣＳＬとの間に接続され、グローバルコラム選択信号のアクティブ先端部に応答してセルフブースティングノードＮを電源電圧レベルより高い電圧レベルでセルフブースティングするローカルコラム選択ラインＬＣＳＬを電源電圧に十分にプルアップするためのプルアップ手段１１４を有している。
【００２２】
なお、プルダウン手段１１１、プリチャージ手段１１２及びプルアップ手段１１４はそれぞれＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３で構成され、請求項における第１、第２及び第３ＮＭＯＳトランジスタに対応するものである。
【００２３】
次に、こような実施形態の構成の動作について説明する。
ＮＭＯＳトランジスタＭ２の第１端子に電圧ＶＤＤのレベルが印加されると、セルフブースティングノードＮが、０Ｖから「電圧ＶＤＤ−Ｖｔｎ」にプリチャージされる。その後、グローバルコラム選択ラインＧＣＳＬの電圧が０Ｖから電圧ＶＤＤに変化すると、セルフブースティングノードＮが十分なレベルでセルフブースティングされる。そして、セルフブースティングノードＮが「電圧ＶＤＤ＋Ｖｔｎ」以上にブースティングされるとグローバルコラム選択ラインのＣＭＯＳレベルがローカルコラム選択ラインＬＣＳＬに伝達される。
【００２４】
図３はこの実施形態のマルチバンクメモリ装置の動作のタイミング図である。図３において、行アドレスストローブ信号ＲＡＳＢがローレベルであるアクティブ状態に変化した後に、長いアクティブ区間にバンクアドレス（列アドレス）ＣＡＳＢが変化してもバンク情報ＡＤＤ，ＢＡＮＫ１の電圧ＶＰＰのレベルが一定に保持される。なお、従来例では図７に示すように電圧ＶＰＰレベルが一定量ずつデータアクセスの失敗が発生するレベルに低減する。
【００２５】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ローカルコラム選択ライン駆動回路を駆動するためのバンク情報電圧を不要にし、セルフ電圧ブースティング機能によって、バンクアドレス変化時のバンク指定ラインのローディングでバンク情報電圧の電荷が確実に除去できるようになる。この結果、バンク情報ラインの負荷効果を最小にしてバンクアドレスのセットアップタイムマージンを改善できるとともに、データアクセスの失敗発生が確実に阻止できるようになり、その安定した動作が得られるようになる。
【図面の簡単な説明】
【図１】本発明のマルチバンクメモリ装置の構成を示す回路図。
【図２】図１中のローカルコラム選択ライン駆動回路の詳細な構成を示す回路図。
【図３】実施形態のマルチバンクメモリ装置の動作状態を示すタイミング図。
【図４】従来のマルチバンク構造を有する半導体メモリ装置の全体的なブロック図。
【図５】従来のマルチバンクメモリ装置を説明するための詳細な回路図。
【図６】従来のローカルコラム選択ライン駆動回路を説明するための要部回路図。
【図７】従来例のマルチバンクメモリ装置の動作のタイミング図。
【符号の説明】
１１０ ローカルコラム選択ライン駆動回路
１１１ プルダウン手段
１１２ プリチャージ手段
１１４ プルアップ手段
ＬＣＳＬ ローカルコラム選択ライン
ＧＣＳＬ グローバルコラム選択ライン
【発明の属する技術分野】
本発明はバンクアドレス指定時にラインローディングによるコラム選択ライン駆動電圧の減少を補充するセルフ電圧ブースティング機能を備えたマルチバンクメモリ装置に関する。
【０００２】
【従来の技術】
近時のメモリ装置は、高速化及び高集積化を実現するためにバンクが集合したマルチバンク構造が多く採用されている。このマルチバンク構造は、多数個のセルアレイを多数個のブロックで構成し、そのブロックを列方向及び行方向に配列して一つのバンクを形成している。このように多数のバンクを結合することによって発生する負荷効果を低減して安定してデータをアクセスできるように、その研究が進められている。すなわち、メモリ装置の動作の安定性の向上を図る研究が進められている。
【０００３】
図４は従来のマルチバンク構造を有する半導体メモリ装置の全体的なブロック図である。図４において、このマルチバンク構造では複数のバンクダミーと複数のバンクダミーとが併設され、かつ、データ入力ＤＱ１〜ＤＱｎ別に独立して設けられる複数のコラムデコーダＣＤ０〜ＣＤｎを有している。さらに、このマルチバンク構造では、各バンク別に有する複数のローデコーダＢＤ０〜ＢＤｎ及びコラムデコーダＣＤ０〜ＣＤｎの出力信号を多数のバンクが使用するためのグローバルコラム選択ラインａを有している。
【０００４】
図５は従来のマルチバンクメモリ装置を説明するための詳細な回路図である。図５において、このマルチバンクメモリ装置は左右同形の部分回路が集合した第１バンクと第２バンクとを有して構成されている。部分回路１００はグローバルコラム選択ラインａとソース電圧源との間に接続され、二本のラインで構成された第１、第２バンク選択ラインｂを通じて伝達される正・負のバンク情報Ｂａｎｋ０，ＢａｎｋＯＢに応答してコラム選択制御信号を発生するローカルコラム選択ライン駆動回路１１０を有している。なお、ここでは正のバンク情報が電圧ＶＰＰのレベルでスイッチングし、負のバンク情報はＣＭＯＳレベルでスイッチングする。
【０００５】
また、このマルチバンクメモリ装置は、複数本のローカル入出力(LOCAL I/O) ラインｃとバンクメモリのビットラインとのそれぞれに対応して接続され、コラム選択制御信号に応答して同時に駆動される複数のＮＭＯＳトランジスタＭ３〜Ｍ６を備えるコラム選択部１２０とを備え、かつ、複数本のローカル入出力ラインｃのそれぞれに対応して接続され、ローカル入出力ラインから伝達されるビット信号を増幅する図示しないセンスアンプを含む複数本のグローバル入出力(GLOVAL I/O)ラインｄとを備えて構成されている。
【０００６】
図６は図５に示した従来のローカルコラム選択ライン駆動回路１１０の詳細な回路図である。図６において、このローカルコラム選択ライン駆動回路１１０は、第１端子がグローバルコラム選択ラインＧ(GLOVAL)ＣＳＬに接続され、かつ、第２端子がローカルコラム選択ラインＬ(LOCAL) ＣＳＬに接続されるとともに、第１バンク選択ラインＬ１に第３端子が接続されたＮＭＯＳトランジスタＭ１を有している。さらに、ローカルコラム選択ラインＬＣＳＬに第１端子が接続され、かつ、第２端子が接地されるとともに第２バンク選択ラインＬ２に第３端子が接続されたＮＭＯＳトランジスタＭ２を有して構成されている。
【０００７】
次に、上記のように構成されたマルチバンクメモリ装置の一般的な動作について説明する。
図４から図６において、まず、コラムデコーダＣＤ０〜ＣＤｎによってグローバルコラム選択ラインＧＣＳＬが指定されて、バンク選択ラインを通じて正のバンク情報Ｂａｎｋ０が入力された場合、ローカルコラム選択ライン駆動回路１１０におけるＮＭＯＳトランジスタＭ１の第１端子に電圧ＶＤＤが印加され、第３端子には電圧ＶＰＰが印加されて、ＮＭＯＳトランジスタＭ１がターンオンする。この際、ＮＭＯＳトランジスタＭ２はオフ状態となるので、ローカルコラム選択ライン駆動回路１１０が電圧ＶＤＤのレベルにプルアップされる。
【０００８】
このプルアップ電圧によって複数のＮＭＯＳトランジスタＭ１〜Ｍ４が同時にターンオンしてバンクのビット信号が図５に示すローカル入出力ラインｃを経由してグローバル入出力ラインｄにロードされる。この後、図示しないセンス増幅器で増幅して出力される。
【０００９】
図７は、この従来のマルチバンクメモリ装置の動作のタイミング図である。図７において、行アドレスストローブ信号ＲＡＳＢがローレベルであるアクティブ状態に変化した後に、長いアクティブ区間にバンクアドレス（列アドレス）ＣＡＳＢが変化する度にバンク情報ＡＤＤ，ＢＡＮＫ１の電圧ＶＰＰレベルが一定量で低減する。すなわち、データアクセスの失敗が発生するレベルに低減してしまう。
【００１０】
前記のように電圧ＶＰＰレベルでスイッチングするバンク情報の電荷がバンク選択ラインのローディングによって消滅し、バンクアドレスが変化するごとに電圧ＶＰＰのレベルが一定量ずつ低減する。したがって、セルデータ読み出し時にバンク情報の電圧レベルが減少してデータアクセスの失敗が発生する。換言すれば、低電圧マージンが劣化する。
【００１１】
また、電圧ＶＰＰ発生器は長い行アドレスストローブのアクティブ区間内でバンクアドレスが変化し続けるときに消耗される電圧ＶＰＰの電荷を補償できないため、データアクセスの失敗を誘発する。
【００１２】
また、長い行アドレスストローブのアクティブ区間において、列アドレスストローブによって制御されるバンク情報の電圧ＶＰＰ発生器を構成するためにはＶＰＰ発生器のポンピングキャパシタンスのポンピングとプリチャージ動作を行うサイクルタイムを十分に減少させる必要がある。
【００１３】
【発明が解決しようとする課題】
本発明は、このような従来の技術における課題を解決するものであり、バンクアドレス指定時にラインローディングによるコラム選択ライン駆動電圧の減少を補充できるセルフ電圧ブースティング機能を備えて、バンク情報ラインの負荷効果を最小にしてバンクアドレスのセットアップタイムマージンが改善できるとともに、確実なデータアクセスの失敗発生の阻止が可能になり、安定した動作が得られるマルチバンクメモリ装置の提供を目的としている。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、複数個のメモリセルアレイを組合せたメモリブロックを構成し、そのメモリブロックを複数個行方向及び列方向に配列して形成された複数個のメモリバンク（バンク０，バンク１）と、いずれかの行にあるメモリバンクの１つを選択するために、ＣＭＯＳレベルの第１及び第２バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ０Ｂ；ＢＡＮＫ１，ＢＮＮＫ１Ｂ）を第１及び第２バンク選択ライン（ｂ；Ｌ１，Ｌ２）に発生して送出すると共に、選択されたメモリバンクに属するメモリセルアレイのワードラインを選択する複数個のローデコーダ（ＢＤ０〜ＢＤｎ）と、同一列にあるメモリブロックを選択するために、ＣＭＯＳレベルのグローバルコラム選択信号をグローバルコラム選択ライン（ａ）に発生して送出すると共に、選択されたメモリブロックに属するメモリセルアレイのビットラインを選択する複数個のコラムデコーダ（ＣＤ０〜ＣＤｎ）と、同一列にあるメモリセルアレイとの間でデータの入出力を行うために、同一列にある複数のメモリブロックと共有するように配置された複数のグローバル入出力ライン（ｄ）と、複数のメモリブロックのうちいずれか１つのメモリブロックに属するメモリセルアレイの対応するビットラインと複数のグローバル入出力ライン（ｄ）の対応するライン同士をコラム選択手段（１２０）を介して接続する複数のローカル入出力ライン（ｃ）と、各々が複数のコラム選択手段（１２０）のいずれか１つを制御する複数のローカルコラム選択ライン（LOCAL CSL）と、複数のグローバルコラム選択ライン（ａ）のいずれか１つを複数のローカルコラム選択ライン（LOCAL CSL）の対応するいずれか１つに接続するとともに、第１及び第２バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ０Ｂ；ＢＡＮＫ１，ＢＡＮＫ１Ｂ）のいずれか１つの対応する組に応答してコラム選択手段（１２０）を駆動するコラム選択制御信号を発生し、コラム選択を行う複数のローカルコラム選択ライン駆動手段（１１０）とを備え、複数のローカルコラム選択ライン駆動手段（１１０）は、複数のローカルコラム選択ライン（LOCAL CSL）のうち対応するいずれか１つに接続された第１端子と、接地された第２端子と、第２バンク選択ライン（ｂ；Ｌ２）に接続されたゲート端子とを有し、第２バンク選択信号（ＢＡＮＫ０Ｂ，ＢＡＮＫ１Ｂ）に応答してローカルコラム選択ライン（LOCAL CSL）の電圧レベルをプルダウンする第１ＮＭＯＳトランジスタ（Ｍ１）と、グローバルコラム選択ライン（ａ）のうち対応するいずれか１つに接続された第１端子と、複数のローカルコラム選択ライン（LOCAL CSL）のうち対応するいずれか１つに接続された第２端子と、セルフブースティングノードＮに接続されたゲート端子とを有し、グローバルコラム選択信号のアクティブ先端部に応答してローカルコラム選択ライン（LOCAL CSL）の電圧レベルをプルアップする第２ＮＭＯＳトランジスタ（Ｍ３）と、第１バンク選択ライン（ｂ；Ｌ１）に接続された第１端子と、セルフブースティングノードＮを介して第２ＮＭＯＳトランジスタ（Ｍ３）のゲート端子に接続された第２端子と、所定の電圧（ＶＤＤ）を受信するためのゲート端子とを有する第３ＮＭＯＳトランジスタ（Ｍ２）とを備え、第３ＮＭＯＳトランジスタ（Ｍ２）は、第１バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ１）のアクティブ先端部に応答してセルフブースティングノードＮを所定の電圧（ＶＤＤ）よりも第３ＮＭＯＳトランジスタ（Ｍ２）のスレッショルド電圧Ｖｔｎだけ低い電圧レベルにプリチャージし、セルフブースティングノードＮは、複数のグローバルコラム選択ライン（ａ）のいずれかに印加される電圧が所定の電圧（ＶＤＤ）に変化するとセルフブースティングされ、所定の電圧（ＶＤＤ）よりも第３ＮＭＯＳトランジスタ（Ｍ２）のスレッショルド電圧Ｖｔｎ以上高い電圧レベルにブースティングされると、グローバルコラム選択ライン（ａ）の前記所定の電圧（ＶＤＤ）がローカルコラム選択ライン（LOCAL CSL）に伝達されることを特徴とするマルチバンクメモリ装置である。
【００１６】
この発明の構成では、バンクアドレス指定時にラインローディングによるコラム選択ライン駆動電圧の減少を補充できるセルフ電圧ブースティング処理機能を備えている。したがって、バンク情報ラインの負荷効果を最小にしてバンクアドレスのセットアップタイムマージンが改善され、かつ、データアクセスの失敗発生の阻止が確実に可能になり、安定に動作する。
【００１７】
【発明の実施の形態】
次に、本発明のマルチバンクメモリ装置の実施の形態を添付図面を参照して詳細に説明する。
なお、以下の文及び図面にあって従前の図４から図７に示す構成要素と同一の構成要素には同一の符号を付した。また、以下、マルチバンクメモリ装置の全体構成を示す図５を重複して用いて説明するとともに、この重複した説明は省略する。
【００１８】
図１は本発明のマルチバンクメモリ装置の詳細な構成を示す回路図である。図１において、このマルチバンクメモリ装置は、左右同形の部分回路を集合した第１バンクと第２バンクとを有している。バンクの部分回路１００はグローバルコラム選択ラインａとソース電圧源との間に接続され、二本のラインからなる第１、第２バンク選択ラインｂを通じて伝達される正・負のバンク情報Ｂａｎｋ０，ＢａｎｋＯＢに応答してコラム選択制御信号を発生するローカルコラム選択ライン駆動回路１１０を有している。
【００１９】
さらに、このマルチバンクメモリ装置は、複数のローカル入出力ラインｃとバンクメモリのビットラインのそれぞれに対応して接続され、コラム選択制御信号に応答して同時に駆動される複数のトランジスタＭ３〜Ｍ６を備えるコラム選択部１２０と、複数のローカル入出力ラインｃのそれぞれに対応して接続され、ローカル入出力ラインから伝達されるビット信号を増幅する図示しないセンスアンプを備える複数のグローバル入出力ラインｄとを有して構成されている。
【００２０】
図２は図１中のローカルコラム選択ライン駆動回路１１０の詳細な構成を示す回路図である。図２において、このローカルコラム選択ライン駆動回路１１０は、ローカルコラム選択ラインＬＣＳＬと接地との間に接続され、第２バンク選択ラインＬ２を通じて伝送された第２バンク選択信号に応答してローカルコラム選択ラインＬＣＳＬをプルダウンするためのプルダウン手段１１１を有し、さらに、第１バンク選択ラインＬ１とセルフブースティングノードＮとの間に接続され、第１バンク選択信号のアクティブ先端部に応答してセルフブースティングノードをＣＭＯＳレベルの電源電圧レベルより低い電圧にプリチャージするためのプリチャージ手段１１２を有している。
【００２１】
さらに、このローカルコラム選択ライン駆動回路１１０は、グローバルコラム選択ラインＧＣＳＬとローカルコラム選択ラインＬＣＳＬとの間に接続され、グローバルコラム選択信号のアクティブ先端部に応答してセルフブースティングノードＮを電源電圧レベルより高い電圧レベルでセルフブースティングするローカルコラム選択ラインＬＣＳＬを電源電圧に十分にプルアップするためのプルアップ手段１１４を有している。
【００２２】
なお、プルダウン手段１１１、プリチャージ手段１１２及びプルアップ手段１１４はそれぞれＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３で構成され、請求項における第１、第２及び第３ＮＭＯＳトランジスタに対応するものである。
【００２３】
次に、こような実施形態の構成の動作について説明する。
ＮＭＯＳトランジスタＭ２の第１端子に電圧ＶＤＤのレベルが印加されると、セルフブースティングノードＮが、０Ｖから「電圧ＶＤＤ−Ｖｔｎ」にプリチャージされる。その後、グローバルコラム選択ラインＧＣＳＬの電圧が０Ｖから電圧ＶＤＤに変化すると、セルフブースティングノードＮが十分なレベルでセルフブースティングされる。そして、セルフブースティングノードＮが「電圧ＶＤＤ＋Ｖｔｎ」以上にブースティングされるとグローバルコラム選択ラインのＣＭＯＳレベルがローカルコラム選択ラインＬＣＳＬに伝達される。
【００２４】
図３はこの実施形態のマルチバンクメモリ装置の動作のタイミング図である。図３において、行アドレスストローブ信号ＲＡＳＢがローレベルであるアクティブ状態に変化した後に、長いアクティブ区間にバンクアドレス（列アドレス）ＣＡＳＢが変化してもバンク情報ＡＤＤ，ＢＡＮＫ１の電圧ＶＰＰのレベルが一定に保持される。なお、従来例では図７に示すように電圧ＶＰＰレベルが一定量ずつデータアクセスの失敗が発生するレベルに低減する。
【００２５】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ローカルコラム選択ライン駆動回路を駆動するためのバンク情報電圧を不要にし、セルフ電圧ブースティング機能によって、バンクアドレス変化時のバンク指定ラインのローディングでバンク情報電圧の電荷が確実に除去できるようになる。この結果、バンク情報ラインの負荷効果を最小にしてバンクアドレスのセットアップタイムマージンを改善できるとともに、データアクセスの失敗発生が確実に阻止できるようになり、その安定した動作が得られるようになる。
【図面の簡単な説明】
【図１】本発明のマルチバンクメモリ装置の構成を示す回路図。
【図２】図１中のローカルコラム選択ライン駆動回路の詳細な構成を示す回路図。
【図３】実施形態のマルチバンクメモリ装置の動作状態を示すタイミング図。
【図４】従来のマルチバンク構造を有する半導体メモリ装置の全体的なブロック図。
【図５】従来のマルチバンクメモリ装置を説明するための詳細な回路図。
【図６】従来のローカルコラム選択ライン駆動回路を説明するための要部回路図。
【図７】従来例のマルチバンクメモリ装置の動作のタイミング図。
【符号の説明】
１１０ ローカルコラム選択ライン駆動回路
１１１ プルダウン手段
１１２ プリチャージ手段
１１４ プルアップ手段
ＬＣＳＬ ローカルコラム選択ライン
ＧＣＳＬ グローバルコラム選択ライン
Claims (1)
- 複数個のメモリセルアレイを組合せたメモリブロックを構成し、そのメモリブロックを複数個行方向及び列方向に配列して形成された複数個のメモリバンク（バンク０，バンク１）と、
いずれかの行にある前記メモリバンクの１つを選択するために、ＣＭＯＳレベルの第１及び第２バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ０Ｂ；ＢＡＮＫ１，ＢＮＮＫ１Ｂ）を第１及び第２バンク選択ライン（ｂ；Ｌ１，Ｌ２）に発生して送出すると共に、選択された前記メモリバンクに属する前記メモリセルアレイのワードラインを選択する複数個のローデコーダ（ＢＤ０〜ＢＤｎ）と、
同一列にある前記メモリブロックを選択するために、ＣＭＯＳレベルのグローバルコラム選択信号をグローバルコラム選択ライン（ａ）に発生して送出すると共に、選択された前記メモリブロックに属する前記メモリセルアレイのビットラインを選択する複数個のコラムデコーダ（ＣＤ０〜ＣＤｎ）と、
同一列にある前記メモリセルアレイとの間でデータの入出力を行うために、前記同一列にある複数の前記メモリブロックと共有するように配置された複数のグローバル入出力ライン（ｄ）と、
前記複数のメモリブロックのうちいずれか１つのメモリブロックに属する前記メモリセルアレイの対応するビットラインと前記複数のグローバル入出力ライン（ｄ）の対応するライン同士をコラム選択手段（１２０）を介して接続する複数のローカル入出力ライン（ｃ）と、
各々が複数の前記コラム選択手段（１２０）のいずれか１つを制御する複数のローカルコラム選択ライン（LOCAL CSL）と、
複数の前記グローバルコラム選択ライン（ａ）のいずれか１つを前記複数のローカルコラム選択ライン（LOCAL CSL）の対応するいずれか１つに接続するとともに、前記第１及び第２バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ０Ｂ；ＢＡＮＫ１，ＢＡＮＫ１Ｂ）のいずれか１つの対応する組に応答して前記コラム選択手段（１２０）を駆動するコラム選択制御信号を発生し、コラム選択を行う複数のローカルコラム選択ライン駆動手段（１１０）とを備え、
前記複数のローカルコラム選択ライン駆動手段（１１０）は、
前記複数のローカルコラム選択ライン（LOCAL CSL）のうち対応するいずれか１つに接続された第１端子と、接地された第２端子と、前記第２バンク選択ライン（ｂ；Ｌ２）に接続されたゲート端子とを有し、前記第２バンク選択信号（ＢＡＮＫ０Ｂ，ＢＡＮＫ１Ｂ）に応答して前記ローカルコラム選択ライン（LOCAL CSL）の電圧レベルをプルダウンする第１ＮＭＯＳトランジスタ（Ｍ１）と、
前記グローバルコラム選択ライン（ａ）のうち対応するいずれか１つに接続された第１端子と、前記複数のローカルコラム選択ライン（LOCAL CSL）のうち対応するいずれか１つに接続された第２端子と、セルフブースティングノードＮに接続されたゲート端子とを有し、
前記グローバルコラム選択信号のアクティブ先端部に応答して前記ローカルコラム選択ライン（LOCAL CSL）の電圧レベルをプルアップする第２ＮＭＯＳトランジスタ（Ｍ３）と、
前記第１バンク選択ライン（ｂ；Ｌ１）に接続された第１端子と、前記セルフブースティングノードＮを介して前記第２ＮＭＯＳトランジスタ（Ｍ３）のゲート端子に接続された第２端子と、所定の電圧（ＶＤＤ）を受信するためのゲート端子とを有する第３ＮＭＯＳトランジスタ（Ｍ２）とを備え、
前記第３ＮＭＯＳトランジスタ（Ｍ２）は、前記第１バンク選択信号（ＢＡＮＫ０，ＢＡＮＫ１）のアクティブ先端部に応答して前記セルフブースティングノードＮを前記所定の電圧（ＶＤＤ）よりも前記第３ＮＭＯＳトランジスタ（Ｍ２）のスレッショルド電圧Ｖｔｎだけ低い電圧レベルにプリチャージし、
前記セルフブースティングノードＮは、複数の前記グローバルコラム選択ライン（ａ）のいずれかに印加される電圧が所定の電圧（ＶＤＤ）に変化するとセルフブースティングされ、前記所定の電圧（ＶＤＤ）よりも前記第３ＮＭＯＳトランジスタ（Ｍ２）のスレッショルド電圧Ｖｔｎ以上高い電圧レベルにブースティングされると、前記グローバルコラム選択ライン（ａ）の前記所定の電圧（ＶＤＤ）が前記ローカルコラム選択ライン（LOCAL CSL）に伝達されることを特徴とするマルチバンクメモリ装置。
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