JPH1040683A - マルチバンクメモリ装置 - Google Patents
マルチバンクメモリ装置Info
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- JPH1040683A JPH1040683A JP9108507A JP10850797A JPH1040683A JP H1040683 A JPH1040683 A JP H1040683A JP 9108507 A JP9108507 A JP 9108507A JP 10850797 A JP10850797 A JP 10850797A JP H1040683 A JPH1040683 A JP H1040683A
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- 230000004044 response Effects 0.000 claims description 16
- 238000003491 array Methods 0.000 claims description 8
- 102100023319 Dihydrolipoyl dehydrogenase, mitochondrial Human genes 0.000 abstract description 5
- 101000908058 Homo sapiens Dihydrolipoyl dehydrogenase, mitochondrial Proteins 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 230000000903 blocking effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000001502 supplementing effect Effects 0.000 description 3
- 102100021568 B-cell scaffold protein with ankyrin repeats Human genes 0.000 description 2
- 102100035606 Beta-casein Human genes 0.000 description 2
- 101000971155 Homo sapiens B-cell scaffold protein with ankyrin repeats Proteins 0.000 description 2
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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Abstract
(57)【要約】
【課題】 バンク情報ラインの負荷効果を最小にしてバ
ンクアドレスのセットアップタイムマージンを改善し、
かつ、確実にデータアクセスの失敗発生を阻止して、安
定した動作を得る。 【解決手段】 ＮＭＯＳトランジスタＭ２の第１端子に
電圧ＶＤＤのレベルが印加されると、セルフブースティ
ングノードＮが、０Ｖから「電圧ＶＤＤ−Ｖｔｎ」にプ
リチャージされる。その後、グローバルコラム選択ライ
ンＧＣＳＬの電圧が０Ｖから電圧ＶＤＤに変化すると、
セルフブースティングノードＮが十分なレベルでセルフ
ブースティングされる。そして、セルフブースティング
ノードＮが「電圧ＶＤＤ＋Ｖｔｎ」以上にブースティン
グされるとグローバルコラム選択ラインのＣＭＯＳレベ
ルがローカルコラム選択ラインＬＣＳＬに伝達される。
行アドレスストローブ信号がローレベルであるアクティ
ブ状態に変化した後に、長いアクティブ区間にバンクア
ドレスが変化する度にバンク情報の電圧ＶＰＰのレベル
が一定に保持される。
ンクアドレスのセットアップタイムマージンを改善し、
かつ、確実にデータアクセスの失敗発生を阻止して、安
定した動作を得る。 【解決手段】 ＮＭＯＳトランジスタＭ２の第１端子に
電圧ＶＤＤのレベルが印加されると、セルフブースティ
ングノードＮが、０Ｖから「電圧ＶＤＤ−Ｖｔｎ」にプ
リチャージされる。その後、グローバルコラム選択ライ
ンＧＣＳＬの電圧が０Ｖから電圧ＶＤＤに変化すると、
セルフブースティングノードＮが十分なレベルでセルフ
ブースティングされる。そして、セルフブースティング
ノードＮが「電圧ＶＤＤ＋Ｖｔｎ」以上にブースティン
グされるとグローバルコラム選択ラインのＣＭＯＳレベ
ルがローカルコラム選択ラインＬＣＳＬに伝達される。
行アドレスストローブ信号がローレベルであるアクティ
ブ状態に変化した後に、長いアクティブ区間にバンクア
ドレスが変化する度にバンク情報の電圧ＶＰＰのレベル
が一定に保持される。
Description
【０００１】
【発明の属する技術分野】本発明はバンクアドレス指定
時にラインローディングによるコラム選択ライン駆動電
圧の減少を補充するセルフ電圧ブースティング機能を備
えたマルチバンクメモリ装置に関する。
時にラインローディングによるコラム選択ライン駆動電
圧の減少を補充するセルフ電圧ブースティング機能を備
えたマルチバンクメモリ装置に関する。
【０００２】
【従来の技術】近時のメモリ装置は、高速化及び高集積
化を実現するためにバンクが集合したマルチバンク構造
が多く採用されている。このマルチバンク構造は、多数
個のセルアレイを多数個のブロックで構成し、そのブロ
ックを列方向及び行方向に配列して一つのバンクを形成
している。このように多数のバンクを結合することによ
って発生する負荷効果を低減して安定してデータをアク
セスできるように、その研究が進められている。すなわ
ち、メモリ装置の動作の安定性の向上を図る研究が進め
られている。
化を実現するためにバンクが集合したマルチバンク構造
が多く採用されている。このマルチバンク構造は、多数
個のセルアレイを多数個のブロックで構成し、そのブロ
ックを列方向及び行方向に配列して一つのバンクを形成
している。このように多数のバンクを結合することによ
って発生する負荷効果を低減して安定してデータをアク
セスできるように、その研究が進められている。すなわ
ち、メモリ装置の動作の安定性の向上を図る研究が進め
られている。
【０００３】図４は従来のマルチバンク構造を有する半
導体メモリ装置の全体的なブロック図である。図４にお
いて、このマルチバンク構造では複数のバンクダミーと
複数のバンクダミーとが併設され、かつ、データ入力Ｄ
Ｑ１〜ＤＱｎ別に独立して設けられる複数のコラムデコ
ーダＣＤ０〜ＣＤｎを有している。さらに、このマルチ
バンク構造では、各バンク別に有する複数のローデコー
ダＢＤ０〜ＢＤｎ及びコラムデコーダＣＤ０〜ＣＤｎの
出力信号を多数のバンクが使用するためのグローバルコ
ラム選択ラインａを有している。
導体メモリ装置の全体的なブロック図である。図４にお
いて、このマルチバンク構造では複数のバンクダミーと
複数のバンクダミーとが併設され、かつ、データ入力Ｄ
Ｑ１〜ＤＱｎ別に独立して設けられる複数のコラムデコ
ーダＣＤ０〜ＣＤｎを有している。さらに、このマルチ
バンク構造では、各バンク別に有する複数のローデコー
ダＢＤ０〜ＢＤｎ及びコラムデコーダＣＤ０〜ＣＤｎの
出力信号を多数のバンクが使用するためのグローバルコ
ラム選択ラインａを有している。
【０００４】図５は従来のマルチバンクメモリ装置を説
明するための詳細な回路図である。図５において、この
マルチバンクメモリ装置は左右同形の部分回路が集合し
た第１バンクと第２バンクとを有して構成されている。
部分回路１００はグローバルコラム選択ラインａとソー
ス電圧源との間に接続され、二本のラインで構成された
第１、第２バンク選択ラインｂを通じて伝達される正・
負のバンク情報Ｂａｎｋ０，ＢａｎｋＯＢに応答してコ
ラム選択制御信号を発生するローカルコラム選択ライン
駆動回路１１０を有している。なお、ここでは正のバン
ク情報が電圧ＶＰＰのレベルでスイッチングし、負のバ
ンク情報はＣＭＯＳレベルでスイッチングする。
明するための詳細な回路図である。図５において、この
マルチバンクメモリ装置は左右同形の部分回路が集合し
た第１バンクと第２バンクとを有して構成されている。
部分回路１００はグローバルコラム選択ラインａとソー
ス電圧源との間に接続され、二本のラインで構成された
第１、第２バンク選択ラインｂを通じて伝達される正・
負のバンク情報Ｂａｎｋ０，ＢａｎｋＯＢに応答してコ
ラム選択制御信号を発生するローカルコラム選択ライン
駆動回路１１０を有している。なお、ここでは正のバン
ク情報が電圧ＶＰＰのレベルでスイッチングし、負のバ
ンク情報はＣＭＯＳレベルでスイッチングする。
【０００５】また、このマルチバンクメモリ装置は、複
数本のローカル入出力(LOCAL I/O)ラインｃとバンクメ
モリのビットラインとのそれぞれに対応して接続され、
コラム選択制御信号に応答して同時に駆動される複数の
ＮＭＯＳトランジスタＭ３〜Ｍ６を備えるコラム選択部
１２０とを備え、かつ、複数本のローカル入出力ライン
ｃのそれぞれに対応して接続され、ローカル入出力ライ
ンから伝達されるビット信号を増幅する図示しないセン
スアンプを含む複数本のグローバル入出力(GLOVAL I/O)
ラインｄとを備えて構成されている。
数本のローカル入出力(LOCAL I/O)ラインｃとバンクメ
モリのビットラインとのそれぞれに対応して接続され、
コラム選択制御信号に応答して同時に駆動される複数の
ＮＭＯＳトランジスタＭ３〜Ｍ６を備えるコラム選択部
１２０とを備え、かつ、複数本のローカル入出力ライン
ｃのそれぞれに対応して接続され、ローカル入出力ライ
ンから伝達されるビット信号を増幅する図示しないセン
スアンプを含む複数本のグローバル入出力(GLOVAL I/O)
ラインｄとを備えて構成されている。
【０００６】図６は図５に示した従来のローカルコラム
選択ライン駆動回路１１０の詳細な回路図である。図６
において、このローカルコラム選択ライン駆動回路１１
０は、第１端子がグローバルコラム選択ラインＧ(GLOVA
L)ＣＳＬに接続され、かつ、第２端子がローカルコラム
選択ラインＬ(LOCAL) ＣＳＬに接続されるとともに、第
１バンク選択ラインＬ１に第３端子が接続されたＮＭＯ
ＳトランジスタＭ１を有している。さらに、ローカルコ
ラム選択ラインＬＣＳＬに第１端子が接続され、かつ、
第２端子が接地されるとともに第２バンク選択ラインＬ
２に第３端子が接続されたＮＭＯＳトランジスタＭ２を
有して構成されている。
選択ライン駆動回路１１０の詳細な回路図である。図６
において、このローカルコラム選択ライン駆動回路１１
０は、第１端子がグローバルコラム選択ラインＧ(GLOVA
L)ＣＳＬに接続され、かつ、第２端子がローカルコラム
選択ラインＬ(LOCAL) ＣＳＬに接続されるとともに、第
１バンク選択ラインＬ１に第３端子が接続されたＮＭＯ
ＳトランジスタＭ１を有している。さらに、ローカルコ
ラム選択ラインＬＣＳＬに第１端子が接続され、かつ、
第２端子が接地されるとともに第２バンク選択ラインＬ
２に第３端子が接続されたＮＭＯＳトランジスタＭ２を
有して構成されている。
【０００７】次に、上記のように構成されたマルチバン
クメモリ装置の一般的な動作について説明する。図４か
ら図６において、まず、コラムデコーダＣＤ０〜ＣＤｎ
によってグローバルコラム選択ラインＧＣＳＬが指定さ
れて、バンク選択ラインを通じて正のバンク情報Ｂａｎ
ｋ０が入力された場合、ローカルコラム選択ライン駆動
回路１１０におけるＮＭＯＳトランジスタＭ１の第１端
子に電圧ＶＤＤが印加され、第３端子には電圧ＶＰＰが
印加されて、ＮＭＯＳトランジスタＭ１がターンオンす
る。この際、ＮＭＯＳトランジスタＭ２はオフ状態とな
るので、ローカルコラム選択ライン駆動回路１１０が電
圧ＶＤＤのレベルにプルアップされる。
クメモリ装置の一般的な動作について説明する。図４か
ら図６において、まず、コラムデコーダＣＤ０〜ＣＤｎ
によってグローバルコラム選択ラインＧＣＳＬが指定さ
れて、バンク選択ラインを通じて正のバンク情報Ｂａｎ
ｋ０が入力された場合、ローカルコラム選択ライン駆動
回路１１０におけるＮＭＯＳトランジスタＭ１の第１端
子に電圧ＶＤＤが印加され、第３端子には電圧ＶＰＰが
印加されて、ＮＭＯＳトランジスタＭ１がターンオンす
る。この際、ＮＭＯＳトランジスタＭ２はオフ状態とな
るので、ローカルコラム選択ライン駆動回路１１０が電
圧ＶＤＤのレベルにプルアップされる。
【０００８】このプルアップ電圧によって複数のＮＭＯ
ＳトランジスタＭ１〜Ｍ４が同時にターンオンしてバン
クのビット信号が図５に示すローカル入出力ラインｃを
経由してグローバル入出力ラインｄにロードされる。こ
の後、図示しないセンス増幅器で増幅して出力される。
ＳトランジスタＭ１〜Ｍ４が同時にターンオンしてバン
クのビット信号が図５に示すローカル入出力ラインｃを
経由してグローバル入出力ラインｄにロードされる。こ
の後、図示しないセンス増幅器で増幅して出力される。
【０００９】図７は、この従来のマルチバンクメモリ装
置の動作のタイミング図である。図７において、行アド
レスストローブ信号ＲＡＳＢがローレベルであるアクテ
ィブ状態に変化した後に、長いアクティブ区間にバンク
アドレス（列アドレス）ＣＡＳＢが変化する度にバンク
情報ＡＤＤ，ＢＡＮＫ１の電圧ＶＰＰレベルが一定量で
低減する。すなわち、データアクセスの失敗が発生する
レベルに低減してしまう。
置の動作のタイミング図である。図７において、行アド
レスストローブ信号ＲＡＳＢがローレベルであるアクテ
ィブ状態に変化した後に、長いアクティブ区間にバンク
アドレス（列アドレス）ＣＡＳＢが変化する度にバンク
情報ＡＤＤ，ＢＡＮＫ１の電圧ＶＰＰレベルが一定量で
低減する。すなわち、データアクセスの失敗が発生する
レベルに低減してしまう。
【００１０】前記のように電圧ＶＰＰレベルでスイッチ
ングするバンク情報の電荷がバンク選択ラインのローデ
ィングによって消滅し、バンクアドレスが変化するごと
に電圧ＶＰＰのレベルが一定量ずつ低減する。したがっ
て、セルデータ読み出し時にバンク情報の電圧レベルが
減少してデータアクセスの失敗が発生する。換言すれ
ば、低電圧マージンが劣化する。
ングするバンク情報の電荷がバンク選択ラインのローデ
ィングによって消滅し、バンクアドレスが変化するごと
に電圧ＶＰＰのレベルが一定量ずつ低減する。したがっ
て、セルデータ読み出し時にバンク情報の電圧レベルが
減少してデータアクセスの失敗が発生する。換言すれ
ば、低電圧マージンが劣化する。
【００１１】また、電圧ＶＰＰ発生器は長い行アドレス
ストローブのアクティブ区間内でバンクアドレスが変化
し続けるときに消耗される電圧ＶＰＰの電荷を補償でき
ないため、データアクセスの失敗を誘発する。
ストローブのアクティブ区間内でバンクアドレスが変化
し続けるときに消耗される電圧ＶＰＰの電荷を補償でき
ないため、データアクセスの失敗を誘発する。
【００１２】また、長い行アドレスストローブのアクテ
ィブ区間において、列アドレスストローブによって制御
されるバンク情報の電圧ＶＰＰ発生器を構成するために
はＶＰＰ発生器のポンピングキャパシタンスのポンピン
グとプリチャージ動作を行うサイクルタイムを十分に減
少させる必要がある。
ィブ区間において、列アドレスストローブによって制御
されるバンク情報の電圧ＶＰＰ発生器を構成するために
はＶＰＰ発生器のポンピングキャパシタンスのポンピン
グとプリチャージ動作を行うサイクルタイムを十分に減
少させる必要がある。
【００１３】
【発明が解決しようとする課題】本発明は、このような
従来の技術における課題を解決するものであり、バンク
アドレス指定時にラインローディングによるコラム選択
ライン駆動電圧の減少を補充できるセルフ電圧ブーステ
ィング機能を備えて、バンク情報ラインの負荷効果を最
小にしてバンクアドレスのセットアップタイムマージン
が改善できるとともに、確実なデータアクセスの失敗発
生の阻止が可能になり、安定した動作が得られるマルチ
バンクメモリ装置の提供を目的としている。
従来の技術における課題を解決するものであり、バンク
アドレス指定時にラインローディングによるコラム選択
ライン駆動電圧の減少を補充できるセルフ電圧ブーステ
ィング機能を備えて、バンク情報ラインの負荷効果を最
小にしてバンクアドレスのセットアップタイムマージン
が改善できるとともに、確実なデータアクセスの失敗発
生の阻止が可能になり、安定した動作が得られるマルチ
バンクメモリ装置の提供を目的としている。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明はローカルコラム選択ライン駆動回路と、ロ
ーカルコラム選択信号を伝送するローカルコラム選択ラ
インと、グローバルコラム選択信号を伝送するグローバ
ルコラム選択ラインと、ＣＭＯＳレベルを有する第１及
び第２バンク選択信号を伝送する第１及び第２バンク選
択ラインを備えるマルチバンクメモリ装置であり、ロー
カルコラム選択ライン駆動回路は、ローカルコラム選択
ラインと接地との間に接続されて、第２バンク選択ライ
ンを通じて伝送された第２バンク選択信号に応答してロ
ーカルコラム選択ラインをプルダウンするプルダウン手
段とを有している。さらに、第１バンク選択ラインとセ
ルフブースティングノードとの間に接続され、第１バン
ク選択信号のアクティブ先端部に応答してセルフブース
ティングノードをＣＭＯＳレベルの電源電圧レベルより
低い電圧にプリチャージするプリチャージ手段と、グロ
ーバルコラム選択ラインとローカルコラム選択ラインと
の間に接続され、グローバルコラム選択信号のアクティ
ブ先端部に応答してセルフブースティングノードを電源
電圧レベルより高い電圧レベルにセルフブースティング
してローカルコラム選択ラインを電源電圧にプルアップ
するプルアップ手段とを備えることを特徴とするもので
ある。
に、本発明はローカルコラム選択ライン駆動回路と、ロ
ーカルコラム選択信号を伝送するローカルコラム選択ラ
インと、グローバルコラム選択信号を伝送するグローバ
ルコラム選択ラインと、ＣＭＯＳレベルを有する第１及
び第２バンク選択信号を伝送する第１及び第２バンク選
択ラインを備えるマルチバンクメモリ装置であり、ロー
カルコラム選択ライン駆動回路は、ローカルコラム選択
ラインと接地との間に接続されて、第２バンク選択ライ
ンを通じて伝送された第２バンク選択信号に応答してロ
ーカルコラム選択ラインをプルダウンするプルダウン手
段とを有している。さらに、第１バンク選択ラインとセ
ルフブースティングノードとの間に接続され、第１バン
ク選択信号のアクティブ先端部に応答してセルフブース
ティングノードをＣＭＯＳレベルの電源電圧レベルより
低い電圧にプリチャージするプリチャージ手段と、グロ
ーバルコラム選択ラインとローカルコラム選択ラインと
の間に接続され、グローバルコラム選択信号のアクティ
ブ先端部に応答してセルフブースティングノードを電源
電圧レベルより高い電圧レベルにセルフブースティング
してローカルコラム選択ラインを電源電圧にプルアップ
するプルアップ手段とを備えることを特徴とするもので
ある。
【００１５】また、本発明は、複数のセルアレイと、複
数のセルアレイで構成される複数のアレイグループと、
複数のアレイグループで構成される複数のメモリブロッ
クと、複数のメモリブロックで構成される複数のメモリ
バンクと、複数のメモリバンクから選択するＣＭＯＳレ
ベルのバンク選択信号を複数のバンク選択ラインに発生
して送出、かつ、選択されたメモリバンクに属するセル
アレイのワードラインを選択する複数のローデコーダと
を有している。さらに、複数のメモリバンクの同一列の
メモリブロックの同一列のアレイグループを選択するた
めのＣＭＯＳレベルのグローバルコラム選択信号を複数
のグローバルコラム選択ラインに発生して送出する複数
のコラムデコーダと、同一列のメモリブロックが共有す
る複数のグローバル入出力ラインと各メモリブロックの
同一行のアレイグループを共有し、かつ、各グローバル
入出力ラインに接続された複数のローカル入出力ライン
と、各アレイグループ別にローカルコラム選択ラインを
共有し、かつ、各ローカル入出力ラインと各セルアレイ
との間に接続される複数のローカルコラム選択手段と、
各グローバルコラム選択ラインと各ローカルコラム選択
ラインとの間に接続され、かつ、ＣＭＯＳレベルのバン
ク選択信号に応答してＣＭＯＳレベルのグローバルコラ
ム選択信号によってローカルコラム選択ラインをＣＭＯ
Ｓレベルの電圧で駆動する複数のローカルコラム選択ラ
イン駆動手段とを備えることを特徴とするものである。
数のセルアレイで構成される複数のアレイグループと、
複数のアレイグループで構成される複数のメモリブロッ
クと、複数のメモリブロックで構成される複数のメモリ
バンクと、複数のメモリバンクから選択するＣＭＯＳレ
ベルのバンク選択信号を複数のバンク選択ラインに発生
して送出、かつ、選択されたメモリバンクに属するセル
アレイのワードラインを選択する複数のローデコーダと
を有している。さらに、複数のメモリバンクの同一列の
メモリブロックの同一列のアレイグループを選択するた
めのＣＭＯＳレベルのグローバルコラム選択信号を複数
のグローバルコラム選択ラインに発生して送出する複数
のコラムデコーダと、同一列のメモリブロックが共有す
る複数のグローバル入出力ラインと各メモリブロックの
同一行のアレイグループを共有し、かつ、各グローバル
入出力ラインに接続された複数のローカル入出力ライン
と、各アレイグループ別にローカルコラム選択ラインを
共有し、かつ、各ローカル入出力ラインと各セルアレイ
との間に接続される複数のローカルコラム選択手段と、
各グローバルコラム選択ラインと各ローカルコラム選択
ラインとの間に接続され、かつ、ＣＭＯＳレベルのバン
ク選択信号に応答してＣＭＯＳレベルのグローバルコラ
ム選択信号によってローカルコラム選択ラインをＣＭＯ
Ｓレベルの電圧で駆動する複数のローカルコラム選択ラ
イン駆動手段とを備えることを特徴とするものである。
【００１６】この発明の構成では、バンクアドレス指定
時にラインローディングによるコラム選択ライン駆動電
圧の減少を補充できるセルフ電圧ブースティング処理機
能を備えている。したがって、バンク情報ラインの負荷
効果を最小にしてバンクアドレスのセットアップタイム
マージンが改善され、かつ、データアクセスの失敗発生
の阻止が確実に可能になり、安定に動作する。
時にラインローディングによるコラム選択ライン駆動電
圧の減少を補充できるセルフ電圧ブースティング処理機
能を備えている。したがって、バンク情報ラインの負荷
効果を最小にしてバンクアドレスのセットアップタイム
マージンが改善され、かつ、データアクセスの失敗発生
の阻止が確実に可能になり、安定に動作する。
【００１７】
【発明の実施の形態】次に、本発明のマルチバンクメモ
リ装置の実施の形態を添付図面を参照して詳細に説明す
る。なお、以下の文及び図面にあって従前の図４から図
７に示す構成要素と同一の構成要素には同一の符号を付
した。また、以下、マルチバンクメモリ装置の全体構成
を示す図５を重複して用いて説明するとともに、この重
複した説明は省略する。
リ装置の実施の形態を添付図面を参照して詳細に説明す
る。なお、以下の文及び図面にあって従前の図４から図
７に示す構成要素と同一の構成要素には同一の符号を付
した。また、以下、マルチバンクメモリ装置の全体構成
を示す図５を重複して用いて説明するとともに、この重
複した説明は省略する。
【００１８】図１は本発明のマルチバンクメモリ装置の
詳細な構成を示す回路図である。図１において、このマ
ルチバンクメモリ装置は、左右同形の部分回路を集合し
た第１バンクと第２バンクとを有している。バンクの部
分回路１００はグローバルコラム選択ラインａとソース
電圧源との間に接続され、二本のラインからなる第１、
第２バンク選択ラインｂを通じて伝達される正・負のバ
ンク情報Ｂａｎｋ０，ＢａｎｋＯＢに応答してコラム選
択制御信号を発生するローカルコラム選択ライン駆動回
路１１０を有している。
詳細な構成を示す回路図である。図１において、このマ
ルチバンクメモリ装置は、左右同形の部分回路を集合し
た第１バンクと第２バンクとを有している。バンクの部
分回路１００はグローバルコラム選択ラインａとソース
電圧源との間に接続され、二本のラインからなる第１、
第２バンク選択ラインｂを通じて伝達される正・負のバ
ンク情報Ｂａｎｋ０，ＢａｎｋＯＢに応答してコラム選
択制御信号を発生するローカルコラム選択ライン駆動回
路１１０を有している。
【００１９】さらに、このマルチバンクメモリ装置は、
複数のローカル入出力ラインｃとバンクメモリのビット
ラインのそれぞれに対応して接続され、コラム選択制御
信号に応答して同時に駆動される複数のトランジスタＭ
３〜Ｍ６を備えるコラム選択部１２０と、複数のローカ
ル入出力ラインｃのそれぞれに対応して接続され、ロー
カル入出力ラインから伝達されるビット信号を増幅する
図示しないセンスアンプを備える複数のグローバル入出
力ラインｄとを有して構成されている。
複数のローカル入出力ラインｃとバンクメモリのビット
ラインのそれぞれに対応して接続され、コラム選択制御
信号に応答して同時に駆動される複数のトランジスタＭ
３〜Ｍ６を備えるコラム選択部１２０と、複数のローカ
ル入出力ラインｃのそれぞれに対応して接続され、ロー
カル入出力ラインから伝達されるビット信号を増幅する
図示しないセンスアンプを備える複数のグローバル入出
力ラインｄとを有して構成されている。
【００２０】図２は図１中のローカルコラム選択ライン
駆動回路１１０の詳細な構成を示す回路図である。図２
において、このローカルコラム選択ライン駆動回路１１
０は、ローカルコラム選択ラインＬＣＳＬと接地との間
に接続され、第２バンク選択ラインＬ２を通じて伝送さ
れた第２バンク選択信号に応答してローカルコラム選択
ラインＬＣＳＬをプルダウンするためのプルダウン手段
１１１を有し、さらに、第１バンク選択ラインＬ１とセ
ルフブースティングノードＮとの間に接続され、第１バ
ンク選択信号のアクティブ先端部に応答してセルフブー
スティングノードをＣＭＯＳレベルの電源電圧レベルよ
り低い電圧にプリチャージするためのプリチャージ手段
１１２を有している。
駆動回路１１０の詳細な構成を示す回路図である。図２
において、このローカルコラム選択ライン駆動回路１１
０は、ローカルコラム選択ラインＬＣＳＬと接地との間
に接続され、第２バンク選択ラインＬ２を通じて伝送さ
れた第２バンク選択信号に応答してローカルコラム選択
ラインＬＣＳＬをプルダウンするためのプルダウン手段
１１１を有し、さらに、第１バンク選択ラインＬ１とセ
ルフブースティングノードＮとの間に接続され、第１バ
ンク選択信号のアクティブ先端部に応答してセルフブー
スティングノードをＣＭＯＳレベルの電源電圧レベルよ
り低い電圧にプリチャージするためのプリチャージ手段
１１２を有している。
【００２１】さらに、このローカルコラム選択ライン駆
動回路１１０は、グローバルコラム選択ラインＧＣＳＬ
とローカルコラム選択ラインＬＣＳＬとの間に接続さ
れ、グローバルコラム選択信号のアクティブ先端部に応
答してセルフブースティングノードＮを電源電圧レベル
より高い電圧レベルでセルフブースティングするローカ
ルコラム選択ラインＬＣＳＬを電源電圧に十分にプルア
ップするためのプルアップ手段１１４を有している。
動回路１１０は、グローバルコラム選択ラインＧＣＳＬ
とローカルコラム選択ラインＬＣＳＬとの間に接続さ
れ、グローバルコラム選択信号のアクティブ先端部に応
答してセルフブースティングノードＮを電源電圧レベル
より高い電圧レベルでセルフブースティングするローカ
ルコラム選択ラインＬＣＳＬを電源電圧に十分にプルア
ップするためのプルアップ手段１１４を有している。
【００２２】なお、プルダウン手段１１１、プリチャー
ジ手段１１２及びプルアップ手段１１４はそれぞれＮＭ
ＯＳトランジスタＭ１，Ｍ２，Ｍ３で構成され、請求項
における第１、第２及び第３ＮＭＯＳトランジスタに対
応するものである。
ジ手段１１２及びプルアップ手段１１４はそれぞれＮＭ
ＯＳトランジスタＭ１，Ｍ２，Ｍ３で構成され、請求項
における第１、第２及び第３ＮＭＯＳトランジスタに対
応するものである。
【００２３】次に、こような実施形態の構成の動作につ
いて説明する。ＮＭＯＳトランジスタＭ２の第１端子に
電圧ＶＤＤのレベルが印加されると、セルフブースティ
ングノードＮが、０Ｖから「電圧ＶＤＤ−Ｖｔｎ」にプ
リチャージされる。その後、グローバルコラム選択ライ
ンＧＣＳＬの電圧が０Ｖから電圧ＶＤＤに変化すると、
セルフブースティングノードＮが十分なレベルでセルフ
ブースティングされる。そして、セルフブースティング
ノードＮが「電圧ＶＤＤ＋Ｖｔｎ」以上にブースティン
グされるとグローバルコラム選択ラインのＣＭＯＳレベ
ルがローカルコラム選択ラインＬＣＳＬに伝達される。
いて説明する。ＮＭＯＳトランジスタＭ２の第１端子に
電圧ＶＤＤのレベルが印加されると、セルフブースティ
ングノードＮが、０Ｖから「電圧ＶＤＤ−Ｖｔｎ」にプ
リチャージされる。その後、グローバルコラム選択ライ
ンＧＣＳＬの電圧が０Ｖから電圧ＶＤＤに変化すると、
セルフブースティングノードＮが十分なレベルでセルフ
ブースティングされる。そして、セルフブースティング
ノードＮが「電圧ＶＤＤ＋Ｖｔｎ」以上にブースティン
グされるとグローバルコラム選択ラインのＣＭＯＳレベ
ルがローカルコラム選択ラインＬＣＳＬに伝達される。
【００２４】図３はこの実施形態のマルチバンクメモリ
装置の動作のタイミング図である。図３において、行ア
ドレスストローブ信号ＲＡＳＢがローレベルであるアク
ティブ状態に変化した後に、長いアクティブ区間にバン
クアドレス（列アドレス）ＣＡＳＢが変化してもバンク
情報ＡＤＤ，ＢＡＮＫ１の電圧ＶＰＰのレベルが一定に
保持される。なお、従来例では図７に示すように電圧Ｖ
ＰＰレベルが一定量ずつデータアクセスの失敗が発生す
るレベルに低減する。
装置の動作のタイミング図である。図３において、行ア
ドレスストローブ信号ＲＡＳＢがローレベルであるアク
ティブ状態に変化した後に、長いアクティブ区間にバン
クアドレス（列アドレス）ＣＡＳＢが変化してもバンク
情報ＡＤＤ，ＢＡＮＫ１の電圧ＶＰＰのレベルが一定に
保持される。なお、従来例では図７に示すように電圧Ｖ
ＰＰレベルが一定量ずつデータアクセスの失敗が発生す
るレベルに低減する。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ローカルコラム選択ライン駆動回路を駆動す
るためのバンク情報電圧を不要にし、セルフ電圧ブース
ティング機能によって、バンクアドレス変化時のバンク
指定ラインのローディングでバンク情報電圧の電荷が確
実に除去できるようになる。この結果、バンク情報ライ
ンの負荷効果を最小にしてバンクアドレスのセットアッ
プタイムマージンを改善できるとともに、データアクセ
スの失敗発生が確実に阻止できるようになり、その安定
した動作が得られるようになる。
によれば、ローカルコラム選択ライン駆動回路を駆動す
るためのバンク情報電圧を不要にし、セルフ電圧ブース
ティング機能によって、バンクアドレス変化時のバンク
指定ラインのローディングでバンク情報電圧の電荷が確
実に除去できるようになる。この結果、バンク情報ライ
ンの負荷効果を最小にしてバンクアドレスのセットアッ
プタイムマージンを改善できるとともに、データアクセ
スの失敗発生が確実に阻止できるようになり、その安定
した動作が得られるようになる。
【図１】本発明のマルチバンクメモリ装置の構成を示す
回路図。
回路図。
【図２】図１中のローカルコラム選択ライン駆動回路の
詳細な構成を示す回路図。
詳細な構成を示す回路図。
【図３】実施形態のマルチバンクメモリ装置の動作状態
を示すタイミング図。
を示すタイミング図。
【図４】従来のマルチバンク構造を有する半導体メモリ
装置の全体的なブロック図。
装置の全体的なブロック図。
【図５】従来のマルチバンクメモリ装置を説明するため
の詳細な回路図。
の詳細な回路図。
【図６】従来のローカルコラム選択ライン駆動回路を説
明するための要部回路図。
明するための要部回路図。
【図７】従来例のマルチバンクメモリ装置の動作のタイ
ミング図。
ミング図。
１１０ ローカルコラム選択ライン駆動回路 １１１ プルダウン手段 １１２ プリチャージ手段 １１４ プルアップ手段 ＬＣＳＬ ローカルコラム選択ライン ＧＣＳＬ グローバルコラム選択ライン
Claims (8)
- 【請求項１】 ローカルコラム選択ライン駆動回路と、
ローカルコラム選択信号を伝送するローカルコラム選択
ラインと、グローバルコラム選択信号を伝送するグロー
バルコラム選択ラインと、ＣＭＯＳレベルを有する第１
及び第２バンク選択信号を伝送する第１及び第２バンク
選択ラインを備えるマルチバンクメモリ装置において、 前記ローカルコラム選択ライン駆動回路は、 前記ローカルコラム選択ラインと接地との間に接続され
て、前記第２バンク選択ラインを通じて伝送された第２
バンク選択信号に応答して前記ローカルコラム選択ライ
ンをプルダウンするプルダウン手段と、 前記第１バンク選択ラインとセルフブースティングノー
ドとの間に接続され、第１バンク選択信号のアクティブ
先端部に応答して前記セルフブースティングノードをＣ
ＭＯＳレベルの電源電圧レベルより低い電圧にプリチャ
ージするプリチャージ手段と、 前記グローバルコラム選択ラインとローカルコラム選択
ラインとの間に接続され、前記グローバルコラム選択信
号のアクティブ先端部に応答して前記セルフブースティ
ングノードを電源電圧レベルより高い電圧レベルにセル
フブースティングして前記ローカルコラム選択ラインを
電源電圧にプルアップするプルアップ手段と、を備える
ことを特徴とするマルチバンクメモリ装置。 - 【請求項２】 前記プルアップ手段、プルダウン手段及
びプリチャージ手段がＮＭＯＳトランジスタで構成され
ることを特徴とする請求項１に記載のマルチバンクメモ
リ装置。 - 【請求項３】 複数のセルアレイと、 前記複数のセルアレイで構成される複数のアレイグルー
プと、 前記複数のアレイグループで構成される複数のメモリブ
ロックと、 前記複数のメモリブロックで構成される複数のメモリバ
ンクと、 前記複数のメモリバンクから選択するＣＭＯＳレベルの
バンク選択信号を複数のバンク選択ラインに発生して送
出、かつ、選択されたメモリバンクに属するセルアレイ
のワードラインを選択する複数のローデコーダと、 前記複数のメモリバンクの同一列のメモリブロックの同
一列のアレイグループを選択するためのＣＭＯＳレベル
のグローバルコラム選択信号を複数のグローバルコラム
選択ラインに発生して送出する複数のコラムデコーダ
と、 同一列のメモリブロックが共有する複数のグローバル入
出力ラインと各メモリブロックの同一行のアレイグルー
プを共有し、かつ、前記各グローバル入出力ラインに接
続された複数のローカル入出力ラインと、 前記各アレイグループ別にローカルコラム選択ラインを
共有し、かつ、前記各ローカル入出力ラインと各セルア
レイとの間に接続される複数のローカルコラム選択手段
と、 前記各グローバルコラム選択ラインと前記各ローカルコ
ラム選択ラインとの間に接続され、かつ、前記ＣＭＯＳ
レベルのバンク選択信号に応答して前記ＣＭＯＳレベル
のグローバルコラム選択信号によって前記ローカルコラ
ム選択ラインをＣＭＯＳレベルの電圧で駆動する複数の
ローカルコラム選択ライン駆動手段と、を備えることを
特徴とするマルチバンクメモリ装置。 - 【請求項４】 前記各ローカルコラム選択ライン駆動手
段は、 前記ローカルコラム選択ラインと接地との間に接続さ
れ、前記第２バンク選択ラインを通じて伝送された第２
バンク選択信号に応答して前記ローカルコラム選択ライ
ンをプルダウンさせる第１ＮＭＯＳトランジスタと、 前記第１バンク選択ラインとセルフブースティングノー
ドとの間に接続され、前記第１バンク選択信号のアクテ
ィブ先端部に応答して前記セルフブースティングノード
をＣＭＯＳレベルの電源電圧レベルより低い電圧にプリ
チャージする第２ＮＭＯＳトランジスタと、 前記グローバルコラム選択ラインとローカルコラム選択
ラインとの間に接続され、前記グローバルコラム選択信
号のアクティブ先端部に応答して前記セルフブースティ
ングノードを前記電源電圧レベルより高い電圧レベルに
セルフブースティグし、かつ、前記ローカルコラム選択
ラインを前記電源電圧に十分プルアップする第３ＮＭＯ
Ｓトランジスタと、を備えることを特徴とする請求項３
に記載のマルチバンクメモリ装置。 - 【請求項５】 前記各メモリブロックが、２×２アレイ
グループで構成されることを特徴とする請求項３に記載
のマルチバンクメモリ装置。 - 【請求項６】 前記各アレイグループが、四つのセルア
レイから構成されることを特徴とする請求項５に記載の
マルチバンクメモリ装置。 - 【請求項７】 前記各メモリブロックが、一対のローカ
ル入出力ラインの間にセルアレイが配置されることを特
徴とする請求項５に記載のマルチバンクメモリ装置。 - 【請求項８】 前記各セルアレイが、異なるアレイグル
ープのセルアレイと一対ずつ交互に配置されることを特
徴とする請求項７に記載のマルチバンクメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029038A KR100227268B1 (ko) | 1996-07-18 | 1996-07-18 | 멀티 뱅크 메모리장치 |
| KR1996P-29038 | 1996-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040683A true JPH1040683A (ja) | 1998-02-13 |
| JP4309483B2 JP4309483B2 (ja) | 2009-08-05 |
Family
ID=19466679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10850797A Expired - Fee Related JP4309483B2 (ja) | 1996-07-18 | 1997-04-25 | マルチバンクメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5930196A (ja) |
| JP (1) | JP4309483B2 (ja) |
| KR (1) | KR100227268B1 (ja) |
| TW (1) | TW332926B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7489585B2 (en) | 2005-09-29 | 2009-02-10 | Hynix Semiconductor Inc. | Global signal driver for individually adjusting driving strength of each memory bank |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3252895B2 (ja) * | 1997-11-07 | 2002-02-04 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
| US5959929A (en) * | 1997-12-29 | 1999-09-28 | Micron Technology, Inc. | Method for writing to multiple banks of a memory device |
| KR100512933B1 (ko) * | 2002-01-09 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법 |
| KR100533384B1 (ko) * | 2004-04-12 | 2005-12-06 | 주식회사 하이닉스반도체 | 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체메모리 장치 |
| KR100609039B1 (ko) * | 2004-06-30 | 2006-08-10 | 주식회사 하이닉스반도체 | 입출력 라인 회로 |
| KR101721267B1 (ko) | 2008-05-30 | 2017-03-29 | 도소 가부시키가이샤 | 하이드록시알킬트리에틸렌디아민류의 제조 방법, 및 그것을 사용한 폴리우레탄 수지 제조용의 촉매 조성물 |
| JP2010257552A (ja) * | 2009-04-28 | 2010-11-11 | Elpida Memory Inc | 半導体記憶装置 |
| US8649239B2 (en) | 2012-05-24 | 2014-02-11 | International Business Machines Corporation | Multi-bank random access memory structure with global and local signal buffering for improved performance |
| KR20130132044A (ko) * | 2012-05-25 | 2013-12-04 | 에스케이하이닉스 주식회사 | 컬럼 선택 신호 생성 회로 |
| KR102398663B1 (ko) | 2015-07-09 | 2022-05-16 | 삼성전자주식회사 | 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2725570B2 (ja) * | 1993-11-02 | 1998-03-11 | 日本電気株式会社 | 半導体メモリ装置 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
-
1996
- 1996-07-18 KR KR1019960029038A patent/KR100227268B1/ko not_active IP Right Cessation
-
1997
- 1997-04-25 JP JP10850797A patent/JP4309483B2/ja not_active Expired - Fee Related
- 1997-07-11 TW TW086109768A patent/TW332926B/zh not_active IP Right Cessation
- 1997-07-17 US US08/896,080 patent/US5930196A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7489585B2 (en) | 2005-09-29 | 2009-02-10 | Hynix Semiconductor Inc. | Global signal driver for individually adjusting driving strength of each memory bank |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4309483B2 (ja) | 2009-08-05 |
| TW332926B (en) | 1998-06-01 |
| KR100227268B1 (ko) | 1999-11-01 |
| KR980012445A (ko) | 1998-04-30 |
| US5930196A (en) | 1999-07-27 |
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