KR100512933B1 - 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법 - Google Patents

반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법 Download PDF

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KR100512933B1 KR10-2002-0001261A KR20020001261A KR100512933B1 KR 100512933 B1 KR100512933 B1 KR 100512933B1 KR 20020001261 A KR20020001261 A KR 20020001261A KR 100512933 B1 KR100512933 B1 KR 100512933B1
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법을 공개한다. 이 장치는 m개씩의 2n개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α개의 워드 라인들을 구비한 메모리 셀 어레이, n비트의 로우 어드레스를 디코딩하여 2n개의 그룹을 선택하기 위한 2n개의 제1블록 선택신호들을 발생하는 제1블록 선택신호 발생회로, ℓ비트의 로우 어드레스를 디코딩하여 2n개의 그룹들 각각의 m개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m개의 제2블록 선택신호들을 발생하는 제2블록 선택신호 발생회로, 및 2n개의 제1블록 선택신호들 각각에 응답하여 m개의 제2블록 선택신호들을 발생함으로써 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m ×2 n의 제3블록 선택신호들을 발생하는 제3블록 선택신호 발생회로로 구성되어 있다. 따라서, 메모리 셀 어레이를 2k+α개의 워드 라인들을 구비한 메모리 셀 어레이 블록들로 구성함으로써 2k개의 워드 라인들을 구비한 메모리 셀 어레이 블록들로 구성한 경우에 비해서 메모리 셀 어레이의 레아아웃 면적이 줄어들게 된다.

Description

반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법{Semiconductor memory device and block select signal generating method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 2k+α(k, α는 정수)개의 워드 라인들을 각각 구비한 메모리 셀 어레이 블록들을 구비한 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법에 관한 것이다.
일반적으로, 반도체 메모리 장치의 메모리 셀 어레이는 복수개의 메모리 셀 어레이 블록들로 구성되고, 복수개의 메모리 셀 어레이 블록들 각각은 2k(k는 정수)개의 워드 라인들을 구비하여 구성되어 있다. 그리고, 복수개의 메모리 셀 어레이 블록들 각각은 해당 블록 선택신호에 응답하여 선택된 메모리 셀 어레이 블록들로/로부터 데이터를 라이트/리드한다.
도1은 종래의 반도체 메모리 장치의 메모리 셀 어레이의 메모리 셀 어레이 블록들을 선택하기 위한 블록 선택신호 발생 방법을 설명하기 위한 것으로, 메모리 셀 어레이는 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16)로 구성되고, 메모리 셀 어레이 블록들(BLK1 ~ BLK16) 각각은 512개의 워드 라인들(WL1 ~ WL512)로 구성되어 있다.
도1에서, 로우 어드레스(RA12B)는 로우 어드레스(RA12)를 반전한 신호를, 로우 어드레스(RA11B)는 로우 어드레스(RA11)를 반전한 신호를, 로우 어드레스(RA10B)는 로우 어드레스(RA10)를 반전한 신호를, 로우 어드레스(RA9B)는 로우 어드레스(RA9)를 반전한 신호를 각각 나타낸다.
도1에 나타낸 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16) 각각을 선택하기 위한 블록 선택신호들은 4비트의 로우 어드레스(RA12 ~ RA9)를 디코딩함에 의해서 발생되고, 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16) 각각의 512개의 워드 라인들(WL1 ~ WL512)을 선택하기 위한 워드 라인 선택신호들은 9비트의 로우 어드레스(RA0 ~ RA8)를 디코딩함에 의해서 발생된다.
도1을 이용하여 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16)을 선택하기 위한 블록 선택신호 발생방법을 설명하면 다음과 같다.
메모리 셀 어레이 블록(BLK1)을 선택하기 위한 블록 선택신호는 로우 어드레스(RA12B, RA11B, RA10B, RA9B)가 모두 "하이"레벨인 경우에 발생된다. 메모리 셀 어레이 블록(BLK2)을 선택하기 위한 블록 선택신호는 로우 어드레스(RA12B, RA11B, RA10B, RA9)가 모두 "하이"레벨인 경우에 발생된다. 메모리 셀 어레이 블록(BLK3)을 선택하기 위한 블록 선택신호는 로우 어드레스(RA12B, RA11B, RA10, RA9B)가 모두 "하이"레벨인 경우에 발생된다. 그리고, 메모리 셀 어레이 블록(BLK4)을 선택하기 위한 블록 선택신호는 로우 어드레스(RA12B, RA11B, RA10, RA9)가 모두 "하이"레벨인 경우에 발생된다. 마찬가지로, 메모리 셀 어레이 블록(BLK16)을 선택하기 위한 블록 선택신호는 로우 어드레스(RA12, RA11, RA10, RA9)가 모두 "하이"레벨인 경우에 발생된다.
상술한 바와 같은 방법으로 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16)을 선택하기 위한 블록 선택신호들이 발생된다.
도2는 도1에 나타낸 메모리 셀 어레이의 개략적인 구성을 나타내는 것으로, 메모리 셀 어레이 블록들(BLK1 ~ BLK16) 각각의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)의 좌측에 연결된 프리차지 회로(14-1), 및 비트 라인 아이솔레이션 회로(12-1), 메모리 셀 어레이 블록들(BLK1 ~ BLK16) 각각의 비트 라인쌍들(BL1, BL1B)의 우측에 연결된 프리차지 회로(14-2), 및 비트 라인 아이솔레이션 회로(12-2), 및 비트 라인 아이솔레이션 회로들(12-1, 12-2) 각각의 사이 또는 좌우측에 연결된 비트 라인 센스 증폭기들(10-1, 10-2, 10-12)로 구성되어 있다. 비트 라인 센스 증폭기(10-12)는 좌우측의 메모리 셀 어레이 블록들(BLK1 ~ BLK16) 각각의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)사이에 공유되고, 비트 라인 센스 증폭기(10-1)는 메모리 셀 어레이 블록(BLK1)의 비트 라인쌍들((BL2, BL2B), ...)의 좌측에 위치하며, 비트 라인 센스 증폭기(10-2)는 메모리 셀 어레이 블록(BLK16)의 비트 라인쌍들((BL2, BL2B), ...)의 우측에 위치한다. 비트 라인 아이솔레이션 회로들(12-1, 12-2) 각각은 NMOS트랜지스터들((N1, N2), (N3, N4))로 구성되어 있다.
도2에서, 신호들(ISO1 ~ ISO16) 각각은 메모리 셀 어레이 블록들(BLK1 ~ BLK16) 각각을 선택하기 위한 블록 선택신호들을 나타낸다.
도2에 나타낸 메모리 셀 어레이의 동작을 설명하면 다음과 같다.
프리차지 동작시에 프리차지 회로들(14-1, 14-2)이 동작하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...) 각각을 프리차지한다.
워드 라인(WL1)이 선택되면 워드 라인(WL1)에 연결된 메모리 셀들(MC)의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)과 메모리 셀들을 구성하는 캐패시터(미도시)사이에 전하 공유가 이루어진다.
이 후, 메모리 셀 어레이 블록(BLK1)을 선택하기 위한 블록 선택신호가 발생되면, "하이"레벨의 신호(ISO1)가 발생된다. 그러면, 비트 라인 아이솔레이션 회로들(12-1, 12-2)을 구성하는 NMOS트랜지스터들(N1 ~ N4)이 온된다. 그리고, 비트 라인 센스 증폭기들(10-1, 10-12)이 동작하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)의 신호를 증폭한다.
그런데, 도1에 나타낸 바와 같이 메모리 셀 어레이가 16개의 메모리 셀 어레이 블록들로 구성되는 경우에 메모리 셀 어레이 블록들 각각의 비트 라인쌍들사이에서 비트 라인쌍들사이의 데이터를 증폭하기 위하여 17개의 회로 구성이 필요하게 된다.
즉, 종래의 반도체 메모리 장치의 메모리 셀 어레이는 메모리 셀 어레이 블록들 각각이 2k(k는 정수)개의 워드 라인들로 구성되기 때문에, 메모리 셀 어레이 블록들 각각의 비트 라인쌍들사이에서 비트 라인쌍들사이의 데이터를 증폭하기 위한 회로 구성이 필요하게 된다. 이에 따라, 메모리 셀 어레이의 레이아웃 면적을 줄일수 없는 문제점이 있었다.
본 발명의 목적은 메모리 셀 어레이의 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 블록 선택신호 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 m(m은 정수)개씩의 2n(n은 정수)개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, 상기 m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α(k, α는 정수)개의 워드 라인들을 구비한 메모리 셀 어레이, 및 로우 어드레스를 디코딩하여 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 블록 선택신호들을 발생하는 블록 선택신호 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 실시예는 m(m은 정수)개씩의 2n(n은 정수)개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, 상기 m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α(k, α는 정수)개의 워드 라인들을 구비한 메모리 셀 어레이, n비트의 로우 어드레스를 디코딩하여 상기 2n개의 그룹을 선택하기 위한 2n개의 제1블록 선택신호들을 발생하는 제1블록 선택신호 발생수단, ℓ(ℓ은 정수)비트의 로우 어드레스를 디코딩하여 상기 2n개의 그룹들 각각의 m개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m개의 제2블록 선택신호들을 발생하는 제2블록 선택신호 발생수단, 및 상기 2n개의 제1블록 선택신호들 각각에 응답하여 상기 m개의 제2블록 선택신호들을 발생함으로써 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m ×2n의 제3블록 선택신호들을 발생하는 제3블록 선택신호 발생수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 블록 선택신호 발생방법은 m(m은 정수)개씩의 2n(n은 정수)개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, 상기 m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α(k, α는 정수)개의 워드 라인들을 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치의 블록 선택신호 발생방법에 있어서, 로우 어드레스를 디코딩하여 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 블록 선택신호들을 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 블록 선택신호 발생방법의 실시예는 m(m은 정수)개씩의 2n(n은 정수)개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, 상기 m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α(k, α는 정수)개의 워드 라인들을 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치의 블록 선택신호 발생방법에 있어서, n비트의 로우 어드레스를 디코딩하여 상기 2n개의 그룹을 선택하기 위한 2n개의 제1블록 선택신호들을 발생하는 제1블록 선택신호 발생단계, ℓ(ℓ은 정수)비트의 로우 어드레스를 디코딩하여 상기 2n개의 그룹들 각각의 m개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m개의 제2블록 선택신호들을 발생하는 제2블록 선택신호 발생단계, 및 상기 2n개의 제1블록 선택신호들 각각에 응답하여 상기 m개의 제2블록 선택신호들을 발생함으로써 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m ×2 n의 제3블록 선택신호들을 발생하는 제3블록 선택신호 발생단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법을 설명하면 다음과 같다.
도3은 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 메모리 셀 어레이 블록들을 선택하기 위한 제1블록 선택신호 발생방법을 설명하기 위한 것으로, 메모리 셀 어레이는 12개의 메모리 셀 어레이 블록들(BLK1 ~ BLK12)로 구성되고, 메모리 셀 어레이 블록들(BLK1 ~ BLK12) 각각은 704개의 워드 라인들(WL1 ~ WL704)로 구성되어 있다.
도3에서, 로우 어드레스(RA12B, RA11B) 각각은 로우 어드레스(RA12, RA11) 각각을 반전한 신호를 나타내는 것이다.
도3에 나타낸 12개의 메모리 셀 어레이 블록들(BLK1 ~ BLK12) 각각의 3개씩의 메모리 셀 어레이 블록들((BLK1, BLK2, BLK3), (BLK4, BLK5, BLK6), (BLK7, BLK8, BLK9), (BLK10, BLK11, BLK12))을 선택하기 위한 제1블록 선택신호들은 로우 어드레스(RA12, RA11)를 디코딩함에 의해서 발생된다.
도3을 이용하여 12개의 메모리 셀 어레이 블록들(BLK1 ~ BLK12)을 선택하기 위한 제1블록 선택신호 발생방법을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(BLK1, BLK2, BLK3)을 선택하기 위한 제1블록 선택신호는 로우 어드레스(RA12B, RA11B)가 모두 "하이"레벨인 경우에 발생된다. 메모리 셀 어레이 블록들(BLK4, BLK5, BLK6)을 선택하기 위한 제1블록 선택신호는 로우 어드레스(RA12B, RA11)가 모두 "하이"레벨인 경우에 발생된다. 메모리 셀 어레이 블록들(BLK7, BLK8, BLK9)을 선택하기 위한 제1블록 선택신호는 로우 어드레스(RA12, RA11B)가 모두 "하이"레벨인 경우에 발생되고, 메모리 셀 어레이 블록들(BLK10, BLK11, BLK12)을 선택하기 위한 제1블록 선택신호는 로우 어드레스(RA12, RA11)가 모두 "하이"레벨인 경우에 발생된다.
따라서, 본 발명의 반도체 메모리 장치는 종래의 16개의 메모리 셀 어레이 블록들을 구비한 메모리 셀 어레이를 12개의 메모리 셀 어레이 블록들을 구비한 메모리 셀 어레이로 변경함으로써 메모리 셀 어레이 블록들사이에 비트 라인쌍의 데이터를 증폭하기 위한 회로 구성이 총 17개에서 13개로 줄어들게 됨으로써 레이아웃 면적이 줄어들게 된다.
도4는 도3에 나타낸 메모리 셀 어레이 블록들중 3개씩의 메모리 셀 어레이 블록들중의 하나의 메모리 셀 어레이 블록을 선택하기 위한 제2블록 선택신호 발생 방법을 설명하기 위한 것으로, 메모리 셀 어레이 블록들(BLK1, BLK2, BLK3) 각각은 704개의 워드 라인들로 구성되어 있다.
도4에서, 로우 어드레스(RA10B, RA9B, RA8B, RA7B, RA6B) 각각은 로우 어드레스(RA10, RA9, RA8, RA7, RA6) 각각을 반전한 신호들을 나타내는 것이다.
도4에 나타낸 3개의 메모리 셀 어레이 블록들(BLK1, BLK2, BLK3) 각각을 선택하기 위한 제2블록 선택신호들은 로우 어드레스(RA10, RA9, RA8, RA7, RA6)를 디코딩함에 의해서 발생된다. 그리고, 도시하지 않는 나머지 3개씩의 메모리 셀 어레이 블록들((BLK4, BLK5, BLK6), (BLK7, BLK8, BLK9), (BLK10, BLK11, BLK12))은 3개의 메모리 셀 어레이 블록들(BLK1, BLK2, BLK3) 각각을 선택하기 위한 제2블록 선택신호들 또한 로우 어드레스(RA10, RA9, RA8, RA7, RA6)를 디코딩함에 의해서 발생된다.
도4를 이용하여 3개의 메모리 셀 어레이 블록들(BLK1, BLK2, BLK3)을 선택하기 위한 제2블록 선택신호 발생방법을 설명하면 다음과 같다.
메모리 셀 어레이 블록(BLK1)을 선택하기 위한 제2블록 선택신호는 로우 어드레스(RA10B, RA9B)가 모두 "하이"레벨인 경우, 로우 어드레스(RA10B, RA9, RA8B, RA7B)가 모두 "하이"레벨인 경우, 및 로우 어드레스(RA10B, RA9, RA8B, RA7B, RA6B)가 모두 "하이"레벨인 경우에 발생된다. 즉, 로우 어드레스(RA10B, RA9B)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK1)의 제1영역(①)의 워드 라인들이 선택되고, 로우 어드레스(RA10B, RA9, RA8B, RA7B)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK1)의 제2영역(②)의 워드 라인들이 선택되고, 로우 어드레스(RA10B, RA9, RA8B, RA7B, RA6B)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK1)의 제3영역(③)의 워드 라인들이 선택된다.
메모리 셀 어레이 블록(BLK2)을 선택하기 위한 제2블록 선택신호는 로우 어드레스(RA10B, RA9, RA8B, RA7, RA6)가 모두 "하이"레벨인 경우, 로우 어드레스(RA10B, RA9, RA8)가 모두 "하이"레벨인 경우, 로우 어드레스(RA10, RA9B, RA8B)가 모두 "하이"레벨인 경우, 및 로우 어드레스(RA10, RA9B, RA8, RA7B, RA6B)가 모두 "하이"레벨인 경우에 발생된다. 즉, 로우 어드레스(RA10B, RA9, RA8B, RA7, RA6)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK2)의 제4영역(④)의 워드 라인들이 선택되고, 로우 어드레스(RA10B, RA9, RA8)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK2)의 제5영역(⑤)의 워드 라인들이 선택되고, 로우 어드레스(RA10, RA9B, RA8B)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK2)의 제6영역(⑥)의 워드 라인들이 선택되고, 로우 어드레스(RA10, RA9B, RA8, RA7B, RA6B)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK2)의 제7영역(⑦)의 워드 라인들이 선택된다.
그리고, 메모리 셀 어레이 블록(BLK3)을 선택하기 위한 제2블록 선택신호는 로우 어드레스(RA10, RA9B, RA8, RA7B, RA6)가 모두 "하이"레벨인 경우, 로우 어드레스(RA10, RA9B, RA8, RA7)가 모두 "하이"레벨인 경우, 및 로우 어드레스(RA10, RA9)가 모두 "하이"레벨인 경우에 발생된다. 즉, 로우 어드레스(RA10, RA9B, RA8, RA7B, RA6)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK2)의 제8영역(⑧)의 워드 라인들이 선택되고, 로우 어드레스(RA10, RA9B, RA8, RA7)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK2)의 제9영역(⑨)의 워드 라인들이 선택되고, 로우 어드레스(RA10, RA9)가 모두 "하이"레벨인 경우에는 메모리 셀 어레이 블록(BLK2)의 제10영역(⑩)의 워드 라인들이 선택된다.
도시하지는 않았지만, 다른 메모리 셀 어레이 블록들((BLK4, BLK5, BLK6), (BLK7, BLK8, BLK9), (BLK10, BLK11, BLK12))의 경우에도 상술한 바와 같은 방법으로 제2블록 선택신호들이 발생된다.
도5는 도3에 나타낸 본 발명의 반도체 메모리 장치의 메모리 셀 어레이 블록들 각각을 선택하기 위한 제3블록 선택신호들(BK1 ~ BK12)을 발생하기 위한 실시예의 구성을 나타내는 회로도로서, 프리 디코더들(30-1, 30-2, 30-3), 제2블록 선택신호 발생회로들(40-1, 40-2, 40-3), 및 제3블록 선택신호 발생회로들(50-1, 50-2, 50-3, 50-4)로 구성되어 있다.
도5에서, 제1의 제2블록 선택신호 발생회로(40-1)는 인버터(I1), 및 NAND게이트들(NA1 ~ NA3)로 구성되고, 제2의 제2블록 선택신호 발생회로(40-2)는 NAND게이트들(NA4 ~ NA8)로 구성되고, 제3의 제2블록 선택신호 발생회로(40-3)는 NAND게이트들(NA9 ~ NA11)과 인버터(I2)로 구성되어 있다. 그리고, 제1의 제3블록 선택신호 발생회로(50-1)는 NAND게이트들(NA12, NA13, NA14)과 인버터들(I3, I4, I5)로 구성되고, 제2의 제3블록 선택신호 발생회로(50-2)는 NAND게이트들(NA15, NA16, NA17)과 인버터들(I6, I7, I8)로 구성되고, 제3의 제3블록 선택신호 발생회로(50-3)는 NAND게이트들(NA18, NA19, NA20)과 인버터들(I9, I10, I11)로 구성되고, 제4의 제3블록 선택신호 발생회로(50-4)는 NAND게이트들(NA21, NA22, NA23)과 인버터들(I12, I13, I14)로 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
프리 디코더(30-1)는 로우 어드레스(RA12, RA12B, RA11, RA11B)를 디코딩하여 4개의 프리 로우 디코딩 신호들(RA12B11B, RA12B11, RA1211B, RA1211)을 발생한다. 즉, 이때 발생되는 프리 디코딩 신호들(RA12B11B, RA12B11, RA1211B, RA1211)은 도3의 메모리 셀 어레이의 3개씩의 메모리 셀 어레이 블록들((BLK1, BLK2, BLK3), (BLK4, BLK5, BLK6), (BLK7, BLK8, BLK9), (BLK10, BLK11, BLK12))을 선택하기 위한 제1블록 선택신호들이다.
프리 디코더(30-2)는 로우 어드레스(RA10, RA10B, RA9, RA9B)를 디코딩하여 4개의 프리 로우 디코딩 신호들(RA10B9B, RA10B9, RA109B, RA109)을 발생한다. 프리 디코더(30-3)는 로우 어드레스(RA8, RA8B, RA7, RA7B)를 디코딩하여 4개의 프리 로우 디코딩 신호들(RA8B7B, RA8B7, RA87B, RA87)을 발생한다.
인버터(I1)는 "하이"레벨의 프리 로우 디코딩 신호(RA10B9B)를 반전하여 "로우"레벨의 신호를 발생한다. NAND게이트(NA1)는 프리 로우 디코딩 신호들(RA10B9, RA8B7B)이 모두 "하이"레벨인 경우에 "로우"레벨의 신호를 발생한다. NAND게이트(NA2)는 프리 로우 디코딩 신호들(RA10B9, RA8B7B, RA6B)이 모두 "하이"레벨인 경우에 "로우"레벨의 신호를 발생한다. NAND게이트(NA3)는 인버터(I1)의 출력신호와 NAND게이트들(NA1, NA2)의 출력신호들이 모두 "로우"레벨인 경우에 "하이"레벨의 신호를 발생한다. 제1의 제2블록 선택신호 발생회로(40-1)의 출력신호는 도3의 메모리 셀 어레이 블록들(BLK1, BLK4, BLK7, BLK10)을 선택하기 위한 신호로 사용된다.
NAND게이트(NA4)는 프리 로우 디코딩 신호들(RA10B9, RA8B7, RA6)이 모두 "하이"레벨인 경우에 "로우"레벨의 신호를 발생한다. NAND게이트(NA5)는 프리 로우 디코딩 신호들(RA10B9, RA8)이 모두 "하이"레벨인 경우에 "로우"레벨의 신호를 발생한다. NAND게이트(NA6)는 프리 로우 디코딩 신호들(RA109B, RA8B)이 모두 "하이"레벨이 경우에 "로우"레벨의 신호를 발생한다. NAND게이트(NA7)는 프리 로우 디코딩 신호들(RA109B, RA87B, RA6B)이 모두 "하이"레벨인 경우에 "로우"레벨의 신호를 발생한다. NAND게이트(NA8)는 NAND게이트들(NA4 ~ NA7)의 출력신호들이 모두 "로우"레벨인 경우에 "하이"레벨의 신호를 발생한다. 제2의 제2블록 선택신호 발생회로(40-2)의 출력신호는 도3의 메모리 셀 어레이 블록들(BLK2, BLK5, BLK8, BLK11)을 선택하기 위한 신호로 사용된다.
NAND게이트(NA9)는 프리 로우 디코딩 신호들(RA109B, RA87B, RA6)이 모두 "하이"레벨인 경우에 "로우"레벨의 신호를 발생한다. NAND게이트(NA10)는 프리 로우 디코딩 신호들(RA109B, RA87)이 모두 "하이"레벨인 경우에 "로우"레벨의 신호를 발생한다. 인버터(I2)는 프리 로우 디코딩 신호(RA109)이 모두 "하이"레벨인 경우에 "로우"레벨의 신호를 발생한다. NAND게이트(NA11)는 NAND게이트들(NA9, NA10)의 출력신호들과 인버터(I2)의 출력신호가 모두 "로우"레벨인 경우에 "하이"레벨의 신호를 발생한다. 제3의 제2블록 선택신호 발생회로(40-3)의 출력신호는 도3의 메모리 셀 어레이 블록들(BLK3, BLK6, BLK9, BLK12)을 선택하기 위한 신호로 사용된다.
NAND게이트(NA12)와 인버터(I3)는 "하이"레벨의 프리 로우 디코딩 신호(RA12B11B)와 NAND게이트(NA3)의 출력신호를 논리곱하여 메모리 셀 어레이 블록(BLK1)을 선택하기 위한 제1의 제3블록 선택신호(BK1)를 발생한다. NAND게이트(NA13)와 인버터(I4)는 "하이"레벨의 프리 로우 디코딩 신호(RA12B11B)와 NAND게이트(NA8)의 출력신호를 논리곱하여 메모리 셀 어레이 블록(BLK2)을 선택하기 위한 제2의 제3블록 선택신호(BK2)를 발생한다. NAND게이트(NA14)와 인버터(I5)는 "하이"레벨의 프리 로우 디코딩 신호(RA12B11B)와 NAND게이트(NA11)의 출력신호를 논리곱하여 메모리 셀 어레이 블록(BLK3)을 선택하기 위한 제3의 제3블록 선택신호(BK3)를 발생한다.
상술한 바와 같은 방법으로, 메모리 셀 어레이 블록들(BLK4 ~ BLK12)을 선택하기 위한 제4 내지 제12의 제3블록 선택신호들(BK4 ~ BK12)을 발생한다.
도시하지는 않았지만, 메모리 셀 어레이 블록들(BLK1 ~ BLK12) 각각의 워드 라인들(WL1 ~ WL704)을 선택하기 위한 워드 라인 선택신호들은 제3블록 선택신호들(BK1 ~ BK12) 각각과 10비트의 로우 어드레스(RA0 ~ RA9)을 디코딩함에 의해서 발생된다.따라서, 만일 종래의 반도체 메모리 장치가 도1에 나타낸 바와 같이 16개의 메모리 셀 어레이 블록들을 구비하고, 하나의 블록당 512개의 워드 라인들을 구비하는 경우에 4개의 어드레스(RA12 ~ RA9)로 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16)중 하나의 메모리 셀 어레이 블록을 선택하고, 나머지 9개의 어드레스(RA8 ~ RA0)로 선택된 메모리 셀 어레이 블록의 512개의 워드 라인들중의 하나의 워드 라인을 선택한다. 따라서, 종래의 반도체 메모리 장치는 총 512×16=8192개의 워드 라인들을 구비하게 되며, 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16)의 비트 라인쌍의 데이터를 증폭하기 위하여 회로가 17개가 필요하다. 즉, 도2의 구성으로부터 알 수 있듯이 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16)의 사이에 15개가 필요하고, 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16)중 바깥쪽에 배치되는 메모리 셀 어레이 블록들(BK1, BK16) 각각의 좌측, 우측에 하나씩 2개가 더 필요하다. 그런데, 본 발명의 반도체 메모리 장치는 종래의 반도체 메모리 장치의 16개의 메모리 셀 어레이 블록들(BLK1 ~ BLK16)을 12개의 메모리 셀 어레이 블록들(BLK1 ~ BLK12)로 구성하고, 하나의 블록당 704개의 워드 라인들로 구성한다. 이 경우에, 2개의 어드레스(RA12, RA11)로 12개의 메모리 셀 어레이 블록들(BLK1 ~ BLK12)의 3개씩의 메모리 셀 어레이 블록들을 선택하고, 나머지 어드레스(RA10 ~ RA6)를 조합하여 도4에 나타낸 바와 같은 3개의 메모리 셀 어레이 블록들(BK1 ~ BK3)의 10개의 영역들(① ~ ⑩)중 하나의 영역의 워드 라인들을 선택하게 된다. 그리고, 11개의 어드레스(RA9 ~ RA0)를 디코딩하여 3개의 메모리 셀 어레이 블록들(BK1 ~ BK3)의 2112(=704 ×3)개의 워드 라인들중의 하나의 워드 라인을 선택하게 된다. 따라서, 본 발명의 반도체 메모리 장치는 총 704×12=8448개의 워드 라인들을 구비하게 되며, 12개의 메모리 셀 어레이 블록들(BLK1 ~ BLK12)의 비트 라인쌍의 데이터를 증폭하기 위한 회로가 13개가 필요하다. 즉, 12개의 메모리 셀 어레이 블록들(BLK1 ~ BLK12)의 사이에 11개가 필요하고, 12개의 메모리 셀 어레이 블록들중 바깥쪽에 배치되는 메모리 셀 어레이 블록들(BK1, BK12) 각각의 좌측, 우측에 하나씩 2개가 더 필요하다. 결과적으로, 본 발명의 반도체 메모리 장치는 메모리 셀 어레이의 메모리 셀의 용량은 줄이지 않으면서, 메모리 셀 어레이 블록들의 개수를 2의 승수개로 구성하지 않음으로써, 메모리 셀 어레이 블록들사이에 구성되는 비트 라인을 증폭하기 위한 회로 구성이 줄어들게 됨으로써 레이아웃 면적이 줄어들게 된다.또한, 본 발명에서 사용되고 있는 α는 2k보다 크고 2k+1미만의 수로 결정되는 것이 바람직하며, 이는 만일 α가 2k+1이 되면 다른 용량의 반도체 메모리 장치가 되기 때문이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법은 메모리 셀 어레이를 2k+α개의 워드 라인들을 구비한 메모리 셀 어레이 블록들로 구성함으로써 2k개의 워드 라인들을 구비한 메모리 셀 어레이 블록들로 구성한 경우에 비해서 메모리 셀 어레이 블록들사이에 배치되는 회로 구성이 줄어들게 됨으로써 메모리 셀 어레이의 레아아웃 면적이 줄어들게 된다.
도1은 종래의 반도체 메모리 장치의 메모리 셀 어레이의 메모리 셀 어레이 블록들을 선택하기 위한 블록 선택신호 발생 방법을 설명하기 위한 것이다.
도2는 도1에 나타낸 메모리 셀 어레이의 개략적인 구성을 나타내는 것이다.
도3은 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 메모리 셀 어레이 블록들을 선택하기 위한 제1블록 선택신호 발생방법을 설명하기 위한 것이다.
도4는 도3에 나타낸 메모리 셀 어레이 블록들중 3개씩의 메모리 셀 어레이 블록들중의 하나의 메모리 셀 어레이 블록을 선택하기 위한 제2블록 선택신호 발생 방법을 설명하기 위한 것이다.
도5는 도3에 나타낸 본 발명의 반도체 메모리 장치의 메모리 셀 어레이 블록들 각각을 선택하기 위한 제3블록 선택신호들을 발생하기 위한 실시예의 구성을 나타내는 회로도이다.

Claims (20)

  1. m(m은 정수)개씩의 2n(n은 정수)개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, 상기 m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α(k, α는 정수)개의 워드 라인들을 구비한 메모리 셀 어레이; 및
    로우 어드레스를 디코딩하여 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 블록 선택신호들을 발생하는 블록 선택신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 블록 선택신호 발생수단은
    상기 2n개의 그룹들 각각의 메모리 셀 어레이 블록들을 선택하기 위한 제1블록 선택신호들을 발생하는 제1블록 선택신호 발생수단;
    상기 2n개의 그룹들 각각의 m개씩의 메모리 셀 어레이 블록들 각각을 선택하기 위한 제2블록 선택신호들을 발생하는 제2블록 선택신호 발생수단; 및
    상기 제1블록 선택신호들 각각에 응답하여 상기 제2블록 선택신호들을 입력하여 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 제3블록 선택신호들을 발생하는 제3블록 선택신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. m(m은 정수)개씩의 2n(n은 정수)개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, 상기 m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α(k, α는 정수)개의 워드 라인들을 구비한 메모리 셀 어레이;
    n비트의 로우 어드레스를 디코딩하여 상기 2n개의 그룹을 선택하기 위한 2n개의 제1블록 선택신호들을 발생하는 제1블록 선택신호 발생수단;
    ℓ(ℓ은 정수)비트의 로우 어드레스를 디코딩하여 상기 2n개의 그룹들 각각의 m개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m개의 제2블록 선택신호들을 발생하는 제2블록 선택신호 발생수단; 및
    상기 2n개의 제1블록 선택신호들 각각에 응답하여 상기 m개의 제2블록 선택신호들을 발생함으로써 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m ×2n의 제3블록 선택신호들을 발생하는 제3블록 선택신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 m은
    3인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 k는
    9인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 α는
    192인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 ℓ은
    5인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제2블록 선택신호 발생수단은
    상기 5비트의 로우 어드레스중 상위 2비트의 로우 어드레스를 프리 디코딩하여 제1 내지 제4프리 디코딩된 신호들을 발생하는 제1프리 디코더;
    상기 5비트의 로우 어드레스중 다음 2비트의 로우 어드레스를 프리 디코딩하여 제5 내지 제8프리 디코딩된 신호들을 발생하는 제2프리 디코더;
    상기 제1프리 디코딩된 신호를 반전한 신호, 상기 제2와 제7 프리 디코딩된 신호들을 조합한 신호, 및 상기 제2, 제5프리 디코딩된 신호들과 상기 5비트의 로우 어드레스중 다섯 번째 로우 어드레스를 반전한 신호를 조합한 신호를 조합하여 제1의 제2블록 선택신호를 발생하는 제1의 제2블록 선택신호 발생수단;
    상기 제2, 제6프리 디코딩된 신호들과 상기 5비트의 로우 어드레스중 다섯 번째 로우 어드레스를 조합한 신호, 상기 제2프리 디코딩된 신호와 상기 5비트의 로우 어드레스중 세 번째 로우 어드레스를 조합한 신호, 상기 제3프리 디코딩된 신호와 상기 5비트의 로우 어드레스중 세 번째 로우 어드레스를 반전한 신호를 조합한 신호, 및 상기 제3, 제7프리 디코딩된 신호들과 상기 5비트의 로우 어드레스중 다섯 번째 로우 어드레스를 반전한 신호를 조합하여 제2의 제2블록 선택신호를 발생하는 제2의 제2블록 선택신호 발생수단; 및
    상기 제3, 제7프리 디코딩된 신호들과 상기 5비트의 로우 어드레스중 다섯 번째 로우 어드레스를 조합한 신호, 상기 제3, 제8프리 디코딩된 신호들을 조합한 신호, 및 상기 제4프리 디코딩된 신호를 반전한 신호를 조합하여 제3의 제2블록 선택신호를 발생하는 제3의 제2블록 선택신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 n은
    2인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제3블록 선택신호 발생수단은
    상기 2비트의 로우 어드레스를 프리 디코딩하여 제11 내지 제14프리 디코딩된 신호들을 발생하는 제3프리 디코더; 및
    상기 제11 내지 제14프리 디코딩된 신호들 각각과 상기 제1 내지 제3의 제2블록 선택신호들 각각을 조합하여 제1 내지 제12의 제3블록 선택신호들을 발생하는 제3블록 선택신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. m(m은 정수)개씩의 2n(n은 정수)개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, 상기 m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α(k, α는 정수)개의 워드 라인들을 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치의 블록 선택신호 발생방법에 있어서,
    로우 어드레스를 디코딩하여 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 블록 선택신호들을 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  12. 제11항에 있어서, 상기 블록 선택신호 발생방법은
    상기 2n개의 그룹들 각각의 메모리 셀 어레이 블록들을 선택하기 위한 제1블록 선택신호들을 발생하는 단계;
    상기 2n개의 그룹들 각각의 m개씩의 메모리 셀 어레이 블록들 각각을 선택하기 위한 제2블록 선택신호들을 발생하는 단계; 및
    상기 제1블록 선택신호들 각각에 응답하여 상기 제2블록 선택신호들을 입력하여 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 제3블록 선택신호들을 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  13. m(m은 정수)개씩의 2n(n은 정수)개 그룹의 m ×2n개의 메모리 셀 어레이 블록들을 구비하고, 상기 m ×2n개의 메모리 셀 어레이 블록들 각각이 2k+α(k, α는 정수)개의 워드 라인들을 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치의 블록 선택신호 발생방법에 있어서,
    n비트의 로우 어드레스를 디코딩하여 상기 2n개의 그룹을 선택하기 위한 2n개의 제1블록 선택신호들을 발생하는 제1블록 선택신호 발생단계;
    ℓ(ℓ은 정수)비트의 로우 어드레스를 디코딩하여 상기 2n개의 그룹들 각각의 m개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m개의 제2블록 선택신호들을 발생하는 제2블록 선택신호 발생단계; 및
    상기 2n개의 제1블록 선택신호들 각각에 응답하여 상기 m개의 제2블록 선택신호들을 발생함으로써 상기 m ×2n개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 m ×2n의 제3블록 선택신호들을 발생하는 제3블록 선택신호 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  14. 제13항에 있어서, 상기 m은
    3인 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  15. 제14항에 있어서, 상기 k는
    9인 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  16. 제15항에 있어서, 상기 α는
    192인 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  17. 제16항에 있어서, 상기 ℓ은
    5인 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  18. 제17항에 있어서, 상기 제2블록 선택신호 발생단계는
    상기 5비트의 로우 어드레스중 상위 2비트씩을 각각 프리 디코딩하여 제1 내지 제8프리 디코딩된 신호들을 발생하는 단계; 및
    상기 제1프리 디코딩된 신호를 반전한 신호, 상기 제2와 제7프리 디코딩된 신호들을 조합한 신호, 및 상기 제2, 제5프리 디코딩된 신호들과 상기 5비트의 로우 어드레스중 다섯 번째 로우 어드레스를 반전한 신호를 조합한 신호를 조합하여 제1의 제2블록 선택신호를 발생하고, 상기 제2, 제6프리 디코딩된 신호들과 상기 5비트의 로우 어드레스중 다섯 번째 로우 어드레스를 신호, 상기 제2프리 디코딩된 신호와 상기 5비트의 로우 어드레스중 세 번째 로우 어드레스를 조합한 신호, 상기 제3프리 디코딩된 신호와 상기 5비트의 로우 어드레스중 세 번째 로우 어드레스를 반전한 신호를 조합한 신호, 및 상기 제3, 제7프리 디코딩된 신호들과 상기 5비트의 로우 어드레스중 다섯 번째 로우 어드레스를 반전한 신호를 조합한 신호를 조합하여 제2의 제2블록 선택신호를 발생하고, 상기 제3, 제7프리 디코딩된 신호들과 상기 5비트의 로우 어드레스중 다섯 번째 로우 어드레스를 조합한 신호, 상기 제3, 제8프리 디코딩된 신호들을 조합한 신호, 및 상기 제4프리 디코딩된 신호를 반전한 신호를 조합하여 제3의 제2블록 선택신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  19. 제18항에 있어서, 상기 n은
    2인 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
  20. 제19항에 있어서, 상기 제3블록 선택신호 발생단계는
    상기 2비트의 로우 어드레스를 프리 디코딩하여 제11 내지 제14프리 디코딩된 신호들을 발생하는 단계; 및
    상기 제11 내지 제14프리 디코딩된 신호들 각각과 상기 제1 내지 제3의 제2블록 선택신호들 각각을 조합하여 제1 내지 제12의 제3블록 선택신호들을 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 블록 선택신호 발생방법.
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