JP3302323B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、多ビット構成とされかつ時分割ディジタ
ル交換機のディジタルスイッチ集積回路にスピーチパス
メモリ又はコントロールメモリ等として内蔵されるスタ
ティック型ＲＡＭ（ランダムアクセスメモリ）等に利用
して特に有効な技術に関するものである。

【０００２】

【従来の技術】ＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅ
ｒｖｉｃｅ Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ：総合デ
ィジタル通信網）等の時分割ディジタル交換機の時間ス
イッチを構成するディジタルスイッチ集積回路がある。
これらのディジタルスイッチ集積回路は、スピーチパス
メモリやそのコントロールメモリとして用いられる多ビ
ット構成のスタティック型ＲＡＭを内蔵する。

【０００３】スタティック型ＲＡＭを内蔵するディジタ
ルスイッチ集積回路については、例えば、１９８７年２
月２７日付『アイ・エス・エス・シー・シー（ＩＳＳＣ
Ｃ）ダイジェスト オブ テクニカル ペーパーズ（Ｄ
ｉｇｅｓｔ Ｏｆ Ｔｅｃ−ｈｎｉｃａｌ Ｐａｐｅｒ
ｓ）』第２９０頁〜第２９１頁ならびに第４３１頁に記
載されている。また、スタティック型ＲＡＭのアレイ分
割方式については、例えば、特開昭６２−２８５１６号
公報に記載されている。

【０００４】

【発明が解決しようとする課題】ＩＳＤＮの大規模化に
ともない、ディジタルスイッチ集積回路に内蔵されるス
ピーチパスメモリ及びコントロールメモリの大容量化及
び低消費電力化が必須とされる中、本願発明者等は、こ
れらのメモリに供されるスタティック型ＲＡＭに上記の
ようなアレイ分割方式を採用することを考え、次のよう
な問題点に直面した。すなわち、上記スピーチパスメモ
リ及びコントロールメモリに供されるスタティック型Ｒ
ＡＭは、例えば×１６ビット等といった多ビット構成を
とることが必要とされ、記憶データの各ビットに対応し
て設けられる例えば１６個のメモリブロックを備える。
したがって、これらのメモリブロックを構成するメモリ
アレイを例えば８個のサブメモリアレイに分割する場
合、分割されたすべてのサブメモリアレイを選択的に指
定するために合計１２８本のアレイ選択信号を設ける必
要がある。言うまでもなく、これらのアレイ選択信号を
伝達するためのアレイ選択信号線は、ビット線の延長方
向に沿って比較的長い距離を引き回しされ、比較的大き
な寄生容量が結合される。その結果、アレイ選択信号の
レベル変化にともなうアレイ選択信号線のチャージ及び
ディスチャージ電流が増大し、スタティック型ＲＡＭの
低消費電力化が制限されるものである。

【０００５】なお、メインワード線自体にアレイ選択機
能を持たせるアレイ分割方式については、例えば、特開
昭６２−７５９９６号公報に記載されている。

【０００６】この発明の第１の目的は、アレイ選択信号
線に対するチャージ及びディスチャージ電流ならびにメ
インワード線に対する負荷を増大させることのない効果
的なアレイ分割方式を提供することにある。この発明の
第２の目的は、その高速化を制限することなく低消費電
力化を図った多ビット構成のスタティック型ＲＡＭを提
供することにある。この発明の第３の目的は、スタティ
ック型ＲＡＭを内蔵するディジタルスイッチ集積回路ひ
いては時分割ディジタル交換機等の低消費電力化及び大
容量化を推進することにある。この発明の第４の目的
は、ディジタルスイッチ集積回路に内蔵されるスタティ
ック型ＲＡＭ等に適した記憶データの書き込み方法なら
びに出力方法を提供することにある。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、非選択時にその非反転及び反
転信号線が第１の電源電圧のようなハイレベルにプリチ
ャージされる相補ビット線を含むメモリアレイと、上記
相補ビット線の非反転及び反転信号線と第２の電源電圧
との間にそれぞれ設けられ書き込みデータに従って選択
的にオン状態とされる一対のスイッチ手段を含む書き込
み回路を設ける。

【０００８】上記手段によれば、非選択時サブメモリア
レイを構成する相補ビット線の非反転及び反転信号線が
回路の電源電圧のようなハイレベルにプリチャージされ
る場合、相補ビット線の非反転及び反転信号線と回路の
接地電位との間に、書き込みデータに従って選択的にオ
ン状態とされるスイッチ手段を設けることで、書き込み
回路の所要レイアウト面積を縮小しつつ、スタティック
型ＲＡＭ等の書き込み動作を高速化できる。

【０００９】

【発明の実施の形態】

１．ディジタルスイッチ集積回路の概要 図１には、この発明が適用されたディジタルスイッチ集
積回路（ＤＳ ＡＳＩＣ）の一実施例のブロック図が示
されている。また、図２には、図１のディジタルスイッ
チ集積回路の一実施例の基板配置図が示されている。こ
れらの図をもとに、この実施例のディジタルスイッチ集
積回路の概要について説明する。なお、この実施例のデ
ィジタルスイッチ集積回路は、ＩＳＤＮの時分割ディジ
タル交換機に時間スイッチとして用いられる。図１の各
ブロックを構成する回路素子は、Ｐ型単結晶シリコンの
ような１個の半導体基板上に形成される。以下の回路図
において、そのチャンネル（バックゲート）部に矢印が
付されるＭＯＳＦＥＴ（金属酸化物半導体型電界効果ト
ランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁
ゲート型電界効果トランジスタの総称とする）はＰチャ
ンネル型であって、矢印が付されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。

【００１０】１．１．ディジタルスイッチ集積回路のブ
ロック構成 図１において、この実施例のディジタルスイッチ集積回
路は、入力ハイウェイＨＷＩＮ０〜ＨＷＩＮ７に対応し
て設けられる８個のビット同期回路ＢＳＹＮ及び可変遅
延型シフトレジスタＶＤＳＲを含む。入力ハイウェイＨ
ＷＩＮ０〜ＨＷＩＮ７からこれらのビット同期回路なら
びに可変遅延型シフトレジスタを介して入力されるパル
ス信号列つまり通信データは、対応する直並列変換回路
Ｓ／Ｐを経て８ビットの並列信号とされ、さらにマルチ
プレクサＭＰＸによって多重化された後、スピーチパス
メモリＳＰＭに順次書き込まれる。なお、スピーチパス
メモリＳＰＭに対する通信データの書き込み及び読み出
しは、パリティビットを付加して行われ、これによって
記憶データの信頼性が高められる。

【００１１】スピーチパスメモリＳＰＭには、メインク
ロックＭＣ及びフレームクロックＦＣに従って歩進動作
を行うカウンタ回路ＭＣＮＴから書き込みアドレスが供
給され、コントロールメモリＣＭから読み出しアドレス
が供給される。カウンタ回路ＭＣＮＴから出力される書
き込みアドレスは、フレーム同期回路ＦＳＹＮの出力信
号を受ける減算回路によって補正され、コントロールメ
モリＣＭから出力される読み出しアドレスは、接続情報
をもとにプロセッサバスＰＢからプロセッサインタフェ
ース回路ＰＩＮＴを介して書き換えられる。これらの書
き込み及び読み出しアドレスは、アドレスセレクタＳＥ
Ｌを介して、各タイムスロットの前半又は後半において
選択的にスピーチパスメモリＳＰＭに伝達される。

【００１２】読み出しアドレスに従ってスピーチパスメ
モリＳＰＭからパラレルに読み出された８ビットの通信
データは、デマルチプレクサＤＭＰＸによって多重化を
解かれた後、対応する並直列変換回路Ｐ／Ｓによってパ
ルス列に変換され、対応する出力ハイウェイＨＷＯＵＴ
０〜ＨＯＵＴ７に送出される。これにより、入力ハイウ
ェイＨＷＩＮ０〜ＨＷＩＮ７の書き込みアドレスとして
指定されるタイムスロットを介して入力された通信デー
タは、出力ハイウェイＨＷＯＵＴ０〜ＨＯＵＴ７の読み
出しアドレスとして指定されるタイムスロットに置き換
えられ、ディジタルスイッチ集積回路はいわゆる時間ス
イッチとして機能する。

【００１３】この実施例において、スピーチパスメモリ
ＳＰＭは、いわゆる多ビット構成のスタティック型ＲＡ
Ｍからなり、各タイムスロットに対応した１６３８４す
なわち１６ＫＷ（キロワード）のアドレスと、８ビット
の通信データならびに１ビットのパリティ信号に対応し
た９個のデータ入出力端子とを有する。一方、コントロ
ールメモリＣＭは、後述するように、同様に多ビット構
成のスタティック型ＲＡＭからなり、各タイムスロット
に対応した１６ＫＷのアドレスと、１４ビットの読み出
しアドレスならびに２ビットのパリティ信号に対応した
１６個のデータ入出力端子とを有する。コントロールメ
モリＣＭの具体的な構成とその動作ならびに特徴につい
ては、後で詳細に説明する。

【００１４】１．２．ディジタルスイッチ集積回路のチ
ップレイアウト ディジタルスイッチ集積回路を構成する複数のブロック
は、図２に示されるように、Ｐ型単結晶シリコンからな
る１個の半導体基板ＳＵＢ上に形成される。このうち、
スピーチパスメモリＳＰＭは、半導体基板ＳＵＢの左上
部（この明細書では、各配置図の位置関係をもって半導
体基板ＳＵＢの上下左右を表す）に配置され、コントロ
ールメモリＣＭは、その右上部に配置される。これらの
スピーチパスメモリＳＰＭ及びコントロールメモリＣＭ
の中間には、ビット同期回路ＢＳＹＮ，可変遅延型シフ
トレジスタ及び直並列変換回路Ｓ／Ｐが配置される。半
導体基板ＳＵＢの下部には、並直列変換回路Ｐ／Ｓやデ
マルチプレクサＤＭＰＸ，マルチプレクサＭＰＸ，プロ
セッサインタフェース回路ＰＩＮＴ，アドレスセレクタ
ＳＥＬ，カウンタ回路ＭＣＮＴ，同期検出回路ＳＹＮＤ
ならびにフレーム同期回路ＦＳＹＮが配置される。

【００１５】２．コントロールメモリの概要 図３には、図１のディジタルスイッチ集積回路に含まれ
るコントロールメモリＣＭの一実施例のブロック図が示
されている。また、図４には、図３のコントロールメモ
リＣＭに含まれるメモリブロックＭＢ０ならびにその周
辺回路の一実施例のブロック図が示され、図５には、図
３のメモリブロックＭＢ０の一実施例のアドレス割付図
が示されている。さらに、図６には、図３のコントロー
ルメモリＣＭの一実施例の配置図が示され、図７には、
そのメモリブロックＭＢ０の部分的な拡大配置図が示さ
れている。これらの図をもとに、この実施例のディジタ
ルスイッチ集積回路を構成するコントロールメモリＣＭ
の概要について説明する。なお、スピーチパスメモリＳ
ＰＭは、そのビット構成が×９ビットとされる点を除い
て、コントロールメモリＣＭと同様な構成とされる。

【００１６】２．１．コントロールメモリのブロック構
成 図３において、コントロールメモリＣＭは、１６ビット
の記憶データに対応して設けられる１６個のメモリブロ
ックＭＢ０〜ＭＢ１５をその基本構成とする。これらの
メモリブロックは、図４のメモリブロックＭＢ０に代表
して示されるように、ワード線の延長方向にそれぞれ８
分割され、これによって８個のサブメモリアレイＳＭ０
〜ＳＭ７が構成される。この実施例において、サブメモ
リアレイＳＭ０〜ＳＭ７のそれぞれは、後述するよう
に、同図の水平方向に平行して配置され択一的に選択状
態とされる２５６本のサブワード線と、垂直方向に平行
して配置され択一的に選択状態とされる８組の相補ビッ
ト線とを含む。これらのサブワード線及び相補ビット線
の交点には、２５６×８個すなわち２０４８個のスタテ
ィック型メモリセルが格子状に配置される。これによ
り、サブメモリアレイＳＭ０〜ＳＭ７のそれぞれは、い
わゆる２ＫＷ×１ビットの記憶容量を有するものとさ
れ、メモリブロックＭＢ０〜ＭＢ１５のそれぞれは、１
６ＫＷ×１ビットの記憶容量を有するものとされる。メ
モリブロックＭＢ０〜ＭＢ１５は同時に活性化され、各
メモリブロックからそれぞれ１個のメモリセルが選択状
態とされる。その結果、この実施例のコントロールメモ
リＣＭは、１６ＫＷ×１６ビットの記憶容量を有するも
のとなる。

【００１７】メモリブロックＭＢ０〜ＭＢ１５のサブメ
モリアレイＳＭ０〜ＳＭ７を構成する２５６本のサブワ
ード線は、対応するサブワード線駆動回路にそれぞれ結
合される。これらのサブワード線駆動回路は、後述する
ように、その一方の入力端子が対応するメインワード線
群（ワード線選択信号線群）のメインワード線（ワード
線選択信号線）Ｍ００００〜Ｍ０００３ないしＭ２５４
０〜Ｍ２５４３にそれぞれ結合され、その他方の入力端
子が反転メインワード線Ｍ００１０Ｂ〜Ｍ００１３Ｂな
いしＭ２５５０Ｂ〜Ｍ２５５３Ｂ（ここで、それが有効
とされるとき選択的にロウレベルとされるいわゆる反転
信号又は反転信号線については、その名称の末尾にＢを
付して表す。以下同様）にそれぞれ結合される実質的な
２入力の論理ゲートを基本として構成される。メインワ
ード線Ｍ００００〜Ｍ０００３ないしＭ２５４０〜Ｍ２
５４３ならびに反転メインワード線Ｍ００１０Ｂ〜Ｍ０
０１３ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂは、Ｘデコ
ーダＸＤにおいてプリデコード信号Ｘ００〜Ｘ０７ない
しＸ５０〜Ｘ５７を組み合わせにことによって選択的に
ハイレベル又はロウレベルとされる。

【００１８】一方、メモリブロックＭＢ０〜ＭＢ１５の
サブメモリアレイＳＭ０〜ＳＭ７を構成する８組の相補
ビット線は、図４に示されるように、イコライズ回路Ｅ
Ｑ０〜ＥＱ１５の対応する単位イコライズ回路ＵＥＱ０
〜ＵＥＱ７を介して、書き込み回路ＷＣ０〜ＷＣ１５の
対応する単位書き込み回路ＵＷＣ０〜ＵＷＣ７に結合さ
れ、さらに読み出し回路ＲＣ０〜ＲＣ１５の対応する単
位読み出し回路ＵＲＣ０〜ＵＲＣ３に結合される。

【００１９】このうち、各イコライズ回路の単位イコラ
イズ回路ＵＥＱ０〜ＵＥＱ７は、プリデコード信号ＹＣ
０〜ＹＣ３に従って選択的にかつ隣接する２個が同時に
動作状態とされ、対応する合計１６組の相補ビット線の
非反転及び反転信号線を所定のプリチャージレベルにイ
コライズする。また、各書き込み回路の単位書き込み回
路ＵＷＣ０〜ＵＷＣ７は、プリデコード信号ＷＣ０〜Ｗ
Ｃ３に従って選択的に動作状態とされ、対応するサブメ
モリアレイのプリデコード信号Ｙ８０〜Ｙ８３ならびに
ＷＡ０〜ＷＡ３により指定される１個のメモリセルに対
して、相補書き込み信号ＷＤ０＊（ここで、例えば非反
転書き込み信号ＷＤ０と反転書き込み信号ＷＤ０Ｂをあ
わせて相補書き込み信号ＷＤ０＊のように＊を付して表
す。以下同様）に従った所定の書き込み信号を供給す
る。さらに、各読み出し回路の単位読み出し回路ＵＲＣ
０〜ＵＲＣ３は、プリデコード信号ＲＣ０〜ＲＣ３に従
って選択的に動作状態とされ、対応する２個のサブメモ
リアレイＳＭ０及びＳＭ１ないしＳＭ６及びＳＭ７のプ
リデコード信号Ｙ８０〜Ｙ８３及びＲＡ０〜ＲＡ３によ
り指定される１個のメモリセルから出力される読み出し
信号を増幅する。これらの読み出し信号は、隣接する２
個の単位読み出し回路ＵＲＣ０及びＵＲＣ１ならびにＵ
ＲＣ２及びＵＲＣ３との間で論理和がとられた後、反転
読み出し信号Ｒ００１Ｂ及びＲ０２３Ｂとして対応する
データ出力回路ＯＣ０〜ＯＣ１５に伝達され、さらに読
み出しデータＲＤ０〜ＲＤ１５として対応するデータ出
力端子ＤＯ０〜ＤＯ１５から出力される。

【００２０】図３の説明に戻ろう。コントロールメモリ
ＣＭには、起動制御信号となるクロック信号ＣＬＫ及び
リードライト信号Ｒ／Ｗが対応する入力端子を介してそ
れぞれ供給されるとともに、１６ＫＷのアドレスを択一
的に指定するための１４ビットのアドレス信号Ａ０〜Ａ
１３が対応するアドレス入力端子を介してそれぞれ供給
される。また、１６ビットの書き込みデータＤＩ０〜Ｄ
Ｉ１５が対応するデータ入力端子を介してそれぞれ供給
され、１６ビットの読み出しデータＤＯ０〜ＤＯ１５が
対応するデータ出力端子を介してそれぞれ出力される。
このうち、クロック信号ＣＬＫはクロックバッファＣＬ
ＫＢに入力され、リードライト信号Ｒ／Ｗはリードライ
ト信号バッファＲＷＢに入力される。また、アドレス信
号Ａ０〜Ａ１３はアドレスバッファＡＢに入力され、書
き込みデータＤＩ０〜ＤＩ１５は入力データバッファＤ
ＩＢに入力される。

【００２１】クロックバッファＣＬＫＢは、クロック信
号ＣＬＫをもとに、反転内部クロック信号ＣＰ０Ｂ及び
ＣＰ０ＤＢならびに内部クロック信号ＣＰ１及びＣＰ１
Ｄを形成し、リードライト信号バッファＲＷＢ，アドレ
スバッファＡＢ，入力データバッファＤＩＢ，プリデコ
ーダＰＤ１及びＰＤ２ならびにＰＤ７に供給する。ま
た、リードライト信号バッファＲＷＢは、反転内部クロ
ック信号ＣＰ０Ｂに従ってリードライト信号Ｒ／Ｗを取
り込み、これをもとに内部制御信号ＲＭ及びＷＭを選択
的に形成する。内部制御信号ＲＭ及びＷＭは、プリデコ
ーダＰＤ６及びＰＤ７に供給される。また、内部制御信
号ＲＭは、データ出力回路ＯＣ０〜ＯＣ１５にも供給さ
れる。一方、アドレスバッファＡＢは、反転内部クロッ
ク信号ＣＰ０Ｂに従ってアドレス信号Ａ０〜Ａ１３を取
り込み、これらをもとに相補内部アドレス信号ａ０＊〜
ａ１３＊を形成する。これらの相補内部アドレス信号
は、所定の組み合わせをもってプリデコーダＰＤ０〜Ｐ
Ｄ７に供給される。さらに、入力データバッファＤＩＢ
は、反転内部クロック信号ＣＰ０ＤＢに従って書き込み
データＤＩ０〜ＤＩ１５を取り込み、これらをもとに相
補書き込み信号ＷＤ０＊〜ＷＤ１５＊を形成する。これ
らの相補書き込み信号は、対応する書き込み回路ＷＣ０
〜ＷＣ１５にそれぞれ供給される。

【００２２】次に、プリデコーダＰＤ１は、内部クロッ
ク信号ＣＰ１に従って選択的に動作状態とされ、相補内
部アドレス信号ａ０＊及びａ１＊ならびにａ１１＊をデ
コードして、８ビットのプリデコード信号Ｘ００〜Ｘ０
７を択一的にハイレベルとする。同様に、プリデコーダ
ＰＤ２は、内部クロック信号ＣＰ１に従って選択的に動
作状態とされ、相補内部アドレス信号ａ１＊及びａ１２
＊ならびにａ１３＊をデコードして、８ビットのプリデ
コード信号Ｘ１０〜Ｘ１７を択一的にハイレベルとす
る。さらに、プリデコーダＰＤ３は、定常的に動作状態
とされ、相補内部アドレス信号ａ２＊〜ａ４＊をデコー
ドして、８ビットのプリデコード信号Ｘ２０〜Ｘ２７を
択一的にハイレベルとする。同様に、プリデコーダＰＤ
４は、定常的に動作状態とされ、相補内部アドレス信号
ａ５＊〜ａ７＊をデコードして、８ビットのプリデコー
ド信号Ｘ５０〜Ｘ５７を択一的にハイレベルとする。プ
リデコード信号Ｘ００〜Ｘ０７ないしＸ５０〜Ｘ５７
は、前述のように、ＸデコーダＸＤに供給され、メイン
ワード線及びサブワード線の選択動作に供される。

【００２３】一方、プリデコーダＰＤ５は、定常的に動
作状態とされ、相補内部アドレス信号ａ８＊及びａ９＊
をデコードして、４ビットのプリデコード信号Ｙ８０〜
Ｙ８３を択一的にハイレベルとする。同様に、プリデコ
ーダＰＤ６は、定常的に動作状態とされ、相補内部アド
レス信号ａ１０＊及びａ１１＊ならびに内部制御信号Ｗ
Ｍ及びＲＭに従って、４ビットのプリデコード信号ＷＡ
０〜ＷＡ３又はＲＡ０〜ＲＡ３を択一的にハイレベルと
する。さらに、プリデコーダＰＤ７は、内部クロック信
号ＣＰ１Ｄに従って選択的に動作状態とされ、相補内部
アドレス信号ａ１２＊及びａ１３＊ならびに内部制御信
号ＷＭ及びＲＭに従って、４ビットのプリデコード信号
ＹＣ０〜ＹＣ３とＷＣ０〜ＷＣ３又はＲＣ０〜ＲＣ３を
それぞれ択一的にハイレベルとする。プリデコード信号
Ｙ８０〜Ｙ８３は書き込み回路ＷＣ０〜ＷＣ１５ならび
に読み出し回路ＲＣ０〜ＲＣ１５に供給され、プリデコ
ード信号ＹＣ０〜ＹＣ３はイコライズ回路ＥＱ０〜ＥＱ
１５に供給される。また、プリデコード信号ＷＡ０〜Ｗ
Ａ３ならびにＷＣ０〜ＷＣ３は書き込み回路ＷＣ０〜Ｗ
Ｃ１５に供給され、プリデコード信号ＲＡ０〜ＲＡ３な
らびにＲＣ０〜ＲＣ３は読み出し回路ＲＣ０〜ＲＣ１５
に供給される。

【００２４】２．２．コントロールメモリのアドレス割
付 コントロールメモリＣＭは、前述のように、１６ＫＷ×
１６ビットの記憶容量を有し、１６ビットの記憶データ
に対応して設けられる１６個のメモリブロックＭＢ０〜
ＭＢ１５を備える。これらのメモリブロックは、１６Ｋ
Ｗ×１ビットの記憶容量をそれぞれ有し、常に同時に活
性状態とされる。つまり、コントロールメモリＣＭのア
ドレス空間は、各メモリブロック内においてのみ広がり
を呈するものとされ、１４ビットのアドレス信号Ａ０〜
Ａ１３は、各メモリブロック内のアドレスを択一的に指
定するために供される。

【００２５】すなわち、メモリブロックＭＢ０について
例示すると、サブメモリアレイＳＭ０〜ＳＭ７に設けら
れる２５６本のサブワード線は、図５に示されるよう
に、下位８ビットの相補内部アドレス信号ａ０＊〜ａ７
＊に従って択一的に指定され、８組の相補ビット線は、
次位３ビットの相補内部アドレス信号ａ８＊〜ａ１０＊
に従って択一的に指定される。そして、残り３ビットの
相補内部アドレス信号ａ１１＊〜ａ１３＊に従って、各
メモリブロックに設けられる８個のサブメモリアレイＳ
Ｍ０〜ＳＭ７が択一的に指定される。この実施例におい
て、サブメモリアレイＳＭ０〜ＳＭ７を構成する２５６
本のサブワード線は、後述する理由から４本ずつグルー
プ分割され、合計６４組のサブワード線群をなす。これ
らのサブワード線群は、６ビットの相補内部アドレス信
号ａ２＊〜ａ７＊に従って択一的に指定され、各サブワ
ード線群内の４本のサブワード線が２ビットの相補内部
アドレス信号ａ０＊及びａ１＊に従って択一的に指定さ
れる。

【００２６】さらに、この実施例では、各サブワード線
群を構成する４本のサブワード線を択一的に指定するた
めの２ビットのロウアドレス信号すなわち相補内部アド
レス信号ａ０＊及びａ１＊とアレイ選択に供される３ビ
ットのカラムアドレス信号すなわち相補内部アドレス信
号ａ１１＊〜ａ１３＊とを組み合わせることにより、隣
接する２本のサブワード線に対応して設けられた２組す
なわち８本のメインワード線Ｍ００００〜Ｍ０００３及
び反転メインワード線Ｍ００１０Ｂ〜Ｍ００１３Ｂない
しメインワード線Ｍ２５４０〜Ｍ２５４３及び反転メイ
ンワード線Ｍ２５５０Ｂ〜Ｍ２５５３Ｂが選択的にハイ
レベル又はロウレベルとされる。これらのメインワード
線及び反転メインワード線は、各サブワード線に対応し
て設けられたサブワード線駆動回路に所定の組み合わせ
で供給され、これによってサブメモリアレイＳＭ０〜Ｓ
Ｍ７の隣接する合計１６本のサブワード線が択一的に選
択状態とされる。つまり、この実施例のコントロールメ
モリＣＭでは、相補内部アドレス信号ａ１１＊〜ａ１３
＊をもとに形成されるべきアレイ選択信号が、実質的に
サブワード線と平行して配置されるメインワード線を介
して伝達される結果となり、ビット線と平行して配置さ
れるアレイ選択信号線は存在しない。

【００２７】２．３．コントロールメモリのレイアウト コントロールメモリＣＭは、前述のように、１６ビット
の記憶データに対応して設けられる１６個のメモリブロ
ックＭＢ０〜ＭＢ１５を備える。このうち、８個のメモ
リブロックＭＢ０〜ＭＢ７は、図６に示されるように、
ＸデコーダＸＤの左側に配置され、残り８個のメモリブ
ロックＭＢ８〜ＭＢ１５はＸデコーダＸＤの右側に配置
される。メモリブロックＭＢ０〜ＭＢ７の下側には、対
応するイコライズ回路ＥＱ０〜ＥＱ７と書き込み回路Ｗ
Ｃ０〜ＷＣ７及び読み出し回路ＲＣ０〜ＲＣ７ならびに
データ出力回路ＯＣ０〜ＯＣ７が順次配置され、メモリ
ブロックＭＢ８〜ＭＢ１５の下側には、対応するイコラ
イズ回路ＥＱ８〜ＥＱ１５と書き込み回路ＷＣ８〜ＷＣ
１５及び読み出し回路ＲＣ８〜ＲＣ１５ならびにデータ
出力回路ＯＣ８〜ＯＣ１５が順次配置される。Ｘデコー
ダＸＤの下側には、プリデコーダＰＤ１〜ＰＤ７ならび
にクロックバッファＣＬＫＢ，アドレスバッファＡＢ，
リードライト信号バッファＲＷＢ及び入力データバッフ
ァＤＩＢが配置される。ＸデコーダＸＤを出力端とする
メインワード線Ｍ００００〜Ｍ０００３ないしＭ２５４
０〜Ｍ２５４３ならびに反転メインワード線Ｍ００１０
Ｂ〜Ｍ００１３ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂ
は、ＸデコーダＸＤの両側に設けられるメモリブロック
ＭＢ０〜ＭＢ７ならびにＭＢ８〜ＭＢ１５をそれぞれ串
刺しするように貫通して配置される。

【００２８】２．４．メインワード線のレイアウト メモリブロックＭＢ０〜ＭＢ１５のサブメモリアレイＳ
Ｍ０〜ＳＭ７を構成するメモリセルは、図７のメモリセ
ルＭＣ００００〜ＭＣ０００２ならびにＭＣ００１０〜
ＭＣ００１２に代表して示されるように、いわゆる縦長
にレイアウトされる。これらのメモリセルの上層には、
第２層のアルミニウム配線層（金属配線層）ＡＬ２から
なる相補ビット線Ｂ０＊〜Ｂ２＊等が垂直方向に平行し
て配置され、さらにその上層には、第３層のアルミニウ
ム配線層ＡＬ３からなるメインワード線Ｍ００００〜Ｍ
０００３及び反転メインワード線Ｍ００１０Ｂ〜Ｍ００
１３Ｂ等が水平方向に平行して配置される。各相補ビッ
ト線とメモリセルとの間には、ポリシリコン等のゲート
材料からなる図示されないサブワード線が配置される。
つまり、この実施例のコントロールメモリＣＭでは、前
述のように、隣接する２本のサブワード線に対応して２
組すなわち８本のメインワード線及び反転メインワード
線が設けられるが、メモリセルが縦長に配置されること
で、メモリセル１個分のレイアウト域内にそれぞれ４本
のメインワード線又は反転メインワード線を配置できる
ため、複数のメインワード線が設けられることによって
コントロールメモリＣＭの所要レイアウト面積が増大す
ることはない。

【００２９】３．コントロールメモリの各部の構成と特
徴 図８には、図３のコントロールメモリＣＭに含まれるク
ロックバッファＣＬＫＢ及びアドレスバッファＡＢの一
実施例の回路図が示され、図９には、リードライト信号
バッファＲＷＢ及び入力データバッファＤＩＢの一実施
例の回路図が示されている。また、図１０及び図１１に
は、図３のコントロールメモリＣＭに含まれるプリデコ
ーダＰＤ１及びＰＤ７の一実施例の回路図がそれぞれ示
され、図１２には、ＸデコーダＸＤの一実施例の部分的
な回路図が示されている。さらに、図１３には、図３の
コントロールメモリＣＭに含まれるメモリブロックＭＢ
０及びイコライズ回路ＥＱ０の一実施例の部分的な回路
図が示され、図１４及び図１５ならびに図１６には、書
き込み回路ＷＣ０と読み出し回路ＲＣ０ならびにデータ
出力回路ＯＣ０の一実施例の部分的な回路図がそれぞれ
示されている。これらの図をもとに、この実施例のコン
トロールメモリＣＭの各部の具体的な構成と動作の概要
ならびにその特徴について説明する。

【００３０】３．１．入力バッファ コントロールメモリＣＭは、４種の入力バッファすなわ
ちクロックバッファＣＬＫＢ，アドレスバッファＡＢ，
リードライト信号バッファＲＷＢ及び入力データバッフ
ァＤＩＢを備える。このうち、クロックバッファＣＬＫ
Ｂは、図８に示されるように、その一方の入力端子にク
ロック信号ＣＬＫを受けるナンドゲートＮＡ３を含む。
このナンドゲートＮＡ３の他方の入力端子には、ナンド
ゲートＮＡ１及びＮＡ２の一方の入力端子及び出力端子
が互いに交差接続されることにより構成されるラッチ回
路の反転出力信号が供給される。ラッチ回路を構成する
ナンドゲートＮＡ１の他方の入力端子には、クロック信
号ＣＬＫのインバータＮ１及びＮ２による遅延信号が供
給される。また、ナンドゲートＮＡ２の他方の入力端子
には、ナンドゲートＮＡ３の出力信号のインバータＮ６
及びＮ７ならびにＰチャンネルＭＯＳＦＥＴＱ１及びＮ
チャンネルＭＯＳＦＥＴＱ２１からなる論理ゲートによ
る遅延信号が供給される。インバータＮ２の出力信号
は、インバータＮ３を経た後、反転内部クロック信号Ｃ
Ｐ０Ｂとされ、さらにインバータＮ４及びＮ５を経て、
反転内部クロック信号ＣＰ０ＤＢとされる。同様に、イ
ンバータＮ６の出力信号は、内部クロック信号ＣＰ１と
され、さらにインバータＮ８及びＮ９を経た後、内部ク
ロック信号ＣＰ１Ｄとされる。

【００３１】これらのことから、反転内部クロック信号
ＣＰ０Ｂは、クロック信号ＣＬＫがインバータＮ１〜Ｎ
３による比較的短い遅延時間だけ遅延され反転されたク
ロック信号となり、反転内部クロック信号ＣＰ０ＤＢ
は、上記反転内部クロック信号ＣＰ０Ｂがさらにインバ
ータＮ４及びＮ５による所定の遅延時間だけ遅延された
クロック信号となる。一方、内部クロック信号ＣＰ１
は、その立ち上がりがクロック信号ＣＬＫの立ち上がり
からナンドゲートＮＡ３及びインバータＮ６による所定
の遅延時間だけ遅延され、その立ち下がりがクロック信
号ＣＬＫの立ち上がりからインバータＮ７とＭＯＳＦＥ
ＴＱ１及びＱ２１からなる論理ゲートならびにナンドゲ
ートＮＡ２及びＮＡ１の遅延時間によって自律的に設定
されたクロック信号となる。言うまでもなく、内部クロ
ック信号ＣＰ１Ｄは、上記内部クロック信号ＣＰ１がさ
らにインバータＮ８及びＮ９による所定の遅延時間だけ
遅延されたクロック信号となる。

【００３２】次に、アドレスバッファＡＢは、アドレス
信号Ａ０〜Ａ１３に対応して設けられる１４個の単位ア
ドレスバッファＵＡＢ０〜ＵＡＢ１３を備える。これら
の単位アドレスバッファは、図８の単位アドレスバッフ
ァＵＡＢ０に代表して示されるように、その一方の入力
端子に対応するアドレス信号Ａ０〜Ａ１３を受けるナン
ドゲートＮＡ４を含む。ナンドゲートＮＡ４の他方の入
力端子には、インバータＮ１０及びＮ１１を介して反転
内部クロック信号ＣＰ０Ｂが供給される。ナンドゲート
ＮＡ４の出力信号は、ナンドゲートＮＡ６とともにラッ
チ回路を構成するナンドゲートＮＡ５の他方の入力端子
に供給される。ナンドゲートＮＡ６の他方の入力端子に
は、上記インバータＮ１０の出力信号が供給される。ナ
ンドゲートＮＡ５の出力信号は、非反転内部アドレス信
号ａ０〜ａ１３となり、さらにインバータＮ１２を経た
後、反転内部アドレス信号ａ０Ｂ〜ａ１３Ｂとなる。

【００３３】これらの結果、コントロールメモリＣＭが
非選択状態とされ反転内部クロック信号ＣＰ０Ｂがハイ
レベルとされるとき、ナンドゲートＮＡ４及びＮＡ５が
ともに伝達状態とされ、アドレス信号Ａ０〜Ａ１３は相
補内部アドレス信号ａ０＊〜ａ１３＊としてそのまま伝
達される。コントロールメモリＣＭが選択状態とされ反
転内部クロック信号ＣＰ０Ｂがロウレベルとされると、
ナンドゲートＮＡ４は非伝達状態とされ、ナンドゲート
ＮＡ５及びＮＡ６からなるラッチ回路は、対応するアド
レス信号Ａ０〜Ａ１３の直前の論理レベルを保持する形
でラッチ形態とされる。その結果、相補内部アドレス信
号ａ０＊〜ａ１３＊が実質的に有効となり、コントロー
ルメモリＣＭの選択動作が開始されるとともに、以後ア
ドレス信号Ａ０〜Ａ１３に重畳されるノイズが遮断され
る。

【００３４】リードライト信号バッファＲＷＢは、図９
に示されるように、アドレスバッファＡＢの単位アドレ
スバッファＵＡＢ０〜ＵＡＢ１３と同一の回路構成とさ
れる１個の単位バッファを含む。この単位バッファは、
反転内部クロック信号ＣＰ０Ｂに従ってリードライト信
号Ｒ／Ｗを取り込み、これをもとに内部制御信号ＲＭ及
びＷＭを選択的にハイレベルとする。言うまでもなく、
内部制御信号ＲＭは、リードライト信号Ｒ／Ｗがハイレ
ベルとされコントロールメモリＣＭが読み出しモードと
されるとき選択的にハイレベルとされ、内部制御信号Ｗ
Ｍは、リードライト信号Ｒ／Ｗがロウレベルとされコン
トロールメモリＣＭが書き込みモードとされるとき選択
的にハイレベルとされる。

【００３５】一方、入力データバッファＤＩＢは、書き
込みデータＤＩ０〜ＤＩ１５に対応して設けられる１６
個の単位入力データバッファＵＤＩＢ０〜ＵＤＩＢ１５
を備える。これらの単位入力データバッファは、図９の
単位入力データバッファＵＤＩＢ０に代表して示される
ように、対応する書き込みデータＤＩ０〜ＤＩ１５を受
けるインバータＮ１３を含む。このインバータＮ１３の
出力信号は、直列形態とされる３個のインバータＮ１４
〜Ｎ１６を介して、ナンドゲートＮＡ７の一方んの入力
端子に供給される。ナンドゲートＮＡ７の他方の入力端
子には、インバータＮ１７及びＮ１８を介して反転内部
クロック信号ＣＰ０ＤＢが供給される。ナンドゲートＮ
Ａ７の出力信号は、ナンドゲートＮＡ９とともにラッチ
回路を構成するナンドゲートＮＡ８の他方の入力端子に
供給される。ナンドゲートＮＡ９の他方の入力端子に
は、上記インバータＮ１７の出力信号が供給される。ナ
ンドゲートＮＡ８の出力信号は、インバータＮ１９及び
Ｎ２０を経て非反転書き込み信号ＷＤ０〜ＷＤ１５とな
り、ナンドゲートＮＡ９の出力信号は、インバータＮ２
１及びＮ２２を経て反転書き込み信号ＷＤ０Ｂ〜ＷＤ１
５Ｂとなる。

【００３６】これらの結果、書き込みデータＤＩ０〜Ｄ
Ｉ１５は、コントロールメモリＣＭが選択状態とされ反
転内部クロック信号ＣＰ０ＤＢがロウレベルとされるこ
とによって、対応する単位入力データバッファのナンド
ゲートＮＡ８及びＮＡ９からなるラッチ回路に取り込ま
れ、相補書き込み信号ＷＤ０＊〜ＷＤ１５＊として対応
する書き込み回路ＷＣ０〜ＷＣ１５に伝達される。

【００３７】３．２．プリデコーダ コントロールメモリＣＭは、前述のように、７個のプリ
デコーダＰＤ１〜ＰＤ７を備える。このうち、プリデコ
ーダＰＤ１は、図１０に示されるように、相補内部アド
レス信号ａ０＊及びａ１＊ならびにａ１１＊の非反転及
び反転信号を所定の組み合わせで受ける８個の３入力ナ
ンドゲートＮＡ１０を含む。これらのナンドゲートの出
力信号は、論理ゲートを構成するＮチャンネルＭＯＳＦ
ＥＴＱ２２を経た後、対応するインバータＮ２３によっ
て反転され、プリデコード信号Ｘ００〜Ｘ０７となる。
ＭＯＳＦＥＴＱ２２のゲートには、内部クロック信号Ｃ
Ｐ１が共通に供給される。また、回路の電源電圧（第１
の電源電圧）とインバータＮ２３の入力端子との間に
は、そのゲートに上記内部クロック信号ＣＰ１を受け対
応する上記ＭＯＳＦＥＴＱ２２とともに論理ゲートを構
成するＰチャンネルＭＯＳＦＥＴＱ２がそれぞれ設けら
れる。

【００３８】これらの結果、ナンドゲートＮＡ１０の出
力信号は、相補内部アドレス信号ａ０＊及びａ１＊なら
びにａ１１＊が対応する所定の組み合わせでハイレベル
とされるとき、選択的にロウレベルとされる。このロウ
レベルは、内部クロック信号ＣＰ１がハイレベルとされ
ることを条件に、ＭＯＳＦＥＴＱ２及びＱ２２からなる
論理ゲートを介してインバータＮ２３に伝達され、これ
によってプリデコード信号Ｘ００〜Ｘ０７が択一的にハ
イレベルとされる。コントロールメモリＣＭが非選択状
態とされ内部クロック信号ＣＰ１がロウレベルとされる
とき、インバータＮ２３の入力端子は回路の電源電圧の
ようなハイレベルとされ、プリデコード信号Ｘ００〜Ｘ
０７は強制的にロウレベルとされる。

【００３９】プリデコーダＰＤ２は、プリデコーダＰＤ
１と同様な回路構成とされ、相補内部アドレス信号ａ１
＊ならびにａ１２＊及びａ１３＊をもとにプリデコード
信号Ｘ１０〜Ｘ１７を択一的にハイレベルとする。ま
た、プリデコーダＰＤ３及びＰＤ４ならびにＰＤ５は、
上記ＭＯＳＦＥＴＱ２及びＱ２２からなる論理ゲートを
含まない構成とされ、相補内部アドレス信号ａ２＊〜ａ
４＊又はａ５＊〜ａ７＊あるいはａ８＊及びａ９をもと
に対応するプリデコード信号Ｘ２０〜Ｘ２７又はＸ５０
〜Ｘ５７あるいはＹ８０〜Ｙ８３を択一的にハイレベル
とする。

【００４０】前述のように、相補内部アドレス信号ａ０
＊及びａ１＊は、各サブワード線群を構成する４本のサ
ブワード線を択一的に指定するために供され、相補内部
アドレス信号ａ１１＊〜ａ１３＊は、各メモリブロック
を構成する８個のサブメモリアレイＳＭ０〜ＳＭ７を択
一的に指定するために供される。また、相補内部アドレ
ス信号ａ２＊〜ａ７＊は、各サブメモリアレイを構成す
る合計６４組のサブワード線群を択一的に指定するため
に供され、相補内部アドレス信号ａ８＊及びａ９＊は、
相補内部アドレス信号ａ１０＊とともに、各サブメモリ
アレイを構成する８組の相補ビット線を択一的に指定す
るために供される。しかるに、プリデコード信号Ｘ００
〜Ｘ０７ならびにＸ１０〜Ｘ１７は、ＸデコーダＸＤに
おいて、プリデコードＸ２０〜Ｘ２７ならびにＸ５０〜
Ｘ５７と組み合わされ、これによってサブワード線及び
サブメモリアレイを選択的に指定するためのメインワー
ド線Ｍ００００〜Ｍ０００３ないしＭ２５４０〜Ｍ２５
４３ならびに反転メインワード線Ｍ００１０Ｂ〜Ｍ００
１３ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂが選択的に形
成される。プリデコード信号Ｙ８０〜Ｙ８３は、前述の
ように、書き込み回路ＷＣ０〜ＷＣ１５ならびに読み出
し回路ＲＣ０〜ＲＣ１５に供給され、相補ビット線つま
りは単位書き込み回路ＵＷＣ０〜ＵＷＣ７ならびに単位
読み出し回路ＵＲＣ０〜ＵＲＣ３の選択に供される。

【００４１】次に、プリデコーダＰＤ７は、１２個の単
位プリデコーダＵＰＤ７１〜ＵＰＤ７１２を含む。これ
らの単位プリデコーダは、図１１の単位プリデコーダＵ
ＰＤ７１に代表して示されるように、相補内部アドレス
信号ａ１２＊及びａ１３＊の非反転又は反転信号あるい
はこれらの非反転又は反転信号と内部制御信号ＷＭ又は
ＲＭを所定の組み合わせで受けるナンドゲートＮＡ１１
をそれぞれ含む。ナンドゲートＮＡ１１の出力信号は、
そのゲートに内部クロック信号ＣＰ１Ｄを受ける一対の
ＰチャンネルＭＯＳＦＥＴＱ３及びＮチャンネルＭＯＳ
ＦＥＴＱ２３からなる論理ゲートを介して、対応するイ
ンバータＮ２４に伝達され、さらに２個のインバータＮ
２５及びＮ２６を経た後、プリデコード信号ＹＣ０〜Ｙ
Ｃ３ならびにＷＣ０〜ＷＣ３及びＲＣ０〜ＲＣ３とな
る。

【００４２】これらの結果、プリデコード信号ＹＣ０〜
ＹＣ３は、内部制御信号ＷＭ及びＲＭに関係なく、つま
りコントロールメモリＣＭの動作モードに関係なく、相
補内部アドレス信号ａ１２＊及びａ１３＊に従って択一
的にハイレベルとされる。また、プリデコード信号ＷＣ
０〜ＷＣ３は、内部制御信号ＷＭがハイレベルとされる
とき、つまりコントロールメモリＣＭが書き込みモード
とされるとき、相補内部アドレス信号ａ１２＊及びａ１
３＊に従って択一的にハイレベルとされ、プリデコード
信号ＲＣ０〜ＲＣ３は、内部制御信号ＲＭがハイレベル
とされるとき、つまりコントロールメモリＣＭが書き込
みモードとされるとき、相補内部アドレス信号ａ１２＊
及びａ１３＊に従って択一的にハイレベルとされる。こ
れらのプリデコード信号ＹＣ０〜ＹＣ３ならびにＷＣ０
〜ＷＣ３及びＲＣ０〜ＲＣ３が、内部クロック信号ＣＰ
１Ｄがハイレベルとされることを条件にそれぞれ択一的
にハイレベルとされることは言うまでもない。

【００４３】プリデコーダＰＤ６は、ＭＯＳＦＥＴＱ３
及びＱ２３からなる論理ゲートを含まずしかも単位プリ
デコーダの数が８個であることを除いて、上記プリデコ
ーダＰＤ７とほぼ同一の回路構成とされる。プリデコー
ダＰＤ６は、コントロールメモリＣＭが書き込みモード
とされ内部制御信号ＷＭがハイレベルとされるとき、２
ビットの相補内部アドレス信号ａ１０＊及びａ１１＊に
従ってプリデコード信号ＷＡ０〜ＷＡ３を択一的にハイ
レベルとする。また、コントロールメモリＣＭが読み出
しモードとされ内部制御信号ＲＭがハイレベルとされる
とき、相補内部アドレス信号ａ１０＊及びａ１１＊に従
ってプリデコード信号ＲＡ０〜ＲＡ３を択一的にハイレ
ベルとする。

【００４４】３．３．Ｘデコーダ ＸデコーダＸＤは、図１２に示されるように、各サブワ
ード線群に対応して設けられプリデコード信号Ｘ２０〜
Ｘ２７ならびにＸ５０〜Ｘ５７を所定の組み合わせで受
ける合計６４個のナンドゲートＮＡ１２を含む。これら
のナンドゲートの出力信号は、ＰチャンネルＭＯＳＦＥ
ＴＱ４及びＮチャンネルＭＯＳＦＥＴＱ２４からなる論
理ゲートの一方の入力端子すなわちＭＯＳＦＥＴＱ２４
のソースに供給される。これらの論理ゲートの他方の入
力端子すなわちＭＯＳＦＥＴＱ４及びＱ２４のゲートに
は、プリデコード信号Ｘ００〜Ｘ０７ならびにＸ１０〜
Ｘ１７が所定の組み合わせで供給される。ＭＯＳＦＥＴ
Ｑ４及びＱ２４からなる論理ゲートの出力信号は、３個
のインバータＮ２７〜Ｎ２９を経てメインワード線Ｍ０
０００〜Ｍ０００３ないしＭ２５４０〜Ｍ２５４３に伝
達され、あるいは２個のインバータＮ３０及びＮ３１を
経て反転メインワード線Ｍ００１０Ｂ〜Ｍ００１３Ｂな
いしＭ２５５０Ｂ〜Ｍ２５５３Ｂに伝達される。

【００４５】したがって、メインワード線Ｍ００００〜
Ｍ０００３ないしＭ２５４０〜Ｍ２５４３は、対応する
ナンドゲートＮＡ１２の出力信号がロウレベルとされか
つ対応するプリデコード信号Ｘ００〜Ｘ０７が所定の組
み合わせでハイレベルとされるとき、言い換えるならば
相補内部アドレス信号ａ２＊〜ａ７＊によって対応する
サブワード線群が指定されかつ相補内部アドレス信号ａ
１＊が所定の論理レベルとされるとき、相補内部アドレ
ス信号ａ０＊及びａ１１＊に従って択一的にハイレベル
とされる。同様に、反転メインワード線Ｍ００１０Ｂ〜
Ｍ００１３ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂは、対
応するナンドゲートＮＡ１２の出力信号がロウレベルと
されかつ対応するプリデコード信号Ｘ１０〜Ｘ１７が所
定の組み合わせでハイレベルとされるとき、言い換える
ならば相補内部アドレス信号ａ２＊〜ａ７＊によって対
応するサブワード線群が指定されかつ相補内部アドレス
信号ａ１＊が所定の論理レベルとされるとき、相補内部
アドレス信号ａ１２＊及びａ１３＊に従って択一的にハ
イレベルとされる。

【００４６】これらのことから、サブメモリアレイＳＭ
０〜ＳＭ７の各サブワード線に対応して設けられるサブ
ワード線駆動回路は、対応するメインワード線Ｍ０００
０〜Ｍ０００３ないしＭ２５４０〜Ｍ２５４３がハイレ
ベルとされかつ対応する反転メインワード線Ｍ００１０
Ｂ〜Ｍ００１３ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂが
ロウレベルとされることを識別することで、対応するサ
ブワード線を択一的に選択状態とすることができる。こ
れらのメインワード線及び反転メインワード線は、前述
のように、相補内部アドレス信号ａ２＊〜ａ７＊により
対応するサブワード線群が指定されかつ相補内部アドレ
ス信号ａ１＊により対応するサブワード線又は隣接する
サブワード線が指定されるとき、選択的にかつ択一的に
その論理レベルが変化される。このため、この実施例の
コントロールメモリＣＭでは、各サブワード線つまりは
各ロウアドレスに対応して４本のメインワード線又は反
転メインワード線が設けられるにもかかわらず、これら
のメインワード線をチャージ又はディスチャージするた
めの電流が大幅に削減され、これによってコントロール
メモリＣＭの低消費電力化が推進されるものとなる。

【００４７】３．４．メモリブロック コントロールメモリＣＭを構成するメモリブロックＭＢ
０〜ＭＢ１５のそれぞれは、前述のように、ワード線の
延長方向に８分割され、８個のサブメモリアレイＳＭ０
〜ＳＭ７を備える。これらのサブメモリアレイは、図１
３のサブメモリアレイＳＭ０に代表して示されるよう
に、同図の水平方向に平行して配置される２５６本のサ
ブワード線ＳＷ０００〜ＳＷ２５５と、垂直方向に平行
して配置される８組の相補ビット線Ｂ０＊〜Ｂ７＊とを
それぞれ含む。これらのサブワード線及び相補ビット線
の交点には、２５６×８個すなわち２０４８個のスタテ
ィック型メモリセルＭＣ００００〜ＭＣ０００７ないし
ＭＣ２５５０〜ＭＣ２５５７が格子状に配置される。

【００４８】サブメモリアレイＳＭ０〜ＳＭ７は、さら
に、サブワード線ＳＷ０００〜ＳＷ２５５に対応して設
けられる２５６個のサブワード線駆動回路ＳＷＤ０００
〜ＳＷＤ２５５を含む。これらのサブワード線駆動回路
は、図１３のサブワード線駆動回路ＳＷＤ０００及びＳ
ＷＤ００１に代表して示されるように、ＰチャンネルＭ
ＯＳＦＥＴＱ６又はＱ７ならびにＮチャンネルＭＯＳＦ
ＥＴＱ２６又はＱ２７からなる論理ゲートと、インバー
タＮ３２又はＮ３３とからなる。このうち、論理ゲート
を構成するＭＯＳＦＥＴＱ２６及びＱ２７のソースは、
対応する反転メインワード線Ｍ００１０Ｂ〜Ｍ００１３
ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂにそれぞれ共通結
合され、ＭＯＳＦＥＴＱ６及びＱ２６ならびにＭＯＳＦ
ＥＴＱ７及びＱ２７のゲートは、対応するメインワード
線Ｍ００００〜Ｍ０００３ないしＭ２５４０〜Ｍ２５４
３にそれぞれ共通結合される。

【００４９】これらのことから、各サブメモリアレイの
サブワード線ＳＷ０００〜ＳＷ２５５は、対応する反転
メインワード線Ｍ００１０Ｂ〜Ｍ００１３ＢないしＭ２
５５０Ｂ〜Ｍ２５５３Ｂが択一的にロウレベルとされ、
対応するメインワード線Ｍ００００〜Ｍ０００３ないし
Ｍ２５４０〜Ｍ２５４３が択一的にハイレベルとされる
とき、言い換えるならば相補内部アドレス信号ａ０＊〜
ａ７＊が対応するロウアドレスを指定する組み合わせと
されかつ相補内部アドレス信号ａ１１＊〜ａ１３＊が対
応するサブメモリアレイを指定する組み合わせとされる
とき、択一的にハイレベルの選択状態とされるものとな
る。

【００５０】つまり、この実施例のコントロールメモリ
ＣＭでは、サブワード線ＳＷ０００〜ＳＷ２５５を指定
するためのサブワード線選択信号とサブメモリアレイＳ
Ｍ０〜ＳＭ７を指定するためのアレイ選択信号とが、と
もにサブワード線と平行して配置されるメインワード線
Ｍ００００〜Ｍ０００３ないしＭ２５４０〜Ｍ２５４３
ならびに反転メインワード線Ｍ００１０Ｂ〜Ｍ００１３
ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂを介して伝達さ
れ、各サブワード線に対応して設けられるサブワード線
駆動回路ＳＷＤ０００〜ＳＷＤ２５５は、サブワード線
選択信号及びアレイ選択信号を部分的にデコードするデ
コーダとしての機能をあわせ持つ。また、メインワード
線Ｍ００００〜Ｍ０００３ないしＭ２５４０〜Ｍ２５４
３ならびに反転メインワード線Ｍ００１０Ｂ〜Ｍ００１
３ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂは、前述のよう
に、対応するサブワード線群に含まれるサブワード線が
指定されるとき選択的に形成される。その結果、各メイ
ンワード線及び反転メインワード線のチャージ又はディ
スチャージ電流が削減されるのに加えて、各メインワー
ド線及び反転メインワード線に対する負荷が軽減され、
これによってコントロールメモリＣＭの低消費電力化及
び高速化が推進されるものとなる。

【００５１】なお、この実施例において、４本のメイン
ワード線Ｍ００００〜Ｍ０００３ないしＭ２５４０〜Ｍ
２５４３と４本の反転メインワード線Ｍ００１０Ｂ〜Ｍ
００１３ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂをそれぞ
れ１ビットずつ選択する組み合わせの数は、周知のよう
に、合計１６種類であるが、これらの組み合わせは隣接
する２本のサブワード線によって共有されるため、設け
うるサブメモリアレイの数すなわちアレイ分割数は、最
大８個となる。

【００５２】ところで、この実施例のコントロールメモ
リＣＭでは、前述のように、サブワード線駆動回路ＳＷ
Ｄ０００〜ＳＷＤ２５５が、その出力端子が対応するサ
ブワード線ＳＷ０００〜ＳＷ２５５に結合されるインバ
ータＮ３２及びＮ３３と、ＭＯＳＦＥＴＱ６又はＱ７な
らびにＱ２６又はＱ２７からなる論理ゲートとによって
構成される。これらのサブワード線駆動回路は、単に回
路素子数だけからみた場合、例えば２入力のノアゲート
によって構成したものと差異はない。しかし、ワード線
の選択動作を高速化しコントロールメモリＣＭの高速化
を図るためにサブワード線駆動回路の駆動能力を大きく
したい場合、インバータＮ３２及びＮ３３の駆動能力だ
けを大きくすれば良く、論理ゲートを構成するＭＯＳＦ
ＥＴＱ６及びＱ７ならびにＱ２６及びＱ２７は小さなサ
イズをもって形成することができる。このことは、その
出力端子と回路の電源電圧又は接地電位との間にそれぞ
れ２個のＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭ
ＯＳＦＥＴが直列形態に設けられる２入力ノアゲートを
用いる場合に比較して、著しくサブワード線駆動回路の
所要レイアウト面積を縮小させる効果を持ち、結果的に
コントロールメモリＣＭの所要レイアウト面積を縮小す
る効果を持つものである。

【００５３】３．５．イコライズ回路 コントロールメモリＣＭは、前述のように、メモリブロ
ックＭＢ０〜ＭＢ１５に対応して設けられる１６個のイ
コライズ回路ＥＱ０〜ＥＱ１５を備え、これらのイコラ
イズ回路は、各メモリブロックのサブメモリアレイＳＭ
０〜ＳＭ７に対応して設けられる８個の単位イコライズ
回路ＵＥＱ０〜ＵＥＱ７をそれぞれ備える。これらの単
位イコライズ回路は、図１３の単位イコライズ回路ＵＥ
Ｑ０に代表して示されるように、対応するサブメモリア
レイＳＭ０〜ＳＭ７の相補ビット線Ｂ０＊〜Ｂ７＊の非
反転及び反転信号線間に直並列形態に設けられる８組、
合計２４個のＰチャンネルＭＯＳＦＥＴＱ８〜Ｑ１０を
それぞれ含む。このうち、ＭＯＳＦＥＴＱ８及びＱ９の
ソースは、回路の電源電圧にそれぞれ結合される。ま
た、ＭＯＳＦＥＴＱ８〜Ｑ１０のゲートは、すべて共通
結合され、さらにインバータＮ３５の出力端子に結合さ
れる。このインバータＮ３５の入力端子は、インバータ
Ｎ３４の出力端子に結合され、インバータＮ３４の入力
端子には、対応するプリデコード信号ＹＣ０〜ＹＣ３が
それぞれ供給される。なお、プリデコード信号ＹＣ０〜
ＹＣ３は、隣接する２個の単位イコライズ回路ＵＥＱ０
及びＵＥＱ１ないしＵＥＱ６及びＵＥＱ７にそれぞれ共
通に供給される。

【００５４】これにより、隣接する２個の単位イコライ
ズ回路を構成するＭＯＳＦＥＴＱ８〜Ｑ１０は、対応す
るプリデコード信号ＹＣ０〜ＹＣ３が択一的にハイレベ
ルとされるとき、選択的にかつ一斉にオン状態とされ
る。その結果、隣接する２個のサブメモリアレイＳＭ０
及びＳＭ１ないしＳＭ６及びＳＭ７を構成する合計１６
組の相補ビット線Ｂ０＊〜Ｂ７＊の非反転及び反転信号
線が、回路の電源電圧のようなプリチャージレベルにイ
コライズされる。

【００５５】３．６．書き込み回路 コントロールメモリＣＭは、前述のように、メモリブロ
ックＭＢ０〜ＭＢ１５に対応して設けられる１６個の書
き込み回路ＷＣ０〜ＷＣ１５を備え、各書き込み回路
は、各メモリブロックのサブメモリアレイＳＭ０〜ＳＭ
７に対応して設けられる８個の単位書き込み回路ＵＷＣ
０〜ＵＷＣ７をそれぞれ備える。これらの単位書き込み
回路は、図１４の単位書き込み回路ＵＷＣ０に代表して
示されるように、対応するサブメモリアレイの相補ビッ
ト線Ｂ０＊〜Ｂ７＊の非反転及び反転信号線と回路の接
地電位（第２の電源電圧）との間に直列形態に設けられ
る合計１６組のＮチャンネルＭＯＳＦＥＴＱ２８（第１
のＭＯＳＦＥＴ）及びＱ２９（第２のＭＯＳＦＥＴ）な
らびにＱ３０（第１のＭＯＳＦＥＴ）及びＱ３１（第２
のＭＯＳＦＥＴ）をそれぞれ含む。このうち、ＭＯＳＦ
ＥＴＱ２８のゲートには、ナンドゲートＮＡ１４の出力
信号のインバータＮ３７による反転信号が共通に供給さ
れ、ＭＯＳＦＥＴＱ３０のゲートには、ナンドゲートＮ
Ａ１５の出力信号のインバータＮ３８による反転信号が
共通に供給される。また、ＭＯＳＦＥＴＱ２９及びＱ３
１のゲートには、ナンドゲートＮＡ１３の出力信号のイ
ンバータＮ３６による反転信号がそれぞれ供給される。

【００５６】ここで、ナンドゲートＮＡ１４の一方の入
力端子には、対応するプリデコード信号ＷＣ０〜ＷＣ３
がそれぞれ供給され、その他方の入力端子には、対応す
る反転書き込み信号ＷＤ０Ｂ〜ＷＤ１５Ｂがそれぞれ供
給される。同様に、ナンドゲートＮＡ１５の一方の入力
端子には、対応するプリデコード信号ＷＣ０〜ＷＣ３が
それぞれ供給され、その他方の入力端子には、対応する
非反転書き込み信号ＷＤ０〜ＷＤ１５がそれぞれ供給さ
れる。なお、プリデコード信号ＷＣ０〜ＷＣ３は、隣接
する２個の単位書き込み回路ＵＷＣ０及びＵＷＣ１ない
しＵＷＣ６及びＵＷＣ７にそれぞれ共通に供給される。
また、反転書き込み信号ＷＤ０Ｂ〜ＷＤ１５Ｂならびに
非反転書き込み信号ＷＤ０〜ＷＤ１５は、対応する８個
の単位書き込み回路ＵＷＣ０〜ＵＷＣ７にそれぞれ共通
に供給される。これらの結果、ナンドゲートＮＡ１４の
出力信号は、対応するプリデコード信号ＷＣ０〜ＷＣ３
が択一的にハイレベルとされかつ対応する反転書き込み
信号ＷＤ０Ｂ〜ＷＤ１５Ｂがハイレベルとされるとき選
択的にロウレベルとされ、これによって対応するＭＯＳ
ＦＥＴＱ２８が選択的にオン状態とされる。同様に、ナ
ンドゲートＮＡ１５の出力信号は、対応するプリデコー
ド信号ＷＣ０〜ＷＣ３が択一的にハイレベルとされかつ
対応する非反転書き込み信号ＷＤ０〜ＷＤ１５がハイレ
ベルとされるとき選択的にロウレベルとされ、これによ
って対応するＭＯＳＦＥＴＱ３０が選択的にオン状態と
される。

【００５７】次に、ナンドゲートＮＡ１３の一方の入力
端子には、対応するプリデコードＹ８０〜Ｙ８３がそれ
ぞれ供給され、その他方の入力端子には、対応するプリ
デコード信号ＷＡ０〜ＷＡ３がそれぞれ４個ずつ順次共
通に供給される。しかるに、ナンドゲートＮＡ１３の出
力信号は、プリデコード信号Ｙ８０〜Ｙ８３ならびにＷ
Ａ０〜ＷＡ３が対応する組み合わせで択一的にハイレベ
ルとされるとき、選択的にロウレベルとされ、これによ
って対応するＭＯＳＦＥＴＱ２９及びＱ３１が選択的に
オン状態とされる。前述のように、各サブメモリアレイ
を構成する相補ビット線Ｂ０＊〜Ｂ７＊の非反転及び反
転信号線は、回路の電源電圧のようなハイレベルにイコ
ライズされ、プリチャージされる。上記のように、ＭＯ
ＳＦＥＴＱ２８又はＱ３０を対応する相補書き込み信号
ＷＤ０＊〜ＷＤ１５＊の論理レベルに従って選択的にオ
ン状態とし、ＭＯＳＦＥＴＱ２９及びＱ３１を対応する
サブメモリアレイの対応する相補ビット線が指定される
とき選択的にオン状態とすることで、相補ビット線Ｂ０
＊〜Ｂ７＊の非反転又は反転信号線を選択的にロウレベ
ルとし、これによって相補書き込み信号ＷＤ０＊〜ＷＤ
１５＊に従った書き込み動作を実現することができる。
この書き込み方法は、相補ビット線の非反転又は反転信
号線のプリチャージレベルを引き抜くだけで済み、また
従来のようなラッチ回路の反転をともなわないことか
ら、コントロールメモリＣＭの書き込み動作の高速化及
び低消費電力化を図ることができるものとなる。

【００５８】３．７．読み出し回路 コントロールメモリＣＭは、前述のように、メモリブロ
ックＭＢ０〜ＭＢ１５に対応して設けられる１６個の読
み出し回路ＲＣ０〜ＲＣ１５を備え、これらの読み出し
回路は、隣接する２個のサブメモリアレイＳＭ０及びＳ
Ｍ１ないしＳＭ６及びＳＭ７に対応して設けられる４個
の単位読み出し回路ＵＲＣ０〜ＵＲＣ３を備える。これ
らの単位読み出し回路は、図１４及び図１５の単位読み
出し回路ＵＲＣ０に代表して示されるように、隣接する
２個のサブメモリアレイの相補ビット線Ｂ０＊〜Ｂ７＊
に対応して設けられた合計１６個のＰチャンネルＭＯＳ
ＦＥＴＱ１１及びＱ１２からなるカラムスイッチと、４
個の差動増幅回路ＲＤＡ１〜ＲＤＡ４を基本構成とする
センスアンプＳＡとをそれぞれ含む。

【００５９】ここで、各単位読み出し回路のカラムスイ
ッチを構成するＭＯＳＦＥＴＱ１１及びＱ１２のゲート
はそれぞれ共通結合され、さらに対応するナンドゲート
ＮＡ１６の出力端子に結合される。ナンドゲートＮＡ１
６の一方の入力端子には、対応するプリデコード信号Ｙ
８０〜Ｙ８３がそれぞれ供給され、その他方の入力端子
には、対応するプリデコード信号ＲＡ０〜ＲＡ３がそれ
ぞれ供給される。これにより、ナンドゲートＮＡ１６の
出力信号は、プリデコード信号Ｙ８０〜Ｙ８３ならびに
ＲＡ０〜ＲＡ３が対応する組み合わせでともにハイレベ
ルとされるとき選択的にロウレベルとされ、これによっ
て対応するＭＯＳＦＥＴＱ１１及びＱ１２が選択的にオ
ン状態となる。その結果、隣接する２個のサブメモリア
レイの相補ビット線Ｂ０＊〜Ｂ７＊の指定される１組
が、対応する相補共通データ線ＣＤ０＊又はＣＤ１＊に
選択的に接続される。

【００６０】次に、各単位読み出し回路のセンスアンプ
ＳＡは、その相補入力端子が対応する相補共通データ線
ＣＤ０＊又はＣＤ１＊の非反転及び反転信号線に結合さ
れる差動増幅回路ＲＤＡ１と、相補共通データ線ＣＤ０
＊及びＣＤ１＊の非反転及び反転信号線間に設けられる
Ｐチャンネル型のイコライズＭＯＳＦＥＴＱ１３〜Ｑ１
５とを含む。また、その相補入力端子に差動増幅回路Ｒ
ＤＡ１の非反転及び反転出力信号を受ける一対の差動増
幅回路ＲＤＡ２及びＲＤＡ３と、その非反転入力端子に
差動増幅回路ＲＤＡ２の非反転出力信号を受けその反転
入力端子に差動増幅回路ＲＤＡ３の反転出力信号を受け
るもう一つの差動増幅回路ＲＤＡ４とを含む。これらの
差動増幅回路の駆動ＭＯＳＦＥＴならびに上記イコライ
ズＭＯＳＦＥＴには、インバータＮ３９及びＮ４０を介
して、対応するプリデコード信号ＲＣ０〜ＲＣ３がそれ
ぞれ供給される。

【００６１】これにより、各単位読み出し回路のセンス
アンプＳＡは、対応するプリデコード信号ＲＣ０〜ＲＣ
３が択一的にハイレベルとされることで選択的に動作状
態とされ、対応する２個のサブメモリアレイの指定され
た１個のメモリセルから対応する相補共通データ線ＣＤ
０＊又はＣＤ１＊を介して出力される読み出し信号を増
幅して、反転読み出し信号Ｒ００Ｂ又はＲ０１Ｂを形成
する。対応するプリデコード信号ＲＣ０〜ＲＣ３がロウ
レベルとされるとき、センスアンプＳＡを構成する４個
の差動増幅回路ＲＤＡ１〜ＲＤＡ４はともに非動作状態
とされ、相補共通データ線ＣＤ０＊及びＣＤ１＊の非反
転及び反転信号線は、ＭＯＳＦＥＴＱ１３〜Ｑ１５によ
るイコライズ処理を受ける。

【００６２】隣接する２個の単位読み出し回路ＵＲＣ０
及びＵＲＣ１ならびにＵＲＣ２及びＵＲＣ３から出力さ
れる反転読み出し信号Ｒ００Ｂ及びＲ０１ＢならびにＲ
０２Ｂ及びＲ０３Ｂは、対応するナンドゲートＮＡ１７
の一方及び他方の入力端子にそれぞれ供給され、負論理
の論理和がとられる。ナンドゲートＮＡ１７の出力信号
は、インバータＮ４１によって反転された後、各読み出
し回路の出力信号すなわち反転読み出し信号Ｒ００１Ｂ
及びＲ０２３Ｂとして、対応するデータ出力回路ＯＣ０
〜ＯＣ１５に供給される。

【００６３】３．８．データ出力回路 コントロールメモリＣＭは、前述のように、メモリブロ
ックＭＢ０〜ＭＢ１５に対応して設けられる１６個のデ
ータ出力回路ＯＣ０〜ＯＣ１５を備える。これらのデー
タ出力回路は、図１６のデータ出力回路ＯＣ０に代表し
て示されるように、その第１の入力端子に内部制御信号
（出力制御信号）ＲＭを受けるナンドゲートＮＡ１８
（第１のナンドゲート）と、その第１の入力端子が上記
ナンドゲートＮＡ１８の出力端子に結合されるナンドゲ
ートＮＡ１９（第２のナンドゲート）とを含む。ナンド
ゲートＮＡ１８の第２の入力端子は、ナンドゲートＮＡ
１９の出力端子に結合される。これにより、ナンドゲー
トＮＡ１８及びＮＡ１９は、ラッチ回路を構成する。ナ
ンドゲートＮＡ１９の第２及び第３の入力端子には、対
応する読み出し回路ＲＣ０〜ＲＣ１５の２個の単位読み
出し回路ＵＲＣ０及びＵＲＣ２から、反転読み出し信号
Ｒ００１Ｂ及びＲ０２３Ｂがそれぞれ供給される。ナン
ドゲートＮＡ１９の出力信号は、インバータＮ４２によ
って反転された後、読み出しデータＲＤ０〜ＲＤ１５と
して、対応するデータ出力端子ＤＯ０〜ＤＯ１５から出
力される。

【００６４】内部制御信号ＲＭがロウレベルとされると
き、各データ出力回路のナンドゲートＮＡ１８は非伝達
状態とされ、単位読み出し回路ＵＲＣ０及びＵＲＣ２か
ら出力される反転読み出し信号Ｒ００１Ｂ又はＲ０２３
Ｂは、ナンドゲートＮＡ１９の出力端子すなわちデータ
出力端子ＤＯ０〜ＲＤ１５にそのまま伝達される。コン
トロールメモリＣＭが選択状態とされ内部制御信号ＲＭ
がハイレベルとされると、ナンドゲートＮＡ１８及びＮ
Ａ１９はラッチ形態とされ、反転読み出し信号Ｒ００１
Ｂ又はＲ０２３Ｂの直前の論理レベルを保持する。その
結果、データ出力端子ＤＯ０〜ＤＯ１５には、実質的に
有効な読み出しデータＲＤ０〜ＲＤ１５が出力される。
つまり、この実施例のデータ出力回路ＯＣ０〜ＯＣ１５
は、内部制御信号ＲＭによる実質的なゲート制御機能を
持つナンドゲートＮＡ１８と、反転読み出し信号Ｒ００
１Ｂ及びＲ０２３Ｂに対する実質的な論理和機能を持つ
ナンドゲートＮＡ１９が一体化されることによって構成
され、これによってデータ出力回路ＯＣ０〜ＯＣ１５の
簡素化と動作の高速化が図られる。

【００６５】４．サブメモリアレイの変形例 図１７ないし図２３には、この発明が適用されたコント
ロールメモリＣＭのメモリブロックＭＢ０〜ＭＢ１５に
含まれるサブメモリアレイの第２ないし第８の実施例の
選択概念図が示されている。これらの図をもとに、この
発明が適用されたサブメモリアレイのいくつかの変形例
とその特徴について説明する。なお、図１７ないし図１
９の変形例は、前記図１２の実施例のサブワード線駆動
回路ＳＷＤ０００〜ＳＷＤ２５５のみを他のサブワード
線駆動回路に置き換えたものであり、その他の変形例
も、各サブメモリアレイを構成するサブワード線の数や
メモリセルＭＣの構成等、基本的に前記図１２の実施例
を踏襲する。

【００６６】４．１．図１２のサブワード線駆動回路に
インバータを追加した変形例 図１７において、この実施例のサブメモリアレイＳＭ０
〜ＳＭ７は、隣接する２個のサブワード線駆動回路ＳＷ
Ｄ０００及びＳＷＤ００１ないしＳＷＤ２５４及びＳＷ
２５５に対応して設けられる合計１２８個のインバータ
Ｎ４３を含む。これらのインバータの入力端子は、対応
するメインワード線Ｍ００１０〜Ｍ００１３ないしＭ２
５５０〜Ｍ２５５３にそれぞれ結合され、その出力端子
は、対応する２個のサブワード線駆動回路の論理ゲート
を構成するＮチャンネルＭＯＳＦＥＴＱ２６及びＱ２７
のソースにそれぞれ共通結合される。論理ゲートを構成
するＭＯＳＦＥＴＱ２６ならびにＰチャンネルＭＯＳＦ
ＥＴＱ６のゲートは、対応するメインワード線Ｍ０００
０〜Ｍ０００３ないしＭ２５４０〜Ｍ２５４３にそれぞ
れ結合される。

【００６７】これにより、各サブメモリアレイのサブワ
ード線ＳＷ０００〜ＳＷ２５５は、対応するメインワー
ド線Ｍ００００〜Ｍ０００３ないしＭ２５４０〜Ｍ２５
４３ならびにＭ００１０〜Ｍ００１３ないしＭ２５５０
〜Ｍ２５５３が対応する組み合わせでともにハイレベル
とされるとき、選択的にハイレベルの選択状態とされ
る。つまり、この実施例のサブメモリアレイＳＭ０〜Ｓ
Ｍ７では、論理ゲートを構成するＮチャンネルＭＯＳＦ
ＥＴＱ２６及びＱ２７のソース側にインバータＮ４３が
追加されることで、対応する２組のメインワード線をと
もに非反転信号として形成することができる。このこと
は、特に３組以上のメインワード線が組み合わされる場
合において、その組み合わせ条件に対する規制を解き、
結果的にサブメモリアレイの分割数を拡大する効果を持
つものである。

【００６８】４．２．図１２のサブワード線駆動回路を
ノアゲートに置き換えた変形例 図１８において、サブメモリアレイＳＭ０〜ＳＭ７の各
サブワード線に対応して設けられる図１２のサブワード
線駆動回路ＳＷＤ０００〜ＳＷＤ２５５は、２入力のノ
アゲートＮＯ１及びＮＯ２に置き換えられる。このた
め、２本のサブワード線に対応して設けられる２組のメ
インワード線は、ともに反転信号線とされる。その結
果、この実施例は、前記図１７の実施例と同様に、メイ
ンワード線の組み合わせ条件に対する規制が解かれる効
果を持つ。ところが、ノアゲートＮＯ１及びＮＯ２は、
前述のように、その出力端子と回路の電源電圧及び接地
電位との間にそれぞれ直列形態に設けられる２個のＰチ
ャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴを
含む。したがって、サブワード線駆動回路の駆動能力を
高めコントロールメモリＣＭの高速化を図るためには、
これらのＭＯＳＦＥＴのサイズを大きくする必要があ
り、これによってコントロールメモリＣＭの所要レイア
ウト面積が増大するおそれがある。

【００６９】４．３．図１２のサブワード線駆動回路を
アンドゲートとインバータに置き換えた変形例 図１９において、サブメモリアレイＳＭ０〜ＳＭ７の各
サブワード線に対応して設けられる図１２のサブワード
線駆動回路ＳＷＤ０００〜ＳＷＤ２５５は、ナンドゲー
トＮＡ２０及びインバータＮ４４あるいはナンドゲート
ＮＡ２１及びインバータＮ４５に置き換えられる。した
がって、２本のサブワード線に対応して設けられる２組
のメインワード線は、ともに非反転信号線とされる。こ
のため、この実施例は、前記図１７の実施例と同様に、
メインワード線の組み合わせ条件に対する規制を解く効
果を持つ。また、この実施例のサブワード線駆動回路
は、その駆動能力がインバータＮ４４及びＮ４５を構成
するＭＯＳＦＥＴのサイズを大きくすることによって大
きくできるため、ナンドゲートＮＡ２０及びＮＡ２１を
構成するＭＯＳＦＥＴは比較的小さなサイズをもって形
成できる。その結果、図１７の実施例には及ばないもの
の、コントロールメモリＣＭの所要レイアウト面積を縮
小する効果をあわせ持つ。

【００７０】４．４．一組のメインワード線でサブワー
ド線選択を行う変形例 図２０において、各サブメモリアレイのサブワード線Ｓ
Ｗ０００〜ＳＷ２５５に対応して設けられるサブワード
線駆動回路は、２入力のノアゲートＮＯ３及びＮＯ４に
よって構成される。これらのノアゲートの一方の入力端
子は、対応する一組の反転メインワード線Ｍ００００Ｂ
〜Ｍ０００１ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂの上
位２ビットのいずれかに結合され、その他方の入力端子
は、下位２ビットのいずれかに結合される。言うまでも
なく、これらの反転メインワード線の上位及び下位２ビ
ットは、独立の条件をもってそれぞれ択一的にロウレベ
ルとされる。また、一組すなわち４本の反転メインワー
ド線を２ビットずつ選択する組み合わせの数は４種類で
あり、設けうるサブメモリアレイの数すなわちアレイ分
割数は４までとなる。この変形例は、メモリセル１個に
対応してレイアウトしうるメインワード線の数が例えば
８本以上となる場合において、サブメモリアレイの構成
を簡素化しその分割数を例えば１６に拡大する効果を持
つ。

【００７１】４．５．それぞれ８ビットからなる２組の
メインワード線によりサブワード線選択を行う変形例 図２１において、各サブメモリアレイを構成するサブワ
ード線ＳＷ０００〜Ｓ２５５は、４本ずつ６４組のサブ
ワード線群に分割され、これらのサブワード線群に対応
して、８ビットからなるメインワード線Ｍ００００〜Ｍ
０００７ないしＭ１２６０〜Ｍ１２６７と同様に８ビッ
トからなる反転メインワード線Ｍ００１０Ｂ〜Ｍ００１
７ＢないしＭ１２７０Ｂ〜Ｍ１２７７Ｂとが設けられ
る。これらのメインワード線及び反転メインワード線
は、それぞれ４本ずつグループ分割され、対応する４個
のメモリセルの上層に配置される。

【００７２】各サブワード線に対応して設けられるサブ
ワード線駆動回路ＳＷＤ０００〜ＳＷＤ２５５は、図２
１のサブワード線駆動回路ＳＷＤ０００〜ＳＷＤ００３
に代表して示されるように、それぞれ１個のＰチャンネ
ルＭＯＳＦＥＴＱ１６〜Ｑ１９ならびにＮチャンネルＭ
ＯＳＦＥＴＱ３２〜Ｑ３５からなる論理ゲートとインバ
ータＮ４６〜Ｎ４９とをそれぞれ含む。このうち、論理
ゲートを構成するＭＯＳＦＥＴＱ３２〜Ｑ３５のソース
は、対応する反転メインワード線Ｍ００１０Ｂ〜Ｍ００
１７ＢないしＭ１２７０Ｂ〜Ｍ１２７７Ｂにそれぞれ結
合され、ＭＯＳＦＥＴＱ３２〜Ｑ３５ならびにＱ１６〜
Ｑ１９のゲートは、対応するメインワード線Ｍ００００
〜Ｍ０００７ないしＭ１２６０〜Ｍ１２６７にそれぞれ
結合される。これにより、各サブメモリアレイを構成す
る２５６本のサブワード線ＳＷ０００〜ＳＷ２５５は、
メインワード線Ｍ００００〜Ｍ０００７ないしＭ１２６
０〜Ｍ１２６７が択一的にハイレベルとされかつ対応す
る反転メインワード線Ｍ００１０Ｂ〜Ｍ００１７Ｂない
しＭ１２７０Ｂ〜Ｍ１２７７Ｂが択一的にロウレベルと
されることを条件に、択一的にハイレベルの選択状態と
される。

【００７３】周知のように、８ビットからなる２組のメ
インワード線及び反転メインワード線をそれぞれ１ビッ
トずつ選択する組み合わせの数は、合計６４種類とな
る。これらの組み合わせは、サブワード線群をなす４本
のサブワード線によって共有される。したがって、設け
うるサブメモリアレイの数すなわちアレイ分割数は、６
４の四分の１すなわち１６個となる。この変形例の特徴
は、サブワード線駆動回路を含むサブメモリアレイＳＭ
０〜ＳＭ１５の構成が前記図１２の実施例とほぼ変わら
ないにもかかわらずアレイ分割数が拡大される点にあ
り、これによってコントロールメモリＣＭの低消費電力
化をさらに推進できるものである。

【００７４】４．６．それぞれ４ビットからなる３組の
メインワード線でサブワード線選択を行う変形例 図２２において、各サブメモリアレイを構成するサブワ
ード線ＳＷ０００〜ＳＷ２５５は、３本ずつサブワード
線群にグループ分割され、これらのサブワード線群に対
応してそれぞれ４ビットからなる３組の反転メインワー
ド線Ｍ００００Ｂ〜Ｍ０００３ＢないしＭ２５５０Ｂ〜
Ｍ２５５３Ｂが用意される。これらの反転メインワード
線は、それぞれ４本ずつグループ分割され、対応する３
個のメモリセルの上層に配置される。

【００７５】サブメモリアレイは、さらに、各サブワー
ド線に対応して設けられサブワード線駆動回路として機
能するノアゲートＮＯ５〜ＮＯ７を含む。これらのノア
ゲートの一方の入力端子は、１組の反転メインワード線
のいずれかのビットに結合され、その他方の入力端子
は、他の１組の反転メインワード線のいずれかのビット
に結合される。これにより、各サブメモリアレイを構成
するサブワード線ＳＷ０００〜ＳＷ２５５は、対応する
３組の反転メインワード線のうちの２ビットがともにロ
ウレベルとされるとき、択一的にハイレベルの選択状態
とされる。

【００７６】周知のように、それぞれ４ビットからなる
３組の反転メインワード線の２組からそれぞれ１ビット
を選択する組み合わせの数は、合計４８種類となる。こ
れらの組み合わせは、サブワード線群を構成する３本の
サブワード線によって共有される。したがって、各メモ
リブロックに設けうるサブメモリアレイの数すなわちア
レイ分割数は、４８の三分の１すなわち１６個となる。
この変形例の特徴は、隣接する３組のメインワード線を
組み合わせることで、前記図２１と同じアレイ分割数を
実現できることにあり、これによってコントロールメモ
リＣＭの低消費電力化を推進しつつそのレイアウトを簡
素化できるものである。

【００７７】４．７．メインワード線を組み合わせずに
サブワード線選択を行う変形例 図２３において、各サブメモリアレイは、サブワード線
ＳＷ０００〜ＳＷ２５６に対応して設けられサブワード
線駆動回路として機能するインバータＮ５０〜Ｎ５１を
それぞれ含む。これらのインバータの出力端子は、対応
するサブワード線ＳＷ０００〜ＳＷ２５５にそれぞれ結
合され、その入力端子は、対応する１組の反転メインワ
ード線Ｍ００００Ｂ〜Ｍ０００３ＢないしＭ２５５０Ｂ
〜Ｍ２５５３Ｂのいずれかに結合される。このため、各
サブメモリアレイのサブワード線ＳＷ０００〜ＳＷ２５
５は、対応する反転メインワード線Ｍ００００Ｂ〜Ｍ０
００３ＢないしＭ２５５０Ｂ〜Ｍ２５５３Ｂが択一的に
ロウレベルとされるとき、選択的にハイレベルの選択状
態とされる。

【００７８】この変形例は、メモリセル１個に対応して
どれだけのメインワード線をレイアウトできるかによっ
てアレイ分割数が決定されるが、サブワード線選択のア
ルゴリズムが簡明でしかもサブワード線駆動回路を含む
サブメモリアレイの構成が簡素化されるという利点を持
つ。

【００７９】以上の本実施例に示されるように、この発
明を時分割ディジタル交換機のディジタルスイッチ集積
回路に内蔵されるスタティック型ＲＡＭ等の半導体記憶
装置に適用することで、次のような作用効果が得られ
る。すなわち、 （１）ディジタルスイッチ集積回路に内蔵されるスタテ
ィック型ＲＡＭ等のメモリアレイをワード線の延長方向
に分割して複数のサブメモリアレイを構成するととも
に、これらのサブメモリアレイを選択するためのアレイ
選択信号とサブワード線を選択するためのサブワード線
選択信号とを組み合わせて選択的にワード線選択信号を
形成して、これらのワード線選択信号を伝達するための
ワード線選択信号線をメインワード線としてサブワード
線と平行して配置し、各サブワード線に対応してワード
線選択信号の少なくとも２ビットを組み合わせることに
よって対応するサブワード線を選択的に選択状態とする
サブワード線駆動回路を設けることで、サブワード線駆
動回路にデコーダ機能を持たせ、アレイ選択条件を拡張
して、アレイ分割数を増やすことができるため、１回の
メモリアクセスにおいて活性化されるメモリセルの数を
削減し、スタティック型ＲＡＭ等の低消費電力化を図る
ことができるという効果が得られる。

【００８０】（２）上記（１）項により、サブワード線
とメインワード線をサブワード線駆動回路を介して間接
的に結合し、メインワード線に対する負荷を軽減できる
ため、その高速動作を犠牲にすることなく、スタティッ
ク型ＲＡＭ等の低消費電力化を図ることができるという
効果が得られる。 （３）上記（１）項により、サブワード線選択信号とア
レイ選択信号とを組み合わせて指定されるサブワード線
に対応するワード線選択信号のみを選択的に形成し、メ
インワード線つまりはアレイ選択信号線のチャージ及び
ディスチャージ電流を削減できるため、スタティック型
ＲＡＭ等の低消費電力化をさらに推進できるという効果
が得られる。 （４）上記（１）項〜（３）項において、各サブワード
線に対応して設けられるメインワード線の数を、メモリ
セル１個に対応してレイアウトしうるメインワード線の
数に制限することで、スタティック型ＲＡＭ等の所要レ
イアウト面積の増大を防止できるという効果が得られ
る。

【００８１】（５）上記（１）項〜（４）項において、
隣接する一方のメインワード線を非反転信号とし他方の
メインワード線を反転信号として、サブワード線駆動回
路を、その出力端子が対応するサブワード線に結合され
るインバータと、反転信号とされるメインワード線の所
定ビットと上記インバータの入力端子との間に設けられ
そのゲートが非反転信号とされるメインワード線の所定
ビットに結合されるＮチャンネルＭＯＳＦＥＴと、回路
の電源電圧と上記インバータの入力端子との間に設けら
れそのゲートが非反転信号とされるメインワード線の所
定ビットに結合されるＰチャンネルＭＯＳＦＥＴとによ
り構成することで、上記インバータを構成するＭＯＳＦ
ＥＴのサイズを大きくするのみでサブワード線駆動回路
としての駆動能力を大きくできるため、スタティック型
ＲＡＭ等の所要レイアウト面積をさらに削減できるとい
う効果が得られる。 （６）上記（５）項において、隣接するサブメモリアレ
イの同一のロウアドレスに対応して設けられるサブワー
ド線駆動回路を、サブメモリアレイの境界線側にレイア
ウトすることで、サブワード線駆動回路のレイアウト領
域を隣接するサブメモリアレイで共有化できるため、ス
タティック型ＲＡＭの所要レイアウト面積をさらに削減
できるという効果が得られる。 （７）上記（１）項〜（６）項により、スタティック型
ＲＡＭ等の多ビット化を推進できるという効果が得られ
る。 （８）上記（１）項〜（７）項により、スタティック型
ＲＡＭ等を含むディジタルスイッチ集積回路ひいては時
分割ディジタル交換機の低消費電力化及び大容量化を推
進できるという効果が得られる。

【００８２】（９）上記（１）項〜（８）項において、
非選択時サブメモリアレイを構成する相補ビット線の非
反転及び反転信号線が回路の電源電圧のようなハイレベ
ルにプリチャージされる場合、相補ビット線の非反転及
び反転信号線と回路の接地電位との間に、書き込みデー
タに従って選択的にオン状態とされるスイッチ手段を設
けることで、書き込み回路の所要レイアウト面積を縮小
しつつ、スタティック型ＲＡＭ等の書き込み動作を高速
化できるという効果が得られる。 （１０）上記（１）項〜（９）項において、データ出力
回路を、その第１の入力端子に所定の出力制御信号を受
ける第１のナンドゲートと、その第１の入力端子が上記
第１のナンドゲートの出力端子に結合されその出力端子
が上記第１のナンドゲートの第２の入力端子に結合され
るとともにその他の入力端子に少なくとも２個の読み出
し回路の反転出力信号をそれぞれ受ける第２のナンドゲ
ートとにより構成することで、データ出力回路に出力制
御信号によるゲート制御機能と論理和機能とを持たせる
ことができるため、データ出力回路の動作を高速化しつ
つその構成を簡素化できるという効果が得られる。

【００８３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、ディジタルスイッチ集積回
路に結合される入力及び出力ハイウェイの数ならびにこ
れらのハイウェイのタイムスロット数は、任意に設定で
きる。また、スピーチパスメモリＳＰＭ及びコントロー
ルメモリＣＭのアドレス構成及びビット構成も任意であ
るし、ディジタルスイッチ集積回路のブロック構成及び
レイアウトはこれらの実施例による制約を受けない。図
３及び図４において、コントロールメモリＣＭの選択条
件やプリデコーダにおけるアドレス信号の組み合わせ
は、種々の実施例が考えられよう。また、コントロール
メモリＣＭ及び各メモリブロックのブロック構成はこれ
らの実施例による制約を受けないし、クロック信号ＣＬ
Ｋ及びリードライト信号Ｒ／Ｗ等の起動制御信号の呼称
もこの限りではない。図５に示されるメモリブロックの
アドレス割付は任意に設定できるし、図６に示されるコ
ントロールメモリＣＭのレイアウトも種々の実施形態を
採りうる。図７において、メインワード線及びビットは
アルミニウム以外の金属配線層によって形成できるし、
サブワード線を例えばポリシリコン以外のゲート材料に
よって形成してもよい。さらに、図８ないし図１６に示
されるコントロールメモリＣＭの各部の具体的な回路構
成はこれらの実施例による制約を受けないし、電源電圧
の極性やＭＯＳＦＥＴの導電型等、種々の実施形態を採
りうる。図２０ないし図２３の変形例に用いられるサブ
ワード線駆動回路は、前記図１２ならびに図１７ないし
図１９に示されるサブワード線駆動回路に適宜置き換え
ることができる。

【００８４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である時分
割ディジタル交換機のディジタルスイッチ集積回路に内
蔵されコントロールメモリ等として用いられるスタティ
ック型ＲＡＭに適用した場合について説明したが、それ
に限定されるものではなく、例えば、スタティック型Ｒ
ＡＭとして単体で形成されるものやゲートアレイ集積回
路装置等に内蔵されるオンチップＲＡＭにも適用でき
る。この発明は、少なくともスタティック型ＲＡＭを基
本構成とする多ビットの半導体記憶装置ならびにこのよ
うな半導体記憶装置を含むディジタル集積回路装置に広
く適用できる。

【００８５】

【発明の効果】時分割ディジタル交換機のディジタルス
イッチ集積回路に内蔵されるスタティック型ＲＡＭ等の
メモリアレイをワード線の延長方向に分割して複数のサ
ブメモリアレイを構成するとともに、これらのサブメモ
リアレイを選択するためのアレイ選択信号とサブワード
線を選択するためのサブワード線選択信号とを組み合わ
せて選択的にワード線選択信号を形成して、これらのワ
ード線選択信号を伝達するためのワード線選択信号線を
メインワード線としてサブワード線と平行して配置し、
各サブワード線に対応して、ワード線選択信号の少なく
とも２ビットを組み合わせることによって対応するサブ
ワード線を選択的に選択状態とするサブワード線駆動回
路を設ける。これにより、サブワード線とメインワード
線をサブワード線駆動回路を介して間接的に結合し、メ
インワード線に対する負荷を軽減できるとともに、サブ
ワード線選択信号とアレイ選択信号とを組み合わせ指定
されるサブワード線に対応するワード線選択信号のみを
選択的に形成して、メインワード線つまりはアレイ選択
信号線のチャージ及びディスチャージ電流を削減でき
る。さらに、サブワード線駆動回路にデコーダ機能を持
たせ、アレイ選択条件を拡張して、アレイ分割数を増や
すことができる。これらの結果、その高速化を制限する
ことなくスタティック型ＲＡＭ等の低消費電力化を推進
できるとともに、スタティック型ＲＡＭを含むディジタ
ルスイッチ集積回路ひいては時分割ディジタル交換機の
低消費電力化及び大容量化を推進できる。

【図面の簡単な説明】

【図１】この発明が適用されたディジタルスイッチ集積
回路の一実施例を示すブロック図である。

【図２】図１のディジタルスイッチ集積回路の一実施例
を示す基板配置図である。

【図３】図１のディジタルスイッチ集積回路に含まれる
コントロールメモリの一実施例を示すブロック図であ
る。

【図４】図３のコントロールメモリに含まれるメモリブ
ロックの一実施例を示すブロック図である。

【図５】図４のメモリブロックの一実施例を示すアドレ
ス割付図である。

【図６】図３のコントロールメモリの一実施例を示す配
置図である。

【図７】図３のコントロールメモリの一実施例を示す部
分的な拡大配置図である。

【図８】図３のコントロールメモリに含まれるクロック
バッファ及びアドレスバッファの一実施例を示す回路図
である。

【図９】図３のコントロールメモリに含まれるリードラ
イト信号バッファ及び入力データバッファの一実施例を
示す回路図である。

【図１０】図３のコントロールメモリに含まれる第１の
プリデコーダの一実施例を示す回路図である。

【図１１】図３のコントロールメモリに含まれる第７の
プリデコーダの一実施例を示す回路図である。

【図１２】図３のコントロールメモリに含まれるＸデコ
ーダの一実施例を示す部分的な回路図である。

【図１３】図３のコントロールメモリに含まれるメモリ
ブロック及びイコライズ回路の一実施例を示す部分的な
回路図である。

【図１４】図３のコントロールメモリに含まれる書き込
み回路及び読み出し回路の一実施例を示す部分的な回路
図である。

【図１５】図３のコントロールメモリに含まれる読み出
し回路の一実施例を示す部分的な回路図である。

【図１６】図３のコントロールメモリに含まれるデータ
出力回路の一実施例を示す部分的な回路図である。

【図１７】この発明が適用されたコントロールメモリの
第２の実施例を示す選択概念図である。

【図１８】この発明が適用されたコントロールメモリの
第３の実施例を示す選択概念図である。

【図１９】この発明が適用されたコントロールメモリの
第４の実施例を示す選択概念図である。

【図２０】この発明が適用されたコントロールメモリの
第５の実施例を示す選択概念図である。

【図２１】この発明が適用されたコントロールメモリの
第６の実施例を示す選択概念図である。

【図２２】この発明が適用されたコントロールメモリの
第７の実施例を示す選択概念図である。

【図２３】この発明が適用されたコントロールメモリの
第８の実施例を示す選択概念図である。

【符号の説明】

ＤＳ ＡＳＩＣ・・・ディジタルスイッチ集積回路、Ｈ
ＷＩＮ０〜ＨＷＩＮ７・・・入力ハイウェイ、ＢＳＹＮ
・・・ビット同期回路、ＶＤＳＲ・・・可変遅延型シフ
トレジスタ、Ｓ／Ｐ・・・直並列変換回路、ＭＰＸ・・
・マルチプレクサ、ＳＰＭ・・・スピーチパスメモリ、
ＤＭＰＸ・・・デマルチプレクサ、Ｐ／Ｓ・・・並直列
変換回路、ＨＷＯＵＴ０〜ＨＷＯＵＴ７・・・出力ハイ
ウェイ、ＳＹＮＤ・・・同期検出回路、ＦＳＹＮ・・・
フレーム同期回路、ＭＣＮＴ・・・カウンタ回路、ＰＩ
ＮＴ・・・プロセッサインタフェース回路、ＣＭ・・・
コントロールメモリ、ＳＥＬ・・・アドレスセレクタ。
ＳＵＢ・・・半導体基板。ＭＢ０〜ＭＢ１５・・・メモ
リブロック、ＸＤ・・・Ｘデコーダ、ＥＱ０〜ＥＱ１５
・・・イコライズ回路、ＷＣ０〜ＷＣ１５・・・書き込
み回路、ＲＣ０〜ＲＣ１５・・・読み出し回路、ＯＣ０
〜ＯＣ１５・・・データ出力回路、ＣＬＫＢ・・・クロ
ックバッファ、ＡＢ・・・アドレスバッファ、ＲＷＢ・
・・リードライト信号バッファ、ＤＩＢ・・・入力デー
タバッファ、ＰＤ１〜ＰＤ７・・・プリデコーダ。ＳＭ
０〜ＳＭ７・・・サブメモリアレイ、ＵＥＱ０〜ＵＥＱ
７・・・単位イコライズ回路、ＵＷＣ０〜ＵＷＣ７・・
・単位書き込み回路、ＵＲＣ０〜ＵＲＣ３・・・単位読
み出し回路。ＵＡＢ０〜ＵＡＢ１３・・・単位アドレス
バッファ、ＵＤＩＢ０〜ＵＤＩＢ１５・・・単位入力デ
ータバッファ、ＵＰＤ１１，ＵＰＤ７１〜ＵＰＤ７１２
・・・単位プリデコーダ、ＭＣ００００〜ＭＣ２５５７
・・・メモリセル、ＳＷＤ０００〜ＳＷＤ２５５・・・
サブワード線駆動回路、ＳＡ・・・センスアンプ、ＲＤ
Ａ１〜ＲＤＡ４・・・差動増幅回路。Ｑ１〜Ｑ１９・・
・ＰチャンネルＭＯＳＦＥＴ、Ｑ２１〜Ｑ３５・・・Ｎ
チャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ５１・・・インバー
タ、ＮＡ１〜ＮＡ２１・・・ナンドゲート、ＮＯ１〜Ｎ
Ｏ７・・・ノアゲート。

フロントページの続き (72)発明者 品川 敏 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 水上 雅雄 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭59−45686（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/4099

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルがそれぞれ接続された
   複数の相補ビット線対と、 上記複数の相補ビット線対の中の１対から読み出し信号
   を選択するカラム選択回路と、 上記複数の相補ビット線対のそれぞれに設けられて、相
   補ビット線を第１電源電圧にプリチャージするプリチャ
   ージ回路と、 上記複数の相補ビット線対のそれぞれに設けられた複数
   の書き込み回路とを有し、 上記書き込み回路のそれぞれは、対応する相補ビット線
   対の一方と第２電源電圧との間に直列にソース・ドレイ
   ン経路が接続された第１ＭＯＳＦＥＴと第２ＭＯＳＦＥ
   Ｔと、対応する相補ビット線対の他方と上記第２電源電
   圧との間に直列にソース・ドレイン経路が接続された第
   ３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを備え、 上記第１と第３ＭＯＳＦＥＴは、書き込みデータを含む
   信号に基づいていずれか一方がオン状態になるよう制御
   され、 上記第２と第４ＭＯＳＦＥＴは、書き込み動作の時に前
   記複数の相補ビット線対の中の一つを選択するための信
   号により制御されることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴは、上記書き
   込みデータと前記複数の相補ビット線対の中の一つを選
   択するためのプリデコード信号により制御され、 上記第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴは、前記複数
   の相補ビット線対の中の一つを選択するための残りのプ
   リデコード信号により制御されることを特徴とする半導
   体記憶装置。
3. 【請求項３】 請求項１又は２において、 第１と第２のゲート回路を含むデータ出力回路を更に備
   え、 上記第１のゲート回路の第１の入力端子には出力制御信
   号が供給され、 上記第２のゲート回路の第１の入力端子に上記第１のゲ
   ート回路の出力信号が供給され、 上記第２のゲート回路の他の入力端子に上記カラム選択
   回路を通した読み出し増幅信号が供給され、 上記出力制御信号が有効とされたときに、上記読み出し
   信号を上記第２のゲート回路から出力し、 上記出力制御信号が無効とされたときに、その直前の読
   み出し信号を保持してなることを特徴とする 半導体記憶
   装置。