KR100261641B1

KR100261641B1 - 반도체 메모리 메모리 시스템 및 데이타 전송 시스템

Info

Publication number: KR100261641B1
Application number: KR1019960044672A
Authority: KR
Inventors: 하루끼 도다
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1995-10-04
Filing date: 1996-10-04
Publication date: 2000-07-15
Also published as: TW309657B; KR970023369A; CN1099118C; CN1154559A

Abstract

칩 면적의 증대 없이, 메모리의 데이타 전송 속도를 높일 수 있다.

뱅크(11-0~11-3)는 메모리 칩(10)상에 매트릭스상으로 배치된다. 데이타 입출력 회로(12)는 메모리 칩(10)의 일변을 따라서 배치된다. 데이타 버스(13)는 뱅크간에 배치되고, 데이타 입출력 회로(12)에 접속된다. 각 뱅크에서 셀 어레이 컨트롤러(CAC)와 로우 디코더(RD)는 서로 대향하며, 컬럼 디코더(CD0, CD1)와 DQ 버퍼(DQ)는 서로 대향한다. 로컬 DQ선(18a)은 메모리 셀 어레이(CAL, CAR)간에 배치되고, 글로벌 DQ선(18b)은 메모리 셀 어레이(CAL, CAR)상에 배치된다. 로컬 DQ선(18a)이 연장되는 방향은 글로벌 DQ선(18b)이 연장되는 방향에 수직이다.

Description

반도체 메모리, 메모리 시스템 및 데이타 전송 시스템

본 발명은 복수 비트의 데이타의 입출력을 동시에 행하는 멀티비트 타입의 반도체 메모리에 관한 것이다.

DRAM(다이나믹형 랜덤 액세스 메모리) 등의 반도체 메모리를 갖는 디지탈 시스템에서는, 데이타 전송 속도를 높이기 위해 이하의 연구가 행해지고 있다.

첫번째의 연구는 반도체 메모리를 멀티비트 타입으로 하는 것이다. 멀티비트(x2ⁿ) 타입의 반도체 메모리는 일반적으로, 2ⁿ(n은 자연수) 비트의 데이타의 입출력을 동시에 행할 수 있도록 구성되어 있다.

두번째 연구는 CPU(중앙 처리 장치)로부터 출력되는 고주파수의 외부 클럭에 동기시켜 데이타의 입출력 동작을 행하는 것이다. 이와 같은 클럭 동기 타입의 반도체 메모리(SDRAM, RDRAM 등)에서는, 외부 클럭의 주파수를 높일수록 연속한 데이타를 고속으로 입출력할 수 있기 때문에, 데이타 전송 속도를 높일 수가 있다.

세번째 연구는 하나의 반도체 메모리(메모리 칩)내에 복수의 뱅크를 설치하는 것이다. 복수의 뱅크는 상호 동일한 요소를 구비하고, 이들 복수 뱅크의 각각이 독립적으로 데이타의 입출력 동작을 행할 수 있도록 구성되어 있다. 이로 인해, 최초의 데이타에 액세스할 때까지의 시간(latency)을 단축할 수 있어, 데이타 전송 속도를 높일 수가 있다.

도3은 종래의 반도체 메모리의 칩 레이아웃의 개략을 도시하고 있다. 이 반도체 메모리는 상기 세가지 연구 모두를 구비하고 있는 것이다.

하나의 메모리 칩(10)위에는, 4개의 뱅크(11-0 내지 11-3)가 배치되어 있다. 각 뱅크(11-0 내지 11-3)에는 메모리 셀 어레이, 셀 어레이 컨트롤러가 형성되고, 또한 로우 디코더, 컬럼 디코더, DQ 버퍼(뱅크의 입출력부의 버퍼를 말함) 등의 주변회로가 형성되어 있다.

또한, 하나의 메모리 칩(10)위에는, 데이타 입출력 영역(12)이 배치되어 있다. 데이타 입출력 영역(12)에는 복수의 입출력 회로(I/O), 예를 들면 16 비트(2바이트)의 데이타의 입출력을 동시에 행하는 경우에는 16개의 입출력 회로가 형성되어 있다.

뱅크(11-0 내지 11-3)의 사이에는, 데이타 버스(13)가 배치되어 있다. 데이타 버스(13)는, 뱅크(11-0 내지 11-3)과 데이타 입출력 영역(12) 사이에 있어서의 데이타의 경로가 되는 것이다. 데이타 버스(13)는 예를 들면 16비트(2바이트)의 데이타의 입출력을 동시에 행하는 경우, 16비트의 데이타의 전송을 행할 수 있도록 구성된다.

상술한 반도체 메모리의 데이타 입출력 동작은, 이하와 같이 행해진다.

우선, 4개의 뱅크(11-0 내지 11-3)중 한 개의 뱅크가 선택된다. 선택된 한개의 뱅크에서는 어드레스 신호에 기초하여 메모리 셀의 액세스 동작이 행해지고, 2ⁿ비트(예를 들면, 16비트(2바이트))의 데이타가 선택된 한 개의 뱅크로부터 출력된다.

이 2ⁿ비트의 데이타는 데이타 버스(13)를 경유하여 데이타 입출력 영역(12)으로 연장되고, 또한 데이타 입출력 영역(12)으로부터 반도체 메모리(메모리 칩) 외부로 출력된다.

상술한 반도체 메모리에서 검토하지 않으면 안되는 점은, 한 개의 메모리 칩위의 전 영역에 점유하고 있는 데이타 버스(13)의 영역의 비율이다. 즉, 데이타 버스(13)의 영역을 가능한 한 작게 하여, 칩 면적의 축소를 도모하는 것이 필요하다.

그러나, 동시에 입출력을 행하는 비트수가 증가함에 따라 데이타 버스의 영역은 증대한다.

결국, 종래는 반도체 메모리의 구성을 16비트 타입(x16) → 32비트 타입(x32) → 64비트 타입(x64)으로 하여, 다비트 타입으로 이전함에 따라 칩 면적이 증대하는 결점이 있다.

본 발명은 상기 결점을 해결하고자 하는 것으로, 그 목적은 멀티비트 타입, 클럭 동기 타입, 뱅크 타입의 반도체 메모리에서, 칩 면적을 증대시키지 않고 데이타 전송 속도를 높이는 것을 가능하게 하는 것이다.

상기 목적을 달성하기 위해, 본 발명의 반도체 메모리는 메모리 칩과, 상기 메모리 칩위에 배치된 복수의 뱅크를 구비하고 있다. 상기 복수의 뱅크의 각각은 상호 독립하여 복수 비트의 데이타의 판독 동작 또는 복수 비트의 데이타의 기록 동작을 행한다.

제1도는 본 발명의 제1 참고예인 반도체 메모리의 칩 레이아웃을 도시하는 도면.

제2도는 제1도의 뱅크내의 칩 레이아웃을 상세히 도시하는 도면.

제3도는 본 발명의 제2 참고예인 반도체 메모리의 칩 레이아웃을 도시하는 도면.

제4도는 제3도의 뱅크내의 칩 레이아웃을 상세히 도시하는 도면.

제5도는 제1도의 칩 레이아웃을 개략하여 도시하는 도면.

제6도는 제1도의 제1 참고예의 변형예인 칩 레이아웃을 도시하는 도면.

제7도는 제6도의 칩 레이아웃을 상세히 도시하는 도면.

제8도는 제1도의 제1 참고예의 변형예인 칩 레이아웃을 도시하는 도면.

제9도는 제8도의 칩 레이아웃을 상세히 도시하는 도면.

제10도는 본 발명의 제1 실시예인 반도체 메모리 칩 어레이를 도시하는 도면.

제11도는 제10도의 뱅크내의 칩 레이아웃을 상세히 도시하는 도면.

제12도는 제11도의 스위치의 구성의 일례를 도시하는 도면.

제13도는 컬럼 디코더의 구성의 일례를 도시하는 도면.

제14도는 뱅크 선택 회로의 구성의 일례를 도시하는 도면.

제15도는 데이타 입출력 회로의 구성의 일례를 도시하는 도면.

제16도는 테스트 회로의 구성의 주요부를 도시하는 도면.

제17도는 제16도의 테스트 회로의 구성을 상세히 도시하는 도면.

제18도는 테스트용 전환 회로의 구성의 일례를 도시하는 도면.

제19도는 테스트 모드시의 신호 파형을 도시하는 도면.

제20도는 테스트 모드시의 신호 파형을 도시하는 도면.

제21도는 본 발명의 제2 실시예인 반도체 메모리의 칩 레이아웃을 도시하는 도면.

제22도는 제10도의 칩 레이아웃을 개략적으로 도시하는 도면.

제23도는 제22도의 칩 레이아웃의 제1 변형예를 도시하는 도면.

제24도는 제23도의 칩 레이아웃을 상세히 도시하는 도면.

제25도는 제21도의 칩 레이아웃의 제1 변형예를 도시하는 도면.

제26도는 제22도의 칩 레이아웃의 제2 변형예를 도시하는 도면.

제27도는 제26도의 칩 레이아웃을 상세히 도시하는 도면.

제28도는 제21도의 칩 레이아웃의 제2 변형예를 도시하는 도면.

제29도는 제22도의 칩 레이아웃의 제3 변형예를 도시하는 도면.

제30도는 제29도의 칩 레이아웃을 상세히 도시하는 도면.

제31도는 제21도의 칩 레이아웃의 제3 변형예를 도시하는 도면.

제32도는 제22도의 칩 레이아웃의 제4 변형예를 도시하는 도면.

제33도는 제32도의 칩 레이아웃을 상세히 도시하는 도면.

제34도는 제21도의 칩 레이아웃의 제4 변형예를 도시하는 도면.

제35도는 본 발명의 데이타 전송 시스템을 도시하는 도면.

제36도는 본 발명의 메모리 시스템을 도시하는 도면.

제37도는 종래의 반도체 메모리의 칩 레이아웃을 도시하는 도면.

＜도면의 주요부분에 대한 부호의 설명＞

10 : 메모리 칩 11-0~11-3 : 뱅크(메인 뱅크)

11-0-#0, 11-0-#1, ~11-3-#0, 11-3-#1 : 서브 뱅크

12, 12a, 12b : 데이타 입출력(I/O) 영역

13, 13a~13d : 데이타 버스 14 : 데이타선쌍

15, 15-0~15-3 : 컬럼 선택선 16 : 컬럼 선택 스위치

17, 19a, 19a : 워드선 18 : DQ선쌍

18a : 로컬 DQ선쌍 18b : 글로벌 DQ선쌍

20a, 20b, 21 : 스위치 22 : 제어선

23-1~23-N : 프리디코더 24-1~24-M : 디코더

25-1~25-N : 블럭 25-0~26-7 : NOR 회로

27-0~27-7, T01, T02, T11, T12, T21, T22, T31, T32, TG0~TG31 : 트랜스퍼 게이트

28-0~28-7 : 래치 회로 29-0~29-7 : AND 회로

30 : 출력 래치 회로 31 : 출력 회로

32 : 출력 버퍼 33 : NAND 회로

34 : 익스크루시브 OR 회로 35 : 컬럼 레지스터

36 : 익스크루시브 NOR 회로 37 : 스위치 회로부

38 : 시리얼 셀렉터 41a, 41b : 스위치 어레이

42a, 42b : 로우 디코더 43 : 컬럼 디코더

44a, 44b : 워드선 45a, 45b : 데이타선

46a, 46b : 스위치 47a, 47b : 레지스터

48a, 48b : 컬럼 선택 스위치 49 : 컬럼 선택선

50-0~50-n : 로컬 DQ선쌍 51-0~51-n : 글로벌 DQ선쌍

100 : 테스트용 전환 회로 200 : 테스트용 출력 회로

CAL, CAR : 메모리 셀 어레이(소 블럭)

CAC : 셀 어레이 컨트롤러 RD : 로우 디코더

CD0~CD3 : 컬럼 디코더 DQ : DQ 버퍼

BLa~BLd : 중 블럭 SEL : 뱅크 셀렉터

SA : 센스 앰프 N1~N4 : N채널 MOS 트랜지스터

DBSAMP : 데이타 버스 센스 앰프 DBWBF : 데이타 버스 기입 버퍼

CI1~CI7 : 클럭형 인버터 LA : 래치 회로

EX : 익스크루시브 OR 회로

상기 복수 뱅크의 각각은, 복수의 중 블럭을 갖는다. 상기 중 블럭의 각각은, 메모리 셀 어레이로 구성되는 두 개의 소 블럭과, 상기 두 개의 소 블럭 사이에 배치되는 센스 앰프와, 상기 메모리 셀 어레이위에 배치되는 워드선, 데이타선 및 컬럼 선택선을 갖는다. 상기 중 블럭의 각각은 상기 컬럼 선택선 및 상기 데이타선쌍이 연장되는 컬럼 방향에 배치된다. 상기 소 블럭의 각각은 상기 컬럼 방향에 배치된다.

상기 복수의 뱅크 각각은, 상기 컬럼 방향의 두 개의 단부중 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 한 개의 컬럼 디코더를 갖는다.

상기 복수의 뱅크 각각은, 상기 워드선이 연장되는 로우 방향의 두 개의 단부중 한 쪽에 배치되고, 상기 중 블럭의 각각에 한 개씩 설치되고, 상기 워드선에 접속되는 로우 디코더를 갖는다.

상기 복수의 뱅크 각각은 상기 컬럼 방향의 두 개의 단부중 다른 쪽에 배치되는 DQ 버퍼를 갖는다.

상기 복수의 뱅크 각각은, 상기 로우 방향의 두 개의 단부중 다른 쪽에 배치되고, 상기 복수 비트의 데이타의 판독 동작 또는 상기 복수 비트의 데이타의 기록 동작을 제어하는 셀 어레이 컨트롤러를 갖는다.

본 발명의 반도체 메모리는, 상기 메모리 칩위에 배치되고, 상기 복수 비트의 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고, 상기 로우 방향으로 연장되고, 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트의 데이타의 경로가 되는 데이타 버스를 구비한다.

상기 복수의 뱅크의 각각은, 상기 중 블럭의 각각을 구성하는 상기 두 개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장되고, 상기 센스 앰프에 접속되는 로컬 DQ선쌍과, 상기 중 블럭위에서 상기 컬럼 방향으로 연장되고, 상기 로컬 DQ선쌍과 상기 DQ 버퍼를 접속하는 글로벌 DQ선쌍을 구비하고 있다.

본 발명의 반도체 메모리는 메모리 칩과, 상기 메모리 칩위에 배치되는 복수의 메인 뱅크를 구비하고 있다. 상기 복수의 메인 뱅크 각각은 복수의 서브 뱅크로 구성된다. 상기 복수의 서브 뱅크 각각은 상호 독립하여 복수 비트의 데이타의 판독 동작 또는 복수 비트의 데이타의 기록 동작을 행한다.

상기 복수의 서브 뱅크 각각은 복수의 중 블럭을 갖는다. 상기 중 블럭 각각은 메모리 셀 어레이로 구성되는 두 개의 소 블럭과, 상기 두 개의 소 블럭 사이에 배치되는 센스 앰프와, 상기 메모리 셀 어레이위에 배치되는 워드선, 데이타선 및 컬럼 선택선을 갖는다. 상기 중 블럭 각각은 상기 컬럼 선택선 및 상기 데이타선쌍이 연장되는 컬럼 방향으로 배치된다. 상기 소 블럭 각각은 상기 컬럼 방향으로 배치된다.

상기 복수의 서브 뱅크 각각은 상기 컬럼 방향의 두 개의 단부중 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 한 개의 컬럼 디코더를 갖는다.

상기 복수의 서브 뱅크 각각은 상기 워드선이 연장되는 로우 방향의 두 개의 단부중 한 쪽에 배치되고, 상기 중 블럭의 각각에 한 개씩 설치되고 상기 워드선에 접속되는 로우 디코더를 갖는다.

상기 복수의 서브 뱅크 각각은 상기 컬럼 방향의 두 개의 단부중 다른 쪽에 배치되는 DQ 버퍼를 갖는다.

상기 복수의 서브 뱅크 각각은 상기 로우 방향의 두 개의 단부중 다른 쪽에 배치되고, 상기 복수 비트의 데이타의 판독 동작 또는 상기 복수 비트의 데이타의 기록 동작을 제어하는 셀 어레이 컨트롤러를 갖는다.

본 발명의 반도체 메모리는, 상기 메모리 칩위에 배치되고 상기 복수의 비트의 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 전체 서브 뱅크중 두 개 이상의 서브 뱅크에 공통으로 설치되고, 상기 로우 방향으로 연장되고, 상기 서브 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트의 데이타의 경로가 되는 복수의 데이타 버스를 구비한다.

상기 복수의 서브 뱅크 각각은, 상기 중 블럭 각각을 구성하는 상기 두 개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장되고, 상기 센스 앰프에 접속된 로컬 DQ선쌍과, 상기 중 블럭위에서 상기 컬럼 방향으로 연장되고, 상기 로컬 DQ선쌍과 상기 DQ 버퍼를 접속하는 글로벌 DQ선쌍을 구비한다.

본 발명의 테스트 회로를 구비하는 반도체 메모리는, 복수의 블럭으로 구성되는 메모리 셀 어레이와, 상기 복수의 블럭중 n(n은 2이상의 자연수)의 블럭내 메모리 셀에 동시에 n비트의 데이타를 기록하는 블럭 기록 수단과, 상기 n블럭에 기록하는 상기 n비트의 데이타를 미리 보유해 두는 레지스터를 갖는다.

본 발명의 테스트 회로는, 테스트 모드시에 상기 메모리 셀 어레이의 메모리셀에 동시에 상기 레지스터에 보유된 상기 n비트의 데이타를 기록하고, 또한 상기 메모리 셀의 상기 n비트의 데이타를 판독하기 위한 테스트 모드 기록·판독 수단과, 상기 레지스터에 보유된 상기 n비트의 데이타와 상기 테스트 모드 기록·판독 수단에 의해 상기 메모리로부터 판독된 상기 n비트의 데이타를 비교하고, 그 비교 결과에 기초하여 상기 반도체 메모리의 불량 여부를 판정하고, 그 불량 여부 결과를 나타내는 1비트의 데이타를 출력하는 비교 수단과, 상기 비교 수단으로부터 출력되는 상기 1비트의 데이타를 상기 반도체 메모리의 외부로 출력하기 위한 테스트용 출력회로를 구비한다.

본 발명의 테스트 회로는, 상기 비교 수단에 있어서의 상기 비교 결과를 나타내는 n비트의 데이타를 보유하는 래치 수단과, 상기 불량 여부의 결과가 불량인 경우에, 상기 래치 수단의 n비트의 데이타를 순차적으로 상기 테스트용 출력 회로에 부여하는 전환 수단을 구비한다.

본 발명의 테스트 회로를 구비하는 반도체 메모리는, n비트의 데이타의 입출력을 동시에 행하는 n비트 타입의 반도체 메모리이고, 상기 반도체 메모리는 통상 동작 모드시에 사용되는 n개의 출력 패드를 가지며, 본 발명의 테스트 회로의 테스트용 출력 회로는 상기 n개의 출력 패드중 한 개의 출력 패드에 접속된다.

본 발명의 데이타 전송 시스템은, 컬럼 방향으로 연장하여 배치되는 복수의 블럭을 갖고, 각각의 블럭은 매트릭스형으로 배치되는 복수의 스위치로 구성되는 2개의 스위치 어레이와, 상기 2개의 스위치 어레이의 로우 방향의 2개의 단부중 한 쪽에 인접하여 배치되고, 상기 2개의 스위치 어레이의 로우를 선택하는 로우 디코더와, 상기 2개의 스위치 어레이 간에 배치되고, 상기 로우 방향으로 연장되는 로컬 DQ선과, 각 스위치 어레이의 복수의 스위치에 접속되고, 데이타를 상기 로컬 DQ 선에 도입하는 데이타선으로 구성된다.

또한, 본 발명의 데이타 전송 시스템은, 상기 복수의 블럭위에서 상기 컬럼 방향으로 연장하여 배치되고, 일단이 상기 로컬 DQ선에 접속된 글로벌 DQ선과, 상기 복수의 블럭의 상기 컬럼 방향의 2개의 단부중 한 쪽에 인접하여 배치되고, 상기 복수의 블럭의 스위치 어레이의 컬럼을 선택하는 컬럼 디코더와, 상기 복수의 블럭의 상기 컬럼 방향의 2개의 단부중 다른 쪽에 인접하여 배치되고, 상기 글로벌 DQ 선의 다른 단에 접속되고, 데이타의 입출력을 실행하는 데이타 입출력 회로를 갖는다.

이하, 도면을 참조하면서, 본 발명의 반도체 메모리 및 그 테스트 회로, 및 데이타 전송 시스템에 대해 상세히 설명한다.

도1은 본 발명의 제1 참고예인 반도체 메모리의 칩 레이아웃을 도시하고 있다. 도2는 도1의 하나의 뱅크내의 레이아웃을 상세히 도시하고 있다.

본 참고예에서는 16비트의 데이타를 동시에 입출력할 수 있는 16비트 타입(x16)의 반도체 메모리에 대해 설명한다.

한 개의 메모리 칩(10)위에는 4개의 뱅크(11-0 내지 11-3)가 배치되어 있다. 각 뱅크(11-0 내지 11-3)에는 메모리 셀 어레이 CAL, CAR, 셀 어레이 컨트롤러 CAC가 형성되고, 또한 로우 디코더 RD, 컬럼 디코더 CD0, CD1, DQ 버퍼 (뱅크의 입출력부의 버퍼를 말함) DQ 등의 주변 회로가 형성되어 있다.

한 개의 뱅크내의 메모리 셀 어레이는, 4개의 중 블럭 BLa, BLb, BLc BLd로 나누어져 있다. 또한, 각 중 블럭은 2개의 소 블럭 CAL, CAR로 나누어져 있다. 따라서, 한 개의 뱅크내의 메모리 셀 어레이는 8개의 블럭으로 구성되어 있다.

로우 디코더 RD는 4개의 중 블럭 BLa, BLb, BLc, BLd 각각에, 한 개씩 설치되어 있다. 로우 디코더 RD는 로우 어드레스 신호에 기초하여 2개의 소 블럭 CAL, CAR 중 어느 한 개를 선택하고, 또한 선택된 한 개의 블럭중 복수의 로우로부터 한 개의 로우(워드선(17))를 선택한다.

컬럼 디코더 CD0, CD1은 한 개의 뱅크내에 2개 설치되어 있다. 컬럼 디코더CD0, CD1는 각각 컬럼 어드레스 신호에 기초하여 4개의 중 블럭 BLa, BLb, BLc, BLd의 메모리 셀 어레이의 한 개 또는 복수의 컬럼을 선택한다.

즉, 컬럼 디코더 CD0, CD1에 의해 소정의 컬럼 선택선(15-0, 15-1)이 선택되면, 그 소정의 컬럼 선택선(15-0, 15-1)에 접속된 컬럼 선택 스위치(16)가 온 상태로 되고, 한 개의 데이타선쌍(14)의 데이타 또는 복수의 데이타선쌍(14)의 데이타가 센스 앰프 SA 및 데이타선쌍(이하, 이 데이타선쌍을 DQ라 칭하여, 데이타선쌍(14)과 구별한다)(18)을 경유하여 DQ 버퍼(DQ)에 도달한다.

본 참고예에서는, 한 개의 컬럼 디코더가 2개의 컬럼을 선택하도록 구성되어 있다. 이 경우, 2개의 컬럼 디코더가 존재하기 때문에, 중 블럭 BLa, BLb, BLc, BLd의 각각으로부터는, 4비트의 데이타가 입출력된다. 결국, 한 개의 뱅크로부터는 16비트(2바이트)의 데이타가 입출력된다. 이 16비트의 데이타는 데이타 버스(13)를 거쳐 뱅크(11-0 내지 11-3)중 한 개와, 데이타 입출력 영역(12) 사이를 왕래한다.

센스 앰프 SA 및 컬럼 선택 스위치(16)은, 메모리 셀 어레이 각각의 중 블럭(BLa, BLb, BLc, BLd)에서, 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에 배치되어 있다.

로우 디코더(RD)와 DQ 버퍼(DQ)는 메모리 셀 어레이(CAL, CAR)을 사이에 두고 상호 대향하도록 배치되어 있다. 컬럼 디코더(CD0)는 4개의 중 블럭(BLa, BLb, BLc, BLd)이 배치된 방향, 즉 컬럼 방향 (데이타선쌍 또는 컬럼 선택선이 연장되는 방향)의 두 개의 단부중 한 쪽에 배치되고, 컬럼 디코더(CD0)은 상기 두 개의 단부중 다른 쪽에 배치되어 있다.

셀 어레이 컨트롤러(CAC)는 로우 디코더(RD)에 접속되어 배치되어 있다. 셀 어레이 컨트롤러(CAC)는 뱅크내의 데이타 입출력 동작의 제어를 행하고 있다.

DQ 버퍼(DQ)의 직후에는, 일반적으로, 뱅크를 선택하기 위한 뱅크 셀렉터(SEL)가 배치되어 있다.

데이타는 데이타선쌍(14), 센스 앰프(SA) 및 컬럼 선택 스위치(16)를 경유한 후, DQ선쌍(18)에 도달한다. DQ선쌍(18)은 메모리 셀 어레이의 각 중 블럭(BLa, BLb, BLc, BLd)에서 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에 배치되어 있다.

따라서, 데이타는 DQ선쌍(18)에 의해 메모리 셀 어레이의 4개의 중 블럭(BLa, BLb, BLc, BLd)이 배치되는 방향(컬럼 방향)에 직교하는 방향, 즉 로우 방향(워드선이 연장되는 방향)으로 이동한 후, DQ 버퍼(DQ)를 경유하여 뱅크로부터 출력된다.

4개의 뱅크에 공유되는 데이타 버스(13)는 뱅크(11-0, 11-1)과 뱅크(11-2, 11-3) 사이에 배치되고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd)이 배치되는 방향 즉, 컬럼 방향으로 연장되고 있다. 데이타 버스(13)는 뱅크(11-0 내지 11-3)과 데이타 입출력 영역(12) 사이에 있어서의 데이타의 입출력 경로가 되는 것이다.

본 참고예에서는, 16비트 타입의 반도체 메모리를 전제로 하기 때문에, 데이타 버스(13)는 16비트(2바이트)의 데이타의 입출력을 동시에 행하도록 구성되어 있다.

데이타 입출력 영역(12)에는 16비트(2바이트)의 데이타의 입출력을 동시에 행하도록 16개의 입출력 회로(I/O)가 형성되어 있다.

우선, 뱅크 셀렉터(SEL)에 의해 4개의 뱅크(11-0 내지 11-3)중 한 개의 뱅크가 선택된다. 선택된 한 개의 뱅크에서는 어드레스 신호에 기초하여 메모리 셀의 액세스 동작이 행해진다.

데이타의 출력(판독)의 경우에는, 2ⁿ비트(예를 들면, 16비트(2바이트))의 데이타가 DQ선쌍(18)을 경유하여 상기 선택된 한 개의 뱅크로부터 출력된다. 뱅크로부터 출력된 2ⁿ비트의 데이타는 데이타 버스(13)를 경유하여 데이타 입출력 영역(12)에 도달하고, 또한 데이타 입출력 영역(12)으로부터 반도체 메모리(메모리 칩) 외부로 출력된다.

데이타의 입력(기록)의 경우에는, 2ⁿ비트(예를 들면, 16비트(2바이트))의 데이타가 데이타 입출력 영역(12), 데이타 버스(13)를 경유하여 상기 선택된 한 개의 뱅크에 입력된다. 상기 선택된 한 개의 뱅크에 입력된 2ⁿ비트의 데이타는 DQ선쌍(18) 및 센스 앰프 SA를 경유하여 메모리 셀 어레이의 메모리 셀에 기억된다.

상술한 반도체 메모리의 칩 레이아웃에는 이하의 단점이 있다.

첫째로, 4개의 뱅크(11-0 내지 11-3)에 공유되는 데이타 버스(13)는 메모리 칩(10)의 중앙부를 관통하여 배치되고, 컬럼 방향(데이타선쌍 또는 컬럼 선택선이 연장되는 방향)으로 연장되어 있다. 이 경우, 반도체 메모리의 비트 타입, 즉 동시에 입출력 동작을 행하는 비트수에 비례하여 데이타 버스(13)의 개수가 증가하고, 데이타 버스(13)의 영역이 증대한다.

예를 들면, 16비트 타입(x16)의 반도체 메모리의 경우, 데이타 버스(13)는 16비트분의 데이타를 전송할 수 있는 수의 배선이 필요하게 되고, 이와 동일하게, 32비트 타입(x32)의 반도체 메모리의 경우, 데이타 버스(13)는 32비트분의 데이타를 전송할 수 있는 수의 배선이 필요하게 된다.

두번째로, 뱅크내의 중 블럭 BLa 내지 BLd 각각에 배치된 DQ선쌍(18)은 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에만 배치되고, 로우 방향(워드선이 연장되는 방향)으로만 연장되어 있다. 이 경우, 한 개의 중 블럭으로부터 출력되는 비트수에 비례하여 DQ선쌍(18)의 개수가 증가하고, DQ선쌍(18)의 영역이 증대한다.

예를 들면, 한 개의 중 블럭에서 4비트의 데이타 입출력을 행하는 경우, DQ선쌍(18)은 4비트분의 데이타를 전송할 수 있는 수의 배선이 필요하게 되고, 이와 동일하게 한 개의 중 블럭에서 8비트의 데이타의 입출력을 행하는 경우, DQ선쌍(18)은 8비트분의 데이타를 전송할 수 있는 수의 배선이 필요하게 된다.

세번째로, 뱅크내에서, 로우 방향의 2개의 단부의 한 쪽에 로우 디코더(RD)가 배치되고, 다른 쪽에 DQ 버퍼(DQ)가 배치되어 있다. 이 경우, 컬럼 디코더(CD0)는 뱅크내에서 컬럼 방향의 2개의 단부중 한 쪽에 배치되고, 컬럼 디코더(CD1)는 상기 2개의 단부중 다른 쪽에 배치된다.

또한, 셀 어레이 컨트롤러(CAC)는 4개의 중 블럭(BLa, BLb, BLc, BLd)에 걸치도록 로우 방향의 2개의 단부중 한 쪽에 배치되어 있다.

따라서, 로우 디코더(RD)와 셀 어레이 컨트롤러(CAC)는 함께 로우 방향의 2개의 단부 한 쪽에 배치되기 때문에, 로우 디코더(RD) 및 셀 어레이 컨트롤러(CAC)를 구성하는 소자의 배치 혹은 배선 등이 복잡하게 된다.

도3은 본 발명의 제2 참고예인 반도체 메모리의 칩 레이아웃을 도시하고 있다. 도4는 도3의 한 개의 뱅크내의 레이아웃을 상세히 도시하고 있다.

본 참고예에서는 32비트의 데이타를 동시에 입출력할 수 있는 32비트 타입(x32)의 반도체 메모리에 대해 설명한다.

한 개의 메모리 칩(10)위에는 4개의 뱅크(11-0 내지 11-3)가 배치되어 있다. 각각의 뱅크(11-0 내지 11-3)에는 메모리 셀 어레이(CAL, CAR), 셀 어레이 컨크롤러(CAC)가 형성되고, 또한 로우 디코더(RD), 컬럼 디코더(CD0, CD1), DQ 버퍼(뱅크의 입출력부의 버퍼를 말함) DQ등의 주변 회로가 형성되어 있다.

한 개의 뱅크내의 메모리 셀 어레이는 4개의 중 블럭(BLa, BLb, BLc, BLd)로 나누어져 있다. 또한 각 중 블럭은 2개의 소 블럭(CAL, CAR)으로 나누어져 있다. 따라서, 한 개의 뱅크내의 메모리 셀 어레이는 8개의 블럭으로 구성되어 있다.

로우 디코더 RD는 4개의 중 블럭(BLa, BLb, BLc, BLd)의 각각에, 한 개씩 설치되어 있다. 로우 디코더(RD)는 로우 어드레스 신호에 기초하여 2개의 소 블럭(CAL, CAR)중 어느 한 개를 선택하고, 또한 선택된 한 개의 블럭중 복수의 로우로부터 한 개의 로우(워드선(17))를 선택한다.

컬럼 디코더(CD0 내지 CD3)는 한 개의 뱅크내에 4개 설치되어 있다. 컬럼 디코더(CD0 내지 CD3)은 각각 컬럼 어드레스 신호에 기초하여 4개의 중 블럭(BLa, BLb, BLc, BLd)의 메모리 셀 어레이의 한 개 또는 복수의 컬럼을 선택한다.

즉, 컬럼 디코더(CD0 내지 CD3)에 의해 소정의 컬럼 선택선(15-0 내지 15-3)이 선택되면, 그 소정의 컬럼 선택선(15-0 내지 15-3)에 접속된 컬럼 선택 스위치(16)가 온 상태로 되고, 한 개의 데이타선쌍(14)의 데이타 혹은 복수의 데이타선쌍(14)의 데이타가 센스 앰프(SA) 및 데이터선쌍 (이하, 이 데이타선쌍을 DQ선쌍이라고 하고, 데이타선쌍(14)과 구별한다)(18)을 경유하여 DQ 버퍼(DQ)에 도달한다.

본 참고예에서는 한 개의 컬럼 디코더가 2개의 컬럼을 선택하도록 구성되어 있다. 이 경우, 컬럼 디코더가 4개 존재하기 때문에, 중 블럭(BLa, BLb, BLc, BLd)의 각각으로부터는 8비트의 데이타가 출력된다. 결국, 한 개의 뱅크로부터는 32비트(4바이트)의 데이타가 입출력된다. 이 32비트의 데이타는 데이타 버스(13)를 통해 뱅크(11-0 내지 11-3)중 한 개와 데이타 입출력 영역(12) 사이를 왕래한다.

센스 앰프(SA) 및 컬럼 선택 스위치(16)는 메모리 셀 어레이 각각의 중 블럭(BLa, BLb, BLc, BLd)에서 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에 배치되어 있다.

로우 디코더(RD)와 DQ 버퍼(DQ)는 메모리 셀 어레이(CAL, CAR)를 사이에 두고 상호 대향하도록 배치되어 있다. 컬럼 디코더(CD0)는 4개의 중 블럭(BLa, BLb, BLc, BLd)이 배치되는 방향 즉, 컬럼 방향(데이타선쌍 또는 컬럼 선택선이 연장되는 방향)의 2개의 단부중 한 쪽에 배치되고, 컬럼 디코더(CD0)는 상기 2개의 단부중 다른 쪽에 배치되어 있다.

셀 어레이 컨크롤러(CAC)는 로우 디코더(RD)에 인접하여 배치되어 있다. 셀 어레이 컨트롤러(CAC)는 뱅크내의 데이타 입출력 동작을 제어하고 있다.

DQ 버퍼(DQ)의 직후에는 일반적으로 뱅크를 선택하기 위한 뱅크 셀렉터(SEL)이 배치되어 있다.

데이타는 데이타선쌍(14), 센스 앰프(SA) 및 컬럼 선택 스위치(16)를 경유한 후, DQ선쌍(18)에 도달한다. DQ선쌍(18)은 메모리 셀 어레이 각각의 중 블럭(BLa, BLb, BLc, BLd)에서 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에 배치되어 있다.

따라서, 데이타는 DQ선쌍(18)에 의해 메모리 셀 어레이의 4개의 중 블럭(BLa, BLb, BLc, BLd)이 배치된 방향(컬럼 방향)에 직교하는 방향, 즉 로우 방향(워드선이 연장되는 방향)으로 이동한 후, DQ 버퍼(DQ)를 경유하여 뱅크로부터 출력된다.

4개의 뱅크에 공유된 데이타 버스(13)는 뱅크(11-0, 11-1)과 뱅크(11-2, 11-3) 사이에 배치되고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd)이 배치되는 방향, 즉 컬럼 방향으로 연장되고 있다. 데이타 버스(13)는 뱅크(11-0 내지 11-3)과 데이타 입출력 영역(12) 사이에 있어서의 데이타의 입출력의 경로가 되는 것이다.

본 참고예에서는 32비트 타입의 반도체 메모리를 전제로 하고 있기 때문에, 데이타 버스(13)는 32비트(4바이트)의 데이타의 입출력을 동시에 행하도록 구성되어 있다.

데이타 입출력 영역(12)에는 32비트(4바이트)의 데이타의 입출력을 동시에 행하도록 32개의 입출력 회로(I/O)가 형성되어 있다.

데이타의 출력(판독)의 경우에는, 2ⁿ비트(예를 들면, 32비트(4바이트))의 데이타가, DQ선쌍(18)을 경유하여 상기 선택된 한 개의 뱅크로부터 출력된다. 뱅크로부터 출력된 2ⁿ비트의 데이타는 데이타 버스(13)를 경유하여 데이타 입출력 영역(12)에 도달하고, 또한 데이타 입출력 영역(12)로부터 반도체 메모리(메모리 칩) 외부로 출력된다.

데이타의 입력(기록)의 경우에는, 2ⁿ비트(예를 들면, 32비트(4바이트))의 데이타가 데이타 입출력 영역(12), 데이타 버스(13)를 경유하여 상기 선택된 한 개의 뱅크에 입력된다. 상기 선택된 한 개의 뱅크에 입력된 2ⁿ비트의 데이타는 DQ선쌍(18) 및 센스 앰프 SA를 경유하여 메모리 셀 어레이의 메모리 셀에 기억된다.

상술한 반도체 메모리의 칩 레이아웃에는, 도2 및 도3에 도시하는 제1 참고예의 반도체 메모리의 칩 레이아웃과 동일한 결점이 있다.

즉, 첫째, 반도체 메모리의 비트 타입, 즉 동시에 입출력 동작을 행하는 비트수에 비례하여 복수의 뱅크에 공통으로 설치된 데이타 버스(13)의 개수가 증가하고, 데이타 버스(13)의 영역이 증대한다. 둘째, 각 뱅크의 중 블럭으로부터 출력된 비트수에 비례하여 뱅크내의 DQ선쌍(18)의 개수가 증가하여, DQ선쌍(18)의 영역이 증대한다. 세째, 로우 디코더 RD와 셀 어레이 컨트롤러 CAC는 함께 로우 방향의 2개의 단부 한 쪽에 배치되기 때문에, 로우 디코더(RD) 및 셀 어레이 컨트롤러(CAC)를 구성하는 소자의 배치나 배선 등이 복잡하게 된다.

본 참고예에서는, 또한 컬럼 방향의 2개의 단부 각각에 대해, 2개의 컬럼 디코더가 배치되기 때문에, 컬럼 디코더(CD0 내지 CD3)을 구성하는 소자의 배치나 배선 등이 복잡하게 된다.

도5는 도1 및 도2의 제1 참고예인 반도체 메모리의 뱅크 위치와 데이타 버스의 위치를 개략적으로 도시하고 있다.

메모리 칩(10)위의 영역은 주로 뱅크(11-0 내지 11-3) 및 데이타 입출력 영역(I/O)(12)에 의해 점유되어 있다. 데이타 입출력 영역(12)은 메모리 칩(10)의 4개의 변중에서 한 개, 즉 컬럼 방향의 2개의 변중에서 한 개에 인접하여 배치되어 있다.

뱅크 내의 메모리 셀 어레이는, 컬럼 방향으로 배치된 복수의 소 블럭으로 구성되고, 또한 2개의 소 블럭에 의해 한 개의 중 블럭이 구성되어 있다.

각각의 소 블럭내에는, 로우 방향으로 연장되는 워드선과, 컬럼 방향(소 블럭이 배치되는 방향)으로 연장되는 데이타선 및 컬럼 선택선이 배치되어 있다.

DQ선쌍(18)은 2개의 소 블럭 사이에서, 로우 방향으로 연장되고 있다. 2개의 소 블럭 사이의 DQ선쌍(18)은 4비트의 데이타를 전송할 수 있는 수만큼 존재하고 있다.

데이타 버스(13)는 뱅크(11-0, 11-1)과 뱅크(11-2, 11-3)의 사이에 배치되고, 컬럼 방향으로 연장되고 있다. 데이타 버스(13)은 16비트(2바이트)의 데이타를 전송할 수 있도록 구성되어 있다.

도6은 도1 및 도2의 제1 참고예인 반도체 메모리의 칩 레이아웃의 변형예를 도시하고 있다. 도7은 도6의 반도체 메모리의 칩 레이아웃을 상세히 도시하고 있다.

이 칩 레이아웃은 도1 및 도2의 칩 레이아웃과 비교하여 이하의 점에서 차이가 있다.

첫째, 한 개의 뱅크(메인 뱅크)를 2개의 서브 뱅크로 구성하고 있다.

즉, 메인 뱅크(11-0)는 서브 뱅크(11-0-#0, 11-0-#1)로 구성되고, 메인 뱅크(11-1)는 서브 뱅크(11-1-#0, 11-1-#1)로 구성되고, 메인 뱅크(11-2)는 서브 뱅크(11-2-#0, 11-2-#1)로 구성되며, 메인 뱅크(11-3)은 서브 뱅크(11-3-#0, 11-3-#1)로 구성되어 있다.

서브 뱅크(11-0-#0, 11-0-#1)는, 뱅크 선택 회로에 의해, 동시에 선택된다. 서브 뱅크(11-0-#0, 11-0-#1)이 선택된 경우에는 나머지 서브 뱅크는 선택되지 않는다. 이와 동일하게, 예를 들면, 서브 뱅크(11-1-#0, 11-1-#1)이 선택된 경우에는 나머지 서브 뱅크는 선택되지 않는다.

또한, 4개의 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)에 의해 한 개의 그룹이 구성되고, 4개의 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)에 의해 한 개의 그룹이 구성되고 있다.

결국, 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)의 그룹에서, 동시에 8비트의 데이타의 입출력이 행해지고, 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)의 그룹에서, 동시에 8비트의 데이타의 입출력이 행해진다.

둘째, 한 개의 서브 뱅크에서 8비트(1바이트)의 데이타의 입출력을 행하도록 구성되어 있다.

서브 뱅크의 레이아웃은 도1 및 도2의 뱅크의 레이아웃과 비교하면, 컬럼 디코더(CD)가 한 개만인 점에서 차이가 있다. 그 이유는, 본 예의 경우, 한 개의 서브 뱅크에서는 8비트의 데이타의 입출력이 행해지기 때문에, 컬럼 디코더(CD)는 한 개 존재하면 부족하기 때문이다. 단, 컬럼 디코더(CD)는 도1 및 도2의 반도체 메모리와 동일하게, 2개의 컬럼을 선택하고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd) 각각에서 2비트의 데이타 입출력을 실행하는 것으로 한다.

서브 뱅크내에 있어서, 메모리 셀 어레이(CAL, CAR), 로우 디코더(RD), DQ선쌍(18) 및 DQ 버퍼(DQ)의 레이아웃은 도1 및 도2의 반도체 메모리의 뱅크내의 레이아웃과 거의 동일하다.

세째로, 데이타 입출력 회로(I/O)(12a, 12b)는 메모리 칩(10)의 중앙부에서 로우 방향으로 연장되도록 배치되고, 데이타 버스(13a)는 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)의 그룹에서, 데이타 입출력 회로(12a)의 양측에 배치되고, 데이타 버스(13b)는 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)의 그룹에서, 데이타 입출력 회로(12b)의 양측에 배치되어 있다.

데이타 버스(13a, 13b)는 각각 서브 뱅크 사이에서 컬럼 방향으로 연장되고 있고, 메모리 칩(10)의 중앙부의 데이타 입출력 회로(12a, 12b)에 접속되어 있다. 데이타 버스(13a, 13b)는 각각 8비트의 데이타가 전송할 수 있도록 구성되어 있다.

이와 같은 칩 레이아웃의 반도체 메모리에서는, 예를 들면, 서브 뱅크(11-0-#0, 11-0-#1)이 선택된 경우에는, 서브 뱅크(11-0-#0)와 데이타 입출력 회로(12a) 사이에서는 데이타 버스(13a)를 경유하여 8비트 데이타의 송수신이 행해지고, 서브 뱅크(11-0-#1)과 데이타 입출력 회로(12b) 사이에서는 데이타 버스(13b)를 경유하여 8비트의 데이타의 송수신이 행해진다.

도8은 도1 및 도2의 제1 참고예의 반도체 메모리의 칩 레이아웃의 변형예를 도시하고 있다. 도9는 도8의 반도체 메모리의 칩 레이아웃를 상세히 도시하는 것이다.

또한, 4개의 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)에 의해 한 개의 그룹이 구성되고, 4개의 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)에 의해 한 개의 그룹이 구성되어 있다.

결국, 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)의 그룹에서 동시에 8비트의 데이타의 입출력이 행해지고, 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)의 그룹에서 동시에 8비트의 데이타의 입출력이 행해진다.

뱅크의 레이아웃은 도1 및 도2의 뱅크의 레이아웃과 비교하면, 컬럼 디코더(CD)가 한 개만인 점에서 차이가 있다. 즉, 본예의 경우, 한 개의 서브 뱅크에서는 8비트의 데이타의 입출력이 행해지기 때문에, 컬럼 디코더(CD)는 한 개 존재하면 족하기 때문이다. 단, 컬럼 디코더 CD는 도1 및 도2의 반도체 메모리와 동일하게, 2개의 컬럼을 선택하고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd) 각각에서 2비트의 데이타 입출력을 실행하는 것으로 한다.

서브 뱅크내에 있어서, 메모리 셀 어레이 CAL, CAR, 로우 디코더(RD), DQ선쌍(18) 및 DQ 버퍼(DQ)의 레이아웃은 도1 및 도2의 반도체 메모리의 레이아웃과 동일하다.

세째로, 데이타 버스(13a)는 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)의 그룹에서 컬럼 방향으로 연장하도록 배치되고, 데이타 버스(13b)는 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)의 그룹에서 컬럼 방향으로 연장하도록 배치되어 있다.

즉, 데이타 버스(13a)는 서브 뱅크 사이에서, 컬럼 방향의 단부에 배치된 데이타 입출력 회로(12a)로부터 컬럼 방향으로 연장되고, 데이타 버스(13b)는 서브 뱅크 사이에서 컬럼 방향으로 단부에 배치된 데이타 입출력 회로(12b)로부터 컬럼 방향으로 연장되고 있다.

또한 데이타 버스(13a, 13b)는 각각 8비트의 데이타가 전송할 수 있도록 구성되어 있다.

이와 같은 칩 레이아웃의 반도체 메모리에서는, 예를 들면, 서브 뱅크(11-0-#0, 11-0-#1)이 선택된 경우에는, 서브 뱅크(11-0-#0)와 입출력 회로(12a) 사이에서는 데이타 버스(13a)를 경유하여 8비트의 데이타의 송수신이 행해지고, 서브 뱅크(11-0-#1)과 데이타 입출력 회로(12b) 사이에서는 데이타 버스(13b)를 경유하여 8비트의 데이타의 송수신이 행해진다.

도10은 본 발명의 제1 실시예인 반도체 메모리 칩 레이아웃을 도시하고 있다. 도11은 도10의 한 개의 뱅크내의 레이아웃을 상세히 도시하고 있다.

본 실시예에서는 16비트의 데이타를 동시에 입출력할 수 있는 16비트 타입(x16)의 반도체 메모리에 대해 설명한다.

한 개의 메모리 칩(10)위에는, 4개의 뱅크(11-0 내지 11-3)가 배치되어 있다. 각 뱅크(11-0 내지 11-3)에는 메모리 셀 어레이(CAL, CAR), 셀 어레이 컨트롤러(CAC)가 형성되고, 또한 로우 디코더(RD), 컬럼 디코더(CD0, CD1), DQ 버퍼(뱅크의 입출력부의 버퍼를 말함) DQ 등의 주변 회로가 형성되어 있다.

한 개의 뱅크내의 메모리 셀 어레이는 4개의 중 블럭(BLa, BLb, BLc, BLd)로 나누어져 있다. 또한, 각각의 중 블럭은 2개의 소 블럭(CAL, CAR)으로 나누어져 있다. 따라서, 한 개의 뱅크내의 메모리 셀 어레이는 8개의 블럭으로 구성되어 있다.

로우 디코더 RD는 4개의 중 블럭(BLa, BLb, BLc, BLd) 각각에, 한 개씩 설치되어 있다. 로우 디코더(RD)는 로우 어드레스 신호에 기초하여 2개의 소 블럭(CAL, CAR)중 어느 한 개를 선택하고, 또한 선택된 한 개의 블럭중의 복수의 로우로부터 한 개의 로우(워드선(17))을 선택한다.

메모리 셀 어레이의 소 블럭의 선택은, 2개의 워드선(19a, 19b)중 어느 한 쪽에, 고전압을 인가함으로서 행해진다. 예를 들면, 워드선(19a)에 고전압을 인가하면, 스위치(20a)가 온 상태로 되고, 소 블럭(CAL)이 선택된다. 이때, 워드선(19b)에는 저전압이 인가되기 때문에, 스위치(20b)가 오프 상태로 되고, 소 블럭(CAR)은 비선택이다.

컬럼 디코더(CD0, CD1)은 한 개의 뱅크내에 2개 설치되어 있다. 컬럼 디코더(CD0, CD1)은 각각 컬럼 어드레스 신호에 기초하여, 4개의 중 블럭(BLa, BLb, BLc, BLd)의 메모리 셀 어레이의 하나 또는 복수의 컬럼을 선택한다.

예를 들면, 컬럼 디코더(CD1)에 의해 컬럼 선택선(15)가 선택되면, 그 컬럼 선택선(15)에 접속된 2개의 컬럼 선택 스위치(16)가 온 상태로 된다. 그리고, 그 2개의 컬럼 선택 스위치(16)에 접속된 2개의 데이타선쌍(14)으로부터 2비트의 데이타가 센스 앰프 SA 및 컬럼 선택 스위치(16)를 경유하여 데이타선쌍(이하, 이 데이타선쌍을 로컬 DQ선쌍으로 칭하고, 데이타선쌍(14)과 구별한다)(18a)으로 출력된다.

본 실시예에서는 한 개의 컬럼 디코더가 2개의 컬럼을 선택하도록 구성되어 있다. 이 경우, 2개의 컬럼 디코더가 존재하기 때문에, 중 블럭(BLa, BLb, BLc, BLd) 각각으로부터는 4비트의 데이타가 입출력된다. 결국, 한 개의 뱅크로부터는 16비트(2바이트)의 데이타가 입출력된다.

센스 앰프 SA 및 컬럼 선택 스위치(16)는 메모리 셀 어레이 각각의 중 블럭(BLa, BLb, BLc, BLd)에서, 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에 배치되어 있다.

로우 디코더(RD)와 셀 어레이 컨트롤러(CAC)는 메모리 셀 어레이(CAL, CAR)을 사이에 두고 상호 대향하도록 배치되어 있다. 즉, 로우 디코더(RD)는 4개의 중 블럭(BLa, BLb, BLc, BLd)이 배치된 방향으로 수직인 방향, 즉 로우 방향(워드선(17, 19a, 19b)가 연장되는 방향)의 2개의 단부중 한 쪽에 배치되고, 셀 어레이 컨트롤러(CAC)는 상기 2개의 단부중 다른 쪽에 배치되어 있다.

셀 어레이 컨트롤러(CAC)는 뱅크내 데이타의 입출력 동작의 제어를 행하는 것이다.

컬럼 디코더(CD0, CD1)은 4개의 중 블럭(BLa, BLb, BLc, BLd)가 배치된 방향, 즉 컬럼 방향(데이타선쌍 또는 컬럼 선택선이 연장되는 방향)의 2개의 단부중 한 쪽에 배치되어 있다.

2개의 컬럼 디코더(CD0, CD1)은 각각 컬럼 디코더(CD0, CD1)이 담당하는 메모리 셀 어레이의 컬럼을 2분하도록 로우 방향으로 배치되어 있다.

DQ 버퍼(DQ)는 컬럼 방향(데이타선쌍 또는 컬럼 선택선이 연장되는 방향)의 2개의 단부중 다른 쪽에 배치되어 있다. 즉, 컬럼 디코더(CD0, CD1)과 DQ 버퍼(DQ)는 메모리 셀 어레이(CAL, CAR)를 사이에 두고 상호 대향하도록 배치되어 있다.

데이타는 데이타선쌍(14), 센스 앰프(SA) 및 컬럼 선택 스위치(16)를 경유한 후, 로컬 DQ선쌍(18a)에 도달한다. 로컬 DQ선쌍(18a)은 메모리 셀 어레이의 각각의 중 블럭(BLa, BLb, BLc, BLd)에서 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에 배치되어 있다.

따라서, 로컬 DQ선쌍(18a)은 로우 방향(워드선이 연장되는 방향)으로 연장되고 있다.

또한, 데이타선쌍(이하, 이 데이타선쌍을 글로벌 DQ선쌍이라 칭하고, 데이타선쌍(14)과 구별한다)(18b)는 메모리 셀 어레이의 소 블럭(CAL, CAR)에서 컬럼 방향으로 연장하여 배치되어 있다. 글로벌 DQ선쌍(18b)의 일단은 스위치(21)를 경유하여 로컬 DQ선쌍(18a)에 접속되고, 다른 단은 DQ 버퍼(DQ)에 접속되어 있다.

스위치(21)의 온·오프는 콘트롤 신호 CON에 의해 제어되고 있다.

4개의 뱅크에 공유된 데이타 버스(13)는 뱅크(11-0, 11-2)와 뱅크(11-1, 11-3)의 사이에 배치되고, 로우 방향으로 연장되고 있다. 데이타 버스(13)는 뱅크(11-0 내지 11-3)과 데이타 입출력 영역(12) 사이에 있어서의 데이타 입출력 경로가 되고 있다.

본 실시예에서는, 16비트 타입의 반도체 메모리를 전제로 하기 때문에, 데이타 버스(13)는 16비트(2바이트)의 데이타의 입출력을 동시에 행할 수 있도록 구성되어 있다.

데이타 입출력 영역(12)은 메모리 칩(10)의 로우 방향의 두 개의 단부중 한 쪽 측에 배치되어 있다. 데이타 입출력 영역(12)에는 16비트(2바이트)의 데이타의 입출력을 동시에 행할 수 있도록 16개의 입출력 회로(I/O)가 형성되어 있다.

상술한 반도체 메모리의 데이타 입출력 동작은, 이하와 같이 하여 행해진다.

먼저, 뱅크 셀렉터(SEL)에 의해, 4개의 뱅크(11-0~11-3)중에서 하나의 뱅크가 선택된다. 선택된 하나의 뱅크에서는, 어드레스 신호에 기초하여 메모리 셀의 억세스 동작이 행해진다.

데이타의 출력(판독)의 경우에는, 2ⁿ비트(예를 들면 16비트(2바이트))의 데이타가 로컬 DQ선 쌍(18a) 및 글로벌 DQ선 쌍(18b)을 경유하여 당해 선택된 하나의 뱅크로부터 출력된다. 뱅크로부터 출력된 2ⁿ비트의 데이타는 데이타 버스(13)을 경유하여 데이타 입출력 영역(12)으로 도입되고, 또 데이타 입출력 영역(12)으로부터 반도체 메모리(메모리 칩) 외부에 출력된다.

데이타의 입력(기입)의 경우에는, 2ⁿ비트(예를 들면 16비트(2바이트))의 데이타가 데이타 입출력 영역(12), 데이타 버스(13)를 경유하여, 당해 선택된 하나의 뱅크에 입력된다. 당해 선택된 하나의 뱅크에 입력된 2ⁿ비트의 데이타는 로컬 DQ선쌍(18a), 글로벌 DQ선쌍(18b) 및 센스 앰프(SA)를 경유하여, 메모리 셀 어레이의 메모리 셀에 기억된다.

상술한 반도체 메모리의 칩 레이아웃에는 이하의 특징이 있다.

제1 특징으로서, 셀 어레이 컨트롤러(CAC)와 로우 디코더(RD)는 메모리 셀 어레이(CAL, CAR)를 중앙에 두고 로우 방향의 단부에 서로 대향하도록 배치되어 있다. 또, 컬럼 디코더(CD0, CD1)와 DQ 버퍼(DQ)는 메모리 셀 어레이(CAL, CAR)를 사이에 두고 컬럼 방향의 단부에서 서로 대향하도록 배치되어 있다.

즉, 셀 어레이 컨트롤러(CAC), 로우 디코더(RD), 컬럼 디코더(CD0, CD1) 및 DQ 버퍼(DQ)는 어느 것이나 메모리 셀 어레이(CAL, CAR)의 일 변에 인접하여 배치될 수가 있다.

따라서, 셀 어레이 컨트롤러(CAC), 로우 디코더(RD), 컬럼 디코더(CD0, CD1) 및 DQ 버퍼(DQ)를 구성하는 소자의 배치나 배선 등을 용이하게 행할 수 있다.

제2 특징으로서, 뱅크 내에, 로우 방향으로 연장되는 로컬 DQ선쌍(18a), 컬럼 방향으로 연장되는 글로벌 DQ선쌍(18b)을 설치하고, 데이타가 뱅크의 컬럼 방향의 단부로부터 입출력되도록 구성되어 있다.

즉, DQ 버퍼(DQ)를, 뱅크의 컬럼 방향의 단부에 설치할 수 있도록 했기 때문에, 상기 제1의 특징으로 실현시킬 수 있다.

또, 본 실시예와 같이, 메모리 셀 어레이중 하나의 중 블럭에서 입출력을 행하는 비트수가 4비트인 경우에도, 소 블럭(CAL, CAR) 사이에 배치되는 로컬 DQ선쌍(18a), 컬럼 디코더(CD0)측에 2비트분, 컬럼 디코더(CD1)측에 2비트분만 설치되면 좋다.

이것은, 컬럼 디코더(CD0, CD1)가 메모리 셀 어레이에 인접하여 로우 방향으로 배치되고, 또 데이타의 입출력이 뱅크의 컬럼 방향의 단부에서 행해지기 때문이다.

따라서, 로컬 DQ선쌍(18a)에 필요하게 되는 영역을 적게 하는 것, 구체적으로는 DQ선쌍을 배치하기 위해 필요하게 되는 영역을 도 1및 도 2의 참고예의 반정도로 할 수 있다.

또, 글로벌 DQ선쌍(18b)은 하나의 중 블럭에서 4비트의 디코더의 입출력을 행하는 경우, 하나의 뱅크에서는 16비트의 데이타의 전송을 행할 수 있는 개수만큼 필요하게 된다. 그러나, 글로벌 DQ선쌍(18b)은 메모리 셀 어레이(CAL, CAR)상에 배치되어 있기 때문에, 글로벌 DQ선쌍(18b)을 배치하기 위한 영역을 새로이 설치할 필요가 없다.

제3 특징으로, 데이타 버스(19)는 뱅크(11-0, 11-2)와 뱅크(11-1, 11-3) 사이에서 로우 방향으로 연장하여 배치되어 있다. 이것은 뱅크내의 DQ 버퍼(DQ)가 컬럼 방향의 두 개의 단부 중 하나에 배치되기 때문이다.

그 결과, 뱅크 및 데이타 입출력 회로의 배치를 연구함으로써, 데이타 버스(13)를 구성하는 배선의 수를 줄일 수 있고, 메모리 칩(10)상에 점유하는 데이타 버스(13)의 영역을 축소할 수 있다.

도 12는 도 10 및 도 11의 반도체 메모리를 구성하는 스위치(16, 21)의 구성의 일 예를 나타내고 있다.

컬럼 선택 스위치(16)는 N 채널 타입 MOS 트랜지스터(N1, N2)로 구성되어 있다. MOS 트랜지스터(N1, N2)의 게이트는 컬럼 선택선(15)에 접속되고, 소스·드레인 영역의 일 측은 센스 앰프(SA)에 접속되고, 소스·드레인 영역의 타측은 로컬 DQ영역(18a)에 접속되어 있다.

스위치(21)는 N 채널 타입 MOS 트랜지스터(N3, N4)로 구성되어 있다. MOS 트랜지스터(N3, N4)의 게이트는 콘트롤선(22)에 접속되고, 소스·드레인 영역의 일 측은 로컬 DQ선쌍(18a)에 접속되고, 소스·드레인 영역의 타측은 DQ 버퍼(DQ)에 접속되어 있다.

도 13은 도 10 및 도 11의 반도체 메모리의 컬럼 디코더의 구성의 일 예를 나타내고 있다.

본 예에서는, 컬럼 디코더(CD0)를 예로서 설명하고 있다.

컬럼 어드레스 신호(A0~A10)는 컬럼 디코더(CD0)에 입력된다. 컬럼 어드레스 신호(A0~A7)은 프리디코더(NAND 회로)(23-1, 23-2, ~23-N)중 어느 하나의 프리디코더의 출력 신호의 레벨을 "L(로우)"로 하고, 나머지 모든 프리디코더의 출력 신호의 레벨을 "H(하이)"로 한다. 또, 컬럼 어드레스 신호(A8~A10)은 디코더(24-1, 24-2, ~24-M)중 어느 하나의 디코더의 출력 신호의 레벨을 "L(로우)"로 하고, 나머지 모든 디코더의 출력 신호의 레벨을 "H(하이)"로 한다.

프리디코더(23-1, 23-2, ~23-N)의 출력 신호는 블럭(25-1, 25-2, ~25-N)에 입력되고, 디코더(24-1, 24-2, ~24-M)의 출력 신호는 모든 블럭(25-1, 25-2, ~, 25-N)에 입력된다.

NOR 회로(26-0, 26-1, ~26-7)에는, 프리디코더(23-1, 23-2, ~, 23-N)의 출력 신호 및 디코더(24-1, 24-2, ~24-M)의 출력 신호가 입력된다.

예를 들면, 프리디코더(23-1)의 출력 신호의 레벨이 "L"이고, 디코더(24-1)의 출력 신호의 레벨이 "L"인 경우, NOR 회로(26-0)의 출력 신호의 레벨만이 "H"가 되고, 나머지 모든 NOR 회로의 출력 신호의 레벨은 "L"이 된다.

NOR 회로(26-0, 26-1, ~26-7)의 출력 신호는 제어 신호의 레벨이 "H"인 기간에서 트랜스퍼 게이트(27-0, 27-1, ~27-7)를 경유하여, 래치 회로(28-0, 28-1, ~28-7)에 입력된다.

래치 회로(28-0, 28-1, ~28-7)의 출력 신호는 제어 신호(T)의 레벨이 "H"인 기간에서 AND 회로(29-0, 29-1, ~29-7)을 경유하여 컬럼 선택선(15)에 부여된다.

예를 들면, 프리디코더(23-1)의 출력 신호의 레벨이 "L"이고, 디코더(24-1)의 출력 신호의 레벨이 "L"인 경우, 컬럼 선택선(15)중 하나의 컬럼 선택선(CSL0)의 레벨만이 "H"가 되고, 나머지 모든 컬럼 선택선의 레벨은 "L"이 된다. "H"레벨의 컬럼 선택선에 접속된 컬럼 선택 스위치는 온 상태가 된다.

BW는 블럭 라이트 신호이다. 이 블럭 라이트 신호(BW)의 레벨은 통상 모드인 때는 "L"이지만, 블럭 라이트 모드인 경우에는 "H"가 된다. 즉, 블럭 라이트 모드인 경우는, 모든 디코더(24-1, 24-2, ~24-M)의 출력 신호의 레벨은 컬럼 어드레스 신호(A8~A10)에 의존하지 않고, "L"이 된다.

따라서, 예를 들면, 프리디코더(23-1)의 출력 신호의 레벨이 "L"인 경우, 블럭(25-1)에 의해 제어되는 8개의 컬럼 선택선(CSL0~CSL7)의 모든 레벨이 "H"가 된다. "H"레벨의 컬럼 선택선에 접속된 컬럼 선택 스위치는 온 상태가 된다.

이에 의해, 블럭 단위로 데이타의 기입을 행할 수 있다.

도 14는 도 10 및 도 11의 반도체 메모리의 뱅크 선택 회로(SEL)의 구성의 일 예를 나타내고 있다.

뱅크 선택 회로(SEL)는 DQ 버퍼(DQ)와 데이타 버스(13) 사이에 접속되는 트랜스퍼 게이트(T01, T02, T11, T12, T21, T22, T31, T32)에 의해 구성된다. 트랜스퍼 게이트(T01, T02, T11, T12, T21, T22, T31, T32)는 N 채널 타입 MOS 트랜지스터와 P 채널 타입 MOS 트랜지스터로 구성되어 있다.

뱅크(11-0)에서, 뱅크 선택 회로(SEL)에는 뱅크 선택 신호(BNK0, /BLK0)가 입력되고 있다. 즉, 트랜스퍼 게이트(T01, T02)를 구성하는 N 채널 타입 MOS 트랜지스터의 게이트에는 뱅크 선택 신호(BNK0)가 입력되고, 트랜스퍼 게이트(T01, T02)를 구성하는 P채널 타입 MOS 트랜지스터의 게이트에는 뱅크 선택 신호(/BNK0)가 입력되어 있다.

동일하게, 뱅크(11-1)에서, 뱅크 선택 회로(SEL)에는 뱅크 선택 신호(BNK1, /BLK1)가 입력되고, 뱅크(11-2)에서 뱅크 선택 회로(SEL)에는, 뱅크 선택 신호(BNK2, /BLK2)가 입력되고, 뱅크(11-3)에서 뱅크 선택 회로(SEL)에는 뱅크 선택 신호(BNK3, /BLK3)가 입력되고 있다.

뱅크 선택 신호(BNK0~BLK3)는 어느 하나의 레벨이 "H"가 되고, 나머지 모든 레벨은 "L"이 된다.

예를 들면, 뱅크(11-0)가 선택된 경우, 뱅크 선택 신호(BNK0)의 레벨이 "H"가 되고, 뱅크 선택 신호(BNK1, BNK2, BNK3)의 레벨은 "L"이 된다. 이 때, 뱅크(11-0)의 DQ 버퍼(DQ)만이 데이타 버스(13)에 접속되고, 뱅크(11-1, 11-2, 11-3)의 DQ 버퍼(DQ)는 데이타 버스(13)과 절단된다.

그 결과, 데이타의 송수신은 뱅크(11-0)과 데이타 입출력 회로(12) 사이에서만 가능하게 된다.

도 15는 도 10 및 도 11의 반도체 메모리의 데이타 입출력 회로(12)의 구성의 일 예를 나타내고 있다.

본 예에서는, 1비트의 데이타의 입출력을 행하는 하나의 데이타 입출력 회로에 대해서 설명한다. 즉, 예를 들면 16비트 타입(×16)의 반도체 메모리에서는 본 예의 데이타 입출력 회로가 16개 필요하게 된다.

이 데이타 입출력 회로는 주로 데이타 버스 센스 앰프(DBSAMP), 데이타 버스 기입 버퍼(DBWBF), 출력 래치 회로(30), 출력 회로(31) 및 출력 버퍼(32)로 구성되어 있다.

데이타 버스 기입 버퍼(DBWBF)는 데이타의 기입을 행할 때에 사용된다.

제어 신호(NW)는 클럭형 인버터(CI1)에 입력되고, 제어 신호(WX)는 클럭형 인버터(CI2, CI5)에 입력되고 있다. 통상 동작 모드의 데이타 기입에서는, 제어 신호(NW)의 레벨이 "H"가 되고, 클럭형 인버터(C11)가 활성화된다. 또, 제어 신호(WX)의 레벨이 "H"인 기간에서, 입력 데이타(기입 데이타) RWDm(m은 0, 1 … 또는 15)는 클럭형 인버터(CI1), 래치 회로(LA) 및 클럭형 인버터(CI2, CI5)를 경유하여 데이타 버스(13)로 도입된다. 이 데이타는 데이타 버스(13)를 경유하여 선택된 뱅크에 입력된다.

제어 신호(BW)는 클럭형 인버터(CI3)에 입력되어 있다. 블럭 기입 모드의 데이타 기입에서는 제어 신호(BW)의 레벨이 "H"가 되고, 클럭형 인버터(CI3)가 활성화된다. 또, 제어 신호(WX)의 레벨이 "H"인 기간에서, 칼라 레지스터 데이타(CRm)(m은 0, 1 … 또는 15)는 클럭형 인버터(CI3), 래치 회로(LA) 및 클럭형 인버터(CI2, CI5)를 경유하여 데이타 버스(13)에 도입된다. 이 데이타는 데이타 버스(13)를 경유하여 선택된 뱅크에 입력된다.

칼라 레지스터 데이타(CRm)는 칼라 레지스터로부터 공급된다. 칼라 레지스터에는 블럭 기입 모드시에 복수의 메모리 셀에 동시에 기입하는 데이타의 패턴이 미리 기억되어 있다. 칼라 레지스터는 일반적으로 화상 메모리에 구비되어 있고, 미리 정해진 패턴의 데이타를 복수의 메모리 셀에 동시에 기입할 때에 이용된다. 칼라 레지스터의 내용(데이타 패턴)은 칼라 레지스터의 데이타를 변경하는 모드에서 변경된다.

제어 신호(TW)는 클럭형 인버터(CI4)에 입력되고 있다. 테스트 모드의 데이타 기입에서는, 제어 신호(TW)의 레벨이 "H"가 되고, 클럭형 인버터(CI4)가 활성화 된다. 또, 제어 신호(WX)의 레벨이 "H"인 기간에서, 익스크루시브 OR 회로(EX)의 출력 신호는 클럭형 인버터(CI4), 래치 회로(LA) 및 클럭형 인버터(CI2, CI5)를 경유하여 데이타 버스(13)로 도입된다. 이 데이타는 데이타 버스(13)를 경유하여 선택된 뱅크에 입력된다.

익스크루시브 OR 회로(EX)에는 칼라 레지스터(/CRm) 및 데이타(RWD0)가 입력되어 있다. 즉, 본 예에서는, 테스트 모드시에 이용하는 데이타 패턴을 칼라 레지스터로부터 얻도록 구성되어 있다.

본 실시예의 반도체 메모리에 사용되는 테스트 회로에 대해서는 후술한다.

데이타 버스 센스 앰프(DBSAMP)는 데이타의 판독을 행할 때에 사용된다.

데이타 버스 센스 앰프(DBSAMP)는 N채널 타입의 오피 앰프(SAN) 및 P채널 타입의 오피 앰프(SAP)를 갖고 있다. 데이타 버스 센스 앰프(DBSAMP)는 활성 신호(RENBL)의 레벨이 "H"이 된 때에 활성화되고, 활성 신호(RENBL)의 레벨이 "L"이 된 때에 비활성화된다.

활성 신호(RENBL)의 레벨이 "L"인 때, 클럭형 인버터(CI6)는 비활성화되고, 데이타 버스 센스 앰프(DBSAMP)는 판독 기입 데이타선(RWD)선으로부터 분리된다. 판독 기입 데이타선(RWD선)은 출력 데이타(판독 데이타)의 경로가 됨과 동시에, 입력 데이타(기입 데이타)의 경로도 된다.

프리차지 트랜지스터(PR)은, 출력 데이타(RWDm)(m은 0, 1, … 또는 15)가 판독 기입 데이타선(RWD선)에 출력되기 전에, 그 판독 기입 데이타선(RWD선)의 레벨을 "H"로 프리차지해 두기 위한 것이다.

출력 데이터(RWDm)가 데이타 버스 센스 앰프(DBSAMP)로부터 출력되면, 이 출력 데이타(RWDm)는 출력 래치 회로(30)를 경유하여 출력 회로(31)에 입력된다.

출력 래치 회로(30)는 리세트 신호/RS에 의해 리세트된다. 동기 신호(QST)는 출력 회로(31)에 입력되고 있다. 즉, 출력 데이타(DQm)(m은 0, 1, … 또는 15)는 동기 신호(QST)에 동기하여 출력 회로(31)로부터 출력되고, 출력 버퍼(32)를 경유하여 메모리 칩의 외부에 출력된다.

NAND 회로(33) 및 익스크루시브 NOR 회로(34)는 테스트 모드시에 사용하는 테스트 회로의 일부이다.

NAND 회로(33)에는 출력 래치 회로(30)의 출력 데이타 및 테스트 신호(ReDT)가 입력된다. 테스트 모드시에는 테스트 신호(ReDT)의 레벨이 "H"가 된다. 익스크루시브 OR 회로(34)에는 NAND 회로(33)의 출력 신호 및 칼라 레지스터 데이타(/CRm)가 입력되어 있다. 익스크루시브 OR 회로(34)는 테스트 결과가 OK인지 NG인지를 나타내는 출력 신호(TRDm)(m은 0, 1, … 또는 15)를 출력한다.

도 16은 본 발명의 반도체 메모리에 사용되는 테스트 회로의 전체 구성을 나타내고 있다. 도 16에서, 도 15의 데이타 입출력 회로의 구성 요소에 대응하는 구성요소에는 도 15에 부여한 부호와 동일 부호를 부여한다.

이 테스트 회로는 32비트 타입(×32)의 반도체 메모리의 테스트를 전제로 하고 있다.

본 실시예의 테스트 회로는 NAND 회로(33), 익스크루시브 OR 회로(34), 테스트용 전환 회로(100) 및 테스트용 출력 회로(200)로 구성되어 있다.

테스트 모드시에서는, 테스트 신호(ReDT)의 레벨이 "H"가 된다. 익스크루시브 OR 회로(34)의 출력 신호(TRDm)(m은 0, 1 … 또는 31)는 테스트용 전환 회로(100)에 입력된다.

테스트용 전환 회로(100)에는 테스트 결과를 나타내는 32비트의 데이타가 입력된다. 테스트용 전환 회로(100)는 이 32비트의 데이타를 순차적으로 (시리얼로) 테스트용 출력 회로(200)에 출력한다.

테스트용 출력 회로(200)는 제어 신호(TQST)의 레벨이 "H"이 되면, 활성화 된다. 이 때, 제어 신호(QST)의 레벨은 "L"이고, 통상 모드시에 사용되는 출력 회로(31)는 비활성화된다.

도 17은 본 발명의 반도체 메모리에 사용되는 테스트 회로의 상세를 나타내고 있다. 도 17에서, 도 15의 데이타 입출력 회로의 구성 요소에 대응하는 구성 요소에는 도 15에 부여한 부호와 동일한 부호를 부여한다.

칼라 레지스터(35)에는 미리 소정의 패턴을 갖는 데이타(0, 1, 0, …, 1)가 기억되어 있다. 단, 칼라 레지스터(35)의 내용(패턴)은 패턴을 변경하는 모드에서, 제어 신호(Z)의 입력에 의해 변경할 수 있다.

익스크루시브 OR 회로(EX)에는 칼라 레지스터(35)의 데이타(/CR0, /CR1, ~/CR31) 및 입력 데이타(RWD0)가 입력되어 있다. 입력 데이타(RWD0)의 레벨은 "L"이어도 좋고, 또 "H"이어도 좋다.

예를 들면, 입력 데이타(RWD0)의 레벨이 "L"인 때, 셀 어레이0에는 "H"의 데이타가 입력되고, 셀 어레이1에는 "L"의 데이타가 입력되고, 셀 어레이2에는 "H"데이타가 입력되고, 셀 어레이31에는 "L"의 데이타가 입력된다.

또, 모든 셀 어레이0~31에 정상인 경우, 당연히 셀어레이0으로부터는 "H"의 데이타가 출력되고, 셀 어레이1로부터는 "L"의 데이타가 출력되고, 셀 어레이2로부터는 "H"의 데이타가 출력되고, 셀 어레이31로부터는 "L"의 데이타가 출력된다.

이 경우, 익스크루시브 OR 회로(34)의 출력 신호(TRDm)은 모두 "L"이 된다.

익스크루시브 OR 회로(34)의 출력 신호(TRDm)은 테스트 모드 전환 회로(100) 및 테스트 모드 출력 회로(200)을 경유하여, 판정 신호(DQ0)로서 메모리 칩의 외부에 출력된다.

테스트 모드 전환 회로(100)에서는 테스트 결과가 OK(셀 어레이가 정상)인지 또는 NG(셀 어레이가 이상)인지의 판정을 행한다. 셀 어레이가 정상인 경우에는, 익스크루시브 OR 회로(34)의 출력 신호(TRDm)의 레벨이 모두 "L"이기 때문에, "L"레벨의 출력 신호가 테스트 모드 전환 회로(100)로부터 출력되어, 테스트 결과가 OK라고 판정된다.

한편, 셀 어레이가 이상인 경우에는, 이상인 셀 어레이의 출력 데이타를 수신하는 익스크루시브 OR 회로(34)의 출력 신호(TRDm)의 레벨은 "H"가 된다. 이 때, 테스트 모드 전환 회로(100)의 출력 신호의 레벨은 "H"가 되어, 테스트 결과가 NG라고 판정된다.

테스트 결과가 NG인 경우에는, 셀 어레이0~32중 어느 하나의 셀 어레이가 이상인지가 조사된다. 이 조사는 래치 회로(LATCH0~31)에 익스크루시브 OR 회로(34)의 출력 신호를 래치시키고, 이 래치된 데이타를 순차, 시리얼로 판독함으로써 행할 수 있다.

이와 같은 테스트 회로에 의하면, 칼라 레지스터(35)의 데이타를 반도체 메모리의 테스트에 이용함과 동시에, 테스트 결과가 NG인 경우에, 어느 셀 어레이의 메모리 셀이 불량인지를 나타내는 신호를 시리얼로 출력하도록 구성하고 있다.

따라서, 본 실시예의 테스트 회로에서는, 테스트 회로 자체의 구성이 간단하게 됨과 동시에, 테스트에만 사용하는 테스트용 패드(단자)는 하나 있으면 족하여, 메모리 칩의 축소나 비용의 저감에 공헌할 수 있다.

도 18은 도 17의 테스트 모드 전환 회로(100)의 구성의 일 예를 나타내고 있다.

익스크루시브 NOR 회로(36)은 셀 어레이0~31에 불량이 존재하고 있는지의 여부를 검사하는 부분이다.

익스크루시브 NOR 회로(36)는 익스크루시브 OR 회로(EX-OR0, EX-OR1, ~EX-OR30)과, 클럭형 인버터(CI7)로 구성되어 있다.

출력 신호(TRD0~TRD31)는 익스크루시브 OR 회로(EX-OR0, EX-OR1, ~EX-OR30)에 입력된다. 출력 신호(TRD0~TRD31)의 레벨이 모두 "L"인 경우, 익스크루시브 회로(EX-OR30)의 출력 신호의 레벨은 "L"이 된다.

제어 신호(/SRCH)의 레벨이 "H"가 되면, 클럭형 인버터(CI7)가 활성화된다. 이 때, 테스트 결과를 나타내는 출력 신호(ReDRD)는 클럭형 인버터(CI7)로부터 출력된다.

출력 신호(TRD0~TRD31)의 레벨이 모두 "L"인 경우, 출력 신호(ReDRD)의 레벨은 "H"이 된다. 즉, 테스트 결과가 OK인 것을 나타내는 신호가 테스트용 출력회로로부터 출력된다.

출력 신호(TRD0~TRD31)중 적어도 하나의 레벨이 "H"인 경우, 출력 신호(ReDRD)의 레벨은 "L"이 된다. 즉, 테스트 결과가 NG인 것을 나타내는 신호가 테스트용 출력 회로로부터 출력된다.

스위치 회로부(37)는 테스트 결과가 NG인 때, 어느 셀 어레이에 불량이 존재하고 있는지, 불량 셀 어레이를 특정하기 위한 것이다.

스위치 회로부(37)는, 트랜스퍼 게이트(TG0, TG1, ~TG31) 및 클럭형 인버터(CI8)로 구성되어 있다. 트랜스퍼 게이트(TG0, TG1, ~TG31) 각각은 N 채널 타입 MOS 트랜지스터와 P 채널 타입 MOS 트랜지스터로 구성되어 있다. 트랜스퍼 게이트(TG0, TG1, ~TF31)의 온·오프 동작은 시리얼 셀렉터(38)에 의해 제어되고 있다.

시리얼 셀렉터(38)은 제어 신호(SRCH)의 레벨이 "H"인 때에 활성화되고, 클럭 신호(CLK)에 동기하여 제어 신호(Q0, Q1, ~Q31)를 출력한다. 제어 신호(Q0, Q1, ~Q31)중 하나는 "H"레벨이고, 나머지 모두는 "L" 레벨이다. "H"레벨의 제어신호는 Q0로부터 Q31를 향하여 순차(시리얼로) 전환되어 간다. 즉, 데이타(TRD0, TRD1, ~TRD31)가 순차(시리얼로) 클럭형 인버터(CI8)를 경유하여 출력된다.

클럭형 인버터(CI8)는 제어 신호(SRCH)의 레벨이 "H"인 때에 활성화된다.

도 19 및 도 20은 테스트시에서의 본 발명의 반도체 메모리의 동작을 나타내고 있다.

리듀스드·테스트 모드에서는 반도체 메모리의 셀 어레이에 불량이 존재하는 지의 여부의 검사를 행한다. 시리얼 서치·테스트 모드에서는 복수의 셀 어레이중에서 불량이 존재하는 셀 어레이를 특정하는 검사를 행한다.

/RE는 로우 어드레스 신호를 반도체 메모리내에 제공하는 타이밍을 결정한다. 즉, /RE의 레벨이 "L"인 때, 로우 어드레스 신호가 반도체 메모리내에 제공된다.

/CE는 컬럼 어드레스 신호를 반도체 메모리 내에 제공하는 타이밍을 결정한다. 즉, /CE의 레벨이 "L"인 때, 컬럼 어드레스 신호가 반도체 메모리 내에 제공된다.

리듀스드·테스트 모드는 예를 들면, /CE의 레벨이 "L"인 때 테스트 신호(TEST)의 레벨을 "L"로 설정함으로써 실행할 수 있다.

시리얼 서치·테스트 모드는, 예를 들면 /CE의 레벨이 "L"인 때에 테스트 신호(TEST)의 레벨을 "H"로 설정함으로써 실행할 수 있다.

도 21은 본 발명의 제2 실시예인 반도체 메모리의 칩 레이아웃을 나타내고 있다.

이 실시예에서는, 32비트의 데이타를 동시에 입출력할 수 있는 32비트 타입(×32)의 반도체 메모리에 대하여 설명한다.

하나의 메모리 칩(10)상에는 4개의 뱅크(11-0~11-3)가 배치되어 있다. 각 뱅크(11-0~11-3)에는 메모리 셀 어레이(CAL, CAR), 셀 어레이 컨트롤러(CAC)가 ＼형성되고, 로우 디코더(RD), 컬럼 디코더(CD0~CD3), DQ 버퍼(버퍼의 입출력부의 버퍼를 말함)(DQ) 등의 주변 회로가 형성되어 있다.

하나의 뱅크 내의 메모리 셀 어레이는 4개의 중 블럭(BLa, BLb, BLc, BLd)로 분리되어 있다. 또, 각 중 블럭은, 두 개의 소 블럭(CAL, CAR)으로 분리되어 있다. 따라서, 하나의 뱅크 내의 메모리 셀 어레이는 8개의 블럭으로 구성되어 있다.

로우 디코더(RD)는 4개의 중 블럭(BLa, BLb, BLc, BLd) 각각에, 하나씩 설치되어 있다. 로우 디코더(RD)는 로우 어드레스 신호에 기초하여 두 개의 소 블럭(CAL, CAR)중 어느 하나를 선택하고, 또, 선택된 하나의 블럭중 복수의 로우로부터 하나의 로우(워드선)를 선택한다.

컬럼 디코더(CD0~CD3)는 하나의 뱅크 내에 4개 설치되어 있다. 컬럼 디코더(CD0~CD3)는 각각 컬럼 어드레스 신호에 기초하여 4개의 중 블럭(BLa, BLb, BLc, BLd)의 메모리 셀 어레이의 하나 또는 복수의 컬럼을 선택한다.

예를 들면, 컬럼 디코더(CD0)에 의해 컬럼 선택선이 선택되면, 그 컬럼 선택선에 접속된 두 개의 컬럼 선택 스위치가 온 상태가 된다. 그리고, 그 두 개의 컬럼 선택 스위치에 접속된 두 개의 데이타선쌍으로부터 2비트의 데이타가 로컬 DQ선쌍(18a)에 출력된다.

본 실시예에서는, 하나의 컬럼 디코더가 두 개의 컬럼을 선택하도록 구성되어 있다. 이 경우, 4개의 컬럼 디코더가 존재하기 때문에, 중 블럭(BLa, BLb, BLc, BLd) 각각으로부터는 8비트의 데이타가 입출력된다. 즉, 하나의 뱅크로부터는 32비트(4바이트)의 데이타가 입출력된다.

센스 앰프 및 컬럼 선택 스위치는 메모리 셀 어레이 각각의 중 블럭(BLa, BLb, BLc, BLd)에서, 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에 배치되어 있다.

로우 디코더(RD)와 셀 어레이 컨트롤러(CAC)는 메모리 셀 어레이(CAL, CAR)를 사이에 두고 서로 대향하도록 배치되어 있다. 즉, 로우 디코더(RD)는 4개의 중 블럭(BLa, BLb, BLc, BLd)이 배치되는 방향에 수직인 방향, 즉 로우 방향(워드선이 연장되는 방향)의 두 개의 단부중 한 쪽편에 배치되고, 셀 어레이 컨트롤러(CAC)는 당해 두 개의 단부중 다른 쪽편에 배치되어 있다.

셀 어레이 컨트롤러(CAC)는 뱅크내의 데이타의 입출력 동작의 제어를 행하는 것이다.

컬럼 디코더(CD0~CD3)는 4개의 중 블럭(BLa, BLb, BLc, BLd)이 배치되는 방향, 즉 컬럼 방향(데이타선쌍 또는 컬럼 선택선이 연장되는 방향)의 두 개의 단부중 한 쪽편에 배치되어 있다.

4개의 컬럼 디코더(CD0~CD3)는 각 컬럼 디코더(CD0~CD3)가 담당하는 메모리 셀 어레이의 컬럼을 4분하도록 로우 방향으로 배치되어 있다.

DQ 버퍼(DQ)는 컬럼 방향의 두 개의 단부중 다른 쪽편에 배치되어 있다. 즉 컬럼 디코더(CD0~CD3)와 DQ 버퍼(DQ)는 메모리 셀 어레이(CAL, CAR)를 사이에 두고 서로 대향하도록 배치되어 있다.

데이타는 데이타선쌍, 센스 앰프 및 컬럼 선택 스위치를 경유한 후, 로컬 DQ선쌍(18a)으로 도입된다. 로컬 DQ선쌍(18a)은 메모리 셀 어레이 각각의 중 블럭(BLa, BLb, BLc, BLd)에서, 메모리 셀 어레이의 소 블럭(CAL, CAR) 사이에 배치되어 있다.

따라서, 로컬 DQ선쌍(18a)은 로우 방향(워드선이 연장되는 방향)으로 연장되어 있다.

또, 글로벌 DQ선쌍(18b)은 메모리 셀 어레이의 소 블럭(CAL, CAR)상에서 컬럼 방향으로 연장하여 배치되어 있다. 글로벌 DQ선쌍(18b)의 일단은 스위치를 경유하여 로컬 DQ선쌍(18a)에 접속되고, 다른 단은 DQ 버퍼(DQ)에 접속되어 있다.

4개의 뱅크에 공유되는 데이타 버스(13)는 뱅크(11-0, 11-2)와 뱅크(11-1, 11-3)의 사이에 배치되고, 로우 방향으로 연장되어 있다. 데이타 버스(13)는 뱅크(11-0~11-3)과 데이타 입출력 영역(12) 사이에서의 데이타의 입출력의 경로가 되는 것이다.

본 실시예에서는, 32비트 타입의 반도체 메모리를 전제로 하기 때문에, 데이타 버스(13)는 32비트(4바이트)의 데이타의 입출력을 동시에 행할 수 있도록 구성되어 있다.

데이타 입출력 영역(12)은 메모리 칩(10)의 로우 방향의 두 개의 단부 중 한쪽편에 배치되어 있다. 데이타 입출력 영역(12)에는 32비트(4바이트)의 데이터의 입출력을 동시에 행할 수 있도록 32개의 입출력 회로(I/O)가 형성되어 있다.

상술한 반도체 메모리의 데이타 입출력 동작은 이하와 같이 하여 행해진다.

먼저, 뱅크 셀렉터에 의해 4개의 뱅크(11-0~11-3) 중에서 하나의 뱅크가 선택된다. 선택된 하나의 뱅크에서는 어드레스 신호에 기초하여 메모리 셀의 억세스 동작이 행해진다.

데이타의 출력(판독)의 경우에는, 32비트(4바이트)의 데이타가 로컬 DQ선쌍(18a) 및 글로벌 DQ선쌍(18b)을 경유하여, 당해 선택된 하나의 뱅크로부터 출력된다. 뱅크로부터 출력된 32 비트의 데이타는 데이타 버스(13)를 경유하여 데이타 입출력 영역(12)으로 도입되고, 또한 데이타 입출력 영역(12)으로부터 반도체 메모리(메모리 칩) 외부에 출력된다.

데이타의 입력(기입)의 경우에는, 32비트(4바이트)의 데이타가 데이타 입출력 영역(12), 데이타 버스(13)를 경유하여 당해 선택된 하나의 뱅크에 입력된다. 당해 선택된 하나의 뱅크에 입력된 32비트의 데이타는 로컬 DQ선쌍(18a), 글로벌 DQ선쌍(18b) 및 센스 앰프를 경유하여 메모리 셀 어레이의 메모리에 기억된다.

상술의 반도체 메모리의 칩 레이아웃에는 이하의 특징이 있다.

첫째, 셀 어레이 컨트롤러 CAC와 로우 디코더 RD는 메모리 셀 어레이 CAL, CAR을 사이에 두고 로우 방향의 단부에 상호 대향하도록 배치되어 있다. 또한 컬럼 디코더 CD0 내지 CD3과 DQ 버퍼(DQ)는 메모리 셀 어레이 CAL, CAR을 사이에 두고 컬럼 방향의 단부에 상호 대향하도록 배치되어 있다.

즉, 셀 어레이 컨트롤러 CAC, 로우 디코더 RD, 컬럼 디코더 CD0 내지 CD3 및 DQ 버퍼(DQ)는 모두 메모리 셀 어레이 CAL, CAR의 일변에 인접하여 배치할 수 있다.

따라서, 셀 어레이 컨트롤러 CAC, 로우 디코더 RD, 컬럼 디코더 CD0 내지 CD3 및 DQ 버퍼(DQ)를 구성하는 소자의 배치나 배선 등을 용이하게 행할 수 있다.

둘째, 뱅크내에 로우 방향으로 연장되는 로컬 DQ선쌍(18a)과, 컬럼 방향으로 연장되는 글로벌 DQ선쌍(18b)을 설치하고, 데이타가 뱅크의 컬럼 방향의 단부로부터 입출력되도록 구성되어 있다.

즉, DQ 버퍼(DQ)를 뱅크의 컬럼 방향의 단부에 설치할 수 있도록 되어 있기 때문에 상기 제1 특징을 실현시킬 수가 있다.

또한, 본 실시예와 같이, 메모리 셀 어레이의 한 개의 중 블럭에서 입출력을 행하는 비트수가 8비트인 경우에도, 소 블럭 CAL, CAR의 사이에 배치되는 로컬 DQ선쌍(18a)은, 컬럼 디코더 CD0측에 2비트분, 이와 동일하게 컬럼 디코더 CD1 내지 CD3측에도 각각 2비트 분만 설치되어도 좋다.

이것은, 컬럼 디코더 CD0 내지 CD3이 메모리 셀 어레이에 인접하여 로우 방향으로 배치되고, 또한 데이타의 입출력이 뱅크의 컬럼 방향의 단부에서 행해지기 때문이다.

따라서, 로컬 DQ선쌍(18a)에 필요로 되는 영역을 작게 할 수 있다.

또한, 글로벌 DQ선쌍(18b)는 한 개의 중 블럭에서 8비트의 데이타의 입출력을 행하는 경우, 한 개의 뱅크에서는 32비트의 데이타의 전송을 행할 수 있는 수만큼 필요하게 된다. 그러나, 글로벌 DQ선쌍(18b)은 메모리 셀 어레이 CAL, CAR위에 배치되기 때문에, 글로벌 DQ선쌍(18b)를 배치하기 위한 영역을 새롭게 설치할 필요가 없다.

세째, 데이타 버스(13)는 뱅크(11-0, 11-2)와 뱅크(11-1, 11-3) 사이에 로우 방향으로 연장하여 배치되어 있다. 이것은 뱅크내의 DQ 버퍼(DQ)가 컬럼 방향의 2개의 단부중 하나에 배치되기 때문이다.

그 결과, 뱅크 및 데이타 입출력 회로의 배치를 연구함으로써, 데이타 버스(13)를 구성하는 배선수를 감소시킬 수가 있어, 메모리 칩(10)위에 점유하는 데이타 버스(13)의 영역을 축소할 수 있다.

도22는 도10의 제1 실시예의 반도체 메모리의 뱅크 위치와 데이타 버스 위치를 개략적으로 도시하고 있다.

메모리 칩(10)위의 영역은 주로 뱅크(11-0 내지 11-3) 및 데이타 입출력 영역(I/O)(12)에 의해 점유되어 있다. 데이타 입출력 영역(12)은 메모리 칩(10)의 4개변중 한 개의 변, 즉 로우 방향의 2개의 변중 한 변에 인접하여 배치되어 있다.

뱅크내의 메모리 셀 어레이는 로우 방향으로 배치되어 있는 복수의 소 블럭으로 구성되고, 또한 2개의 소 블럭에 의해 한 개의 중 블럭이 구성되어 있다.

각각의 소 블럭내에는 로우 방향으로 연장되는 워드선과, 컬럼 방향으로 연장되는 데이타선 및 컬럼 선택선이 각각 배치되어 있다.

로컬 DQ선쌍(18a)은 2개의 소 블럭 사이에서, 로우 방향으로 연장되고 있다. 또한, 글로벌 DQ선쌍(18b)은 메모리 셀 어레이위에서, 컬럼 방향으로 연장되고 있다. 로컬 DQ선쌍(18a)과 글로벌 DQ선쌍(18b)은 스위치에 의해 상호 접속되어 있다.

데이타 버스(13)는 뱅크(11-0, 11-2)와 뱅크(11-1, 11-3)의 사이에 배치되고, 로우 방향으로 연장되고 있다. 데이타 버스(13)는 16비트(2바이트)의 데이타를 전송할 수 있도록 구성되어 있다.

도23은 도10 및 도22의 반도체 메모리의 제1 변형예를 도시하는 것이다.

이 변형예의 특징은, 데이타 입출력 회로(I/O)(12)를 메모리 칩(10)의 중앙부에 배치한 점, 및 데이타 입출력 회로(12)의 양측에 뱅크(11-0 내지 11-3)와 데이타 버스(13a, 13b)를 각각 설치한 점에 있다.

즉, 메모리 칩(10)위의 영역은 주로 뱅크(11-0 내지 11-3) 및 데이타 입출력 영역(I/O)(12)에 의해 점유되고 있다. 데이타 입출력 영역(12)은 메모리 칩(10)의 중앙부에 배치되고 컬럼 방향으로 연장되어 있다.

뱅크(11-0, 11-1)는 데이타 입출력 영역(12)의 한 쪽편에 배치되고, 뱅크(11-2, 11-3)는 데이타 입출력 영역(12)의 다른 쪽편에 배치되어 있다.

뱅크내의 메모리 셀 어레이는 컬럼 방향으로 배치된 복수의 소 블럭으로 구성되고, 또한 2개의 소 블럭에 의해 한 개의 중 블럭이 구성되어 있다. 각각의 소 블럭내에는 로우 방향으로 연장되는 워드선과, 컬럼 방향으로 연장되는 데이타선 및 컬럼 선택선이 각각 배치되어 있다.

로컬 DQ선쌍(18a)은 2개의 소 블럭 사이에서, 로우 방향으로 연장되고 있다. 또한 글로벌 DQ선쌍(18b)은 메모리 셀 어레이위에서 컬럼 방향으로 연장되고 있다. 로컬 DQ선쌍(18a)과 글로벌 DQ선쌍(18b)는 스위치에 의해 상호 접속되어 있다.

데이타 버스(13a)는 뱅크(11-0)와 뱅크(11-1) 사이에 배치되고, 로우 방향으로 연장되고 데이타 입출력 회로(12)에 접속되어 있다. 이와 동일하게, 데이타 버스(13b)는 뱅크(11-2)와 뱅크(11-3)사이에 배치되고, 로우 방향으로 연장되고, 데이타 입출력 회로(12)에 접속되어 있다. 데이타 버스(13a, 13b)는 각각 16비트(2바이트)의 데이타를 전송할 수 있도록 구성되어 있다.

도24는 도23의 반도체 메모리의 칩 레이아웃을 상세히 도시하고 있다.

각 뱅크내의 레아아웃은 도10의 반도체 메모리의 각 뱅크내의 레이아웃과 동일하다.

도25는 도21의 반도체 메모리의 제1 변형예를 도시하는 것이다.

이 변형예의 특징은, 데이타 입출력 회로(I/O)(12)를 메모리 칩(10)의 중앙부에 배치한 점, 및 데이타 입출력 회로(12)의 양측에 뱅크(11-0 내지 11-3)과 데이타 버스(13a, 13b)를 각각 설치한 점에 있다.

즉, 메모리 칩(10)위의 영역은 주로 뱅크(11-0 내지 11-3) 및 데이타 입출력 영역(I/O)(12)에 의해 점유되어 있다. 데이타 입출력 영역(12)은 메모리 칩(10)의 중앙부에 배치되고 컬럼 방향으로 길게 되어 있다.

뱅크(11-0, 11-1)은 데이타 입출력 영역(12)의 한 쪽편에 배치되고, 뱅크(11-2, 11-2)는 데이타 입출력 영역(12)의 다른 쪽편에 배치되어 있다.

로컬 DQ선쌍(18a)은 2개의 소 블럭 사이에서, 로우 방향으로 연장되고 있다. 또한, 글로벌 DQ선쌍(18b)은 메모리 셀 어레이위에서 컬럼 방향으로 연장되고 있다. 로컬 DQ선쌍(18a)과 글로벌 DQ선쌍(18b)은 스위치에 의해 상호 접속되어 있다.

데이타 버스(13a)는 뱅크(11-0)와 뱅크(11-1) 사이에 배치되고, 로우 방향으로 연장되고, 데이타 입출력 회로(12)에 접속되어 있다. 이와 동일하게, 데이타 버스(13b)는 뱅크(11-2)와 뱅크(11-3) 사이에 배치되고, 로우 방향으로 연장하며 데이타 입출력 회로(12)에 접속되어 있다. 데이타 버스(13a, 13b)는 각각 32비트(4바이트)의 데이타를 전송할 수 있도록 구성되어 있다.

각각의 뱅크내의 레이아웃은 도22의 반도체 메모리의 각 뱅크내의 레이아웃과 동일하다.

도26은 도10 및 도22의 제1 실시예의 반도체 메모리의 칩 레이아웃의 제2 변형예를 도시하고 있다. 도27은 도26의 반도체 메모리의 칩 레이아웃을 상세히 도시하는 것이다.

이 칩 레이아웃은 도10 및 도22의 칩 레이아웃과 비교하여 이하의 점에서 차이가 있다.

첫째, 한 개의 뱅크(메모리 뱅크)를 2개의 서브 뱅크로 구성하고 있다.

또한, 4개의 서브 뱅크(11-0-#0, 11-0-#1, 11-1-#0, 11-1-#1)에 의해 한 개의 그룹이 구성되고, 이 그룹의 뱅크는 데이타 버스(13a)에 접속되어 있다. 이와 동일하게, 4개의 서브 뱅크(11-2-#0, 11-2-#1, 11-3-#0, 11-3-#1)에 의해 한 개의 그룹이 구성되고, 이 그룹의 뱅크는 데이타 버스(13b)에 접속되어 있다.

서브 뱅크의 레이아웃은 도10의 뱅크의 레이아웃과 비교하면, 컬럼 디코더 CD가 한 개만인 점에서 차이가 있다. 즉, 본 예의 경우, 한 개의 서브 뱅크에서는 8비트의 데이타의 입출력이 행해지기 때문에, 컬럼 디코더 CD는 한 개 존재하면 족하기 때문이다. 단, 컬럼 디코더 CD는 도10의 반도체 메모리와 동일하게, 2개의 컬럼을 선택하고, 메모리 셀 어레이의 중 블럭 BLa, BLb, BLc, BLd 각각에서 2비트의 데이타 입출력을 실행하는 것으로 한다.

서브 뱅크내에 있어서, 메모리 셀 어레이 CAL, CAR, 로우 디코더 RD, 로컬 DQ선쌍(18a), 글로벌 DQ선쌍(18b) 및 DQ 버퍼(DQ)의 레이아웃은 도10의 반도체 메모리의 뱅크내의 레이아웃과 거의 동일하다.

세째, 데이타 입출력 회로(I/O ; 12)는, 메모리 칩(10)의 중앙부에 있어서 컬럼 방향으로 길게 되도록 배치되고, 데이타 버스(19a)는, 데이타 입출력 회로(12)의 한 쪽편에 있어서 서브 뱅크(11-0-#0, 11-0-#1, 11-1-#0, 11-1-#1)에 공통으로 설치되고, 데이타 버스(13b)는, 데이타 입출력 회로(12)의 다른 쪽편에 있어서 서브 뱅크(11-2-#0, 11-2-#1, 11-3-#0, 11-3-#1)에 공통으로 설치되어 있다.

데이타 버스(13a, 13b)는, 각각 서브 뱅크 사이에 있어서 로우 방향으로 연장되고 있고, 메모리 칩(10)의 중앙부의 데이타 입출력 회로(12)에 접속되어 있다. 데이타 버스(13a, 13b)는 각각 16비트의 데이터를 전송할 수 있도록 구성되어 있다.

이와 같은 칩 레이아웃의 반도체 메모리에서는, 예를 들어 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는, 서브 뱅크(11-0-#0)와 데이타 입출력 회로(12)와의 사이에 있어서, 데이타 버스(13a)를 경유하여 8비트 데이타의 송수신이 행해지고, 마찬가지로 서브 뱅크(11-0-#1)와 데이타 입출력 회로(12)와의 사이에 있어서는, 데이타 버스(13a)를 경유하여 8비트의 데이타의 송수신이 행해진다.

도28은, 도21의 제2 실시예의 반도체 메모리의 칩 레이아웃의 제2 변형예를 도시하고 있다.

이 칩 레이아웃은, 도21의 칩 레이아웃에 비해서 이하의 점에서 다르다.

첫째로, 하나의 뱅크(메인 뱅크)를 2개의 서브 뱅크로 구성하고 있다.

즉, 메인 뱅크(11-0)는 서브 뱅크(11-0-#0, 11-0-#1)로 구성되고, 메인 뱅크(11-1)는, 서브 뱅크(11-1-#0, 11-1-#1)로 구성되고, 메인 뱅크(11-2)는 서브 뱅크(11-2-#0, 11-2-#1)로 구성되며, 메인 뱅크(11-3)는 서브 뱅크(11-3-#0, 11-3-#1)로 구성되어 있다.

서브 뱅크(11-0-#0, 11-0-#1)는, 뱅크 선택 회로에 의해 동시에 선택된다. 서브 뱅크(11-0-#0, 11-0-#1)이 선택된 경우에는 나머지 서브 뱅크는 선택되지 않는다. 마찬가지로, 예를 들어 서브 뱅크(11-1-#0, 11-1-#1)가 선택된 경우에는, 나머지 서브 뱅크는 선택되지 않는다.

또한, 4개의 서브 뱅크(11-0-#0, 11-0-#1, 11-1-#0, 11-1-#1)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는, 데이타 버스(13a)에 접속되어 있다. 마찬가지로, 4개의 서브 뱅크(11-2-#0, 11-2-#1, 11-3-#0, 11-3-#1)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는 데이타 버스(13b)에 접속되어 있다.

둘째, 하나의 서브 뱅크에 있어서 16비트(2바이트)의 데이타 입출력을 행하도록 구성하고 있다.

서브 뱅크의 레이아웃은, 도21의 뱅크의 레이아웃과 비교하면, 컬럼 디코더(CD)가 2개인 점에서 다르다. 요컨대, 서브 뱅크의 레이아웃은, 도10의 뱅크의 레이아웃과 같다.

왜냐하면, 본 예의 경우, 하나의 서브 뱅크에서는, 16비트의 데이타 입출력이 행해지기 때문에, 컬럼 디코더(CD)는, 2개 존재하면 족하기 때문이다. 다만, 컬럼 디코더(CD)는, 도21의 반도체 메모리와 마찬가지로, 2개의 컬럼을 선택하고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd)의 각각에 있어서 4비트의 데이타의 입출력을 실행하는 것으로 한다.

서브 뱅크내에서의, 메모리 셀 어레이(CAL, CAR), 로우 디코더(RD), 로컬 DQ선쌍(18a), 글로벌 DQ선쌍(18b) 및 DQ 버퍼(DQ)의 레이아웃은, 도11의 반도체 메모리의 뱅크내의 레이아웃과 같다.

세째, 데이타 입출력 회로(I/O ; 12)는, 메모리의 칩(10)의 중앙부에 있어서 컬럼 방향으로 길게 되도록 배치되고, 데이타 버스(13a)는, 데이타 입출력 회로(12)의 한 쪽편에 있어서 서브 뱅크(11-0-#0, 11-0-#1, 11-1-#0, 11-1-#1)에 공통으로 설치되고, 데이타 버스(13b)는, 데이타 입출력 회로(12)의 다른 쪽편에 있어서 서브 뱅크(11-2-#0, 11-2-#1, 11-3-#0, 11-3-#1)에 공통으로 설치되어 있다.

데이타 버스(13a, 13b)는, 각각 서브 뱅크의 사이에 있어서 로우 방향으로 연장되고 있고, 메모리 칩(10)의 중앙부의 데이타 입출력 회로(12)에 접속되어 있다. 데이타 버스(13a, 13b)는, 각각 32비트의 데이타를 전송할 수 있도록 구성되어 있다.

이와 같은 칩 레이아웃의 반도체 메모리에서는, 예를 들어 서브 뱅크(11-0-#0, 11-0-#1)이 선택된 경우에는, 서브 뱅크(11-0-#0)와 데이타 입출력 회로(12)의 사이에 있어서는, 데이타 버스(13a)를 경유하여 16비트의 데이타의 송수신이 행해지고, 마찬가지로 서브 뱅크(11-0-#1)와 데이타 입출력 회로(12) 사이에 있어서는, 데이타 버스(13a)를 경유하여 16비트의 데이타의 송수신이 행해진다.

도29는, 도10 및 도22의 제1 실시예의 반도체 메모리 칩 레이아웃의 제3 변형예를 도시하고 있다. 도30는, 도29의 반도체 메모리의 칩 레이아웃을 상세하게 도시하는 것이다.

이 칩 레이아웃은, 도10 및 도22의 칩 레이아웃에 비해서 이하의 점에서 다르다.

첫째로, 하나의 뱅크(메인 뱅크)를, 2개의 서브 뱅크로 구성하고 있다.

즉, 메인 뱅크(11-0)는 서브 뱅크(11-0-#0, 11-0-#1)로 구성되고, 메인 뱅크(11-1)는 서브 뱅크(11-1-#0, 11-1-#1)로 구성되며, 메인 뱅크(11-2)는, 서브 뱅크(11-2-#0, 11-2-#1)로 구성되고, 메인 뱅크(11-3)는, 서브 뱅크(11-3-#0, 11-3-#1)로 구성되어 있다.

서브 뱅크(11-0-#0, 11-0-#1)는, 뱅크 선택 회로에 의해, 동시에 선택된다. 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는, 나머지 서브 뱅크는 선택되지 않는다. 마찬가지로, 예를 들어 서브 뱅크(11-1-#0, 11-1-#1)가 선택된 경우에는, 나머지 서브 뱅크는 선택되지 않는다.

또한, 4개의 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는 데이타 버스(13a, 13b)를 경유하여 데이타 입출력 회로(12a)에 접속되어 있다. 마찬가지로, 4개의 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는, 데이타 버스(13c, 13d)를 경유하여 데이타 입출력 회로(12b)에 접속되어 있다.

둘째, 하나의 서브 뱅크에 있어서 8비트(1바이트)의 데이타 입출력을 행하도록 구성하고 있다.

서브 뱅크의 레이아웃은, 도10의 뱅크의 레이아웃과 비교하면, 컬럼 디코더(CD)가 하나만인 점에서 다르다. 왜냐하면, 본 예의 경우, 하나의 서브 뱅크에서는, 8비트의 데이타 입출력이 행해지기 때문에, 컬럼 디코더(CD)는 하나만 존재하면 족하기 때문이다. 다만, 컬럼 디코더(CD)는, 도10의 반도체 메모리와 마찬가지로, 2개의 컬럼을 선택하고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd)의 각각에 있어서, 2비트의 데이타 입출력을 행하는 것으로 한다.

서브 뱅크내에서의, 메모리 셀 어레이(CAL, CAR), 로우 디코더(RD), 로컬 DQ선쌍(18a), 글로벌 DQ선쌍(18b) 및 DQ 버퍼(DQ)의 레이아웃은, 도10의 반도체 메모리의 뱅크내의 레이아웃과 거의 마찬가지이다.

세째, 데이타 입출력 회로(I/O ; 12a, 12b)는, 메모리 칩(10)상에 있어서 컬럼 방향으로 길게 되도록 배치되고, 데이타 버스(13a, 13b)는, 데이타 입출력 회로(12a)의 양측에 설치되고, 데이타 버스(13c, 13d)는 데이타 입출력 회로(12b)의 양측에 설치되어 있다.

데이타 버스(13a)는, 서브 뱅크(11-0-#0, 11-1-#0)에 공통으로 설치되고, 데이타 버스(13b)는, 서브 뱅크(11-2-#0, 11-3-#0)에 공통으로 설치되고, 데이타 버스(13c)는 서브 뱅크(11-0-#1, 11-1-#1)에 공통으로 설치되고, 데이타 버스(13d)는 서브 뱅크(11-2-#1, 11-3-#1)에 공통으로 설치되어 있다.

데이타 버스(13a, 13b)는 각각 서브 뱅크의 사이에 있어서 로우 방향으로 연장되고, 데이타 입출력 회로(12a)에 접속되고, 마찬가지로 데이타 버스(13c, 13d)는 각각 서브 뱅크의 사이에 있어서 로우 방향으로 연장되고, 데이타 입출력 회로(12b)에 접속되어 있다. 데이타 버스(13a~13d)는, 각각 8비트의 데이타가 전송될 수 있도록 구성되어 있다.

이와 같은 칩 레이아웃의 반도체 메모리에서는, 예를 들어 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는, 서브 뱅크(11-0-#0)와 데이타 입출력 회로(12a)와의 사이에 있어서 데이타 버스(13a)를 경유하여 8비트의 데이타 송수신이 행해지고, 서브 뱅크(11-0-#1)와 데이타 입출력 회로(12b)와의 사이에 있어서는, 데이타 버스(13c)를 경유하여 8비트의 데이타의 송수신이 행해진다.

요컨대, 16비트형의 반도체 메모리에 있어서, 데이타 버스(13a~13d)는 8비트의 데이타를 전송할 수 있는 수의 배선에 의해 구성되면 좋고, 메모리 칩상의 데이타 버스의 영역을 작게 할 수 있다.

도 31은, 도21의 제2 실시예의 반도체 메모리의 칩 레이아웃의 제3 변형예를 도시하고 있다.

이 칩 레이아웃은, 도21의 칩 레이아웃에 비해서, 이하의 점이 다르다.

즉, 메인 뱅크(11-0)는 서브 뱅크(11-0-#0, 11-0-#1)로 구성되고, 메인 뱅크(11-1)는, 서브 뱅크(11-1-#0, 11-1-#1)로 구성되고, 메인 뱅크(11-2)는 서브 뱅크(11-2-#0, 11-2-#1)로 구성되며, 메인 뱅크(11-3)은 서브 뱅크(11-3-#0, 11-3-#1)로 구성되어 있다.

서브 뱅크(11-0-#0, 11-0-#1)는, 뱅크 선택 회로에 의해 동시에 선택된다. 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는, 나머지 서브 뱅크는 선택되지 않는다. 마찬가지로, 예를 들어 서브 뱅크(11-1-#0, 11-1-#1)가 선택된 경우에는, 나머지 서브 뱅크는 선택되지 않는다.

또한, 4개의 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는, 데이타 버스(13a, 13b)를 경유하여 데이타 입출력 회로(12a)에 접속되어 있다. 마찬가지로, 4개의 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는 데이타 버스(13c, 13d)를 경유하여 데이타 입출력 회로(12b)에 접속되어 있다.

둘째로, 하나의 서브 뱅크에 있어서 16비트(2바이트)의 데이타 입출력을 행하도록 구성하고 있다.

서브 뱅크의 레이아웃은, 도21의 뱅크의 레이아웃과 비교하면, 컬럼 디코더(CD)가 2개인 점에서 다르다. 요컨대, 서브 뱅크의 레이아웃은 도10의 뱅크의 레이아웃과 동일하다.

왜냐하면, 본 예의 경우, 하나의 서브 뱅크에서는, 16비트의 데이타 입출력이 행해지기 때문에, 컬럼 디코더(CD)는 2개 존재하면 족하기 때문이다. 다만, 컬럼 디코더(CD)는 도21의 반도체 메모리와 마찬가지로, 2개의 컬럼을 선택하고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd)의 각각에 있어서 4비트의 데이타의 입출력을 실행하는 것으로 한다.

서브 뱅크내에서의, 메모리 셀 어레이(CAL, CAR), 로우 디코더(RD), 로컬 DQ선쌍(18a), 글로벌 DQ선쌍(18b) 및 DQ 버퍼(DQ)의 레이아웃은 도10의 반도체 메모리의 뱅크내의 레이아웃과 동일하다.

셋째로, 데이타 입출력 회로(I/O ; 12a, 12b)는 메모리 칩(10)상에 있어서 컬럼 방향으로 길게 되도록 배치되고, 데이타 버스(13a, 13b)는, 데이타 입출력 회로(12a)의 양측에 설치되고, 데이타 버스(13c, 13d)는 데이타 입출력 회로(12b)의 양측에 설치되어 있다.

데이타 버스(13a)는, 서브 뱅크(11-0-#0, 11-1-#0)에 공통으로 설치된다. 데이타 버스(13b)는, 서브 뱅크(11-2-#0, 11-3-#0)에 공통으로 설치되고, 데이타 버스(13c)는 서브 뱅크(11-0-#1, 11-1-#1)에 공통으로 설치되며, 데이타 버스(13d)는 서브 뱅크(11-2-#1, 11-3-#1)에 공통으로 설치되어 있다.

데이타 버스(13a, 13b)는 각각 서브 뱅크의 사이에 있어서 로우 방향으로 연장되고, 데이타 입출력 회로(12a)에 접속되고, 마찬가지로 데이타 버스(13c, 13d)는 각각 서브 뱅크의 사이에 있어서 로우 방향으로 연장하며, 데이타 입출력 회로(12b)에 접속되어 있다. 데이타 버스(13a~13d)는 각각 16비트의 데이타가 전송될 수 있도록 구성되어 있다.

이와 같은 칩 레이아웃의 반도체 메모리에서는, 예를 들어 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는, 서브 뱅크(11-0-#0)와 데이타 입출력 회로(12a)와의 사이에 있어서는, 데이타 버스(13a)를 경유하여 16비트 데이타의 송수신이 행해지고, 서브 뱅크(11-0-#1)와 데이타 입출력 회로(12b)와의 사이에 있어서는, 데이타 버스(13c)를 경유하여 16비트의 데이타의 송수신이 행해진다.

요컨대, 32비트형의 반도체 메모리에 있어서, 데이타 버스(13a~13d)는, 16비트의 데이타를 전송할 수 있는 수의 배선에 의해 구성되면 좋고, 메모리 칩 상의 데이타 버스의 영역을 작게 할 수 있다.

도32는, 도10 및 도22의 제1 실시예의 반도체 메모리 칩 레이아웃의 제4 변형예를 도시하고 있다. 도33은, 도32의 반도체 메모리의 칩 레이아웃을 상세하게 도시한 것이다.

이 칩 레이아웃은, 도10 및 도22의 칩 레이아웃에 비해서, 이하의 점이 다르다.

즉, 메인 뱅크(11-0)는, 서브 뱅크(11-0-#0, 11-0-#1)로 구성되고, 메인 뱅크(11-1)는 서브 뱅크(11-1-#0, 11-1-#1)로 구성되고, 메인 뱅크(11-2)는 서브 뱅크(11-2-#0, 11-2-#1)로 구성되고, 메인 뱅크(11-3)는 서브 뱅크(11-3-#0, 11-3-#1)로 구성되어 있다.

서브 뱅크(11-0-#0, 11-0-#1)는, 뱅크 선택 회로에 의해, 동시에 선택된다. 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는, 나머지 서브 뱅크는 선택되지 않는다. 마찬가지로, 예를 들어 서브 뱅크(11-1-#0, 11-1-#1)가 선택된 경우에는 나머지 서브 뱅크는 선택되지 않는다.

또한, 4개의 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는 데이타 버스(13a)를 경유하여 데이타 입출력 회로(12)에 접속되어 있다. 마찬가지로, 4개의 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는 데이타 버스(13b)를 경유하여 데이타 입출력 회로(12)에 접속되어 있다.

둘째로, 하나의 서브 뱅크에 있어서 8비트(1바이트)의 데이타의 입출력을 행하도록 구성하고 있다.

서브 뱅크의 레이아웃은, 도10의 뱅크의 레이아웃과 비교하면, 컬럼 디코더(CD)가 하나인 점에서 다르다. 왜냐하면, 본 예의 경우, 하나의 서브 뱅크에서는, 8비트의 데이타 입출력이 행해지기 때문에, 컬럼 디코더(CD)는 하나 존재하면 족하기 때문이다. 다만, 컬럼 디코더(CD)는, 도10의 반도체 메모리와 마찬가지로, 2개의 컬럼을 선택하고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd)의 각각에 있어서, 2비트의 데이타 입출력을 실행하는 것으로 한다.

셋째로, 데이타 입출력 회로(I/O ; 12)는 메모리 칩(10)의 중앙부에 있어서 컬럼 방향으로 길게 되도록 배치되고, 데이타 버스(13a, 13b)는 데이타 입출력 회로(12)의 양측에 설치되어 있다.

데이타 버스(13a)는, 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)에 공통으로 설치되고, 데이타 버스(13b)는, 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)에 공통으로 설치되어 있다.

데이타 버스(13a, 13b)는 각각 서브 뱅크의 사이에 있어서 로우 방향으로 연장되고, 데이타 입출력 회로(12)에 접속되어 있다. 데이타 버스(13a, 13b)는 각각 8비트의 데이타를 전송할 수 있도록 구성되어 있다.

이와 같은 칩 레이아웃의 반도체 메모리에서는, 예를 들어 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는 서브 뱅크(11-0-#0)와 데이타 입출력 회로(12)와의 사이에 있어서는, 데이타 버스(13a)를 경유하여 8비트 데이타 송수신이 행해지고, 서브 뱅크(11-0-#1)와 데이타 입출력 회로(12)간에서는, 데이타 버스(13b)를 경유하여 8비트의 데이타의 송수신이 행해진다.

요컨대, 16비트형의 반도체 메모리에 있어서, 데이타 버스(13a, 13b)는, 8비트의 데이타를 전송할 수 있는 수의 배선에 의해 구성되면 좋고, 메모리 칩상의 데이타 버스의 영역을 작게 할 수 있다.

도34는, 도21의 제2 실시예의 반도체 메모리의 칩 레이아웃의 제4 변형예를 도시하고 있다.

이 칩 레이아웃은 도21의 칩 레이아웃에 비해서 이하의 점에서 다르다.

즉, 메인 뱅크(11-0)는 서브 뱅크(11-0-#0, 11-0-#1)로부터 구성되고, 메인 뱅크(11-1)는, 서브 뱅크(11-1-#0, 11-1-#1)로 구성되며, 메인 뱅크(11-2)는 서브 뱅크(11-2-#0, 11-2-#1)로 구성되고, 메인 뱅크(11-3)은 서브 뱅크(11-3-#0, 11-3-#1)로 구성되어 있다.

서브 뱅크(11-0-#0, 11-0-#1)는 뱅크 선택 회로에 의해, 동시에 선택된다. 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는 나머지 서브 뱅크는 선택되지 않는다. 마찬가지로, 예를 들어 서브 뱅크(11-1-#0, 11-1-#1)가 선택된 경우에는, 나머지 서브 뱅크는 선택되지 않는다.

또한, 4개의 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는, 데이타 버스(13a)를 경유하여 데이타 입출력 회로(12)에 접속되어 있다. 마찬가지로, 4개의 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)에 의해 하나의 그룹이 구성되고, 이 그룹의 뱅크는 데이타 버스(13b)를 경유하여 데이타 입출력 회로(12)에 접속되어 있다.

둘째로, 하나의 서브 뱅크에 있어서 16비트(2바이트)의 데이타 입출력을 행하도록 구성되어 있다.

왜냐하면, 본 예의 경우, 하나의 서브 뱅크에서는, 16비트의 데이타 입출력이 행해지기 때문에, 컬럼 디코더(CD)는 2개 존재하면 족하기 때문이다. 다만, 컬럼 디코더(CD)는 도21의 반도체 메모리와 마찬가지로, 2개의 컬럼을 선택하고, 메모리 셀 어레이의 중 블럭(BLa, BLb, BLc, BLd)의 각각에 있어서 4비트의 데이타 입출력을 실행하는 것으로 한다.

서브 뱅크내에서의, 메모리 셀 어레이(AL, CAR), 로우 디코더(RD), 로컬 DQ선쌍(18a), 글로벌 DQ선쌍(18b) 및 DQ 버퍼(DQ)의 레이아웃은 도10의 반도체 메모리의 뱅크내의 레이아웃과 마찬가지이다.

데이타 버스(13a)는, 서브 뱅크(11-0-#0, 11-1-#0, 11-2-#0, 11-3-#0)에 공통으로 설치되고, 데이타 버스(13b)는 서브 뱅크(11-0-#1, 11-1-#1, 11-2-#1, 11-3-#1)에 공통으로 설치되어 있다.

데이타 버스(13a, 13b)는 각각 서브 뱅크의 사이에 있어서 로우 방향으로 연장되고, 데이타 입출력 회로(12)에 접속되어 있다. 데이타 버스(13a, 13b)는 각각 16비트의 데이타가 전송할 수 있도록 구성되어 있다.

이와 같은 칩 레이아웃의 반도체 메모리에서는, 예를 들어 서브 뱅크(11-0-#0, 11-0-#1)가 선택된 경우에는, 서브 뱅크(11-0-#0)와 데이타 입출력 회로(12)와의 사이에 있어서는, 데이타 버스(13a)를 경유하여 16비트 데이타의 송수신이 행해지고, 서브 뱅크(11-0-#1)와 데이타 입출력 회로(12)와의 사이에 있어서는 데이타 버스(13b)를 경유하여 16비트 데이타의 송수신이 행해진다.

요컨대, 32비트형의 반도체 메모리에 있어서, 데이타 버스(13a, 13b)는 16비트 데이타를 전송할 수 있는 수의 배선에 의해 구성되면 되어, 메모리 칩상의 데이타 버스의 영역을 작게 할 수 있다.

도35는, 본 발명의 데이타 전송 시스템을 도시하고 있다.

n(n은 복수)개의 블럭(BL0~BLn)은 각각 같은 요소로 구성되어 있다. 블럭(BL0~BLn)은 컬럼 방향으로 연장하여 배치되어 있다. 블럭(BL0)을 예로 하여, 그 구성에 대해서 설명한다.

블럭(BL0)은, 컬럼 방향으로 배치되는 2개의 스위치 어레이(41a, 41b)를 갖고 있다. 스위치 어레이(41a, 41b)의 각각은, 매트릭스 모양으로 배치된 복수의 스위치(MOS 트랜지스터 ; 46a, 46b)로 구성되어 있다.

로우 디코더(42a)는, 스위치 어레이(41a)의 로우 방향의 2개의 단부중 하나에 인접하여 배치되어 있다. 로우 디코더(42b)는, 스위치 어레이(41b)의 로우 방향의 2개의 단부중 하나에 인접하여 배치되어 있다. 워드선(44a, 44b)의 일단은, 로우 디코더(42a, 42b)에 접속되고, 또 워드선(44a, 44b)은 같은 로우에 속하는 복수의 스위치(46a, 46b)의 제어 단자(게이트)에 접속되어 있다.

컬럼 디코더(43)는, 스위치 어레이(41a)의 컬럼 방향의 2개의 단부중 하나에 인접하여 배치되어 있다. 컬럼 선택선(49)의 일단은, 컬럼 디코더(43)에 접속되어 있다.

레지스터(47a, 47b) 및 컬럼 선택 스위치(48a, 48b)는, 2개의 스위치 어레이(41a, 41b)의 사이에 배치되어 있다. 데이타선(45a, 45b)의 일단은, 레지스터(47a, 47b) 및 컬럼 선택 스위치(48a, 48b)에 접속되고, 또 데이타선(45a, 45b)은 같은 컬럼에 속하는 복수의 스위치(46a, 46b)의 출력단(드레인)에 접속되어 있다. 컬럼 선택선(49)은, 컬럼 선택 스위치(48a, 48b)에 접속되어 있다.

데이타는, 복수의 스위치(46a, 46b)의 입력단(소스)에 인가된다.

로컬 DQ선(50-0)은, 2개의 스위치 어레이(41a, 41b)의 사이에 배치되고, 로우 방향으로 연장되고 있다. 로컬 DQ선(50-0)은, 레지스터(47a, 47b) 및 컬럼 선택 스위치(48a, 48b)에 접속되어 있다.

글로벌 DQ선(51-0)은, n개의 블럭(BL0~BLn)의 스위치 어레이 상에 배치되고, 컬럼 방향으로 연장되고 있다. 글로벌 DQ선(51-0)의 일단은, 로컬 DQ선(50-0)에 접속되고, 글로벌 DQ선(51-0)의 다른 단은 데이타 입출력 회로(I/O ; 52)에 접속되어 있다.

데이타 입출력 회로(52)는, n개의 블럭(BL0~BLn)의 컬럼 방향의 2개의 배선중 하나에 인접하여 배치되어 있다.

상술한 데이타 전송 시스템의 특징은, n개의 블럭(BL0~BLn)이 컬럼 방향으로 연장하여 배치되어 있는 경우에, 예를 들어 블럭(BL0~BLn)으로부터 출력되는 데이타가, 스위치 어레이(41a, 41b)상의 글로벌 DQ선(51-0~51-n)을 경유하여 데이타 입출력 회로(52)에 도입되고 있는 점이다.

요컨대, 블럭(BL0~BLn)으로부터 출력되는 데이타는, 블럭(BL0~BLn)의 컬럼 방향의 2개의 단부중 하나에 인접하여 배치된 데이타 입출력 회로(52)에 집합됨과 동시에, 이 데이타 입출 회로(52)로부터 LSI의 외부로 출력된다.

도36은, 본 발명의 메모리 시스템의 구성을 도시하는 것이다.

여기서는, 도1~도34의 반도체 메모리를 사용하는 메모리 시스템의 일례에 대해서 설명한다.

참조 부호 10은, 메모리 칩이다. 메모리 칩(10)의 구성은, 도1~도34에 있어서 설명한 반도체 메모리중에서 선택되는 하나의 반도체 메모리의 구성과 동일하게 설정된다.

메모리 칩(10)에는, 메모리 셀 어레이(51), 판독·기입 회로(52), 입력 회로(53), 출력 회로(54), 동기 회로(55) 및 클럭 버퍼(58)가 형성되어 있다.

CPU 칩(58)은, 클럭 신호(CK)를 출력한다. 클럭 신호(CK)는, 메모리 칩(10)에 공급되고, 내부 클럭 신호(CLK)로 된다. 메모리 칩(10)내에 있어서, 내부 클럭 신호(CLK)는, 판독·기입 회로(52)에 제공된다. 판독·기입 회로(52)는, 내부 클럭 신호(CLK)에 동기하여 동작한다.

클럭 신호(CK)와 내부 클럭 신호(CLK)의 어긋남 (스큐)은, 동기 회로(55)에 의해 제거된다. 동기 회로(55)는, 내부 클럭 신호(CK')를 출력한다. 내부 클럭 신호(CK')는 입력 회로(53) 및 출력 회로(54)로 공급된다. 입력 회로(53) 및 출력 회로(54)는, 내부 클럭 신호(CK')에 동기하여 동작한다.

I/O버스(57)는, 메모리 칩(10)과 CPU 칩(58)을 접속한다. 데이타는, I/O버스(57)를 경유하여 메모리 칩(10)과 CPU 칩(58) 사이를 왕래한다.

이상, 설명한 바와 같이, 본 발명의 반도체 메모리 및 그 테스트 회로 및 데이타 전송 시스템에 의하면, 다음과 같은 효과를 달성한다.

복수의 뱅크를 설치하고, 각 뱅크내에는, 메모리 셀 어레이의 소 블럭 사이에 배치되고, 로우 방향으로 연장되는 로컬 DQ선과, 메모리 셀 어레이상에 배치되며, 컬럼 방향으로 연장되는 글로벌 DQ선을 설치하고 있다. 그리고, 입출력 데이타는, 로컬 DQ선과 글로벌 DQ선을 경유하여 뱅크의 컬럼 방향의 단부에 설치된 DQ 버퍼와 메모리 셀 어레이와의 사이를 왕래하도록 구성하고 있다.

이와 같은 구성으로 함으로써, 각 뱅크내의 셀 어레이 컨트롤러, 로우 디코더, 컬럼 디코더, DQ 버퍼를 각각 메모리 셀 어레이의 한변에 인접하여 배치시킬 수 있기 때문에, 멀티 비트형, 클럭 동기형, 뱅크형의 반도체 메모리에 있어서, 칩 면적을 증대시키는 일 없이, 데이타 전송 속도를 높이는 것이 가능하게 된다.

Claims

메모리 칩과, 상기 메모리 칩상에 배치되는 복수의 뱅크와, 상기 메모리 칩상에 배치되어 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고 컬럼 방향으로 연장되며 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로가 되는 데이타 버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리 셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 복수 비트의 데이타 판독 동작 또는 상기 복수 비트의 데이타 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 복수의 뱅크 각각은 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 뱅크 중 1개의 뱅크를 상기 데이타 버스에 접속하고, 나머지 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 복수의 뱅크는 상기 로우 방향으로 2개, 상기 컬럼 방향으로 2개, 합계 4개 존재하고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장되는 DQ선쌍을 구비하고, 상기 DQ선쌍은 상기 센스 앰프와 상기 DQ 버퍼를 서로 접속하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 접속되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 데이타 입출력 영역은 상기 메모리 칩의 상기 컬럼 방향의 2개의 단부 중 한 쪽에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 데이타 입출력 영역은 상기 복수 비트의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 데이타 버스는 상기 메모리 칩의 중앙부에서 상기 컬럼 방향으로 연장되고, 상기 복수의 뱅크는 상기 데이타 버스의 상기 로우 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 복수의 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 컬럼 선택선 중 서로 인접하는 2개의 컬럼 선택선은 각각 상이한 컬럼 디코더에 의해 제어되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.
메모리 칩과, 상기 메모리 칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리 칩상에 배치되고 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고 컬럼 방향으로 연장되며 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로가 되는 데이타 버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리 셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 복수 비트의 데이타 판독 동작 또는 상기 복수 비트의 데이타 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 서브 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 복수의 서브 뱅크 각각은 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크를 선택하고, 이 선택된 서브 뱅크를 상기 데이타 버스에 접속하고, 선택되지 않은 서브 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.
제12항에 있어서, 상기 선택된 서브 뱅크에서 입출력되는 데이타는 각각 상이한 상기 데이타 버스를 경유하여 상기 선택된 서브 뱅크와 상기 데이타 입출력 영역과의 사이를 오고 가는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장되는 DQ선쌍을 구비하고, 상기 DQ선쌍은 상기 센스 앰프와 상기 DQ 버퍼를 서로 접속하는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 접속되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크의 수가 n인 경우, 상기 데이타 입출력 영역은 상기 복수 비트 데이타의 n배의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 컬럼 선택선 중 서로 인접하는 2개의 컬럼 선택선은 각각 상이한 컬럼 디코더에 의해 제어되는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 데이타 입출력 영역은 상기 메모리 칩의 중앙부에서 상기 로우 방향으로 길게 되도록 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제19항에 있어서, 상기 데이타 버스는 상기 데이타 입출력 영역의 상기 컬럼 방향의 양측에서 각각 상기 컬럼 방향으로 연장되어 있는 것을 특징으로 하는 반도체 메모리.
제20항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 데이타 버스의 상기 로우 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제21항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 데이타 입출력 영역은 상기 메모리 칩의 상기 컬럼 방향의 2개의 단부 중 한쪽에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제23항에 있어서, 상기 데이타 버스는 상기 데이타 입출력 영역의 상기 컬럼 방향의 1개의 측에서 각각 상기 컬럼 방향으로 연장되어 있는 것을 특징으로 하는 반도체 메모리.
제24항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 데이타 버스의 상기 로우 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제25항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.
메모리 칩과, 상기 메모리 칩상에 배치되는 복수의 뱅크와, 상기 메모리 칩상에 배치되고 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고 로우 방향으로 연장되며 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로가 되는 데이타 버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리 셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 복수의 뱅크 각각은, 상기 중 블럭의 각각을 구성하는 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장되며, 상기 센스 앰프에 접속되는 로컬 DQ선쌍과, 상기 중 블럭 상에서 상기 컬럼 방향으로 연장되고, 상기 로컬 DQ선쌍과 상기 DQ 버퍼를 접속하는 글로벌 DQ선쌍을 구비하는 것을 특징으로 하는 반도체 메모리.
제28항에 있어서, 상기 로컬 DQ선쌍과 상기 글로벌 DQ선쌍 사이에 배치되는 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리.
제29항에 있어서, 상기 스위치는 N채널 타입 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 복수의 뱅크 각각은 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 뱅크 중 1개의 뱅크를 상기 데이타 버스에 접속하고, 나머지 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 복수의 뱅크는 상기 로우 방향으로 2개, 상기 컬럼 방향으로 2개, 합계 4개 존재하고 있는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 배치되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 데이타 입출력 영역은 상기 메모리 칩의 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 데이타 입출력 영역은 상기 메모리 칩의 중앙부에서 상기 컬럼 방향으로 연장하여 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 데이타 입출력 영역은 상기 복수 비트의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 데이타 버스는 상기 메모리 칩의 중앙부에서 상기 로우 방향으로 연장되고, 상기 복수의 뱅크는 상기 데이타 버스의 상기 컬럼 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 복수의 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 복수의 컬럼 디코더는 상기 로우 방향으로 배치되고, 상기 복수의 컬럼 디코더가 제어하는 상기 컬럼 선택선 그룹은 서로 완전히 분할되어 있는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 적어도 1개의 컬럼 디코더는 상기 컬럼 선택선 중 1개의 컬럼 선택선을 선택하는 기능 및 상기 컬럼 선택선 중 2개 이상의 컬럼 선택선을 선택하는 기능을 구비하며, 이 두가지 기능은 제어 신호에 의해 전환되는 것을 특징으로 하는 반도체 메모리.
메모리 칩과, 상기 메모리 칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리 칩상에 배치되고 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고 로우 방향으로 연장되며 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로가 되는 데이타 버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리 셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 서브 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
제41항에 있어서, 상기 복수의 서브 뱅크 각각은, 상기 중 블럭의 각각을 구성하는 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장되며, 상기 센스 앰프에 접속되는 로컬 DQ선쌍과, 상기 중 블럭 상에서 상기 컬럼 방향으로 연장되고, 상기 로컬 DQ선쌍과 상기 DQ 버퍼를 접속하는 글로벌 DQ선쌍을 구비하는 것을 특징으로 하는 반도체 메모리.
제42항에 있어서, 상기 로컬 DQ선쌍과 상기 글로벌 DQ선쌍 사이에 배치되는 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리.
제43항에 있어서, 상기 스위치는 N채널 타입 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리.
제41항에 있어서, 상기 복수의 서브 뱅크 각각은 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크를 선택하고, 이 선택된 서브 뱅크를 상기 데이타 버스에 접속하고, 선택되지 않은 서브 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.
제45항에 있어서, 상기 선택된 서브 뱅크에서 입출력되는 데이타는 각각 상이한 상기 데이타 버스를 경유하여 상기 선택된 서브 뱅크와 상기 데이타 입출력 영역과의 사이를 오고 가는 것을 특징으로 하는 반도체 메모리.
제41항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 접속되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.
제41항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크의 수가 n인 경우, 상기 데이타 입출력 영역은 상기 복수 비트 데이타의 n배의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.
제41항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 복수의 컬럼 디코더는 상기 로우 방향으로 배치되고, 상기 복수의 컬럼 디코더가 제어하는 상기 컬럼 선택선의 그룹은 서로 완전하게 분할되어 있는 것을 특징으로 하는 반도체 메모리.
제41항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.
제41항에 있어서, 상기 데이타 입출력 영역은 상기 메모리 칩의 중앙부에서 상기 컬럼 방향으로 길게 되도록 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제51항에 있어서, 상기 데이타 버스는 상기 데이타 입출력 영역의 상기 로우 방향의 양측에서 각각 상기 로우 방향으로 연장되어 있는 것을 특징으로 하는 반도체 메모리.
제52항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 데이타 버스의 상기 컬럼 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제53항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.
제41항에 있어서, 상기 데이타 입출력 영역은 상기 메모리 칩의 상기 로우 방향의 2개의 단부 중 한쪽에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제55항에 있어서, 상기 데이타 버스는 상기 데이타 입출력 영역의 상기 로우 방향의 1개의 측에서 각각 상기 로우 방향으로 연장되어 있는 것을 특징으로 하는 반도체 메모리.
제56항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 데이타 버스의 상기 컬럼 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.
제57항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.
메모리 칩과, 상기 메모리 칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리 칩상에 배치되고 복수 비트 데이타의 입출력을 실행하기 위한 복수의 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고 로우 방향으로 연장되며 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로가 되는 복수의 데이타 버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리 셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 데이타 버스는 각각의 데이타 입출력 영역의 상기 로우 방향의 양측에 각각 배치되고, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 데이타 버스 각각의 상기 컬럼 방향의 양측에 배치되고, 상기 복수의 서브 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되는 있는 것을 특징으로 하는 반도체 메모리.
제59항에 있어서, 상기 복수의 서브 뱅크 각각은, 상기 중 블럭의 각각을 구성하는 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장되며, 상기 센스 앰프에 접속되는 로컬 DQ선쌍과, 상기 중 블럭 상에서 상기 컬럼 방향으로 연장되고, 상기 로컬 DQ선쌍과 상기 DQ 버퍼를 접속하는 글로벌 DQ선쌍을 구비하는 것을 특징으로 하는 반도체 메모리.
제60항에 있어서, 상기 로컬 DQ선쌍과 상기 글로벌 DQ선쌍 사이에 배치되는 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리.
제61항에 있어서, 상기 스위치는 N채널 타입 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리.
제59항에 있어서, 상기 복수의 서브 뱅크 각각은 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크를 선택하고, 이 선택된 서브 뱅크를 상기 데이타 버스에 접속하고, 선택되지 않은 서브 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.
제63항에 있어서, 상기 선택된 서브 뱅크에서 입출력되는 데이타는 각각 상이한 상기 데이타 버스를 경유하여 상기 선택된 서브 뱅크와 상기 데이타 입출력 영역과의 사이를 오고 가는 것을 특징으로 하는 반도체 메모리.
제59항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 접속되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.
제59항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크의 수가 n인 경우, 상기 데이타 입출력 영역의 수는 n이고, 상기 데이타 입출력 영역의 각각은 상기 복수 비트의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.
제59항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 복수의 컬럼 디코더는 상기 로우 방향으로 배치되고, 상기 복수의 컬럼 디코더가 제어하는 상기 컬럼 선택선의 그룹은 서로 완전히 분할되어 있는 것을 특징으로 하는 반도체 메모리.
제59항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.
제59항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.
제59항에 있어서, 상기 복수의 메인 뱅크 각각은 외부 클럭에 동기하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하는 것을 특징으로 하는 반도체 메모리.
컬럼 방향으로 연장하여 배치되는 복수의 블럭을 갖고, 각각의 블럭은 매트릭스상으로 배치되는 복수의 스위치로 구성되는 스위치 어레이와, 상기 스위치 어레이의 로우 방향의 단부에 인접하여 배치되고, 상기 스위치 어레이의 로우를 선택하는 로우 디코더와, 상기 스위치 어레이의 컬럼 방향의 단부에 인접하여 배치되고, 상기 로우 방향으로 연장되는 로컬 DQ선과, 상기 스위치 어레이의 복수의 스위치에 접속되고, 데이타를 상기 로컬 DQ선으로 유도하는 데이타선으로 구성되며, 상기 복수의 블럭 상에서 상기 컬럼 방향으로 연장하여 배치되고, 일단이 상기 로컬 DQ선에 접속되는 글로벌 DQ선과, 상기 복수 블럭의 상기 컬럼 방향의 단부에 인접하여 배치되고, 상기 복수 블럭의 상기 스위치 어레이의 컬럼을 선택하는 컬럼 디코더와, 상기 복수 블럭의 상기 컬럼 방향의 단부에 인접하여 배치되고, 상기 글로벌 DQ선의 다른단에 접속되고, 데이타의 입출력을 실행하는 데이타 입출력 회로를 갖는 것을 특징으로 하는 데이타 전송 시스템.
제71항에 있어서, 상기 스위치 어레이상에 배치되는 컬럼 선택선을 구비하는 것을 특징으로 하는 데이타 전송 시스템.
제72항에 있어서, 상기 스위치 어레이의 단부에 인접하여 배치되는 컬럼 선택 스위치를 구비하고, 상기 컬럼 선택 스위치는 상기 컬럼 선택선에 접속되는 것을 특징으로 하는 데이타 전송 시스템.
제71항에 있어서, 상기 스위치 어레이의 단부에 인접하여 배치되는 레지스터를 구비하고, 상기 레지스터는 상기 데이타선과 상기 로컬 DQ선 사이에 접속되는 것을 특징으로 하는 데이타 전송 시스템.
제71항에 있어서, 상기 데이타 입출력 회로는 동시에 복수 비트 데이타의 입출력을 행하는 것을 특징으로 하는 데이타 전송 시스템.
메모리 칩과, 상기 메모리 칩상에 배치되는 복수의 뱅크와, 상기 메모리 칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고 컬럼 방향으로 연장되며 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로가 되는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리 칩과 상기 CPU 칩을 서로 접속하는 I/O 버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리 셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.
메모리 칩과, 상기 메모리 칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리 칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고 컬럼 방향으로 연장되며 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역사이에 있어서의 상기 복수 비트 데이타의 경로가 되는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리 칩과 상기 CPU 칩을 서로 접속하는 I/O 버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리 셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 서브 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.
메모리 칩과, 상기 메모리 칩상에 배치되는 복수의 뱅크와, 상기 메모리 칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고 로우 방향으로 연장되며 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로가 되는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리 칩과 상기 CPU 칩을 서로 접속하는 I/O 버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리 셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.
메모리 칩과, 상기 메모리 칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리 칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고 로우 방향으로 연장되며 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로가 되는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리 칩과 상기 CPU 칩을 서로 접속하는 I/O 버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리 셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 서브 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.
메모리 칩과, 상기 메모리 칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리 칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 복수의 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고 로우 방향으로 연장되며 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로가 되는 복수의 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리 칩과 상기 CPU 칩을 서로 접속하는 I/O 버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리 셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리 셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한 쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른 쪽에 배치되는 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 다른 쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀 어레이 컨트롤러로 구성되며, 상기 복수의 데이타 버스는 각각의 데이타 입출력 영역의 상기 로우 방향의 양측에 각각 배치되고, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 각각의 데이타 버스의 상기 컬럼 방향의 양측에 배치되고, 상기 복수의 서브 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.