KR100703834B1

KR100703834B1 - 고속 동작을 위한 메모리 칩 아키텍쳐

Info

Publication number: KR100703834B1
Application number: KR1020050027401A
Authority: KR
Inventors: 이근일; 주용석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-09-22
Filing date: 2005-03-31
Publication date: 2007-04-06
Also published as: KR20060045407A

Abstract

본 발명은 보다 향상된 하이 테크롤러지의 개발 및 적용 없이도 다이 사이즈의 감소가 가능하고 웨이퍼당 취득 가능한 다이수를 증가시켜 양산성이 개선된 칩 아키텍쳐를 갖는 메모리장치를 제공하고, 또한 주변회로에서 소모되는 전류를 줄여주어 고속 동작에 유리한 메모리장치를 제공하기 위한 것으로, 이를 위한 본 발명의 메모리 칩은 평면적으로 정방형을 이루며, 칩의 단축을 이등분하여 상부의 제1영역과 하부의 제2영역으로 구분되고, 상기 제1영역에서 칩의 장축 방향으로 배열된 복수의 탑 뱅크, 상기 제2영역에서 칩의 장축 방향으로 배열되는 복수의 바텀 뱅크, 상기 제1영역에서 칩의 탑 가장자리에 배치된 복수의 제1데이터입출력패드, 상기 제1데이터입출력패드에 대향하여 상기 제2영역에서 칩의 바텀 가장자리에 배치된 복수의 제2데이터입출력패드를 구비하며, 상기 복수의 탑 뱅크 중 어느 한 탑 뱅크로부터 데이터 폭의 절반에 해당하는 데이터를 상기 복수의 제1데이터입출력패드를 통해 출력하고, 상기 복수의 바텀 뱅크 중 어느 한 바텀 뱅크로부터 데이터 폭의 나머지 절반에 해당하는 데이터를 상기 복수의 제2데이터입출력패드를 통해 출력하는 메모리 칩을 제공한다.

메모리, 뱅크, 데이터입출력패드, 입출력센스앰프, 워드라인드라이버, 컨트롤회로, 입출력센스앰프

Description

고속 동작을 위한 메모리 칩 아키텍쳐{MEMORY CHIP ARCHITECTURE WITH HIGH SPEED OPERATION}

도 1은 종래기술에 따른 메모리 칩 구조를 보여주는 도면.

도 2는 본 발명의 일 실시예에 따른 메모리 칩 구조를 보여주는 도면.

도 3은 도 2의 뱅크를 구체적으로 도시한 도면.

도 4는 본 발명의 다른 실시예에 따른 메모리 칩 구조를 보여주는 도면.

도 5는 도 4의 뱅크를 구체적으로 도시한 도면.

도 6은 명령어 및 어드레스 패드로부터 각 뱅크의 컨트롤회로까지 전달되는 본 발명에 따른 신호 전달 경로를 나타낸 개념도.

도 7은 도 6과 같은 구성을 같는 본 발명에서 고주파수 동작 특성인 라이트 동작시의 wt_tCKmin 및 리드 동작시의 rd_tCKmin 특성을 측정한 결과치.

본 발명은 메모리장치의 칩 아키텍쳐(chip architecture)에 관한 것으로, 더 욱 상세하게는 하이(high) 테크놀러지(technology)의 개발 없이 다이(die) 사이즈를 감소시켜 양산성이 증대되고, 컷다운(cutdowun) 제품의 용이한 개발과 고속 동작이 가능한 메모리 칩에 관한 것이다.

잘 알려진 바와 같은 컴퓨터 및 통신 제품에 DRAM(Dynamic Random Acess Memory)과 같은 메모리장치가 널리 사용되고 있으며, 고 주파수 동작에 대한 요구가 늘어나고 있기 때문에 안정적인 고속동작의 메모리장치의 제작이 필요하다. 또한 원가절감을 위하여 다이(die) 사이즈(size)를 최소화하기 위한 메모리 구조가 필요시 된다.

또한, 통상적으로 메모리장치는 독립적인 데이터 억세스가 가능한 다수의 메모리 뱅크(Bank)로 이루어져 있다. 그리고, 로오디코더(X-decorder), 컬럼디코더(Y-decoder), 입출력센스앰프, 라이트드라이버 및 어드레스 컨트롤회로 등을 각 뱅크 별로 구비하여, 이들의 구동에 의해 해당하는 뱅크의 셀이 억세스되면서 그 셀과 데이터입출력패드 간의 데이터 전달이 이루어지게 된다.

도 1은 종래기술에 따른 그래픽(Graphic) DDR SDRAM의 아키텍쳐를 보여주는 도면으로서, X32 데이터 폭(data width)을 갖는 칩 구조이다.

도 1에서 알 수 있는 바와 같이 4 뱅크로 구성된 메모리블록을 X8 데이터입출력(Data IO) 패드(pad)에 연결하는 구조를 단위 블록으로 하여, 이러한 단위 블록들이 평면적으로 칩에 4개 배치한 형태로 되어있다.

더 구체적으로, 평면적으로 칩의 1사분면, 2사분면, 3사분면 및 4사분면에 각각 단위 블록들이 배치되는 구조를 갖고 있으며, 각 단위 블록들은 4 뱅크로 구 성되어 있다.

각 단위블록들은 제1뱅크(Bank0), 제2뱅크(Bank1), 제3뱅크(Bank2) 및 제4뱅크(Bank3)로 구성되며, 제1뱅크(Bank0) 및 제3뱅크(Bank2)가 칩의 장축 가장자리에 근접하여 배치되면서 X8 데이터입출력(Data IO) 패드에 인접하여 구성된다. 제2뱅크(Bank1) 및 제4뱅크(Bank3)는 칩의 중앙 영역인 글로벌영역(Global)에 근접하여 배치된다.

제1뱅크(Bank0)와 제2뱅크(Bank1)의 사이에는 각 뱅크를 구동하기 위한 입출력센스앰프(I/O S/A, Input Output Sense Amp.) 및 라이트드라이버(WDRV, Write Driver)와, 컬럼디코더(Y-dec)가 배치된다. 즉, 입출력센스앰프, 라이트드라이버 및 컬럼디코더가 두개씩 배치된다.

제3뱅크(Bank3)와 제4뱅크(Bank3)의 사이에도 마찬가지로 두개씩의 입출력센스앰프, 라이트드라이버 및 컬럼디코더가 배치된다.

한편, 제1뱅크(Bank0)와 제3뱅크(Bank3) 사이에는 각 뱅크를 구동하기 위한 로오디코더(X-dec)가 배치되어, 두개의 로오디코더가 구성되어 진다. 제2뱅크(Bank1)와 제4뱅크(Bank3)의 사이에도 마찬가지로 두개의 로오디코더가 배치된다.

명령어 및 어드레스(Com & Add) 패드는 칩의 단축 가장자리에 배치되어 글로벌 영역에 구비된 회로들을 통해서 각 단위블록들의 컨트로회로(X,Y-ctrl)에 신호를 전달한다. 컨트로회로(X,Y-ctrl)는 칩의 각 사분면에 위치하고 있는 각 단위블록들의 중앙에 위치하고 있으면서, 각 뱅크별로 하나씩 구비(도면에 B-0,1,2,3로 표시 함)되므로 한 단위 블록에 총 4개의 컨트롤회로(X,Y-ctrl)가 구비된다. 컨트 롤회로블록(X, Y_control)는 각 뱅크의 로오디코더 및 컬럼디코더를 컨트롤하기 위한 회로이다.

이와 같은 구조는 4 뱅크의 단위 블록에서 셀의 데이터 입출력 회로인 입출력센스앰프(I/O S/A, Input Output Sense Amp.) 및 라이트드라이버(WDRV, Write Driver)와 인접한 8개의 데이터입출력패드(DQ)가 연결되기 때문에, 글로벌입출력라인(gio) 길이가 짧아진다. 따라서 각 뱅크에서 입출력되는 글로벌입출력라인의 데이터 플라이트(fligh) 시간이 차이가 작으므로 고 주파수 동작에 유리하고, 어드레스억세스타임(tAA) 특성이 개선되는 장점이 있다.

그러나, 앞서 설명한 바와 같이 4 뱅크로 구성된 각 단위블록에 각각 4 개의 입출력센스앰프, 워드라인드라이버, 로오디코더(X-dec), 컬럼디코더(Y-dec) 및 컨트롤회로가 필요하므로, 전류 소모가 증가하여 스피드에 영향을 미치고, 회로 블록이 증가함에 따라 다이(die) 사이즈가 증가되어 양산성을 저해한다.

따라서 고속 동작이 가능하면서 웨이퍼당 취득 가능한 다이의 개수를 증가시켜 양산성을 개선하기 위한 칩 아키텍쳐가 필요한 실정이다.

본 발명은 보다 향상된 하이 테크롤러지의 개발 및 적용 없이도 다이 사이즈의 감소가 가능하고 웨이퍼당 취득 가능한 다이수를 증가시켜 양산성이 개선된 칩 아키텍쳐를 갖는 메모리장치를 제공하데 그 목적이 있다.

본 발명의 다른 목적은 주변회로에서 소모되는 전류를 줄여주어 고속 동작에 유리한 메모리장치를 제공하는데 있다.

본 발명의 또다른 목적은 컷다운(cutdowun) 제품의 개발이 용이한 메모리장치를 제공하는데 있다.

본 발명의 또 다른 목적은 칩 중앙에서 대칭적으로 뱅크들이 배치되어 있고, 칩의 단축 일단에 명령어 및 어드레스 패드가 위치하는 칩 구조에서, 상기 명령어 및 어드레스 패드로부터 전달되는 신호에 의해 상기 각 뱅크의 엑세스 타임이 실질적으로 동일하도록 하기 위한 메모리 칩을 제공하는데 있다.

상기 목적을 달성하기 위해 본 발명은 평면적으로 정방형을 이루며, 칩의 단축을 이등분하여 상부의 제1영역과 하부의 제2영역으로 구분되고,

상기 제1영역에서 칩의 장축 방향으로 배열된 복수의 탑 뱅크, 상기 제2영역에서 칩의 장축 방향으로 배열되는 복수의 바텀 뱅크, 상기 제1영역에서 칩의 탑 가장자리에 배치된 복수의 제1데이터입출력패드, 상기 복수의 제1데이터입출력패드에 대향하여 상기 제2영역에서 칩의 바텀 가장자리에 배치된 복수의 제2데이터입출력패드를 구비하며,

상기 복수의 탑 뱅크 중 어느 한 탑 뱅크로부터 데이터 폭의 절반에 해당하는 데이터를 상기 복수의 제1데이터입출력패드를 통해 출력하고,

상기 복수의 바텀 뱅크 중 어느 한 바텀 뱅크로부터 데이터 폭의 나머지 절반에 해당하는 데이터를 상기 복수의 제2데이터입출력패드를 통해 출력하는 메모리 칩을 제공한다.

또한, 본 발명은 칩 중앙에서 대칭적으로 뱅크들이 배치되어 있고, 칩의 단축 일단에 명령어 및 어드레스 패드가 위치하는 메모리 칩에 있어서, 상기 명령어 및 어드레스 패드로부터 전달되는 신호에 의해 상기 각 뱅크의 엑세스 타임이 실질적으로 동일하도록 하기 위하여, 상기 명령어 및 어드레스 패드로부터 출력되는 신호를 칩의 중앙지점으로 전달한 후, 상기 칩의 중앙지점으로부터 상기 각 뱅크들의 컨트롤회로로 신호를 전달하는 메모리 칩을 제공한다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명을 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 메모리 칩 구조를 도시한 것으로, 256Mbit의 8MX32 그래픽 DDR SDRAM 구조를 예로 나타내었다.

도 2에 도시된 바와 같이, 칩의 장축이 4개로 분할되고 단축이 2개로 분할되어, 4 X 2 배열된 총 8개의 뱅크로 구성된다.

이중 4개의 뱅크(Bank0_T, Bank1_T, Bank2_T, Bank3_T)가 칩의 탑(Top) 부위에 배치되어, 탑 블록의 각 뱅크는 칩의 탑 가장자리에 위치한 16개의 데이터입출력패드 Data(X)_T에 의해서 칩외부와 데이터를 입출력한다.

나머지 4개의 뱅크(Bank0_B, Bank1_B, Bank2_B, Bank3_B)는 칩의 단축 상에서 바텀(Bottom) 부위에 배치되어, 바텀 블록의 각 뱅크는 칩의 바텀 가장자리에 위치한 16개의 데이터입출력패드 Data(X)_B에 의해서 칩외부와 데이터를 입출력한다.

탑 블록을 구체적으로 살피면, 4개의 뱅크(Bank0_T, Bank1_T, Bank2_T, Bank3_T)와 데이터입출력패드 Data(X)_T 영역과의 사이에는 각 뱅크별로 하나씩의 입출력센스앰프 및 라이트드라이버(I/O S/A & WDRV)가 배치된다.

또한 탑 블록의 4개의 뱅크(Bank0_T, Bank1_T, Bank2_T, Bank3_T)와 글로벌영역(Global) - 탑 블록과 바텀 블록의 사이에 존재하는 영역 - 과의 사이에는 각 뱅크별로 하나씩의 컬럼디코더(Y-Dec)가 배치된다.

탑 블록의 뱅크(Bank0_T)와 뱅크(Bank1_T) 사이에는 각 뱅크를 구동하기 위한 로오디코더(X-dec)가 배치되어, 두개의 로오디코더가 구성되어 진다. 뱅크(Bank2_T)와 뱅크(Bank3_T)의 사이에도 마찬가지로 두개의 로오디코더가 배치된다.

바텀 블록 역시 탑 블록과 유사한 배치관계를 갖는다. 구체적으로, 4개의 뱅크(Bank0_B, Bank1_B, Bank2_B, Bank3_B)와 데이터입출력패드 Data(X)_B 영역과의 사이에는 각 뱅크별로 하나씩의 입출력센스앰프 및 라이트드라이버(I/O S/A & WDRV)가 배치되고, 바텀 블록의 4개의 뱅크(Bank0_B, Bank1_B, Bank2_B, Bank3_B)와 글로벌영역(Global)과의 사이에는 각 뱅크별로 하나씩의 컬럼디코더(Y-Dec)가 배치된다. 바텀 블록의 뱅크(Bank0_B)와 뱅크(Bank1_B) 사이에는 각 뱅크를 구동하기 위한 로오디코더(X-dec)가 배치되어, 두개의 로오디코더가 구성되어 진다. 뱅크(Bank2_B)와 뱅크(Bank3_B)의 사이에도 마찬가지로 두개의 로오디코더가 배치된다.

명령어 및 어드레스(Com & Add) 패드는 칩의 단축 가장자리에 배치되어 글로벌 영역에 구비된 회로들을 통해서 컨트로회로(X,Y-ctrl)에 신호를 전달한다. 각 뱅크의 로오디코더 및 컬럼디코더를 컨트롤하기 위한 회로인 컨트롤회로(X_ctrl, Y_ctrl)는 탑 블록 및 바텀 블록의 각 뱅크 사이에 4개 배치되어, 탑 블록 및 바텀 블록에서 각 하나씩인 두 뱅크(도면에 BK0, BK1, BK2, BK3으로 표기됨)를 하나의 컨트롤회로(BK0 가 동시에 컨트롤한다.

상술한 바와 같이, 본 실시예에 따른 X32 그래픽 DDR SDRAM 제품은 칩 아키텍쳐 측면에서 4개의 뱅크로 이루어진 탑 블록과 바텀 블록을 각각 데이터입출력패드 16개와 연결하여 배치한다. 이에 의해 종래의 X32 그래픽 DDR SDRAM의 구조(도 1 참조)에 비해 다이 사이즈를 작게 한다. 또한, 종래의 구조에 비하여 입출력센스앰프 및 라이트드라이버(IOSA & WDRV)와, 컬럼디코더(Y-DEC) 블록을 각각 8개 필요없게되고, 각 뱅크의 로오어드레스 및 컬럼어드레스를 제어하기 위한 컨트롤회로(X_ctrl, Y_ctrl) 블록 12개가 필요 없게 되므로 칩 사이즈를 작게하여 양산성을 개선한다.

그리고 고 주파수 동작 측면에서는 컨트롤회로에서 소모되는 전류(current)를 줄일 수 있으므로 고속 동작에 유리하고, 컬럼디코더(Y_dec)를 커맨트 및 어드레스(Com & Add) 패드와 가까운 곳에 배치하여 컬럼 인에이블을 최대한 빠르게하므로써 어드레스억세스타임(tAA)을 개선하고, 셀 데이터입출력회로인 입출력센스앰프 및 라이트드라이버 (I/O S/A & WDRV)는 데이터입출력 Data(X16) 패드와 가까운 곳에 배치하여 데이터 입출력 시간(데이터억세스타임)을 개선할 수 있다.

도 2에 도시된 각 뱅크에 대한 구조를 도 3에 상세히 나타내었다.

뱅크내의 메모리셀어레이는 좌우로 이븐블록(EVEN)과 홀수블록(ODD)으로 구분되며, 이븐블록(EVEN)과 홀수블록(ODD) 각각은 업블록 및 다운블록으로 구분되어 업블록 및 다운블록이 각각 로오디코더(X-DEC_UP, X-DEC_DOWN))를 구비한다

그리고, 로오 어드레스 억세스시 업(UP), 다운(DOWN)으로 2개의 워드라인(word line)이 동시에 인에이블되며, 셀과 입출력센스앰프 및 라이트드라이버(IOSA & WDRV)를 연결하는 로컬입출력라인(Lio line)은 업 블록에 8개가 연결되고, 다운 블록에 8개가 연결되므로써 로오 억세스시 16개의 셀 데이터가 데이터입출력패드로 입출력되는 구조이다. 로컬입출력라인(Lio line)은 세그먼트입출력라인(sio)을 통해 셀 데이터를 전달받는다.

또한, 본 발명의 칩 아키텍쳐는 도 4에 도시된 바와 같이 128Mbit 메모리(4MX32)를 구성할 수 있는 바, 주변회로의 레이아웃 수정을 최소화하고 코어블록(셀 어레이 및 비트라인 구동회로의 블록)을 간단히 수정하므로써 간단하게 동일한 특성의 또 다른 제품을 개발 할 수 있는 장점이 있다. 즉, 본 발명의 아키텍쳐는 컷다운(cutdowun) 제품의 개발이 용이한 바, 도 5에 도시된 바와 같이, 주변회로는 256Mbit 메모리 칩와 동일하고, 로오 억세스시 1개의 워드라인이 인에이블되도록 하며 로컬입출력라인(lio) 16개가 데이터입출력패드와 연결되는 구조로 칩을 구성하여 동일한 특성의 제품을 확보할 수 있는 장점이 있다.

도 6은 명령어 및 어드레스(Com & Add) 패드로부터 각 뱅크의 컨트롤회로(X,Y-ctrl)까지 전달되는 컨트롤신호 및 어드레스신호의 경로를 나타낸 것이다.

통상적으로, 그래픽 메모리는 명령어 및 어드레스(Com & Add) 패드가 칩의 좌측 또는 우측의 어느한쪽에 위치한 구조로서, 이 때문에 각 뱅크를 억세스하기 위한 컨트롤신호의 인에이블시점이 다르다는 문제점이 있다. 즉, 명령어 및 어드레스(Com & Add) 패드와 근접한 칩 오른쪽에 있는 뱅크(Bank3_T, Bank3_B)는 컨트롤신호가 가장 빠르게 인에이블되고, 가장멀리 떨러진 칩 좌측 뱅크(Bank0_T, Bank0_B)는 가장 늦게 인에이블 된다.

이러한 뱅크 억세스 타임의 차이는 고속 동작시 1 tCK(클럭 사이클 타임)마다 트랜지션(transition)되는 글로벌입출력라인의 데이터(gio gata)에 대한 트랜지션 타이밍에 차이가 발생한다. 글로벌입출력라인 데이터의 트랜지션 타이밍 차이는 고속동작시 데이터를 래치하기 위한 타이밍 마진을 감소시키게 되며, 따라서 각 뱅크에서 입출력되는 글로벌입출력라인의 데이터의 타이밍을 맞추기 위한 예컨대 인버터 체인과 같은 딜레이수단을 이용해야 한다. 그러나 이와 같은 스킴(scheme)은 PVT(Process Voltage Temperature) 변화에 따라 인버터체인의 딜레이 값이 변하게 되므로 고속주파수(High Frequency) 동작을 제한하게 된다.

따라서, 본 발명에서와 같이 칩 중앙에서 대칭적으로 뱅크가 배치되어 있고 칩의 우측에 명령어 및 어드레스(Com & Add) 패드가 위치하는 칩 아키텍쳐의 경우, 도 6에 도시된 바와같이 명령어 및 어드레스(Com & Add) 패드로부터 출력되는 신호를 칩의 중앙까지 제1 리피터(repeater)(I1, I2)를 통해 전달하고, 칩 중앙에서부터 좌우로 대칭적인 구조로 되어 있는 제2 리피터(I3, I4, I5, I6)를 통해 각 뱅크(BK0, BK1, BK2, BK3)의 컨트롤회로(X_ctrl, Y_ctrl)로 신호가 전달되도록 한다.

그리고, 칩 중앙에서부터 제2 리피터(I3, I4)를 통해 신호를 전달받는 Bank0 및 Bank1의 컨트롤회로(BK0 X_ctrl, BK1 Y_ctrl)는 도6에 도시된 바와 같이 서로 최대한 가깝게 배치하여 이들 뱅크 Bank0 및 Bank1 간의 억세스 타임을 유사하게 가져갈 수 있다. Bank2 및 Bank3의 컨트롤회로(BK2 X_ctrl, BK3 Y_ctrl)의 배치도 마찬가지이다.

이에 의해 각 뱅크로 입출력되는 글로벌입출력라인 데이터는 실질적으로 동일한 타이밍에 트랜지션된다.

따라서, 종래기술에서 적용되었던 인버터 체인과 같은 딜레이수단을 사용할 필요가 없고, 각 뱅크의 억세스 타이밍이 동일하기 때문에 PVT 변화에 따른 tCK 특성 변화를 최대한 억제할 수 있다.

도 7은 도 6과 같은 구성을 같는 본 발명에서 고주파수 동작 특성인 라이트 동작시의 wt_tCKmin 및 리드 동작시의 rd_tCKmin 특성을 측정한 결과치(이하, shmoo라 한다)이다.

뱅크 Bank2의 컨트롤 및 어드레스 신호의 억세스 타임을 가장 빠르게하고 나머지 뱅크 Bank1, Bank2, Bank3는 컨트롤 및 어드레스 신호의 억세스 타임을 동일하게 구성한 경우, 뱅크별 라이트 및 리드시의 고주파수 동작 특성을 측정한 결과 뱅크 억세스가 가장 빠른 Bank2는 리드시 rd_tCKmin 1.9ns까지 동작하지만 라이트시의 wt_tCKmin는 1.8ns까지 동작하여 다른 뱅크인 Bank1, Bank2, Bank3 보다 0.1ns가 작은 고주파수동작 특성을 나타내었다. 따라서 뱅크 억세스 타임 차이에 따른 고속 동작 특성의 변화가 나타남을 확인할 수 있다.

결국, 도 2의 본 발명과 같은 그래픽 메모리 칩에서 도 6과 같이 본 발명에 따른 STBA(Same Time Bank Access) 스킴을 적용하면 안정적인 고속 동작 특성을 확보할 수 있다. 그래픽 메모리가 아니라 하더라도 칩 중앙에서 대칭적으로 뱅크가 배치되어 있고 칩의 우측에 명령어 및 어드레스(Com & Add) 패드가 위치하는 기타 다른 메모리 칩에서도 도 6과 같이 본 발명에 따른 STBA(Same Time Bank Access) 스킴은 적용될 수 있을 것이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 따른 메모리 칩은 칩 사이즈를 작게 하여 양산성을 개선함과 동시에 고속 동작 특성을 확보하는 효과를 구현하며, 칩 동작에 필요한 주변회로를 컷다운이 용이하도록 배치하므로써 동일한 특성의 다른 셀 밀도(cell density) 제품 개발 기간을 단축할 수 있는 장점이 있다.

Claims

칩의 단축을 이등분하는 가상선을 기준으로 상측에 배치되는 제1영역;

상기 가상선을 기준으로 하측에 배치되는 제2영역;

상기 제1영역에서 칩의 장축 방향으로 배열된 복수의 탑 뱅크;

상기 제2영역에서 칩의 장축 방향으로 배열되는 복수의 바텀 뱅크;

상기 제1영역에서 칩의 탑 가장자리에 배치된 복수의 제1데이터입출력패드; 및

상기 복수의 제1데이터입출력패드에 대향하여 상기 제2영역에서 칩의 바텀 가장자리에 배치된 복수의 제2데이터입출력패드를 구비하며,

상기 복수의 탑 뱅크 중 어느 한 탑 뱅크로부터 데이터 대역폭의 절반에 해당하는 데이터를 상기 복수의 제1데이터입출력패드를 통해 출력하고, 상기 복수의 바텀 뱅크 중 어느 한 바텀 뱅크로부터 데이터 대역폭의 나머지 절반에 해당하는 데이터를 상기 복수의 제2데이터입출력패드를 통해 출력하는 메모리 칩.
제1항에 있어서,

상기 복수의 탑 뱅크와 상기 복수의 제1데이터입출력패드가 형성된 영역 사이에 각 뱅크별로 하나씩의 제1입출력센스앰프/라이트드라이버가 배치된 것을 특징으로 하는 메모리 칩.
제2항에 있어서,

상기 복수의 바텀 뱅크와 상기 복수의 제2데이터입출력패드가 형성된 영역 사이에 각 뱅크별로 하나씩의 제2입출력센스앰프/라이트드라이버가 배치된 것을 특징으로 하는 메모리 칩.
제1항에 있어서,

상기 복수의 탑 뱅크와 글로벌영역 - 상기 글로벌영역은 탑 블록과 바텀 블록의 사이의 칩 영역 임 - 사이에 각 뱅크별로 하나씩의 컬럼디코더가 배치된 것을 특징으로 하는 메모리 칩.
제1항에 있어서,

상기 복수의 바텀 뱅크와 글로벌영역 - 상기 글로벌영역은 탑 블록과 바텀 블록의 사이의 칩 영역 임 - 사이에 각 뱅크별로 하나씩의 컬럼디코더가 배치된 것을 특징으로 하는 메모리 칩.
제1항에 있어서,

상기 복수의 탑 뱅크들 사이에 각 뱅크별로 하나씩의 로오디코더가 배치된 것을 특징으로 하는 메모리 칩.
제1항에 있어서,

상기 복수의 바텀 뱅크들 사이에 각 뱅크별로 하나씩의 로오디코더가 배치된 것을 특징으로 하는 메모리 칩.
제1항에 있어서,

칩의 단축 가장자리에 형성된 명령어 및 어드레스 패드를 더 포함하는 것을 특징으로 하는 메모리 칩.
제8항에 있어서,

상기 명령어 및 어드레스 패드로부터 신호를 전달받아 상기 탑 뱅크 및 상기 바텀 뱅크의 로오디코더 및 컬럼디코더를 컨트롤하기 위한 컨트롤회로를 더 포함하는 메모리 칩.
제9항에 있어서,

상기 컨트롤회로는 상기 복수의 탑 뱅크와 상기 복수의 바텀 뱅크에서 각 하나씩인 두개의 뱅크를 동시에 컨트롤하는 것을 특징으로 하는 메모리 칩.
제3항에 있어서,

상기 탑 뱅크 및 상기 바텀 뱅크 각각은,

상부메모리셀어레이부와 하부메모리셀어레이부로 구분되어 복수의 로오 어드레스 억세스시 상부메모리셀어레이부와 하부메모리셀어레이부의 워드라인이 동시에 인에이블되고,

상기 입출력센스앰프 및 라이트드라이버를 연결하는 로컬입출력라인은 상기 상부메모리셀어레이부에 데이터폭의 1/4개 셀이 연결되고 상기 하부메모리셀어레이부에 데이터폭의 1/4개 셀이 연결되어,

로오 억세스시 데이터폭의 1/2개의 셀 데이터가 상기 데이터입출력패드로 입출력되는 것을 특징으로 하는 메모리 칩.
제10항에 있어서,

상기 명령어 및 어드레스 패드로부터 출력되는 신호를 칩의 중앙지점으로 전 달하는 제1리피터;

상기 칩의 중앙지점으로부터 상기 뱅크별 해당 컨트롤회로들로 상기 신호를 전달하는 제2리피터를 구비하는 것을 특징으로 하는 메모리 칩.
평면적으로 칩 중앙지점에서 대칭적으로 뱅크들이 배치되어 있고, 칩의 단축 일단에 명령어 및 어드레스 패드가 위치하는 메모리 칩에 있어서,

상기 명령어 및 어드레스 패드로부터 출력되는 신호를 칩의 중앙지점으로 전달하는 제1리피터; 및

상기 칩의 중앙지점으로부터 상기 뱅크들의 해당 컨트롤회로들로 상기 신호를 전달하는 제2리피터

를 구비하는 메모리 칩.
제13항에 있어서,

상기 뱅크 컨트롤회로들은 상기 칩의 중앙지점에서 대칭적으로 배치된 것을 특징으로 하는 메모리 칩.
제13항에 있어서,

상기 뱅크들은

칩의 단축을 이등분하는 가상선을 기준으로 상측에 배치되는 제1영역에서 칩의 장축 방향으로 배열된 복수의 탑 뱅크; 및

상기 가상선을 기준으로 하측에 배치되는 제2영역에서 칩의 장축 방향으로 배열되는 복수의 바텀 뱅크로 구성되는 것을 특징으로 하는 메모리 칩.
제15항에 있어서,

상기 제1영역에서 칩의 탑 가장자리에 배치된 복수의 제1데이터입출력패드; 및

상기 복수의 제1데이터입출력패드에 대향하여 상기 제2영역에서 칩의 바텀 가장자리에 배치된 복수의 제2데이터입출력패드를 더 구비하며,

상기 복수의 탑 뱅크 중 어느 한 탑 뱅크로부터 데이터 대역폭의 절반에 해당하는 데이터를 상기 복수의 제1데이터입출력패드를 통해 출력하고, 상기 복수의 바텀 뱅크 중 어느 한 바텀 뱅크로부터 데이터 대역폭의 나머지 절반에 해당하는 데이터를 상기 복수의 제2데이터입출력패드를 통해 출력하는 것을 특징으로 하는 메모리 칩.
제16항에 있어서,

상기 복수의 탑 뱅크와 상기 복수의 제1데이터입출력패드 사이에 각 뱅크별로 하나씩의 제1입출력센스앰프/라이트드라이버가 배치되고,

상기 복수의 바텀 뱅크와 상기 복수의 제2데이터입출력패드 사이에 각 뱅크별로 하나씩의 제2입출력센스앰프/라이트드라이버가 배치된 것을 특징으로 하는 메모리 칩.