CN100490009C - 半导体存储器装置 - Google Patents

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CN100490009C CNB2006100021056A CN200610002105A CN100490009C CN 100490009 C CN100490009 C CN 100490009C CN B2006100021056 A CNB2006100021056 A CN B2006100021056A CN 200610002105 A CN200610002105 A CN 200610002105A CN 100490009 C CN100490009 C CN 100490009C
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Abstract

一种半导体存储器装置包括：至少一个数据传输块，包括在半导体存储器装置的主轴侧排列的数据I/O垫；命令和地址传输块，包括在半导体存储器装置的至少一个副轴侧排列的地址和命令输入垫；全局线块，排列在半导体存储器装置的中心，用于传输所输入的命令和地址；以及至少一个储存体区，排列在全局线块与数据传输块之间，每一储存体区包含位于数据传输块侧的多个数据I/O块以及位于全局线块侧的多个控制块。该半导体存储器装置能够减少芯片尺寸从而增加每晶片的小片数量，以便改进大规模生产的特性。

Description

半导体存储器装置
技术领域
本发明的实施例涉及半导体存储器装置；尤其涉及半导体存储器装置的芯片架构。
背景技术
通常，在计算机和通讯装置中使用存储器装置，比如动态随机存取存储器。而且，需要以较高频率操作存储器装置；于是，存储器装置是为了稳定的高速操作而制造的。此外，为了减少存储器装置的制造成本，需要最小化存储器装置的小片尺寸。
常规地，半导体存储器装置包括多个储存体(bank)，每一个用以独立地进行数据存取。每个储存体包括行解码器(X解码器)、列解码器(Y解码器)、I/O感测放大器、写驱动器、地址控制块及用于支持数据存取的其他功能块。半导体存储器装置通过操作每个储存体中包括的上述功能块，在每一储存体的单位单元与数据I/O垫之间进行数据存取。
图1是示出了常规图形双重数据速率同步动态随机存取存储器(以下称为常规的图形DDR SDRAM)的芯片架构的框图。在此，常规的图形DDRSDRAM具有X32数据宽度。
如图所示，常规的图形DDR SDRAM包括在同一平面的长度和宽度上排列的四个单元块。将具有四个储存体的每一单元块耦合到包括X8数据I/O垫的X8数据I/O传输块。
具体来说，以上四个单位块的每一个分别位于四个象限的一个，其中将半导体存储器装置的中心看作为源点。每一个单位块以四个储存体构成。
每个单位块包括第一储存体Bank0、第二储存体Bank1、第三储存体Bank2及第四储存体Bank3。在此，第一储存体Bank0和第三储存体Bank2排列在X8数据I/O传输块附近，第二储存体Bank1和第四储存体Bank3排列在位于常规图形DDR SDRAM中心的全局I/O块附近。同时，每一储存体能够存储16M字节数据或8M字节数据。
此外，用以在第一和第二储存体Bank0和Bank1之一中进行数据存取的I/O感测放大器I/O-S/A、写驱动器WDRV、列解码器Y-dec是排列在第一和第二储存体Bank0和Bank1之间。也就是说，I/O感测放大器I/O-S/A、写驱动器WDRV、列解码器Y-dec的每两个是排列在第一和第二储存体Bank0和Bank1之间。同样地，对应于第三和第四储存体Bank2和Bank3的I/O感测放大器I/O-S/A、写驱动器WDRV及列解码器Y-dec是排列在第三和第四储存体Bank2和Bank3之间。
同时，用于在第一和第三储存体Bank0和Bank2中进行数据存取的行解码器X-dec是排列在第一和第三储存体Bank0和Bank2之间；同样地，用于在第二和第四储存体Bank1和Bank3中进行数据存取的行解码器X-dec是排列在第二和第四储存体Bank1和Bank3之间。
包括地址输入垫和命令输入垫的命令和地址传输块Com&Add是排列于常规的图形DDR SDRAM的副轴侧。命令和地址传输块Com&Add经由位于常规的图形DDR SDRAM中心的全局I/O块，将输入的命令和地址传递到数据存取控制块X，Y_ctrl。在此，位于每一单位块中心的命令和地址传输块Com&Add用于控制对应于每一储存体的行解码器和列解码器。
在常规图形DDR SDRAM的上述架构中，全局I/O线可能变短，因为用以传输数据的I/O感测放大器I/O-S/A和写驱动器WDRV是耦合到八个邻近数据I/O垫。于是，由于减少了用于经由全局数据线来传输每一储存体中输入的或从每一储存体输出的数据的飞行时间，常规的图形DDR SDRAM能够更快操作，例如在高频条件下。特别地，改进了地址存取时间tAA，其是用于评价常规图形DDR SDRAM性能的关键因素之一。
然而，如上所述，以四个储存体构成的单位块应当包括I/O感测放大器I/O-S/A、写驱动器WDRV、列解码器Y-dec、行解码器X-dec及数据存取控制块X，Y_ctrl的每四个；于是，用于进行数据存取的电流消耗增大，常规的图形DDR SDRAM的操作速度变慢。而且，由于I/O感测放大器I/O-S/A、写驱动器WDRV、列解码器Y-dec、行解码器X-dec及数据存取控制块X，Y_ctrl，常规的图形DDR SDRAM不能减少小片尺寸；结果，大规模生产的特性仍然不良。
因此，需要一种用于实施半导体存储器装置的芯片架构，以稳定地高速操作和改进大规模生产的特性。
发明内容
本发明的实施例是具有芯片架构的半导体存储器装置，用以减少芯片尺寸从而增加每晶片的小片数量，以便改进大规模生产的特性。
本发明的实施例是这样的半导体存储器装置，其具有减少的由用于进行数据存取的控制块消耗的电流量以实现高速操作。
本发明的实施例是半导体存储器装置，其通过安排用于进行数据存取的控制块以便实现简单的改型，可允许快速开发具有充分等同的特性和不同单元密度的缩小产品。
本发明的实施例是半导体存储器装置，其通过使用每一储存体与控制和地址垫之间的传输控制块，根据输入的命令和地址，可充分地使每一储存体的存取时序相等。
依照本发明的一方面，提供了用于增大集成度的半导体存储器装置，以改进半导体存储器装置的操作速度及功率消耗，包括：至少一个数据传输块，包括在半导体存储器装置的主轴侧排列的数据I/O垫；命令和地址传输块，包括在半导体存储器装置的至少一个副轴侧排列的地址和命令输入垫；全局线块，排列在半导体存储器装置的中心，用于传输所输入的命令和地址；以及至少一个储存体区，排列在全局线块与数据传输块之间，每一储存体区包含设置于数据传输块侧的多个数据I/O块以及设置于全局线块侧的多个控制块，由此最小化用于传输数据、命令和地址的路径以便增大集成度。
依照本发明的另一方面，提供了用于增大集成度的半导体存储器装置，包括：顶部储存体区，具有多个顶部储存体，该顶部储存体区排列在虚拟平分线的顶侧，其中虚拟平分线将半导体存储器装置的芯片副轴划分为两个部分；底部储存体区，具有多个底部储存体，该底储存体区排列在虚拟平分线的底侧；多个第一数据I/O垫，排列在顶部储存体区的顶部空白中；多个第二数据I/O垫，排列在底部储存体区的底部空白中；以及控制线块，在虚拟平分线的方向上排列在顶部储存体区与底部储存体区之间，用于传输所输入的命令和地址，其中与输入的命令和地址相应的一半数据经过多个第一数据I/O垫输出，与输入的命令和地址相应的另一半数据经过多个第二数据I/O垫输出。
附图说明
相关于与附图相结合地给出的具体实施例的如下描述，将更好地理解以上特征，在附图中：
图1是示出了常规的图形双重数据速率同步动态随机存取存储器的芯片架构的框图；
图2是示出了根据本发明实施例的双重数据速率同步动态随机存取存储器(DDR SDRAM)的芯片架构的框图；
图3是描述了图2中所示每一储存体的结构的框图；
图4是示出了根据本发明另一实施例的DDR SDRAM的芯片架构的框图；
图5是描述了图4中所示每一储存体的结构的框图；
图6是描绘了路径的框图，该路径用于将控制信号及地址信号从多个命令及地址垫传输到对应于每一储存体的解码控制块；以及
图7是表现了在图6所示DDR SDRAM中高速写操作及读操作的测量结果。
具体实施方式
在下文中，根据本发明具体实施例的存储器装置将参考附图来详述。
根据本发明的半导体存储器装置增大了集成度以改进半导体存储器装置的操作速度及功率消耗。半导体存储器装置包括：至少一个数据传输块，包括排列在半导体存储器装置主轴侧的数据I/O垫；命令和地址传输块，包括排列在半导体存储器装置的至少一个副轴侧的地址和命令输入垫；全局线块，排列在半导体存储器装置的中心，用于传输所输入的命令和地址；以及至少一个储存体区，排列在全局线块与数据传输块之间，每一储存体区包含位于数据传输块侧的多个数据I/O块以及位于全局线块侧的多个控制块，由此最小化用于传输数据、命令及地址的路径以增大集成度。
图2是示出了根据本发明实施例的双重数据速率同步动态随机存取存储器(以下称为DDR SDRAM)的芯片架构的框图。在此，将能够存储8M字节和具有X32数据宽度的图形DDR SDRAM描述为DDR SDRAM。
如图所示，DDR SDRAM的芯片沿主轴方向分成四个部分，还沿副轴方向分成两个部分；结果，DDR SDRAM包括以4×2矩阵形式排列的八个储存体。
八个储存体之中的第一至第四储存体Bank0_T、Bank1_T、Bank2_T和Bank3_T位于由虚拟平分线分离的所述两个部分的顶区中，该平分线划分半导体存储器装置的芯片副轴。第一至第四储存体Bank0_T、Bank1_T、Bank2_T和Bank3_T的每一个经过排列在顶区的顶部空白中的多个第一数据I/O垫Data(X)_T来接收或输出数据。
其他储存体，即八个储存体之中的第五至第八储存体Bank0_B、Bank1_B、Bank2_B和Bank3_B，位于由虚拟平分线分离的所述两个部分的底区中，该平分线划分半导体存储器装置的芯片副轴。数据是经过排列在底区的底部空白中的多个第二数据I/O垫Data(X)_B输入于第五至第八储存体Bank0_B、Bank1_B、Bank2_B和Bank3_B的每一个中或者从它们的每一个输出。
具体来说，在顶区中，与第一至第四储存体Bank0_T、Bank1_T、Bank2_T和Bank3_T的每一个相应的每一I/O感测放大器I/O-S/A及每一写驱动器WDRV是排列在第一至第四储存体Bank0_T、Bank1_T、Bank2_T和Bank3_T的每一个与多个第一数据I/O垫Data(X)_T之间。
而且，与第一至第四储存体Bank0_T、Bank1_T、Bank2_T和Bank3_T的每一个相应的列解码器Y-Dec是排列在第一至第四储存体Bank0_T、Bank1_T、Bank2_T和Bank3_T的每一个与全局区域Global之间。
对应于第一储存体Bank0_T和第二储存体Bank1_T的行解码器X-Dec是排列在第一储存体Bank0_T与第二储存体Bank1_T之间。同样地，对应于第三储存体Bank2_T和第四储存体Bank3_T的行解码器X-Dec是排列在第三储存体Bank2_T与第四储存体Bank3_T之间。
如上所述，底区在结构图中类似于顶区。具体来说，与第五至第八储存体Bank0_B、Bank1_B、Bank2_B和Bank3_B的每一个相应的每一I/O感测放大器及每一写驱动器是排列在第五至第八储存体Bank0_B、Bank1_B、Bank2_B和Bank3_B的每一个与多个第二数据I/O垫Data(X)_B之间。而且，与第五至第八储存体Bank0_B、Bank1_B、Bank2_B和Bank3_B的每一个相应的列解码器Y-Dec是排列在第五至第八储存体Bank0_B、Bank1_B、Bank2_B和Bank3_B的每一个与全局区域Global之间。对应于第五储存体Bank0_B和第六储存体Bank1_B的两行解码器X-Dec是排列在第五储存体Bank0_B与第六储存体Bank1_B之间。同样地，对应于第七储存体Bank2_B和第八储存体Bank3_B的另两行解码器X-Dec是排列在第七储存体Bank2_B与第八储存体Bank3_B之间。
DDR DRAM进一步包括多个命令和地址垫Com&Add用于传输所输入的地址和命令到耦合于每一储存体的解码控制块X，Y_ctrl。多个命令和地址垫Com&Add是排列在芯片的副轴侧。在此，DDR DRAM包括四个解码控制块BK0X，Y_ctrl至BK3X，Y_ctrl，每一个用于控制对应于两个储存体的两个列解码器和两个行解码器，即顶区中的一个储存体和底区中的另一储存体。例如，第一解码控制块BK0X，Y_ctrl控制分别对应于第一储存体Bank0_T和第五储存体Bank0_B的两个列解码器及两个行解码器。
如上所述，在根据本发明实施例的DDR SDRAM中，每一个包括四个储存体的顶区和底区分别耦合到16数据I/O垫。由于上述方案，DDR SDRAM具有比图1中所示常规图形DDR SDRAM更小的小片尺寸。此外，在与常规图形DDR SDRAM相比较时，I/O感测放大器I/O-S/A写驱动器WDRV及列解码器Y-Dec的每八个不再需要；十二个解码控制块X，Y_ctrl也不再需要。因而，根据本发明实施例的DDR SDRAM通过减小芯片尺寸来改进大规模生产的特性。
此外，从运行速度的观点来看，在用于进行数据存取的功能块中消耗的电流量可减少；因而，DDR SDRAM具有高速操作的优点。此外，由于列解码器Y-Dec是排列在接近多个命令和地址垫Com&Add的区域中，所以尽可能快地激活列控制信号；因而，地址存取时间tAA得以改进。同样地，由于每一I/O感测放大器I/O-S/A和每一写驱动器WDRV是排列在接近第一和第二数据I/O垫Data(X)_T和Data(X)_B的区域中，所以数据存取时间即用于进行数据输入/输出的时间得以改进。
图3是描述了图2中所示每一储存体的结构的框图。
如图所示，储存体中的存储器单元阵列可分为单元向上块和单元向下块，单元向上块和单元向下块分别包括行解码器X-DEC_UP和X-DEC_DOWN。
当输入行地址以进行数据存取时，同时激活两个字线，每个字线包括在单元向上块和单元向下块中。在此，八个局域I/O线Lio-line在单元向上块与I/O感测放大器/写驱动器IOSA&WDRV之间耦合；其他八个局域I/O线Lio-line在单元向下块和I/O感测放大器/写驱动器IOSA&WDRV之间耦合。也就是说，当输入行地址时，输出16个单元数据，其包括从单元向上块输出的八个单元数据以及从单元向下块输出的八个数据。存储器单元阵列进一步包括多个分段I/O线sio用于从单位单元传输数据到局域I/O线。
图4是示出了根据本发明另一实施例的DDR SDRAM的芯片架构的框图。在此，将能够存储4M字节和具有X32数据宽度的图形DDR SDRAM描述为DDR SDRAM。图5是描述了图4中所示每一储存体的结构的框图。
参考图4和5，DDR SDRAM相似于图2中所示的所述DDR SDRAM。在此，每一储存体仅具有经由16局域I/O线耦合到I/O感测放大器的单元向上块和单元向下块之一；因而，当输入行地址时，激活仅一个字线。
在与图2相比时，根据本发明实施例的DDR SDRAM通过调节存储器单元阵列的内部结构而不更改控制块和布局，能够容易地改变包括尺寸的规格。也就是说，根据本发明实施例的芯片架构能够比常规的芯片架构更容易地开发缩小的产品。
图6是描绘了路径的框图，该路径用于从多个命令及地址垫Com&Add传输控制信号及地址信号到对应于每一储存体的解码控制块X，Y_ctrl。
常规地，由于多个命令及地址垫位于芯片的一侧，所以对应于每一储存体的控制信号具有基于延迟时间的不同激活时序。也就是说，储存体与多个命令及地址垫之间的距离越近，就越快激活用于进行对应于储存体的数据存取的控制信号。相反，如果储存体与多个命令及地址垫之间的距离越长，就越迟激活该控制信号。
上述的储存体存取时间差引起与经由全局I/O线传递的数据有关的转移时序差异。通常，在高速操作中，在每一时钟周期1tCK传输全局I/O线上加载的数据。如果在全局I/O线处存在数据转移时序的差异，则减少用于DDRSDRAM高速操作的时序余量。因而，为了同步所有储存体的数据I/O时序，应当使用延迟单元比如反相器(inverter)链。然而，在上述方案中，对于DDRSDRAM的高速操作存在局限性，因为延迟单元的延迟值基于PVT条件(在此PVT意味着过程、电压及温度)而改变。
参考图6，代替了用于将不同延迟施加于每一储存体的延迟单元，在多个命令及地址垫Com&Add与解码控制块X，Y_ctrl之间的路径中使用第一和第二转发器(repeater)。具体来说，输入的命令及地址经过第一转发器I1和I2从多个命令及地址垫Com&Add传输到芯片的中心；输入的命令及地址经由第二转发器I3到I4及I5到I6从中心传输到每一解码控制块X，Y_ctrl。也就是说，通过使用第一和第二转发器，输入的命令及地址能够在充分等同的时序中存取这些储存体，而不考虑储存体的位置，即每一储存体与多个数命令及地址垫Com&Add之间的距离。
如上所述，在根据本发明实施例的DDR SDRAM中，加载在全局I/O线上的数据在从每一储存体输出之后具有充分等同的转移时序。此外，不需要延迟单位，比如不同地施加到常规DDR SDRAM中每一储存体的反相器链；结果，减少了误差，比如根据PVT条件的时钟周期tCK。
图7示出了测量结果，其表现了图6所示DDR SDRAM中的高速写操作和读操作。在此，符号‘Wt_tCKmin’意味着写操作下的时钟周期最小值；符号‘Rd_tCK’意味着读操作下的时钟周期。
如图所示，描述了这样的情况：用于存取第三储存体Bank2的控制和地址信号比任何其他者具有更快的激活时间，用于存取第一、第二及第四储存体Bank0、Bank1及Bank3的其他信号分别具有充分等同的激活时间。另外，在第三储存体Bank2中，其中基于根据本发明的操作方法来输入更快的控制和地址信号，读操作下的最小值‘Wt_tCKmin’大约是1.9ns，在写操作下的最小值‘Wd_tCKmin’大约是1.8ns。在与其他储存体Bank0、Bank1和Bank3比较时，第三储存体Bank2与其他储存体之间的时间差仅约为0.1ns。因此，证实了图6中所示的芯片架构能够在DDR SDRAM的高速操作下克服储存体存取时序的差异。
最后，如果将图6中所示的同一时间储存体存取(STBA)方案应用到图2和4中所述的本发明的两个实施例，则根据本发明的DDR SDRAM能够在高频运行。此外，STBA方案不仅能够应用到图形DDR SDRAM，而且能够应用到其他半导体存储器装置。
根据本发明实施例的半导体存储器装置能够减少芯片尺寸；结果，改善了大规模生产的特性。而且，根据本发明实施例的半导体存储器装置能够适当地操作。此外，通过排列用以进行数据存取的控制块以变实现容易的改型，在已开发的产品基础上，能够快速地开发出具有充分等同特性及不同单元密度的其他产品。
本申请包括与在2005年3月31日向韩国专利局提交的韩国专利申请No.KR 2005-0027401有关的主题内容，在此通过引用将其全部内容结合于本申请中。尽管已经相关于某些具体实施例描述了本发明，但是对于本领域的技术人员明显的是，不脱离如所附权利要求中限定的本发明的精神和范围，可做出各种变化和改型。

Claims (19)

1.一种半导体存储器装置，包括：
至少一个数据传输块，包括在半导体存储器装置的主轴侧排列的数据I/O垫；
命令和地址传输块，包括在半导体存储器装置的至少一个副轴侧排列的地址和命令输入垫；
全局线块，排列在半导体存储器装置的中心，用于传输所输入的命令和地址；以及
至少一个储存体区，排列在全局线块与数据传输块之间，每一储存体区包含设置为比全局线块更靠近数据传输块的多个数据I/O块以及设置为比数据传输块更靠近全局线块的多个控制块。
2.如权利要求1所述的半导体存储器装置，其中数据I/O块包括I/O感测放大器和写驱动器。
3.如权利要求2所述的半导体存储器装置，其中控制块包括列解码器。
4.如权利要求3所述的半导体存储器装置，其中储存体区中包括的数据I/O块和控制块对应于储存体区中包括的多个储存体的每一个。
5.如权利要求4所述的半导体存储器装置，其中储存体区进一步包括分别排列于多个储存体之间和对应于多个储存体的多个行解码器。
6.如权利要求5所述的半导体存储器装置，其中半导体存储器装置包括两个储存体区，每一储存体区具有四个储存体。
7.如权利要求6所述的半导体存储器装置，其中半导体存储器装置包括两个数据传输块，所述两个数据传输块中的一个包括与半导体存储器装置的数据带宽相应的数据I/O垫的一半，所述两个数据传输块中的另一个包括所述与半导体存储器装置的数据带宽相应的数据I/O垫的另一半。
8.如权利要求5所述的半导体存储器装置，进一步包括解码控制块，用于基于经由命令和地址传输块输入的命令和地址来控制储存体的列解码器和行解码器。
9.如权利要求8所述的半导体存储器装置，其中解码控制块排列于全局线块中。
10.如权利要求9所述的半导体存储器装置，进一步包括：
第一传输器，用以基于从命令和地址传输块输入的地址和命令来传输内部地址和命令到全局线块；以及
第二传输器，用以将传输到全局线块的内部地址和命令递送到解码控制块和行及列解码器。
11.一种半导体存储器装置，包括：
顶部储存体区，具有多个顶部储存体，该顶部储存体区排列在虚拟平分线上方，其中虚拟平分线划分半导体存储器装置的副轴；
底部储存体区，具有多个底部储存体，该底储存体区排列在虚拟平分线下方；
多个第一数据I/O垫，排列在顶部储存体区的顶部空白中；
多个第二数据I/O垫，排列在底部储存体区的底部空白中；以及
控制线块，在虚拟平分线的方向上排列在顶部储存体区与底部储存体区之间，用于传输所输入的命令和地址，
其中与输入的命令和地址相应的一半数据经过所述多个第一数据I/O垫输出，另一半数据经过所述多个第二数据I/O垫输出。
12.如权利要求11所述的半导体存储器装置，进一步包括对应于每一顶部储存体的第一I/O感测放大器和第一写驱动器，其中第一I/O感测放大器和第一写驱动器排列在每一顶部储存体与所述多个第一数据I/O垫之间。
13.如权利要求12所述的半导体存储器装置，进一步包括对应于每一底部储存体的第二I/O感测放大器和第二写驱动器，其中第二I/O感测放大器和第二写驱动器排列在每一底部储存体与所述多个第二数据I/O垫之间。
14.如权利要求11所述的半导体存储器装置，进一步包括对应于每一顶部储存体且排列在每一顶部储存体与控制线块之间的第一列解码器。
15.如权利要求14所述的半导体存储器装置，进一步包括对应于每一底部储存体且排列在每一底部储存体与控制线块之间的第二列解码器。
16.如权利要求11所述的半导体存储器装置，进一步包括对应于每一顶部储存体且排列在两个顶部储存体之间的第一行解码器。
17.如权利要求16所述的半导体存储器装置，进一步包括对应于每一底部储存体且排列在两个底部储存体之间的第二行解码器。
18.如权利要求17所述的半导体存储器装置，进一步包括多个解码控制块，用于基于在控制线块与列解码器和行解码器之间传输的输入命令和地址来控制列解码器和行解码器。
19.如权利要求11所述的半导体存储器装置，进一步包括多个命令和地址垫，用于将输入的地址和命令传输到控制线块。
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