CN104916308A - 半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括：写入控制块，其配置成产生用于控制写入操作的多个写入使能信号；以及写入延迟块，其配置成向经由写入全局输入/输出线传送的多个写入数据施加延迟时间。半导体器件还可以包括多个存储体，其配置成响应于多个写入使能信号而操作且接收多个写入数据，其中，所述多个写入数据根据所述多个存储体的物理位置而具有不同的延迟时间。

Description

半导体器件
相关申请的交叉引用
本申请要求2014年3月14日向韩国知识产权局提交的申请号为10-2014-0030354的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例大体涉及半导体器件，且更具体地涉及改善输入/输出线的定时偏移的技术。
背景技术
半导体存储器件正朝增加集成度和提高半导体存储器件的操作速度的方面发展。为了提高半导体存储器件的操作速度，已经开发了同步存储器件。这种同步存储器件能够与从存储器芯片外部接收的时钟信号同步操作。
例如，可以借以在单时钟周期期间经由单数据引脚输入和输出数据来实现SDR(单数据率)同步存储器件。在SDR同步存储器件中，数据的输入和输出与时钟信号的上升沿同步。
然而，SDR同步存储器件难以与需要高速操作的系统一起工作。因此，可以借以数据与时钟信号的上升沿和下降沿同步地经由每个数据输入/输出引脚连续输入和输出来实现DDR(双倍数据率)同步存储器件。
照此，可以在不增加时钟信号的频率的情况下实现比传统SDR同步存储器件宽至少两倍的带宽，因而，高速操作可以得以实现。
DDR同步存储器件采用每次内部处理多个比特的多比特预取机制。多比特预取机制指的是与数据选通信号同步地将顺序输入的数据并行布置的机制。然后，以这种方式布置的多比特数据每次通过与外部时钟信号同步地输入的写入命令储存在存储器单元阵列中。
发明内容
在一个实施例中，一种半导体器件可以包括：写入控制块，其配置成产生用于控制写入操作的多个写入使能信号；以及写入延迟块，其配置成向经由写入全局输入/输出线传送的多个写入数据施加延迟时间。半导体器件还可以包括多个存储体，其配置成响应于所述多个写入使能信号而操作且接收所述多个写入数据，其中，所述多个写入数据根据所述多个存储体的物理位置而具有不同的延迟时间。
在一个实施例中，一种半导体器件可以包括：多个存储体，根据存储体的物理位置把多个存储体划分为第一组存储体和第二组存储体，且多个存储体被配置成产生用于控制读取选通操作的多个读取控制信号；以及读取延迟块，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加延迟时间，并且将所述读取数据输出至读取全局输入/输出线。半导体器件还可以包括：读取信号组合块，其配置成对所述第一组存储体和所述第二组存储体的多个读取控制信号进行组合；以及组合块，其配置成对所述读取信号组合块的输出进行组合，并且输出组合信号。
在一个实施例中，一种半导体器件可以包括：多个存储体，根据存储体的物理位置把多个存储体划分为第一组存储体和第二组存储体，所述多个存储体被配置成被输入经由写入全局输入/输出线施加的多个写入数据，且所述存储体被配置成产生用于控制读取选通操作的多个读取控制信号；以及写入电路，其配置成产生用于控制写入操作的多个写入使能信号，向传送至所述写入全局输入/输出线的所述多个写入数据施加不同的控制延迟时间，以及将所述写入数据输出至所述多个存储体。半导体器件还可以包括读取电路，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加不同的控制延迟时间，将所述读取数据输出至读取全局输入/输出线，以及划分和组合通过所述第一组存储体和所述第二组存储体的所述多个读取控制信号。
写入控制块设置在写入全局输入/输出线的中心区域中，使得第一组存储体和第二组存储体在布局上区分开。
组合块设置在第一组存储体和第二组存储体之间的布局的中心区域中。
第一组读取信号组合块设置在第一组存储体和第二组存储体之间的布局的中心区域中。
第二组读取信号组合块设置在第一组存储体和第二组存储体之间的布局的中心区域中。
第一RGIO对准块设置在布局的RGIO的中心区域中。
第二RGIO对准块与外围电路块相邻设置。
写入控制块与写入全局输入/输出线的中心区域相邻设置，使得第一组存储体和第二组存储体的布局划分开。
附图说明
通常，在诸如DRAM(动态随机存取存储器)的半导体器件的尺寸在其长侧增加的情况下，存储体可以设置成一行。在这些情况下，在物理上可以把写入全局输入/输出线(WGIO)和读取全局输入/输出线(RGIO)的长度加长。由于这个事实，所以在相应存储体中定时偏移可能增加，并且可能对半导体器件的高频操作特性产生不利影响。
图1是图示根据一个实施例的半导体器件的实例表示的配置图；
图2是协助解释在读取操作期间读取数据从相应存储体传送至读取全局输入/输出线的定时可以不同的图解；
图3是协助解释在一个实施例中在读取操作期间针对存储体控制读取全局输入/输出线的延迟匹配的操作的概念布局图的实例表示；
图4和图5是图示在一个实施例中定时偏移可以改善的实例的时序图表示；
图6图示了使用根据以上参照图1至图3讨论的实施例的半导体器件的系统的实例的框图表示。
具体实施方式
在下文中，以下将通过实施例的各种实例参照附图描述半导体器件。
在本文中可以描述例如但不局限于能够减小针对相应存储体的写入全局输入/输出线(WGIO)和读取全局输入/输出线(RGIO)的定时偏移的半导体器件。
图1是图示根据一个实施例的半导体器件的实例表示的配置图。
根据一个实施例的半导体器件可以包括外围电路块100和写入控制块200。半导体器件还可以包括写入延迟块300和320、多个存储体B0至B7和读取延迟块400和420。半导体器件可以包括读取信号组合块500和520、组合块540和第一RGIO(读取全局输入/输出线)对准块600。半导体器件还可以包括第二RGIO对准块620。
在一个实施例中，写入控制块200以及写入延迟块300和320的配置可以称为“写入电路”。在一个实施例中，读取延迟块400和420、读取信号组合块500和520、组合块540、第一RGIO对准块600和第二RGIO对准块620的配置可以称为“读取电路”。
写入控制块200输出用于控制写入操作的写入使能信号BWEN_BK0至BWEN_BK7。这些写入使能信号BWEN_BK0至BWEN_BK7可以根据地址ADD、从外围电路块100施加至写入控制块200的时钟CLK和控制信号CON被多个存储体B0至B7接收。虽然为了简便起见，在实施例中描述了关于使用8个存储体的解释，但是应当注意，实施例不局限于此，且不具体限制存储体的数目。
可以经由写入全局输入/输出线WGIO将写入数据WGIO_BK0至WGIO_BK7输入相应存储体B0至B7。写入延迟块300和320可以通过辨别针对相应存储体B0至B7的写入数据WGIO_BK0至WGIO_BK7的延迟时间来输出写入数据WGIO_BK0至WGIO_BK7。
写入延迟块300和320可以被划分为第一组写入延迟块300和第二组写入延迟块320。第一组写入延迟块300可以包括延迟单元WD0至WD3，当从写入控制块200的位置观看时，延迟单元WD0至WD3设置在布局的上部区域中。第二组写入延迟块320可以包括延迟单元WD4至WD7，当从写入控制块200的位置观看时，延迟单元WD4至WD7设置在布局的下部区域中。
写入控制块200用作区分第一组写入延迟块300和第二组写入延迟块320的参考。写入控制块200可以例如但不局限于在该布局上设置成与写入全局输入/输出线WGIO的中心区域相邻。
可以假定处于与第一组存储体B0至B3连接的位置的写入全局输入/输出线WGIO是上写入全局线。可以假定处于与第二组存储体B4至B7连接的位置的写入全局输入/输出线WGIO是下写入全局线。可以假定,当写入全局输入/输出线WGIO关于外围电路块100设置在垂直方向上时，写入全局输入/输出线WGIO处于正常方向上。
写入控制块200可以设置在该布局的中心区域以区分上写入全局线和下写入全局线，使得上写入全局线和下写入全局线的长度变得彼此相同或相似。换言之，写入控制块200设置在中心区域中，使得上写入延迟块300和下写入延迟块320在物理上彼此基本对称。
可以对于写入数据WGIO_BK0至WGIO_BK3从外围电路块100传送至第一组存储体B0至B3的情况作出假定。在这些情况下，可以假定，写入数据WGIO_BK0从外围电路块100至存储体B0的传送时间最快且需要最少量的传送时间，这是因为与其他存储体相比，存储体B0在物理上设置得离外围电路块100最近。相反地，可以假定，写入数据WGIO_BK3从外围电路块100至存储体B3的传送时间最慢且需要最大量的传送时间，这是因为与其他存储体相比，存储体B3在物理上设置得离外围电路块100最远。
此外，可以对写入数据WGIO_BK4至WGIO_BK7从外围电路块100传送至第二组存储体B4至B7的情况作出假定。在这些情况下，可以假定，写入数据WGIO_BK4从外围电路块100至存储体B4的传送时间最快且需要最少量的传送时间，这是因为与其他存储体相比，存储体B4在物理上设置得离外围电路块100最近。相反地，可以假定，写入数据WGIO_BK7从外围电路块100至存储体B7的传送时间最慢且需要最大量的传送时间，这是因为与其他存储体相比，存储体B7在物理上设置得离外围电路块100最远。
在这样的情况下，在写入操作中，可能在经由写入全局输入/输出线WGIO施加的写入数据WGIO_BK0至WGIO_BK7和写入使能信号BWEN_BK0至BWEN_BK7之间引起时序裕度差。考虑到这个事实，针对相应存储体B0至B7的定时偏移可以经由写入延迟块300和320的延迟电路来补偿。
例如，在第一组延迟单元WD0至WD3之中设置得离外围电路块100最近的延迟单元WD0可以被设定成引起最长延迟时间。相反地，在第一组延迟单元WD0至WD3之中设置得离外围电路块100最远的延迟单元WD3可以被设定成引起最短延迟时间。由于第一组延迟单元WD0至WD3，写入数据WGIO_BK0至WGIO_BK3从外围电路块100至存储体B0至B3的传送时间可能需要相同或基本相同的传送时间量，而不管存储体B0至B3与外围电路块100之间的距离如何。
另外，在第二组延迟单元WD4至WD7之中设置得离外围电路块100最近的延迟单元WD4可以被设定成引起最长延迟时间。相反地，在第二组延迟单元WD4至WD7之中设置得离外围电路块100最远的延迟单元WD7可以被设定成引起最短延迟时间。由于第二组延迟单元WD4至WD7，写入数据WGIO_BK4至WGIO_BK7从外围电路块100至存储体B4至B7的传送时间可能需要相同或基本相同的传送时间量，而不管存储体B4至B7与外围电路块100之间的距离如何。
在一个实施例中，可以采用这样的方式作出或施加调节：在全体延迟单元WD0至WD7之中，第一延迟单元WD0可以具有最长延迟时间，并且顺序缩短各单元的延迟时间,从而最后延迟单元WD7具有最短延迟时间。换言之，可以采用这样的方式来控制或设置延迟单元WD0至WD7的延迟时间:所述延迟时间对应于写入数据WGIO_BK7从外围电路块100传送至最下面存储体B7所需的传送时间。
在一个实施例中，写入延迟块300和320的配置形成在相应存储体B0至B7的外部。然而，应当注意，实施例不限于这样的实例和配置：写入延迟块300和320可以形成在相应存储体B0至B7的内部。
多个存储体B0至B7可以被划分为第一组存储体B0至B3和第二组存储体B4至B7。写入控制块200可以将地址ADD、时钟CLK和控制信号CON分开地提供至第一组存储体B0至B3和第二组存储体B4至B7。与将地址ADD、时钟CLK和控制信号CON提供至第一组存储体B0至B3和第二组存储体B4至B7这二者不同，写入控制块200可以将地址ADD、时钟CLK和控制信号CON单独提供至第一组存储体B0至B3。同样地，与将地址ADD、时钟CLK和控制信号CON提供至第一组存储体B0至B3和第二组存储体B4至B7这二者不同，写入控制块200可以将地址ADD、时钟CLK和控制信号CON单独提供至第二组存储体B4至B7。
当从写入控制块200、组合块540和第一RGIO对准块600的位置观看时，第一组存储体B0至B3设置在布局的上部区域中。当从写入控制块200、组合块540和第一RGIO对准块600的位置观看时，第二组存储体B4至B7设置在布局的下部区域中。
读取延迟块400和420使得针对相应存储体B0至B7而言从多个存储体B0至B7读取的读取数据RGIO_BK0至RGIO_BK7的延迟时间彼此不同。读取延迟块400和420将读取数据RGIO_BK0至RGIO_BK7输出至读取全局输入/输出线RGIO。在这方面，根据一个实施例，在读取操作中，在相应存储体B0至B7和读取全局输入/输出线RGIO之间出现的定时偏移可以得以补偿。
读取延迟块400和420可以被划分为第一组读取延迟块400和第二组读取延迟块420。第一组读取延迟块400可以包括延迟单元RD0至RD3，当从组合块540的位置观看时，延迟单元RD0至RD3设置在布局的上部区域。第二组读取延迟块420可以包括延迟单元RD4至RD7，当从组合块540的位置观看时，延迟单元RD4至RD7设置在布局的下部区域。
可以采用一一对应关系将第一组读取延迟块400与第一组存储体B0至B3连接。可以采用一一对应关系将第二组读取延迟块420与第二组存储体B4至B7连接。
在一个实施例中，读取延迟块400和420的配置可以形成在相应存储体B0至B7的外部。然而，应当注意，实施例不局限于这样的实例和配置：读取延迟块400和420可以形成在相应存储体B0至B7的内部。
相应存储体B0至B7可以产生用于控制读取选通操作的读取控制信号IOSTB_BK0至IOSTB_BK7。由相应存储体B0至B7产生的读取控制信号IOSTB_BK0至IOSTB_BK7被输出至读取信号组合块500和520。
读取信号组合块500和520可以感测读取控制信号IOSTB_BK0至IOSTB_BK7的激活状态，并且将所得信号输出至组合块540。读取信号组合块500和520可以被划分为第一组读取信号组合块500和第二组读取信号组合块520。
第一组读取信号组合块500可以对从第一组存储体B0至B3施加的读取控制信号IOSTB_BK0至IOSTB_BK3进行组合，并且可以将上选通使能信号UP输出至组合块540。第二组读取信号组合块520可以对从第二组存储体B4至B7施加的读取控制信号IOSTB_BK4至IOSTB_BK7进行组合，并且可以将下选通使能信号DN输出至组合块540。
读取信号组合块500可以包括逻辑门，逻辑门例如但不限于在逻辑上对读取控制信号IOSTB_BK0至IOSTB_BK3进行组合的多个OR(或)门OR1至OR3。OR门OR1对读取控制信号IOSTB_BK0和IOSTB_BK1“相或”或执行OR逻辑功能。OR门OR2对读取控制信号IOSTB_BK2和IOSTB_BK3“相或”或执行OR逻辑功能。OR门OR3对OR门OR1和OR2的输出“相或”或执行OR逻辑功能，并且输出上选通使能信号UP。
当多个读取控制信号IOSTB_BK0至IOSTB_BK3中的至少任何一个信号被激活成高电平时，读取信号组合块500将上选通使能信号UP激活成高电平，且输出激活的上选通使能信号UP。
读取信号组合块520包括在逻辑上对读取控制信号IOSTB_BK4至IOSTB_BK7进行组合的多OR门OR4至OR6。OR门OR4对读取控制信号IOSTB_BK4和IOSTB_BK5“相或”或执行OR逻辑功能。OR门OR5对读取控制信号IOSTB_BK6和IOSTB_BK7“相或”或执行OR逻辑功能。OR门OR6对OR门OR4和OR5的输出执行OR逻辑功能，并且输出下选通使能信号DN。
当多个读取控制信号IOSTB_BK4至IOSTB_BK7中的至少任何一个信号被激活成高电平时，读取信号组合块520将下选通使能信号DN激活成高电平，且输出激活的下选通使能信号DN。
组合块540在逻辑上计算从读取信号组合块500和520施加的上选通使能信号UP和下选通使能信号DN，且输出组合信号SUM。组合块540包括OR门OR7。OR门OR7对上选通使能信号UP和下选通使能信号DN“相或”或执行OR逻辑功能，且输出组合信号SUM。
当上选通使能信号UP和下选通使能信号DN中的至少任何一个信号被激活成高电平时，组合块540将组合信号SUM激活成高电平，且输出激活的组合信号SUM。
组合块540用作区分第一组读取信号组合块500和第二组读取信号组合块520的参考。在布局上，组合块540可以设置成与读取全局输入/输出线RGIO的中心区域相邻。
假定读取数据RGIO_BK0至RGIO_BK3从第一组读取信号组合块500输入到的读取全局输入/输出线RGIO为上读取全局线(GU)。假定读取数据RGIO_BK4至RGIO_BK7从第二组读取信号组合块520输入到的读取全局输入/输出线RGIO为下读取全局线(GD)。可以假定，当读取全局输入/输出线RGIO关于外围电路块100设置在垂直方向上时，读取全局输入/输出线RGIO处于正常方向上。
组合块540可以设置在布局的中心区域以区分上读取全局线(GU)和下读取全局线(GD)，使得上读取全局线(GU)和下读取全局线(GD)的长度变得彼此相同或相似。
换言之，组合块540可以设置在中心区域，使得上读取信号组合块500和下读取信号组合块520在物理上彼此对称或彼此基本对称。在这些情况下，从上读取信号组合块500输出的上选通使能信号UP的输出线的长度和从下读取信号组合块520输出的下选通使能信号DN的输出线的长度可以在物理上彼此对称或彼此基本对称。
第一RGIO对准块600和第二RGIO对准块620使经由读取全局输入/输出线RGIO施加的读取数据RGIO_BK0至RGIO_BK7对准，且将读取数据RGIO_BK0至RGIO_BK7输出至外围电路块100。即，下组读取数据RGIO_BK4至RGIO_BK7通过第一RGIO对准块600进行初步中心对准，以及全体组读取数据RGIO_BK0至RGIO_BK7经由与外围电路块100相邻的第二RGIO对准块620进行二次对准。
第一RGIO对准块600与下选通使能信号DN相对应地使施加至下读取全局线(GD)的读取数据RGIO_BK4至RGIO_BK7对准。第二RGIO对准块620使施加至上读取全局线(GU)的读取数据RGIO_BK0至RGIO_BK3和经由第一RGIO对准块600施加的读取数据RGIO_BK4至RGIO_BK7对准，并且第二RGIO对准块620将读取数据RGIO_BK0至RGIO_BK7输出至外围电路块100。
例如，第一RGIO对准块600与下选通使能信号DN相对应地使属于下组的四个读取数据RGIO_BK4至RGIO_BK7初步对准。第二RGIO对准块620使从第一RGIO对准块600施加的四个读取数据RGIO_BK4至RGIO_BK7和施加至上读取全局线(GU)的四个读取数据RGIO_BK0至RGIO_BK3相加，整体地使全部八个读取数据RGIO_BK0至RGIO_BK7对准，并且将它们输出至外围电路块100。
第二RGIO对准块620可以与外围电路块100相邻设置。第一RGIO对准块600可以设置在布局的中心区域以区分上读取全局线(GU)和下读取全局线(GD)，使得上读取全局线(GU)和下读取全局线(GD)的长度变得彼此相同或相似。也就是说，第一RGIO对准块600可以设置在中心区域，使得上读取全局线(GU)和下读取全局线(GD)在物理上彼此对称或彼此基本对称。
图2是协助解释在读取操作期间读取数据从相应存储体传送至读取全局输入/输出线的定时不同的图解。
通常，读取数据RGIO_BK0从最上面设置的存储体B0传送至读取全局输入/输出线RGIO所需的时间tD_BK0会最短。相反地，由于存储体B7比存储体B0在物理上更远离读取全局输入/输出线RGIO，所以读取数据RGIO_BK7从最下面设置的存储体B7传送至读取全局输入/输出线RGIO所需的时间tD_BK7会最长。也就是说，在相应存储体的安排在物理上具有距离差的情况下，可能发生定时偏移，或许是相对于读取操作发生的最严重的定时偏移。
当以这种方式相应存储体的数据传送时间不同时，在存储体交错读取操作中的tCCD(CAS至CAS延迟时间)参数的值可能降级。在这些情况下，由于读取全局输入/输出线RGIO的特性降级了，所以半导体器件的高速操作会难以执行。
因此，一个实施例可以应用至这样的情况：在支持平面型堆叠封装的诸如低功率半导体器件(例如，LPDDR4)之类的存储器产品中的芯片的尺寸在其长侧增加。换言之，可以控制根据相应存储体的安排的物理延迟偏移。
在这样的实施例中，相应存储体包括对写入全局输入/输出线WGIO和读取全局输入/输出线RGIO的定时偏移进行补偿的延迟单元。即，为了匹配在一个方向上细长布置的输入/输出信号的偏移，包括了用于使写入全局输入/输出线WGIO和读取全局输入/输出线RGIO的选通信号对准的延迟元件。
特别地，组合块540可以设置在中心区域中，使得上读取信号组合块500和下读取信号组合块520在读取操作中在物理上彼此对称或彼此基本对称。这样的安排方案可以称为飞越方案(fly-by scheme)。也就是说，从相应存储体读出的数据可以经由利用数据链方案的逻辑电路中心对准，然后，对准的读取数据可以被二次对准。
图3是协助解释在一个实施例中在读取操作期间针对相应存储体控制读取全局输入/输出线的延迟匹配的操作的概念布局图的实例表示。
在一个实施例中，读取信号组合块500可以位于第一组存储体B0至B3和第二组存储体B4至B7之间的中心区域中。此外，以与飞越菊链(fly-by daisy chain)进行组合的方式使得从第一组存储体B0至B3输出的读取控制信号IOSTB_BK0至IOSTB_BK3的配线向上定位到设置在布局上最上面位置的第一存储体B0的上边缘区(UE)。在这些情况下，即使第一组存储体B0至B3的物理位置分别不同，组合信号SUM也可以在相同定时的情况下被激活。
菊链(作为在计算机结构中使用的术语)指的是所有设备基于第一优先权串联连接的方案。这里，以与在计算机结构中相同的方式，把菊链用作具有下面的含义：一个接一个地控制从第一组存储体B0至B3输出的读取控制信号IOSTB_BK0至IOSTB_BK3的延迟定时。
在一个实施例中，读取信号组合块520可以定位于在第一组存储体B0至B3和第二组存储体B4至B7之间的中心区域中。此外，以与飞越菊链进行组合的方式使得从第二组存储体B4至B7输出的读取控制信号IOSTB_BK4至IOSTB_BK7的配线向下定位到设置在布局上最下面位置的存储体B7的下边缘区(DE)。在这些情况下，即使第二组存储体B4至B7的物理位置分别不同，组合信号SUM也可以在相同定时的情况下被激活。
菊链(作为在计算机结构中使用的术语)指的是所有设备基于第一优先权串联连接的方案。这里，以与在计算机结构中相同的方式，菊链用作具有这样的含义：一个接一个地控制从第二组存储体B4至B7输出的读取控制信号IOSTB_BK4至IOSTB_BK7的延迟定时。
在存储系统的操作速度增加时，可以改变信号线的拓扑结构以更好地适合于高速操作。在一个实施例中，由于读取信号组合块500和520的飞越方案的原因，采用菊链类型来形成沟道。读取信号组合块500和520可以采用把它们经由短截线连接至相应负载的模式通过阻抗匹配来改善信号线的特性。
传送至OR门OR3和OR6的信号经由上选通使能信号UP和下选通使能信号DN由可以设置在存储体B0至B7的中心区域中的组合块540进行组合。即使第一组存储体B0至B3的物理位置彼此不同，从第一组存储体B0至B3输出的信号(A)至(D)也全部在相同定时或基本相同定时被输出至组合块540以作为上选通使能信号UP。即使第二组存储体B4至B7的物理位置彼此不同，从第二组存储体B4至B7输出的信号(E)至(H)也全部在相同定时或基本相同定时被输出至组合块540以作为下选通使能信号DN。
在这些情况下，在全部相应存储体B0至B7中分别产生的读取控制信号IOSTB_BK0至IOSTB_BK7的脉冲定时中不引起实质的延迟差。第一RGIO对准块600使经由读取全局输入/输出线RGIO从第二组存储体B4至B7输出的数据对准。
换言之，第一RGIO对准块600响应于下选通使能信号DN而使经由下读取全局线(GD)的读取控制信号IOSTB_BK4至IOSTB_BK7初步对准。第一RGIO对准块600根据读取控制信号IOSTB_BK4至IOSTB_BK7分别施加至的下读取全局线(GD)的物理位置来补偿在下读取全局线(GD)中引起的延迟时间tD0至tD3的差。
第二RGIO对准块620响应于上选通使能信号UP和下选通使能信号DN而使经由上读取全局线(GU)的所有读取控制信号IOSTB_BK0至IOSTB_BK7二次对准。第二RGIO对准块620根据读取控制信号IOSTB_BK0至IOSTB_BK3分别施加至的上读取全局线(GU)的物理位置来补偿在上读取全局线(GU)中引起的延迟时间tD0至tD3的差。在这些情况下，或许能够消除与相应存储体B0至B7的物理安排结构相对应的读取全局输入/输出线RGIO的定时偏移。
图4和图5是图示在一个实施例中定时偏移可以改善的实例的时序图表示。图4是图示当与传统技术相比时定时偏移可以在写入操作模式下减小的图，以及图5是图示当与传统技术相比时定时偏移可以在读取操作模式下减小的图。
参见图4，从称号为传统技术的部分中可以看出，在传统技术中，在与存储体B0对应的写入全局输入/输出线WGIOBK0和与存储体B7对应的写入全局输入/输出线WGIOBK7之间的延迟定时偏移很大。然而，从称号为本公开的部分中可以看出，在本公开的实施例中，在对应于存储体B0的写入全局输入/输出线WGIOBK0和对应于存储体B7的写入全局输入/输出线WGIOBK7之间的延迟定时偏移可能不存在。
参见图5，从称号为传统技术的部分中可以看出，在传统技术中，在与存储体B0对应的读取全局输入/输出线RGIOBK0和与存储体B7对应的读取全局输入/输出线RGIOBK7之间的延迟定时偏移很大。然而，从称号为本公开的部分中可以看出，在本公开的实施例中，在对应于存储体B0的读取全局输入/输出线RGIOBK0和对应于存储体B7的读取全局输入/输出线RGIOBK7之间的延迟定时偏移可能不存在。
如从以上描述中显然的是，实施例可以提供的优点在于：由于可以减小针对相应存储体的写入全局输入/输出线(WGIO)和读取全局输入/输出线(RGIO)的定时偏移，所以可以在低功耗高频操作中改善可靠性。
以上讨论的半导体器件在存储器件、处理器和计算机系统的设计中特别有用。例如，参见图6，图示了使用根据实施例的半导体器件的系统的框图且通常由附图标记1000表示。系统1000可以包括一个或更多个处理器或中央处理单元(“CPU”)1100。CPU 1100可以单独使用或与其他CPU组合使用。虽然CPU 1100将主要指单数，但本领域技术人员将理解，可以实施具有任何数目的物理或逻辑CPU的系统。
芯片组1150在工作中可以与CPU 1100耦接。芯片组1150是在CPU 1100和系统1000的其他部件(其可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300)之间的信号的通信路径。根据系统的配置，一些不同信号的任何一种可以经由芯片组1150传送，且本领域技术人员将理解，可以在不改变系统的基本性质的情况下容易地调整信号在系统1000中的路由。
如上所陈述的，存储器控制器1200在工作中可以与芯片组1150耦接。存储器控制器1200可以包括如以上参照图1至图3讨论的至少一种半导体器件。因而，存储器控制器1200可以经由芯片组1150接收从CPU 1100提供的请求。在可替选实施例中，存储器控制器1200可以集成至芯片组1150中。存储器控制器1200在工作中可以与一个或更多个存储器件1350耦接。在一个实施例中，存储器件1350可以包括如以上参照图1至图3讨论的半导体器件，存储器件1350可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是一些工业标准存储类型中的任何一种，包括但不局限于，单列直插式内存模块(“SIMM”)和双列直插式内存模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据使外部数据储存设备的安全移除便利。
芯片组1150还可以耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以使用一些通信协议中的任何一种来与I/O设备1410、1420和1430进行通信。此外，I/O总线1250可以集成至芯片组1150中。
盘驱动控制器1450(即，内部盘驱动器)还可以在工作中与芯片组1150耦接。盘驱动控制器1450可以用作芯片组1150与一个或更多个内部盘驱动1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据这二者使外部数据储存设备的断连便利。盘驱动控制器1300和内部盘驱动1450可以使用几乎任何类型的通信协议(包括以上关于I/O总线1250提到的全部那些)彼此通信或与芯片组1150通信。
重要的是应当注意，以上参照图6描述的系统1000仅是使用以上参照图1至图3讨论的半导体器件的系统的一个实例。在可替选实施例中，诸如蜂窝电话或数码相机，这些部件可以与图6中所示的实施例不同。
虽然以上已经描述了各种实施例，但本领域技术人员将理解的是，描述的实施例仅是举例说明。因此，本文所描述的半导体器件不应当基于所描述的实施例受到限制。
附图中每个元件的标记
100:外围电路块
200:写入控制块
300,320:写入延迟块
B0～B7:多个存储体
400,420:读取延迟块
500,520:读取信号组合块
540:组合块
600:第一RGIO(读取全局输入/输出线)对准块
620:第二RGIO对准块
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种半导体器件，包括：
写入控制块，其配置成产生用于控制写入操作的多个写入使能信号；
写入延迟块，其配置成向经由写入全局输入/输出线传送的多个写入数据施加延迟时间；以及
多个存储体，其配置成响应于所述多个写入使能信号进行操作且接收所述多个写入数据，
其中，所述多个写入数据根据所述多个存储体的物理位置而具有不同的延迟时间。
技术方案2.如技术方案1所述的半导体器件，其中，所述多个写入数据被施加了不同的延迟时间。
技术方案3.如技术方案2所述的半导体器件，其中，所述多个存储体被划分为第一组存储体和第二组存储体。
技术方案4.如技术方案3所述的半导体器件，其中，所述写入延迟块包括：
第一组写入延迟块，其配置成向所述多个写入数据施加不同的延迟时间且将所述写入数据输出至所述第一组存储体；以及
第二组写入延迟块，其配置成向所述多个写入数据施加不同的延迟时间，并且将所述写入数据输出至所述第二组存储体，
其中，所述第一组写入延迟块关于所述写入控制块设置在布局的上部区域中，以及
其中，所述第二组写入延迟块关于所述写入控制块设置在布局的下部区域中。
技术方案5.如技术方案3所述的半导体器件，其中，所述第一组存储体关于所述写入控制块设置在布局的上部区域中。
技术方案6.如技术方案3所述的半导体器件，其中，所述第二组存储体关于所述写入控制块设置在布局的下部区域中。
技术方案7.一种半导体器件，包括：
多个存储体，根据存储体的物理位置把所述多个存储体划分为第一组存储体和第二组存储体，并且所述多个存储体被配置成产生用于控制读取选通操作的多个读取控制信号；
读取延迟块，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加延迟时间，并且将所述读取数据输出至读取全局输入/输出线；
读取信号组合块，其配置成对所述第一组存储体和所述第二组存储体的多个读取控制信号进行组合；以及
组合块，其配置成对所述读取信号组合块的输出进行组合，并且输出组合信号。
技术方案8.如技术方案7所述的半导体器件，其中，所述多个读取数据被施加了不同的延迟时间。
技术方案9.如技术方案7所述的半导体器件，其中，所述读取延迟块包括：
第一组读取延迟块，其配置成向从所述第一组存储体输出的读取数据施加所述延迟时间；以及
第二组读取延迟块，其配置成向从所述第二组存储体输出的读取数据施加所述延迟时间，
其中，所述第一组读取延迟块关于所述组合块设置在布局的上部区域中，以及
其中，所述第二组读取延迟块关于所述组合块设置在布局的下部区域中。
技术方案10.如技术方案7所述的半导体器件，其中，所述组合块被配置成当所述多个读取控制信号中的至少任何一个信号被激活时，激活所述组合信号且输出激活的组合信号。
技术方案11.如技术方案7所述的半导体器件，其中，所述读取信号组合块包括：
第一组读取信号组合块，其配置成对从所述第一组存储体施加的读取控制信号进行组合，并且输出上选通使能信号；以及
第二组读取信号组合块，其配置成对从所述第二组存储体施加的读取控制信号进行组合，并且输出下选通使能信号。
技术方案12.如技术方案11所述的半导体器件，其中，所述第一组读取信号组合块被配置成当从所述第一组存储体施加的读取控制信号中的至少任何一个被激活时，激活所述上选通使能信号且输出激活的上选通使能信号，
其中，所述第二组读取信号组合块被配置成当从所述第二组存储体施加的读取控制信号中的至少任何一个被激活时，激活所述下选通使能信号且输出激活的下选通使能信号。
技术方案13.如技术方案11所述的半导体器件，其中，所述第一组读取信号组合块使得从所述第一组存储体输出的读取控制信号的配线向上定位到设置在所述布局的最上面位置的第一存储体的上边缘区域，并且所述第一组读取信号组合块被配置成采用飞越菊链对所述读取控制信号进行组合。
技术方案14.如技术方案11所述的半导体器件，其中，所述第二组读取信号组合块使得从所述第二组存储体输出的读取控制信号的配线向下定位到设置在所述布局的最下面位置的最后存储体的下边缘区域，并且所述第二组读取信号组合块被配置成采用飞越菊链对所述读取控制信号进行组合。
技术方案15.如技术方案7所述的半导体器件，还包括：
读取全局输入/输出线(RGIO)对准块，其配置成使传送至所述读取全局输入/输出线的多个读取数据对准。
技术方案16.如技术方案15所述的半导体器件，其中，所述RGIO对准块包括：
第一RGIO对准块，其配置成响应于从所述读取信号组合块的所述第二组读取信号组合块施加的下选通使能信号而使所述第二组读取延迟块的输出数据对准；以及
第二RGIO对准块，其配置成响应于所述组合信号而使所述第一组读取延迟块的输出数据和所述第一RGIO对准块的输出数据对准。
技术方案17.一种半导体器件，包括：
多个存储体，根据存储体的物理位置把所述多个存储体划分为第一组存储体和第二组存储体，所述多个存储体被配置成被输入经由写入全局输入/输出线施加的多个写入数据，并且所述存储体被配置成产生用于控制读取选通操作的多个读取控制信号；
写入电路，其配置成产生用于控制写入操作的多个写入使能信号，向传送至所述写入全局输入/输出线的所述多个写入数据施加不同的控制延迟时间，以及将所述写入数据输出至所述多个存储体；以及
读取电路，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加不同的控制延迟时间，将所述读取数据输出至读取全局输入/输出线，以及划分和组合通过所述第一组存储体和所述第二组存储体的所述多个读取控制信号。
技术方案18.如技术方案17所述的半导体器件，其中，所述写入电路包括：
写入控制块，其配置成产生所述多个写入使能信号；以及
写入延迟块，其配置成根据所述物理位置向所述多个写入数据施加不同的延迟时间。
技术方案19.如技术方案17所述的半导体器件，其中，所述读取电路包括：
读取延迟块，其配置成针对相应存储体向所述多个读取数据施加不同的延迟时间，并且将所述读取数据输出至所述读取全局输入/输出线；
读取信号组合块，其配置成对通过所述第一组存储体和所述第二组存储体的所述多个读取控制信号进行组合；以及
组合块，其配置成对所述读取信号组合块的输出进行组合，并且输出组合信号。
技术方案20.如技术方案17所述的半导体器件，其中，所述读取电路还包括：
第一RGIO对准块，其配置成响应于从所述读取信号组合块的第二组读取信号组合块施加的下选通使能信号而使第二组读取延迟块的输出数据对准；以及
第二RGIO对准块，其配置成响应于所述组合信号而使第一组读取延迟块的输出数据和所述第一RGIO对准块的输出数据对准。

Claims (10)

1.一种半导体器件，包括：
写入控制块，其配置成产生用于控制写入操作的多个写入使能信号；
写入延迟块，其配置成向经由写入全局输入/输出线传送的多个写入数据施加延迟时间；以及
多个存储体，其配置成响应于所述多个写入使能信号进行操作且接收所述多个写入数据，
其中，所述多个写入数据根据所述多个存储体的物理位置而具有不同的延迟时间。
2.如权利要求1所述的半导体器件，其中，所述多个写入数据被施加了不同的延迟时间。
3.如权利要求2所述的半导体器件，其中，所述多个存储体被划分为第一组存储体和第二组存储体。
4.如权利要求3所述的半导体器件，其中，所述写入延迟块包括：
第一组写入延迟块，其配置成向所述多个写入数据施加不同的延迟时间且将所述写入数据输出至所述第一组存储体；以及
第二组写入延迟块，其配置成向所述多个写入数据施加不同的延迟时间，并且将所述写入数据输出至所述第二组存储体，
其中，所述第一组写入延迟块关于所述写入控制块设置在布局的上部区域中，以及
其中，所述第二组写入延迟块关于所述写入控制块设置在布局的下部区域中。
5.如权利要求3所述的半导体器件，其中，所述第一组存储体关于所述写入控制块设置在布局的上部区域中。
6.如权利要求3所述的半导体器件，其中，所述第二组存储体关于所述写入控制块设置在布局的下部区域中。
7.一种半导体器件，包括：
多个存储体，根据存储体的物理位置把所述多个存储体划分为第一组存储体和第二组存储体，并且所述多个存储体被配置成产生用于控制读取选通操作的多个读取控制信号；
读取延迟块，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加延迟时间，并且将所述读取数据输出至读取全局输入/输出线；
读取信号组合块，其配置成对所述第一组存储体和所述第二组存储体的多个读取控制信号进行组合；以及
组合块，其配置成对所述读取信号组合块的输出进行组合，并且输出组合信号。
8.如权利要求7所述的半导体器件，其中，所述多个读取数据被施加了不同的延迟时间。
9.如权利要求7所述的半导体器件，其中，所述读取延迟块包括：
第一组读取延迟块，其配置成向从所述第一组存储体输出的读取数据施加所述延迟时间；以及
第二组读取延迟块，其配置成向从所述第二组存储体输出的读取数据施加所述延迟时间，
其中，所述第一组读取延迟块关于所述组合块设置在布局的上部区域中，以及
其中，所述第二组读取延迟块关于所述组合块设置在布局的下部区域中。
10.一种半导体器件，包括：
多个存储体，根据存储体的物理位置把所述多个存储体划分为第一组存储体和第二组存储体，所述多个存储体被配置成被输入经由写入全局输入/输出线施加的多个写入数据，并且所述存储体被配置成产生用于控制读取选通操作的多个读取控制信号；
写入电路，其配置成产生用于控制写入操作的多个写入使能信号，向传送至所述写入全局输入/输出线的所述多个写入数据施加不同的控制延迟时间，以及将所述写入数据输出至所述多个存储体；以及
读取电路，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加不同的控制延迟时间，将所述读取数据输出至读取全局输入/输出线，以及划分和组合通过所述第一组存储体和所述第二组存储体的所述多个读取控制信号。
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