KR20170077605A - 메모리 모듈 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 모듈 및 이를 포함하는 메모리 시스템 Download PDF

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KR20170077605A
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Abstract

본 기술은 컨트롤러; 및 복수의 메모리 모듈을 포함하고, 상기 복수의 메모리 모듈은 각각 버퍼 칩 및 상기 버퍼 칩과 독립적인 입/출력 라인을 통해 연결되는 복수의 메모리 칩을 포함하며, 상기 복수의 메모리 모듈의 버퍼 칩들은 상기 컨트롤러와 독립적인 입/출력 버스를 통해 연결되어, 상기 복수의 메모리 모듈과 상기 컨트롤러의 데이터 입/출력 동작을 제어하도록 구성될 수 있다.

Description

메모리 모듈 및 이를 포함하는 메모리 시스템{MEMORY MODULE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 메모리 모듈 및 이를 포함하는 메모리 시스템에 관한 것이다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 메모리 시스템(1)은 복수의 메모리 모듈(3) 및 복수의 메모리 모듈(3)을 제어하기 위한 컨트롤러(2)를 포함할 수 있다.
복수의 메모리 모듈(3) 각각은 DIMM(Dual in-line Memory Module)을 포함할 수 있다.
복수의 메모리 모듈(3) 각각은 복수의 메모리 칩(4) 예를 들어, DRAM 칩, Flash RAM 칩, 자성 메모리(MRAM) 칩, 유전체 메모리(FRAM) 칩 등을 포함할 수 있다.
복수의 메모리 모듈(3)과 컨트롤러(2)는 입/출력 버스들(5)을 통해 연결될 수 있다.
상술한 종래의 기술에 따른 메모리 시스템(1)은 메모리 집적도(memory density) 증가를 위하여 메모리 모듈(3)의 수를 증가시키고 있으나, 멀티 드랍 버스(Multi Drop Bus) 구조 즉, 입/출력 버스들(5) 각각이 수직 방향의 메모리 칩들(4)에 공통 연결되는 구조로 인하여 속도 제약 및 동작 성능 저하 등이 발생할 수 있다.
입/출력 버스들(5) 각각이 수직 방향의 메모리 칩들(4)에 공통 연결됨에 따른 커패시턴스 증가 등이 발생하고, 이는 동작 속도를 저하시키고, 동작 성능을 저하시키는 문제를 유발하는 것이다.
본 발명의 실시예는 집적도 증가 및 속도 향상이 가능하도록 한 메모리 모듈 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예는 컨트롤러; 및 복수의 메모리 모듈을 포함하고, 상기 복수의 메모리 모듈은 각각 버퍼 칩 및 상기 버퍼 칩과 독립적인 입/출력 라인을 통해 연결되는 복수의 메모리 칩을 포함하며, 상기 복수의 메모리 모듈의 버퍼 칩들은 상기 컨트롤러와 독립적인 입/출력 버스를 통해 연결되어, 상기 복수의 메모리 모듈과 상기 컨트롤러의 데이터 입/출력 동작을 제어하도록 구성될 수 있다.
본 발명의 실시예는 버퍼 칩; 및 상기 버퍼 칩과 독립적인 입/출력 라인을 통해 연결되는 복수의 메모리 칩을 포함하며, 상기 버퍼 칩은 상기 복수의 메모리 칩의 데이터 입/출력 동작을 제어하도록 구성될 수 있다.
본 발명의 실시예는 컨트롤러; 및 각각 버퍼 칩 및 행 방향으로 배치된 복수의 메모리 칩을 포함하는 복수의 메모리 모듈을 포함하고, 상기 복수의 메모리 모듈의 메모리 칩들 중에서 열 방향의 메모리 칩들이 단일 열 또는 복수 열 단위의 랭크(Rank)로 구분되며, 상기 버퍼 칩은 독립적인 입/출력 버스를 통해 상기 컨트롤러와 연결되어 상기 복수의 메모리 모듈의 데이터 입/출력 동작을 상기 랭크 단위로 제어하도록 구성될 수 있다.
본 발명의 실시예는 컨트롤러; 및 각각 버퍼 칩 및 상기 버퍼 칩을 중심으로 좌/우측에 분산 배치된 복수의 메모리 칩을 포함하는 복수의 메모리 모듈을 포함하고, 상기 버퍼 칩을 중심으로 좌/우측의 메모리 칩들이 제 1 채널과 제 2 채널로 구분되며, 상기 버퍼 칩은 독립적인 입/출력 버스를 통해 상기 컨트롤러와 연결되어 상기 복수의 메모리 모듈의 데이터 입/출력 동작을 상기 제 1 채널과 상기 제 2 채널에 대하여 독립적으로 제어하도록 구성될 수 있다.
본 기술은 메모리 시스템의 집적도를 향상시킴과 동시에 동작 속도 향상 또한 가능하다.
도 1은 종래의 기술에 따른 메모리 시스템(1)의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면,
도 3은 도 2의 메모리 시스템(100)의 평면도,
도 4는 본 발명의 실시예에 따른 메모리 시스템(100)의 메모리 칩 선택 방식을 설명하기 위한 도면,
도 5는 도 2의 버퍼 칩(500)의 구성을 나타낸 도면,
도 6은 도 4의 제 1 리드 다중화부(550)의 구성을 나타낸 도면,
도 7은 도 4의 제 2 라이트 다중화부(590)의 구성을 나타낸 도면,
도 8은 본 발명의 실시예에 따른 리드 동작 타이밍도,
도 9는 본 발명의 실시예에 따른 라이트 동작 타이밍도,
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템(101)의 구성을 나타낸 도면,
도 11은 도 10의 버퍼 칩(501)의 구성을 나타낸 도면,
도 12는 본 발명의 다른 실시예에 따른 메모리 시스템(101)의 리드 동작 타이밍도,
도 13은 본 발명의 또 다른 실시예에 따른 메모리 시스템(102)의 구성을 나타낸 도면,
도 14는 본 발명의 또 다른 실시예에 따른 메모리 시스템(102)의 리드 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(100)은 컨트롤러(200) 및 복수의 메모리 모듈(300)을 포함할 수 있다.
복수의 메모리 모듈(300)은 버퍼 칩(500) 및 행(Row) 방향으로 배치된 복수의 메모리 칩(310)을 포함할 수 있다.
복수의 메모리 칩(310)은 독립적인 입/출력 라인(400)을 통해 버퍼 칩(500)과 연결될 수 있다.
버퍼 칩(500)은 복수의 메모리 칩(310)과 컨트롤러(200)의 데이터 입/출력 동작을 제어하도록 구성될 수 있다.
도 3과 같이, 복수의 메모리 모듈(300) 각각의 버퍼 칩(500)은 각각의 입/출력 버스(800)를 통해 다른 메모리 모듈(300)을 경유하지 않고 컨트롤러(200)와 직접 연결될 수 있다.
컨트롤러(200)는 예를 들어, 64개의 입/출력 라인(64 I/O)을 이용하는 X64 방식으로 동작할 수 있으며, 복수의 메모리 모듈(300) 각각은 버퍼 칩(500)을 통해 8개의 입/출력 라인(8 I/O)을 이용하는 X8 방식으로 동작할 수 있다.
복수의 메모리 모듈(300) 각각이 8 I/O씩 총 64 I/O를 통해 컨트롤러(200)와 데이터 입/출력 동작을 수행하므로 결국, 메모리 시스템(100)은 64 I/O를 이용한 X64 방식으로 데이터 입/출력을 수행할 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(100)은 선택 신호(CS)를 이용하여 랭크(Rank)를 선택하고, 선택된 랭크에 대한 리드/라이트 동작이 수행되도록 할 수 있다.
도 4의 좌측에 도시된 종래의 메모리 시스템(1)의 경우, 각각의 메모리 모듈을 서로 다른 랭크로서 구분하며, 선택 신호(CS0 - CS7)를 이용하여 각 랭크를 선택할 수 있다.
이에 반하여, 도 4의 우측에 도시된 본 발명의 실시예에 따른 메모리 시스템(100)은 각 메모리 모듈을 각각의 랭크로서 구분하는 것이 아니라, 열(Column) 단위 즉, 동일 선상(예를 들어, 수직 방향)에 위치한 서로 다른 메모리 모듈의 메모리 칩들을 랭크로서 구분할 수 있으며, 선택 신호(CS0 - CS7)를 이용하여 각 랭크를 선택할 수 있다.
본 발명의 메모리 시스템(100)은 선택 신호(CS0 - CS7) 각각을 이용하여 각 메모리 모듈에서 하나씩의 메모리 칩들을 선택할 수 있으며, 도 4는 열 단위의 메모리 칩들을 랭크로서 선택한 예를 든 것이다.
버퍼 칩(500)은 선택 신호(CS0 - CS7)를 이용하여 복수의 메모리 칩(310)과 컨트롤러(200)의 데이터 입/출력 동작을 제어할 수 있다.
본 발명의 버퍼 칩(500)은 복수의 메모리 칩(310) 즉, 8개의 메모리 칩(310)들과 컨트롤러(200)의 데이터 입/출력을 제어할 수 있도록 8:1 다중화/역다중화 회로 구성이 적용될 수 있다.
버퍼 칩(500)은 각 메모리 칩(310)의 물리적 거리 차이로 인한 신호 전송 효율 저하를 최소화하도록 메모리 모듈(300)의 중앙에 배치될 수 있다.
도 5에 도시된 바와 같이, 버퍼 칩(500)은 제 1 내지 제 3 드라이버(510 - 530), 제어부(540), 리드 다중화부(550, 560), 라이트 다중화부(590, 600) 및 제 1 내지 제 2 스위칭부(570, 580)를 포함할 수 있다.
제 1 드라이버(510)는 컨트롤러(200)에서 제공된 클럭 신호(CLK), 어드레스 신호(ADD) 및 선택 신호(CS<0:7>)를 버퍼 칩(500)에 전달할 수 있다.
제 2 드라이버(520) 및 제 3 드라이버(530)는 클럭 신호(CLK), 어드레스 신호(ADD) 및 선택 신호(CS<0:7>)를 버퍼 칩(500) 기준으로 좌/우의 메모리 칩(310)들에 분배할 수 있다.
제 2 드라이버(520)는 제 1 드라이버(510)의 출력을 입력 받아 버퍼 칩(500) 좌측의 메모리 칩(310)들을 위한 클럭 신호(CLK_L), 어드레스 신호(ADD_L) 및 선택 신호(CS<0:3>)를 출력할 수 있다.
제 3 드라이버(530)는 제 1 드라이버(510)의 출력을 입력 받아 버퍼 칩(500) 우측의 메모리 칩(310)들을 위한 클럭 신호(CLK_R), 어드레스 신호(ADD_R) 및 선택 신호(CS<4:7>)를 출력할 수 있다.
제어부(540)는 클럭 신호(CLK), 어드레스 신호(ADD) 및 선택 신호(CS<0:7>)에 따라 복수의 메모리 칩(310)과 컨트롤러(200)의 데이터 입/출력을 제어하기 위한 제어 신호들(RD_CS<0:3>, RD_CS<4:7>, WT_CS<0:3>, WT_CS<4:7>, RD_CS, WT_CS, DQS_MOD)을 생성할 수 있다.
제어부(540)는 어드레스 신호(ADD)를 이용하여 리드/라이트 동작을 구분할 수 있으며, 그에 따라 리드 동작을 정의하는 RD_CS와 라이트 동작을 정의하는 WT_CS를 생성할 수 있다.
제어부(540)는 어드레스 신호(ADD) 및 선택 신호(CS<0:7>)를 이용하여 메모리 칩(310)들 중에서 리드 동작에 따라 현재 선택된 랭크에 해당하는 메모리 칩을 정의하는 RD_CS<0:3>, RD_CS<4:7>을 생성할 수 있다.
제어부(540)는 어드레스 신호(ADD) 및 선택 신호(CS<0:7>)를 이용하여 메모리 칩(310)들 중에서 라이트 동작에 따라 현재 선택된 랭크에 해당하는 메모리 칩을 정의하는 WT_CS<0:3>, WT_CS<4:7>을 생성할 수 있다.
리드 다중화부(550, 560)는 RD_CS<0:7>에 맞도록 데이터 DQ_CS<0:7>을 스트로브 신호들(DQS_CS<0:7>)에 따라 선택적으로 출력할 수 있다.
리드 다중화부(550, 560)는 제 1 리드 다중화부(550) 및 제 2 리드 다중화부(560)를 포함할 수 있다.
라이트 다중화부(590, 600)는 WT_CS<0:7>에 맞도록 제 2 스위칭부(580)의 출력을 DQ_CS<0:7> 중에서 하나로서 해당 메모리 칩(310)에 전달할 수 있다.
라이트 다중화부(590, 600)는 제 1 라이트 다중화부(590) 및 제 2 라이트 다중화부(600)를 포함할 수 있다.
이때 버퍼 칩(500)이 메모리 모듈(300)의 중앙에 배치되므로 선택 신호(CS<0:3>)에 해당하는 제 1 리드 다중화부(550)와 제 1 라이트 다중화부(590)를 좌측에 배치하고, 선택 신호(CS<4:7>)에 해당하는 제 2 리드 다중화부(560)와 제 2 라이트 다중화부(600)를 우측에 배치할 수 있다.
제 1 리드 다중화부(550)는 RD_CS<0:3>에 맞도록 데이터 DQ_CS<0:3>을 스트로브 신호들(DQS_CS<0:3>)에 따라 선택적으로 출력할 수 있다.
데이터 DQ_CS<0:3> 및 스트로브 신호들(DQS_CS<0:3>)은 도 4를 참조하면, 버퍼 칩(500) 좌측의 메모리 칩(310)들에서 선택 신호(CS<0:3>)에 따라 출력될 수 있다.
예를 들어, 선택 신호(CS<0:3>) 중에서 CS0이 활성화된 경우, 버퍼 칩(500) 최 좌측의 메모리 칩(310)에서 데이터 DQ_CS<0> 및 스트로브 신호 DQS_CS0이 출력될 수 있다.
제 2 리드 다중화부(560)는 RD_CS<4:7>에 맞도록 데이터 DQ_CS<4:7>을 스트로브 신호들(DQS_CS<4:7>)에 따라 선택적으로 출력할 수 있다.
데이터 DQ_CS<4:7> 및 스트로브 신호들(DQS_CS<4:7>)은 도 4를 참조하면, 버퍼 칩(500) 우측의 메모리 칩(310)들에서 선택 신호(CS<4:7>)에 따라 출력될 수 있다.
예를 들어, 선택 신호(CS<4:7>) 중에서 CS7이 활성화된 경우, 버퍼 칩(500) 최 우측의 메모리 칩(310)에서 데이터 DQ_CS<7> 및 스트로브 신호 DQS_CS7이 출력될 수 있다.
제 1 스위칭부(570)는 RD_CS가 활성화되면 제 1 리드 다중화부(550) 또는 제 2 리드 다중화부(560)의 출력을 DQ_MOD로서 입/출력 버스(800)를 통해 컨트롤러(200)에 전달할 수 있다.
제 2 스위칭부(580)는 WT_CS가 활성화되면 컨트롤러(200)에서 입/출력 버스(800)를 통해 제공된 데이터 DQ_MOD를 제 1 라이트 다중화부(590) 및 제 2 라이트 다중화부(600)에 제공할 수 있다.
제 1 라이트 다중화부(590)는 WT_CS<0:3>에 맞도록 제 2 스위칭부(580)의 출력을 DQ_CS<0:3> 중에서 하나로서 해당 메모리 칩(310)에 전달할 수 있다.
예를 들어, 선택 신호(CS<0:3>) 중에서 CS0이 활성화된 경우, 제 2 스위칭부(580)의 출력이 DQ_CS<0>으로서 입/출력 라인(400)을 통해 버퍼 칩(500) 최 좌측의 메모리 칩(310)에 전달될 수 있다.
제 2 라이트 다중화부(600)는 WT_CS<4:7>에 맞도록 제 2 스위칭부(580)의 출력을 DQ_CS<4:7> 중에서 하나로서 해당 메모리 칩(310)에 전달할 수 있다.
도 6에 도시된 바와 같이, 제 1 리드 다중화부(550)는 복수의 래치(551), 다중화기(552) 및 드라이버(553)를 포함할 수 있다.
복수의 래치(551)는 RD_CS<0:3>가 활성화되면 데이터 DQ_CS<0:3>을 스트로브 신호들(DQS_CS<0:3>)에 따라 래치하여 래치 신호들(DO_CS<0:3>)을 생성할 수 있다.
다중화기(552)는 복수의 래치(551)의 래치 신호들(DO_CS<0:3>)을 RD_CS<0:3>에 따라 선택적으로 출력할 수 있다.
드라이버(553)는 다중화기(552)의 출력을 드라이빙하여 출력할 수 있다.
제 2 리드 다중화부(560)는 도 6과 동일하게 구성될 수 있다.
도 7에 도시된 바와 같이, 제 2 라이트 다중화부(590)는 드라이버(591), 다중화기(592) 및 복수의 가변 지연기(593)를 포함할 수 있다.
드라이버(591)는 제 2 스위칭부(580)의 출력 신호 IN를 드라이빙하여 출력할 수 있다.
다중화기(592)는 드라이버(591)의 출력 신호를 WT_CS<0:3>에 따라 DIN_CS<0:3>으로서 선택적으로 출력할 수 있다.
복수의 가변 지연기(593)는 다중화기(592)에서 출력된 DIN_CS<0:3>을 WT_CS<0:3>에 따라 기 설정된 시간만큼 지연시켜 DQ_CS<0:3>으로서 출력할 수 있다.
이때 버퍼 칩(500)에서 메모리 칩(310)들간의 물리적 거리가 다르므로 DQ_CS<0:3> 각각이 해당 메모리 칩(310)에 전송되는 시간 또한 서로 다를 수 있다.
따라서 본 발명의 실시예는 DQ_CS<0:3> 각각이 해당 메모리 칩(310)에 전송되는 시간을 실질적으로 일치시킬 수 있도록 복수의 가변 지연기(593) 각각의 지연시간을 서로 다르게 설정할 수 있도록 하였다.
도 8을 참조하여, 본 발명의 실시예에 따른 메모리 시스템(100)의 리드 동작을 설명하면 다음과 같다.
이때 리드 명령(Read) 및 선택 신호들(CS0, CS1)을 이용한 연속적인 리드 동작을 수행하는 예를 들기로 한다.
이때 도 2를 참조하면, 리드 명령(Read) 및 선택 신호들(CS0, CS1)은 컨트롤러(200)에서 입/출력 버스(800)를 통해 복수의 메모리 모듈(300) 각각의 버퍼 칩(500)에 제공될 수 있다.
선택 신호(CS0)가 활성화된 상태에서 리드 명령(Read)이 입력되면 리드 레이턴시(Read Latency) 이후에 선택 신호(CS0)에 해당하는 랭크에서 데이터 출력이 이루어질 수 있다.
즉, 도 4에 도시된 바와 같이, 복수의 메모리 모듈(300) 각각의 메모리 칩(310)들 중에서 선택 신호(CS0)에 해당하는 최 좌측의 메모리 칩(310)들에서 데이터(DQ_CS0)가 스트로브 신호(DQS_CS0)에 따라 출력될 수 있다.
데이터(DQ_CS0)의 출력이 종료된 시점에서 기 설정된 타이밍 마진 tDQSCK이후에 두 번째 리드 명령(Read)에 따라 선택 신호(CS1)에 해당하는 랭크에서 데이터 출력이 이루어질 수 있다.
즉, 도 4에 도시된 바와 같이, 복수의 메모리 모듈(300) 각각의 메모리 칩(310)들 중에서 선택 신호(CS1)에 해당하는 최 좌측에서 두 번째 메모리 칩(310)들에서 데이터(DQ_CS1)가 스트로브 신호(DQS_CS1)에 따라 출력될 수 있다.
데이터(DQ_CS0)가 출력되는 시점에서 버퍼 레이턴시(Buffer Latency) 이후에 버퍼 칩(500)이 데이터(DQ_CS0, DQ_CS1)를 버퍼 스트로브 신호(DQS_MOD)에 따라 데이터(DQ_MOD)로서 순차적으로 출력할 수 있다.
이때 버퍼 레이턴시는 버퍼 칩(500)이 메모리 칩(310)들에서 출력된 데이터(DQ_CS0, DQ_CS1)를 다중화하는 시간일 수 있다.
버퍼 스트로브 신호(DQS_MOD)는 스트로브 신호(DQS_CS0, DQS_CS1)들이 버퍼 레이턴시에 따라 지연된 것이다.
도 9를 참조하여, 본 발명의 실시예에 따른 메모리 시스템(100)의 라이트 동작을 설명하면 다음과 같다.
이때 라이트 명령(Write) 및 선택 신호들(CS0, CS1)을 이용한 연속적인 라이트 동작을 수행하는 예를 들기로 한다.
이때 도 2를 참조하면, 라이트 명령(Write), 선택 신호들(CS0, CS1) 및 데이터(DQ_MOD)는 컨트롤러(200)에서 입/출력 버스(800)를 통해 복수의 메모리 모듈(300) 각각의 버퍼 칩(500)에 제공될 수 있다.
선택 신호(CS0)가 활성화된 상태에서 라이트 명령(Write)이 입력되면 라이트 레이턴시(Write Latency) 이후에 선택 신호들(CS0, CS1)에 해당하는 데이터(DQ_MOD)가 버퍼 스트로브 신호(DQS_MOD)와 함께 컨트롤러(200)로부터 입력될 수 있다.
버퍼 칩(500)은 버퍼 레이턴시(Buffer Latency) 및 기 설정된 타이밍 마진 tDQSCK 이후 데이터(DQ_CS0, DQ_CS1)를 스트로브 신호(DQS_CS0, DQS_CS1)들과 함께 순차적으로 선택 신호들(CS0, CS1)에 해당하는 랭크에 입력시킬 수 있다.
이때 버퍼 레이턴시는 버퍼 칩(500)이 컨트롤러(200)에서 제공된 데이터(DQ_MOD)를 데이터(DQ_CS0, DQ_CS1)로서 다중화하는 시간일 수 있다.
즉, 도 4에 도시된 바와 같이, 복수의 메모리 모듈(300) 각각의 메모리 칩(310)들 중에서 선택 신호(CS0)에 해당하는 최 좌측의 메모리 칩(310)들에 데이터(DQ_CS0)가 기록되고, 이어서 선택 신호(CS1)에 해당하는 최 좌측에서 두 번째 메모리 칩(310)들에 데이터(DQ_CS1)가 기록될 수 있다.
도 10에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 메모리 시스템(101)은 컨트롤러(201) 및 복수의 메모리 모듈(301)을 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템(101)은 열 방향의 메모리 칩들을 복수 열 단위의 랭크(Rank)로 구분함으로써 메모리 모듈(301) 마다 2씩개의 메모리 칩(311)이 선택되도록 하여 데이터 입/출력 동작이 X16 방식으로 이루어지도록 한 것이다.
그리고 버퍼 칩(501)은 2개의 메모리 칩(311)의 병렬 데이터를 파이프 래치를 통해 직렬화하여 데이터 입/출력 동작이 X8 방식으로 이루어지도록 함으로써 메모리 모듈(301) 동작 속도를 높일 수 있도록 한 것이다.
다시 말해, 버퍼 칩(510)이 메모리 칩(311)의 동작 속도의 배수에 해당하는 속도 예를 들어, 2 배의 속도로 동작하도록 한 것이며, 이는 상술한 바와 같이, 2개의 메모리 칩(311)의 병렬 데이터를 파이프 래치를 통해 직렬화함으로써 가능하다.
이때 도 10은 복수의 메모리 모듈(301) 중에서 어느 하나만을 도시한 예를 든 것이다.
복수의 메모리 모듈(301)은 복수의 메모리 칩(311) 및 버퍼 칩(501)을 포함할 수 있다.
버퍼 칩(501)은 복수의 메모리 칩(311)과 컨트롤러(201)의 데이터 입/출력 동작을 제어하도록 구성될 수 있다.
또한 복수의 메모리 모듈(301) 각각의 버퍼 칩(501)은 각각의 입/출력 버스를 통해 다른 메모리 모듈(301)을 경유하지 않고 컨트롤러(201)와 직접 연결될 수 있으며, 이는 도 3을 참조하여 설명한 방식이 적용될 수 있다.
복수의 메모리 칩(311)은 독립적인 입/출력 라인(401)을 통해 버퍼 칩(501)과 연결될 수 있다.
상술한 메모리 모듈(301) 하나에서 2개씩의 메모리 칩(311)을 선택하는 것은 서로 다른 두 개의 메모리 칩(311)이 동일한 선택 신호(CS)를 공유하도록 함으로써 가능하다.
도 10은 8개의 메모리 칩(311)들 각각에서 두 개씩의 서로 다른 메모리 칩(311)이 선택 신호(CS<0:3>)에 의해 선택되는 구성 예를 나타낸 것이다.
예를 들어, 선택 신호(CS0)가 활성화되면, 각 메모리 모듈(301)에서 2개의 메모리 칩(311)들이 선택될 수 있다.
도 11에 도시된 바와 같이, 버퍼 칩(501)은 데이터 처리부(710) 및 직/병렬화부(720)를 포함할 수 있다.
직/병렬화부(720)는 복수의 메모리 칩(311)들의 입/출력 신호(DQ_CS<0:3>, DQS_CS<0:3>)와 데이터 처리부(710)의 입/출력 신호의 직렬화 및 병렬화를 수행할 수 있다.
직/병렬화부(720)는 직/병렬화 로직 및 파이프 래치를 포함할 수 있다.
데이터 처리부(710)는 클럭 신호(CLK), 어드레스 신호(ADD) 및 선택 신호(CS<0:7>)에 따라 직/병렬화부(720)를 통해 복수의 메모리 칩(311)들과 컨트롤러(201)의 신호 입/출력을 제어할 수 있다.
데이터 처리부(710)는 직/병렬화부(720)의 입/출력 신호와 컨트롤러(201)의 입/출력 신호(DQ_MOD, DQS_MOD)를 선택 신호(CS<0:7>)에 따라 다중화할 수 있다.
데이터 처리부(710)는 상술한 도 5와 같이 구성될 수 있다.
도 12를 참조하여, 본 발명의 다른 실시예에 따른 메모리 시스템(101)의 리드 동작을 설명하면 다음과 같다.
이때 리드 명령(Read) 및 선택 신호들(CS0, CS1)을 이용한 순차적인 리드 동작을 수행하는 예를 들기로 한다.
이때 리드 명령(Read) 및 선택 신호들(CS0, CS1)은 컨트롤러(201)에서 복수의 메모리 모듈(301) 각각의 버퍼 칩(501)에 제공될 수 있다.
선택 신호(CS0)가 활성화된 상태에서 리드 명령(Read)이 입력되면 리드 레이턴시(Read Latency) 이후에 선택 신호(CS0)에 해당하는 랭크에서 데이터 출력이 이루어질 수 있다.
즉, 도 10에 도시된 바와 같이, 복수의 메모리 모듈(301) 각각의 메모리 칩(311)들 중에서 선택 신호(CS0)에 해당하는 2개의 메모리 칩(CS0_A, CS0_B)들에서 데이터(DQ_CS0_A, DQ_CS0_B)가 스트로브 신호(DQS_CS0_A, DQS_CS0_B)에 따라 출력될 수 있다.
데이터(DQ_CS0_A)의 출력이 종료된 시점에서 기 설정된 타이밍 마진 tDQSCK이후에 두 번째 리드 명령(Read)에 따라 선택 신호(CS1)에 해당하는 2개의 메모리 칩(CS1_A, CS1_B)들에서 데이터(DQ_CS1_A, DQ_CS1_B)가 스트로브 신호(DQS_CS1_A, DQS_CS1_B)에 따라 출력될 수 있다.
데이터(DQ_CS0_A)가 출력되는 시점에서 버퍼 레이턴시(Buffer Latency) 이후에 버퍼 칩(501)이 데이터(DQ_CS0_A, DQ_CS0_B, DQ_CS1_A, DQ_CS1_B)를 버퍼 스트로브 신호(DQS_MOD)에 따라 데이터(DQ_MOD)로서 순차적으로 출력할 수 있다.
이때 버퍼 스트로브 신호(DQS_MOD)는 스트로브 신호(DQS_CS0_A, DQS_CS0_B, DQS_CS1_A, DQS_CS1_B)들이 버퍼 레이턴시에 따라 지연된 것으로서, 스트로브 신호(DQS_CS0_A, DQS_CS0_B, DQS_CS1_A, DQS_CS1_B)들의 주파수에 비해 2배의 주파수를 갖는 것을 알 수 있다.
따라서 상술한 바와 같이, 본 발명의 다른 실시예에 따른 메모리 시스템(101)은 하나의 메모리 모듈(301)에서 2씩개의 메모리 칩(311)을 선택하고 버퍼 칩(501)이 2개의 메모리 칩(311)의 병렬 데이터를 파이프 래치를 통해 직렬화함으로써 메모리 모듈(301)의 동작 속도를 하나의 메모리 모듈(301)에서 하나씩의 메모리 칩(311)을 선택하는 경우에 비해 2배로 높일 수 있다.
도 13에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 메모리 시스템(102)은 컨트롤러(202) 및 복수의 메모리 모듈(302)을 포함할 수 있다.
복수의 메모리 모듈(302)은 복수의 메모리 칩(312) 및 버퍼 칩(502)을 포함할 수 있다.
복수의 메모리 칩(312)은 독립적인 입/출력 라인(402)을 통해 버퍼 칩(502)과 연결될 수 있다.
버퍼 칩(502)은 복수의 메모리 칩(312)과 컨트롤러(202)의 데이터 입/출력 동작을 제어하도록 구성될 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템(102)은 복수의 메모리 칩(312)을 서로 다른 두 채널로서 동작시키도록 한 것으로서, 도 13은 버퍼 칩(502)을 기준으로 좌측의 메모리 칩(312)들과 우측의 메모리 칩(312)들을 서로 다른 채널 즉, 제 1 채널과 제 2 채널로 분할하여 제어할 수 있도록 한 예를 든 것이다.
메모리 시스템(102)의 데이터 입/출력 동작이 예를 들어 64개의 입/출력 라인(64 I/O)을 이용하는 X64 방식인 경우, 제 1 채널 즉, 버퍼 칩(502)을 기준으로 좌측의 메모리 칩(312)들의 데이터 입/출력 동작이 32개의 입/출력 라인(32 I/O)을 이용하는 X32 방식으로 이루어지고, 제 2 채널 즉, 버퍼 칩(502)을 기준으로 우측의 메모리 칩(312)들의 데이터 입/출력 동작이 나머지 32 I/O를 이용하는 X32 방식으로 이루어지도록 한 것이다.
버퍼 칩(502)은 상술한 도 5와 같은 구성을 채널 별로 즉, 제 1 채널과 제 2 채널에 대하여 별도로 포함할 수 있다.
버퍼 칩(502) 각각은 제 1 채널을 위한 입/출력 버스(802)와 제 2 채널을 위한 입/출력 버스(803)를 통해 다른 메모리 모듈(302)을 경유하지 않고 컨트롤러(202)와 직접 연결될 수 있다.
예를 들어, 리드 명령과 함께 선택 신호(CS0)가 활성화되면, 선택 신호(CS0)에 해당하는 제 1 채널의 메모리 칩(312)들이 데이터(DQ<0:31>)를 출력할 수 있다.
리드 명령과 함께 선택 신호(CS1)가 활성화되면, 선택 신호(CS1)에 해당하는 제 2 채널의 메모리 칩(312)들이 데이터(DQ<32:63>)를 출력할 수 있다.
버퍼 칩(502)은 제 1 채널의 메모리 칩(312)들로부터 출력된 데이터(DQ<0:31>) 또는 제 2 채널의 메모리 칩(312)들로부터 출력된 데이터(DQ<32:63>)를 데이터(DQ_MOD<0:31>) 또는 데이터(DQ_MOD<32:63>)로서 독립적으로 컨트롤러(202)에 출력할 수 있다.
복수의 메모리 모듈(302)은 서로 독립적인 데이터 입/출력 제어가 가능한 제 1 채널과 제 2 채널로 구분된다. 따라서 컨트롤러(202)는 제 1 채널과 제 2 채널에 대해 서로 다른 어드레스 예를 들어 로우 어드레스를 지정할 수 있으며, 동시에 서로 다른 선택 신호(예를 들어, CS0, CS1)를 활성화시켜 제 1 채널과 제 2 채널을 동작시킬 수 있다.
도 14를 참조하여, 본 발명의 또 다른 실시예에 따른 메모리 시스템(102)의 리드 동작을 설명하면 다음과 같다.
이때 리드 명령(Read) 및 선택 신호들(CS0, CS1)을 이용한 제 1 채널과 제 2 채널에 대한 순차적인 리드 동작을 수행하는 예를 들기로 한다.
이때 리드 명령(Read) 및 선택 신호들(CS0, CS1)은 컨트롤러(202)에서 복수의 메모리 모듈(302) 각각의 버퍼 칩(502)에 제공될 수 있다.
활성화된 선택 신호(CS0)와 함께 리드 명령(Read)이 입력되면 리드 레이턴시(Read Latency) 이후에 선택 신호(CS0)에 해당하는 제 1 채널에서 데이터 출력이 이루어질 수 있다.
즉, 선택 신호(CS0)에 해당하는 버퍼 칩(502) 좌측에 해당하는 제 1 채널의 메모리 칩(312)들에서 스트로브 신호(DQS_CS0)에 따라 데이터(DQ_CS0<0:31>)가 출력될 수 있다.
한편, 활성화된 선택 신호(CS1)와 함께 리드 명령(Read)이 입력되면 리드 레이턴시 이후에 선택 신호(CS1)에 해당하는 제 2 채널에서 데이터 출력이 이루어질 수 있다.
즉, 선택 신호(CS1)에 해당하는 버퍼 칩(502) 우측에 해당하는 제 2 채널의 메모리 칩(312)들에서 스트로브 신호(DQS_CS1)에 따라 데이터(DQ_CS0<32:63>)가 출력될 수 있다.
이때 채널은 독립적인 데이터 출력이 이루어질 수 있으므로 상술한 도 8 및 도 12의 랭크 구조의 데이터 출력과 달리 tDQSCK와 무관하게 데이터 출력이 이루어질 수 있다.
데이터(DQ_CS0<0:31>)가 출력되는 시점에서 버퍼 레이턴시(Buffer Latency) 이후에 버퍼 칩(502)이 스트로브 신호(DQS_MOD_A)에 따라 데이터(DQ_CS0<0:31>)를 데이터(DQ_MOD<0:31>)로서 출력할 수 있다.
한편, 데이터(DQ_CS0<32:63>)가 출력되는 시점에서 버퍼 레이턴시 이후에 버퍼 칩(502)이 스트로브 신호(DQS_MOD_B)에 따라 데이터(DQ_CS0<32:63>)를 데이터(DQ_MOD<32:63>)로서 출력할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (25)

  1. 컨트롤러; 및
    복수의 메모리 모듈을 포함하고,
    상기 복수의 메모리 모듈은 각각 버퍼 칩 및 상기 버퍼 칩과 독립적인 입/출력 라인을 통해 연결되는 복수의 메모리 칩을 포함하며,
    상기 복수의 메모리 모듈의 버퍼 칩들은 상기 컨트롤러와 독립적인 입/출력 버스를 통해 연결되어, 상기 복수의 메모리 모듈과 상기 컨트롤러의 데이터 입/출력 동작을 제어하도록 구성되는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러에서 제공된 선택 신호에 따라 상기 복수의 메모리 모듈 각각에 대하여 하나 또는 그 이상의 메모리 칩이 선택되어 데이터 입/출력이 이루어지도록 구성되는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 컨트롤러에서 제공된 선택 신호에 따라 상기 복수의 메모리 모듈 각각에 대하여 하나 또는 그 이상의 메모리 칩이 선택되어 데이터 입/출력이 이루어지도록 구성되며,
    상기 복수의 메모리 모듈 별로 선택된 하나 또는 그 이상의 메모리 칩은 동일 선상에 위치하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 버퍼 칩은
    상기 메모리 모듈의 중앙에 배치되고,
    상기 복수의 메모리 칩은 상기 버퍼 칩을 중심으로 좌/우 측에 분산 배치되는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 버퍼 칩은
    어드레스 신호 및 선택 신호에 따라 상기 복수의 메모리 칩과 상기 컨트롤러 사이의 데이터 입/출력 동작을 제어하기 위한 제어 신호들을 생성하도록 구성된 제어부,
    상기 복수의 메모리 칩에서 출력되는 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 리드 다중화부, 및
    상기 컨트롤러에서 입력되는 데이터를 상기 제어 신호들에 따라 상기 복수의 메모리 칩에 선택적으로 전달하도록 구성된 라이트 다중화부를 포함하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 리드 다중화부는
    스트로브 신호들 및 상기 제어 신호들에 따라 상기 복수의 메모리 칩에서 출력되는 데이터를 래치하여 래치 신호들을 생성하도록 구성된 복수의 래치, 및
    상기 래치 신호들을 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 다중화기를 포함하는 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 라이트 다중화부는
    상기 컨트롤러에서 입력된 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 다중화기, 및
    상기 다중화기의 출력 신호를 상기 제어 신호들에 따라 입력 받고 기 설정된 시간만큼 지연시켜 출력하도록 구성된 복수의 가변 지연기를 포함하며,
    상기 복수의 가변 지연기 각각의 지연시간은 상기 버퍼 칩에서 상기 복수의 메모리 칩간의 거리에 따라 설정되는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 버퍼 칩은
    어드레스 신호 및 선택 신호에 따라 상기 복수의 메모리 칩과 상기 컨트롤러 사이의 데이터 입/출력 동작을 제어하기 위한 제어 신호들을 생성하도록 구성된 제어부,
    상기 복수의 메모리 칩 중에서 서로 다른 2개의 메모리 칩에서 출력되는 데이터를 직렬화하여 출력하거나, 상기 컨트롤러에서 입력되는 데이터를 상기 서로 다른 2개의 메모리 칩에 병렬화하여 출력하도록 구성된 직/병렬화부,
    상기 직/병렬화부에서 출력되는 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 리드 다중화부, 및
    상기 컨트롤러에서 입력되는 데이터를 상기 제어 신호들에 따라 상기 직/병렬화부에 전달하도록 구성된 라이트 다중화부를 포함하는 메모리 시스템.
  9. 컨트롤러; 및
    각각 버퍼 칩 및 행 방향으로 배치된 복수의 메모리 칩을 포함하는 복수의 메모리 모듈을 포함하고,
    상기 복수의 메모리 모듈의 메모리 칩들 중에서 열 방향의 메모리 칩들이 단일 열 또는 복수 열 단위의 랭크(Rank)로 구분되며,
    상기 버퍼 칩은 독립적인 입/출력 버스를 통해 상기 컨트롤러와 연결되어 상기 복수의 메모리 모듈의 데이터 입/출력 동작을 상기 랭크 단위로 제어하도록 구성되는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 버퍼 칩은
    상기 메모리 모듈의 중앙에 배치되고,
    상기 복수의 메모리 칩은 상기 버퍼 칩을 중심으로 좌/우 측에 분산 배치되는 메모리 시스템.
  11. 제 9 항에 있어서,
    상기 버퍼 칩은
    어드레스 신호 및 선택 신호에 따라 상기 복수의 메모리 칩과 상기 컨트롤러 사이의 데이터 입/출력 동작을 제어하기 위한 제어 신호들을 생성하도록 구성된 제어부,
    상기 복수의 메모리 칩에서 출력되는 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 리드 다중화부, 및
    상기 컨트롤러에서 입력되는 데이터를 상기 제어 신호들에 따라 상기 복수의 메모리 칩에 선택적으로 전달하도록 구성된 라이트 다중화부를 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 리드 다중화부는
    스트로브 신호들 및 상기 제어 신호들에 따라 상기 복수의 메모리 칩에서 출력되는 데이터를 래치하여 래치 신호들을 생성하도록 구성된 복수의 래치, 및
    상기 래치 신호들을 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 다중화기를 포함하는 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 라이트 다중화부는
    상기 컨트롤러에서 입력된 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 다중화기, 및
    상기 다중화기의 출력 신호를 상기 제어 신호들에 따라 입력 받고 기 설정된 시간만큼 지연시켜 출력하도록 구성된 복수의 가변 지연기를 포함하며,
    상기 복수의 가변 지연기 각각의 지연시간은 상기 버퍼 칩에서 상기 복수의 메모리 칩간의 거리에 따라 설정되는 메모리 시스템.
  14. 제 9 항에 있어서,
    상기 버퍼 칩은
    어드레스 신호 및 선택 신호에 따라 상기 복수의 메모리 칩과 상기 컨트롤러 사이의 데이터 입/출력 동작을 제어하기 위한 제어 신호들을 생성하도록 구성된 제어부,
    상기 복수의 메모리 칩 중에서 서로 다른 2개의 메모리 칩에서 출력되는 데이터를 직렬화하여 출력하거나, 상기 컨트롤러에서 입력되는 데이터를 상기 서로 다른 2개의 메모리 칩에 병렬화하여 출력하도록 구성된 직/병렬화부,
    상기 직/병렬화부에서 출력되는 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 리드 다중화부, 및
    상기 컨트롤러에서 입력되는 데이터를 상기 제어 신호들에 따라 상기 직/병렬화부에 전달하도록 구성된 라이트 다중화부를 포함하는 메모리 시스템.
  15. 컨트롤러; 및
    각각 버퍼 칩 및 상기 버퍼 칩을 중심으로 좌/우측에 분산 배치된 복수의 메모리 칩을 포함하는 복수의 메모리 모듈을 포함하고,
    상기 버퍼 칩을 중심으로 좌/우측의 메모리 칩들이 제 1 채널과 제 2 채널로 구분되며,
    상기 버퍼 칩은 독립적인 입/출력 버스를 통해 상기 컨트롤러와 연결되어 상기 복수의 메모리 모듈의 데이터 입/출력 동작을 상기 제 1 채널과 상기 제 2 채널에 대하여 독립적으로 제어하도록 구성되는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 버퍼 칩은
    선택 신호에 따라 상기 제 1 채널 또는 상기 제 2 채널에서 열 단위의 메모리 칩들을 선택하여 데이터 입/출력 동작이 이루어지도록 하는 메모리 시스템.
  17. 제 15 항에 있어서,
    상기 버퍼 칩은
    제 1 선택 신호와 제 2 선택 신호에 따라 상기 제 1 채널과 상기 제 2 채널 각각에서 열 단위의 메모리 칩들을 동시에 선택하여 데이터 입/출력 동작이 이루어지도록 하는 메모리 시스템.
  18. 제 15 항에 있어서,
    상기 버퍼 칩은
    제 1 선택 신호와 제 2 선택 신호에 따라 상기 제 1 채널과 상기 제 2 채널 각각에서 열 단위의 메모리 칩들을 동시에 선택함으로써 리드 명령에 따라 출력되어야 하는 전체 데이터 중에서 절반과 나머지 절반이 상기 제 1 채널과 상기 제 2 채널에서 출력되도록 하는 메모리 시스템.
  19. 제 15 항에 있어서,
    상기 버퍼 칩은
    어드레스 신호 및 선택 신호에 따라 상기 복수의 메모리 칩과 상기 컨트롤러 사이의 데이터 입/출력 동작을 제어하기 위한 제어 신호들을 생성하도록 구성된 제어부,
    상기 복수의 메모리 칩에서 출력되는 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 리드 다중화부, 및
    상기 컨트롤러에서 입력되는 데이터를 상기 제어 신호들에 따라 상기 복수의 메모리 칩에 선택적으로 전달하도록 구성된 라이트 다중화부를 포함하는 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 리드 다중화부는
    스트로브 신호들 및 상기 제어 신호들에 따라 상기 복수의 메모리 칩에서 출력되는 데이터를 래치하여 래치 신호들을 생성하도록 구성된 복수의 래치, 및
    상기 래치 신호들을 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 다중화기를 포함하는 메모리 시스템.
  21. 제 19 항에 있어서,
    상기 라이트 다중화부는
    상기 컨트롤러에서 입력된 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 다중화기, 및
    상기 다중화기의 출력 신호를 상기 제어 신호들에 따라 입력 받고 기 설정된 시간만큼 지연시켜 출력하도록 구성된 복수의 가변 지연기를 포함하며,
    상기 복수의 가변 지연기 각각의 지연시간은 상기 버퍼 칩에서 상기 복수의 메모리 칩간의 거리에 따라 설정되는 메모리 시스템.
  22. 제 19 항에 있어서,
    상기 버퍼 칩은
    어드레스 신호 및 선택 신호에 따라 상기 복수의 메모리 칩과 상기 컨트롤러 사이의 데이터 입/출력 동작을 제어하기 위한 제어 신호들을 생성하도록 구성된 제어부,
    상기 복수의 메모리 칩 중에서 서로 다른 2개의 메모리 칩에서 출력되는 데이터를 직렬화하여 출력하거나, 상기 컨트롤러에서 입력되는 데이터를 상기 서로 다른 2개의 메모리 칩에 병렬화하여 출력하도록 구성된 직/병렬화부,
    상기 직/병렬화부에서 출력되는 데이터를 상기 제어 신호들에 따라 선택적으로 출력하도록 구성된 리드 다중화부, 및
    상기 컨트롤러에서 입력되는 데이터를 상기 제어 신호들에 따라 상기 직/병렬화부에 전달하도록 구성된 라이트 다중화부를 포함하는 메모리 시스템.
  23. 제 1 항에 있어서,
    상기 복수의 메모리 모듈 각각의 입/출력 라인의 수는 상기 컨트롤러의 입/출력 라인의 수에 비해 적게 구성되는 메모리 시스템.
  24. 제 9 항에 있어서,
    상기 복수의 메모리 모듈 각각의 입/출력 라인의 수는 상기 컨트롤러의 입/출력 라인의 수에 비해 적게 구성되는 메모리 시스템.
  25. 제 15 항에 있어서,
    상기 복수의 메모리 모듈 각각의 입/출력 라인의 수는 상기 컨트롤러의 입/출력 라인의 수에 비해 적게 구성되는 메모리 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6721114B1 (en) * 2001-05-09 2004-04-13 Marvell International, Ltd. Precompensation circuit for magnetic recording
GB2405724B (en) * 2002-06-24 2006-02-08 Samsung Electronics Co Ltd Memory module having a path for transmitting high-speed data and a path for transmitting low-speed data and memory system having the memory module
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7437497B2 (en) * 2004-08-23 2008-10-14 Apple Inc. Method and apparatus for encoding memory control signals to reduce pin count
US8077535B2 (en) * 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8244971B2 (en) * 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US7724589B2 (en) * 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
DE102006036823B4 (de) * 2006-08-07 2008-10-02 Qimonda Ag Datensynchronisier- und -pufferschaltung zur Synchronisation von seriell empfangenen Datensignalen
US7707467B2 (en) * 2007-02-23 2010-04-27 Micron Technology, Inc. Input/output compression and pin reduction in an integrated circuit
KR101068570B1 (ko) * 2010-03-08 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR101212760B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템
CN102881324B (zh) * 2011-07-11 2015-07-08 澜起科技（上海）有限公司 写入电路、读取电路、内存缓冲器及内存条

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