JP3376976B2 - 半導体記憶装置 - Google Patents
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はメモリセルとの間で
データをバースト的に入出力する半導体記憶装置に関
し、特に、メモリセルから読み出したデータをラッチせ
ずにそのまま外部へ出力する動作モードを備えた半導体
記憶装置に関するものである。
データをバースト的に入出力する半導体記憶装置に関
し、特に、メモリセルから読み出したデータをラッチせ
ずにそのまま外部へ出力する動作モードを備えた半導体
記憶装置に関するものである。
【０００２】
【従来の技術】近年におけるＬＳＩ（大規模集積回路）
の微細化に伴ってＣＰＵ（中央処理装置）の動作速度は
年々向上してきている。これに対して、ＤＲＡＭ（Dyna
mic Random Access Memory）などの半導体記憶装置では
記憶容量自体は増えてきているものの、大容量化に伴っ
てワード線やビット線の配線長が長くなることから、こ
れら配線の充放電に起因する遅延のためにＣＰＵほどの
高速化が図られていないのが実状である。
の微細化に伴ってＣＰＵ（中央処理装置）の動作速度は
年々向上してきている。これに対して、ＤＲＡＭ（Dyna
mic Random Access Memory）などの半導体記憶装置では
記憶容量自体は増えてきているものの、大容量化に伴っ
てワード線やビット線の配線長が長くなることから、こ
れら配線の充放電に起因する遅延のためにＣＰＵほどの
高速化が図られていないのが実状である。
【０００３】こうしたことから半導体記憶装置の見かけ
上の高速化を実現するために様々な工夫が為されてい
る。例えば、半導体記憶装置の内部ではメモリセルとの
間でデータをパラレルに受け渡しながら、半導体記憶装
置の外部との間ではデータをシリアルにやり取りするこ
とが考えられている。また、半導体記憶装置を使用する
システム内における基本クロックの立ち上がり／立ち下
がりの双方でデータを入出力するＤＤＲ（Double Data
Rate）技術を適用することで、入出力データを２相に分
けて各相の入出力動作を半導体記憶装置内部で並行処理
させて、各相の入出力データについてデータの入出力周
期の倍に相当する内部処理周期を確保することなども考
えられている。
上の高速化を実現するために様々な工夫が為されてい
る。例えば、半導体記憶装置の内部ではメモリセルとの
間でデータをパラレルに受け渡しながら、半導体記憶装
置の外部との間ではデータをシリアルにやり取りするこ
とが考えられている。また、半導体記憶装置を使用する
システム内における基本クロックの立ち上がり／立ち下
がりの双方でデータを入出力するＤＤＲ（Double Data
Rate）技術を適用することで、入出力データを２相に分
けて各相の入出力動作を半導体記憶装置内部で並行処理
させて、各相の入出力データについてデータの入出力周
期の倍に相当する内部処理周期を確保することなども考
えられている。
【０００４】また、この種の半導体記憶装置ではシリア
ルデータを半導体記憶装置の外部へ読み出すにあたって
幾つかのモードを備えているものもある。これらモード
としては、メモリセルから同時に読み出したパラレルデ
ータの全ビットを一旦ラッチしたのち、ラッチされたパ
ラレルデータをシリアルに外部へ出力してゆくモード
（以下、「ラッチモード」と呼ぶことにする）がある。
これに加えて、アクセスタイムをラッチモードよりも短
くするために、読み出されたパラレルデータのうち、半
導体記憶装置の外部へ最初に出力されるビットだけをラ
ッチすることなくスルー（through ）で出力するモード
（以下、「スルーモード」と呼ぶことにする）などもあ
る。
ルデータを半導体記憶装置の外部へ読み出すにあたって
幾つかのモードを備えているものもある。これらモード
としては、メモリセルから同時に読み出したパラレルデ
ータの全ビットを一旦ラッチしたのち、ラッチされたパ
ラレルデータをシリアルに外部へ出力してゆくモード
（以下、「ラッチモード」と呼ぶことにする）がある。
これに加えて、アクセスタイムをラッチモードよりも短
くするために、読み出されたパラレルデータのうち、半
導体記憶装置の外部へ最初に出力されるビットだけをラ
ッチすることなくスルー（through ）で出力するモード
（以下、「スルーモード」と呼ぶことにする）などもあ
る。
【０００５】図１７はこうした従来の半導体記憶装置で
採用されている内部構成例についてその概略を示したも
のである。ここで、同図に示されているメモリセルアレ
イからバースト読み出しを行う場合の動作について概説
する。いま、半導体記憶装置の外部から供給される読み
出しアドレスが例えばメモリセルアレイ１０１Ｕ内のメ
モリセルに対応しているとする。この場合、指定された
読み出しアドレスに対応する例えば８ビット（ビット０
〜ビット７）のデータが、メモリセルアレイ１０１Ｕか
らパラレルに読み出されてデータアンプ１０７Ｕへ同時
に供給される。データアンプ１０７Ｕは４ビットのｅｖ
ｅｎ（偶数）データ，ｏｄｄ（奇数）データをそれぞれ
パラシリ変換回路１０８Ｕｅ，１０８Ｕｏへ供給する。
採用されている内部構成例についてその概略を示したも
のである。ここで、同図に示されているメモリセルアレ
イからバースト読み出しを行う場合の動作について概説
する。いま、半導体記憶装置の外部から供給される読み
出しアドレスが例えばメモリセルアレイ１０１Ｕ内のメ
モリセルに対応しているとする。この場合、指定された
読み出しアドレスに対応する例えば８ビット（ビット０
〜ビット７）のデータが、メモリセルアレイ１０１Ｕか
らパラレルに読み出されてデータアンプ１０７Ｕへ同時
に供給される。データアンプ１０７Ｕは４ビットのｅｖ
ｅｎ（偶数）データ，ｏｄｄ（奇数）データをそれぞれ
パラシリ変換回路１０８Ｕｅ，１０８Ｕｏへ供給する。
【０００６】パラシリ変換回路１０８Ｕｅは入力された
ｅｖｅｎデータを基本クロックＣＬＫの立ち下がりに同
期してセレクタ１０９ｅへ順次出力してゆくことで、ｅ
ｖｅｎデータを４ビットのシリアルデータに変換する。
同様にして、パラシリ変換回路１０８Ｕｏは入力された
ｏｄｄデータを基本クロックＣＬＫの立ち上がりに同期
してセレクタ１０９ｏへ順次出力してゆくことで、ｏｄ
ｄデータを４ビットのシリアルデータに変換する。ここ
では上述したようにメモリセル１０１Ｕからの読み出し
であるために、セレクタ１０９ｅ，１０９ｏは選択信号
Ｕ／Ｌに従ってそれぞれパラシリ変換回路１０８Ｕｅ，
１０８Ｕｏから供給されるシリアルデータを選択する。
ｅｖｅｎデータを基本クロックＣＬＫの立ち下がりに同
期してセレクタ１０９ｅへ順次出力してゆくことで、ｅ
ｖｅｎデータを４ビットのシリアルデータに変換する。
同様にして、パラシリ変換回路１０８Ｕｏは入力された
ｏｄｄデータを基本クロックＣＬＫの立ち上がりに同期
してセレクタ１０９ｏへ順次出力してゆくことで、ｏｄ
ｄデータを４ビットのシリアルデータに変換する。ここ
では上述したようにメモリセル１０１Ｕからの読み出し
であるために、セレクタ１０９ｅ，１０９ｏは選択信号
Ｕ／Ｌに従ってそれぞれパラシリ変換回路１０８Ｕｅ，
１０８Ｕｏから供給されるシリアルデータを選択する。
【０００７】マルチプレクサ１１０は基本クロックＣＬ
Ｋの立ち上がり，立ち下がりでそれぞれセレクタ１０９
ｅ，１０９ｏの出力を選択してｅｖｅｎデータおよびｏ
ｄｄデータを交互に出力する。こうしてビット０からビ
ット７までの８ビットのシリアルデータが、図示しない
出力バッファ，入出力パッド１００を通じてバースト的
に外部へ出力される。また、メモリセルアレイ１０１Ｌ
からの読み出し動作も上述した動作に準じて行われ、こ
の場合には、データアンプ１０７Ｌ，パラシリ変換回路
１０８Ｌｅ及び１０８Ｌｏを通じてセレクタ１０９ｅ，
１０９ｏからマルチプレクサ１１０にデータが送られ
る。なお、メモリセルアレイに対する書き込み動作は解
決すべき課題と直接関係しないためここでは説明を省略
する。
Ｋの立ち上がり，立ち下がりでそれぞれセレクタ１０９
ｅ，１０９ｏの出力を選択してｅｖｅｎデータおよびｏ
ｄｄデータを交互に出力する。こうしてビット０からビ
ット７までの８ビットのシリアルデータが、図示しない
出力バッファ，入出力パッド１００を通じてバースト的
に外部へ出力される。また、メモリセルアレイ１０１Ｌ
からの読み出し動作も上述した動作に準じて行われ、こ
の場合には、データアンプ１０７Ｌ，パラシリ変換回路
１０８Ｌｅ及び１０８Ｌｏを通じてセレクタ１０９ｅ，
１０９ｏからマルチプレクサ１１０にデータが送られ
る。なお、メモリセルアレイに対する書き込み動作は解
決すべき課題と直接関係しないためここでは説明を省略
する。
【０００８】以上のように、１回の読み出しまたは書き
込み動作で８個のデータを外部に出力または外部から入
力することができるので、半導体記憶装置の外部が高速
クロックで動作する場合であっても、半導体記憶装置内
部はその８倍の周期で読み出しまたは書き込み処理が可
能になる。読み出し系の構成の場合について具体的に言
うと、メモリセルアレイ１０１Ｕ，１０１Ｌおよびデー
タアンプ１０７Ｕ，１０７Ｌは低速に構成して、パラシ
リ変換回路１０８Ｕｅ，１０８Ｕｏ，１０８Ｌｅ，１０
８Ｌｏ及びセレクタ１０９ｅ，１０９ｏ及びマルチプレ
クサ１１０及び入出力パッド１００は高速に構成すれば
良い。ここで、後者の経路は前者の経路に比べて配線長
が短く、また、後者の経路上の構成要素は前者の経路上
の構成要素に比べて素子数も少ないことからサイズの大
きなトランジスタを使用してもチップサイズへの影響は
少なく、高速動作に対応できるようにすることは容易で
ある。
込み動作で８個のデータを外部に出力または外部から入
力することができるので、半導体記憶装置の外部が高速
クロックで動作する場合であっても、半導体記憶装置内
部はその８倍の周期で読み出しまたは書き込み処理が可
能になる。読み出し系の構成の場合について具体的に言
うと、メモリセルアレイ１０１Ｕ，１０１Ｌおよびデー
タアンプ１０７Ｕ，１０７Ｌは低速に構成して、パラシ
リ変換回路１０８Ｕｅ，１０８Ｕｏ，１０８Ｌｅ，１０
８Ｌｏ及びセレクタ１０９ｅ，１０９ｏ及びマルチプレ
クサ１１０及び入出力パッド１００は高速に構成すれば
良い。ここで、後者の経路は前者の経路に比べて配線長
が短く、また、後者の経路上の構成要素は前者の経路上
の構成要素に比べて素子数も少ないことからサイズの大
きなトランジスタを使用してもチップサイズへの影響は
少なく、高速動作に対応できるようにすることは容易で
ある。
【０００９】
【発明が解決しようとする課題】ところで、一般的な汎
用のクロック同期型ＤＲＡＭなどでは、メモリセルアレ
イからパラレルに読み出されてくるデータの個々のビッ
トがメモリセルアレイ上のどの位置に対応するのかはま
ちまちである。つまり、パラレルデータのうちで最も早
く読み出されるビットや最も遅く読み出されるビットに
よらず、どのビットもメモリセルアレイ全体に分布して
配置されている。このため従来はＤＲＡＭの処理速度に
合わせてＣＰＵ側を待たせるような処理を行っている。
例えばＣＡＳ （Column Address Strobe）レイテンシを
“３”に設定した場合、ＣＰＵはＣＡＳ信号をＤＲＡＭ
に与えてから“３サイクル”待った後にＤＲＡＭからの
読み出しデータを受け取るようにしている。つまり、従
来は読み出しに一番時間がかかるビットによって読み出
し時間が律速されているため、これに合わせてＤＲＡＭ
の規格を決定するとともにＤＲＡＭを使用したシステム
の設計を行っている。したがって、例えば８ビットのデ
ータをメモリセルアレイからパラレルに読み出す場合に
は、ビット０からビット７までの全てのビットについて
同程度の高速アクセスが要求されることになる。
用のクロック同期型ＤＲＡＭなどでは、メモリセルアレ
イからパラレルに読み出されてくるデータの個々のビッ
トがメモリセルアレイ上のどの位置に対応するのかはま
ちまちである。つまり、パラレルデータのうちで最も早
く読み出されるビットや最も遅く読み出されるビットに
よらず、どのビットもメモリセルアレイ全体に分布して
配置されている。このため従来はＤＲＡＭの処理速度に
合わせてＣＰＵ側を待たせるような処理を行っている。
例えばＣＡＳ （Column Address Strobe）レイテンシを
“３”に設定した場合、ＣＰＵはＣＡＳ信号をＤＲＡＭ
に与えてから“３サイクル”待った後にＤＲＡＭからの
読み出しデータを受け取るようにしている。つまり、従
来は読み出しに一番時間がかかるビットによって読み出
し時間が律速されているため、これに合わせてＤＲＡＭ
の規格を決定するとともにＤＲＡＭを使用したシステム
の設計を行っている。したがって、例えば８ビットのデ
ータをメモリセルアレイからパラレルに読み出す場合に
は、ビット０からビット７までの全てのビットについて
同程度の高速アクセスが要求されることになる。
【００１０】一方、本発明が対象としている類いの半導
体記憶装置は上述したような固定バースト出力のもので
あって、メモリセルアレイからの読み出しデータは例え
ばビット０からビット７までの８ビット分がバースト的
に順次出力されてくる。こうしたビットの出力順は上述
したラッチモードやスルーモードを含めた各種の動作モ
ードに依存して変わることはなく、一番最初に出力すべ
きビットは常にビット０であることが仕様として予め決
められている。
体記憶装置は上述したような固定バースト出力のもので
あって、メモリセルアレイからの読み出しデータは例え
ばビット０からビット７までの８ビット分がバースト的
に順次出力されてくる。こうしたビットの出力順は上述
したラッチモードやスルーモードを含めた各種の動作モ
ードに依存して変わることはなく、一番最初に出力すべ
きビットは常にビット０であることが仕様として予め決
められている。
【００１１】したがって、固定バースト出力の半導体記
憶装置ではビット０の読み出しに対する要求がタイミン
グ的に最も厳しいものとなり、このビット０を如何にし
て高速に読み出すかが半導体記憶装置の性能を左右して
しまう。特に、半導体記憶装置をスルーモードで動作さ
せる場合には、メモリセルアレイから読み出されたビッ
ト０のデータをラッチすることなく入出力パッド１００
の近傍に配置されたマルチプレクサ１１０までスルーで
伝達しなければならない。このため、読み出し経路が長
くなってその分だけタイミング的な要求がさらに厳しい
ものとなる。
憶装置ではビット０の読み出しに対する要求がタイミン
グ的に最も厳しいものとなり、このビット０を如何にし
て高速に読み出すかが半導体記憶装置の性能を左右して
しまう。特に、半導体記憶装置をスルーモードで動作さ
せる場合には、メモリセルアレイから読み出されたビッ
ト０のデータをラッチすることなく入出力パッド１００
の近傍に配置されたマルチプレクサ１１０までスルーで
伝達しなければならない。このため、読み出し経路が長
くなってその分だけタイミング的な要求がさらに厳しい
ものとなる。
【００１２】ところが、従来の半導体記憶装置では汎用
のＤＲＡＭ等と同じくパラレルデータの全てのビットを
同程度の時間内にアクセスすることしか考慮されておら
ず、ビット０だけを特別視して高速にアクセスすること
を意識した設計となっていない。すなわち、従来の半導
体記憶装置では各メモリセルアレイにおけるビット毎の
配置が何ら考慮されておらず、ｅｖｅｎデータ及びｏｄ
ｄデータを各メモリセルアレイ中に混在して記憶するよ
うな構成になっている。従来の半導体記憶装置では、例
えばデータアンプ１０７Ｕに対して最遠端に配置されて
いるメモリセル（図１７に示したメモリセルＣｆ等）の
アクセスタイムが所定の許容時間を上回らないことを保
証しているに過ぎない。
のＤＲＡＭ等と同じくパラレルデータの全てのビットを
同程度の時間内にアクセスすることしか考慮されておら
ず、ビット０だけを特別視して高速にアクセスすること
を意識した設計となっていない。すなわち、従来の半導
体記憶装置では各メモリセルアレイにおけるビット毎の
配置が何ら考慮されておらず、ｅｖｅｎデータ及びｏｄ
ｄデータを各メモリセルアレイ中に混在して記憶するよ
うな構成になっている。従来の半導体記憶装置では、例
えばデータアンプ１０７Ｕに対して最遠端に配置されて
いるメモリセル（図１７に示したメモリセルＣｆ等）の
アクセスタイムが所定の許容時間を上回らないことを保
証しているに過ぎない。
【００１３】以上のように、従来の半導体記憶装置で
は、バースト読み出しで一番最初に出力すべきビット０
のメモリセルが図１７に示したメモリセルＣｆのように
データアンプから一番遠い場所に配置されてしまう可能
性がある。このため、ビット０のメモリセルが同図のメ
モリセルＣｎのごとくデータアンプ１０７Ｕ近傍に配置
された場合と比べると、読み出しデータがデータアンプ
１０７Ｕに到達する迄により多くの時間を要することに
なり、それがアクセス時間の増大に起因した動作速度特
性上の問題となって現れてくる。
は、バースト読み出しで一番最初に出力すべきビット０
のメモリセルが図１７に示したメモリセルＣｆのように
データアンプから一番遠い場所に配置されてしまう可能
性がある。このため、ビット０のメモリセルが同図のメ
モリセルＣｎのごとくデータアンプ１０７Ｕ近傍に配置
された場合と比べると、読み出しデータがデータアンプ
１０７Ｕに到達する迄により多くの時間を要することに
なり、それがアクセス時間の増大に起因した動作速度特
性上の問題となって現れてくる。
【００１４】しかも、図１７では図示の都合からメモリ
セルアレイを左右方向に扁平な形状で描いてあるが、実
物のメモリセルアレイはむしろ上下方向に扁平な形状を
呈している。しかも、今後ますます半導体記憶装置が大
容量化してゆくにつれて縦長の度合いもより顕著になっ
てゆくことは必至である。例えば、メモリセルアレイ１
０１Ｕ又はメモリセルアレイ１０１Ｌの上下方向の長さ
（換言すれば、図１７のメモリセルＣｎとメモリセルＣ
ｆの間にほぼ等しい距離）は現時点においてもミリオー
ダに達している。したがって、いまメモリセルアレイの
上下方向の長さを例えば２ｍｍ（＝２０００μｍ）と
し、また、図示しないセンスアンプとデータアンプとの
間を接続するＩ／Ｏ（入出力）線の特性としてその容量
値が１ミリメートル当たり１ｐＦ，幅が１μｍ，導電率
が単位面積当たり０．０５Ωであると仮定する。
セルアレイを左右方向に扁平な形状で描いてあるが、実
物のメモリセルアレイはむしろ上下方向に扁平な形状を
呈している。しかも、今後ますます半導体記憶装置が大
容量化してゆくにつれて縦長の度合いもより顕著になっ
てゆくことは必至である。例えば、メモリセルアレイ１
０１Ｕ又はメモリセルアレイ１０１Ｌの上下方向の長さ
（換言すれば、図１７のメモリセルＣｎとメモリセルＣ
ｆの間にほぼ等しい距離）は現時点においてもミリオー
ダに達している。したがって、いまメモリセルアレイの
上下方向の長さを例えば２ｍｍ（＝２０００μｍ）と
し、また、図示しないセンスアンプとデータアンプとの
間を接続するＩ／Ｏ（入出力）線の特性としてその容量
値が１ミリメートル当たり１ｐＦ，幅が１μｍ，導電率
が単位面積当たり０．０５Ωであると仮定する。
【００１５】こうした条件によると２ｍｍ分の配線が有
する抵抗値は１００Ω程度となり、その時定数（ＣＲ）
は２００ｐｓ程度である。しかも、この２００ｐｓはＩ
／Ｏ線の負荷のみを考慮して見積もったときの最小の遅
延に過ぎず、条件によってはこれが５００ｐｓ程度にも
なる。また、半導体記憶装置の大容量化によって個々の
メモリセルアレイの規模が大きくなると、その分だけＩ
／Ｏ線の負荷も重くなって遅延時間も増大することにな
る。さらに、Ｉ／Ｏ線の負荷以外にもアドレス系の遅延
やデータアンプ１０７Ｕから入出力パッド１００に至る
までの選択パスの遅延といった様々な要因をも考慮する
と、トータルの遅延は１ｎｓ近くになることが十分考え
られる。したがって、現状での半導体記憶装置のアクセ
スタイムが数ｎｓであることに鑑みると、１ｎｓ弱にも
達する遅延は無視することができないほど大きいと言え
る。
する抵抗値は１００Ω程度となり、その時定数（ＣＲ）
は２００ｐｓ程度である。しかも、この２００ｐｓはＩ
／Ｏ線の負荷のみを考慮して見積もったときの最小の遅
延に過ぎず、条件によってはこれが５００ｐｓ程度にも
なる。また、半導体記憶装置の大容量化によって個々の
メモリセルアレイの規模が大きくなると、その分だけＩ
／Ｏ線の負荷も重くなって遅延時間も増大することにな
る。さらに、Ｉ／Ｏ線の負荷以外にもアドレス系の遅延
やデータアンプ１０７Ｕから入出力パッド１００に至る
までの選択パスの遅延といった様々な要因をも考慮する
と、トータルの遅延は１ｎｓ近くになることが十分考え
られる。したがって、現状での半導体記憶装置のアクセ
スタイムが数ｎｓであることに鑑みると、１ｎｓ弱にも
達する遅延は無視することができないほど大きいと言え
る。
【００１６】なお、図１７に示した構成例では各メモリ
セルアレイ中にｅｖｅｎデータ，ｏｄｄデータを混在し
て記憶させていたが、これ以外の構成例として、例えば
メモリセルアレイ１０１Ｕにはｅｖｅｎデータのみを記
憶させる一方で、メモリセルアレイ１０１Ｌにはｏｄｄ
データのみを記憶させることも考えられる。こうした構
成を採用した場合であっても、データアンプ，ライトア
ンプ，シリパラ変換回路，パラシリ変換回路等の構成が
若干異なってくるだけで、上述した問題が発生すること
に変わりはない。というのも、ビット０を含むｅｖｅｎ
データが記憶されるメモリセルアレイ１０１Ｕ上には、
メモリセルＣｆのようにデータアンプ１０７Ｕから見て
最遠端に配置されたメモリセルが存在するからである。
セルアレイ中にｅｖｅｎデータ，ｏｄｄデータを混在し
て記憶させていたが、これ以外の構成例として、例えば
メモリセルアレイ１０１Ｕにはｅｖｅｎデータのみを記
憶させる一方で、メモリセルアレイ１０１Ｌにはｏｄｄ
データのみを記憶させることも考えられる。こうした構
成を採用した場合であっても、データアンプ，ライトア
ンプ，シリパラ変換回路，パラシリ変換回路等の構成が
若干異なってくるだけで、上述した問題が発生すること
に変わりはない。というのも、ビット０を含むｅｖｅｎ
データが記憶されるメモリセルアレイ１０１Ｕ上には、
メモリセルＣｆのようにデータアンプ１０７Ｕから見て
最遠端に配置されたメモリセルが存在するからである。
【００１７】また、以上のような構成以外に次のような
構成例も理論的には考えられる。すなわち、Ｉ／Ｏ線の
負荷を軽減させるために各メモリセルアレイをさらに細
分化して構成するようにして、細分化された個々のメモ
リセルアレイについてそれぞれライトアンプ，データア
ンプ，シリパラ変換回路及びパラシリ変換回路等の周辺
回路を設けることも考えうる。しかしながら、シリパラ
変換回路やパラシリ変換回路などは巨大な回路ブロック
であることから、いま述べたような構成にしてしまうと
セル占有率の低下を招いてしまうためとても現実的な解
決策とは言えない。
構成例も理論的には考えられる。すなわち、Ｉ／Ｏ線の
負荷を軽減させるために各メモリセルアレイをさらに細
分化して構成するようにして、細分化された個々のメモ
リセルアレイについてそれぞれライトアンプ，データア
ンプ，シリパラ変換回路及びパラシリ変換回路等の周辺
回路を設けることも考えうる。しかしながら、シリパラ
変換回路やパラシリ変換回路などは巨大な回路ブロック
であることから、いま述べたような構成にしてしまうと
セル占有率の低下を招いてしまうためとても現実的な解
決策とは言えない。
【００１８】本発明は上述した事情に鑑みてなされたも
のであって、その目的は、半導体記憶装置の大容量化に
伴って個々のメモリセルアレイが大きくなっても、バー
スト的に読み出されるシリアルデータのうちの最初のデ
ータを外部へ高速に出力することの可能な半導体記憶装
置を提供することにある。
のであって、その目的は、半導体記憶装置の大容量化に
伴って個々のメモリセルアレイが大きくなっても、バー
スト的に読み出されるシリアルデータのうちの最初のデ
ータを外部へ高速に出力することの可能な半導体記憶装
置を提供することにある。
【００１９】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、複数のメモリセルを有す
るメモリサブアレイから読み出した複数ビットのデータ
の各ビットデータを所定の順序で連続して外部へ出力す
る出力手段を備えた半導体記憶装置において、前記メモ
リサブアレイを複数のメモリセルアレイに分割し、前記
複数ビットのデータのうち、最初に出力すべきビットの
データを前記複数のメモリセルアレイのうちの第１のメ
モリセルアレイに記憶させ、該第１のメモリセルアレイ
を該第１のメモリセルアレイ以外の他のメモリセルアレ
イよりも前記出力手段の近傍に配置したことを特徴とし
ている。また、請求項２記載の発明は、複数のメモリセ
ルを有するメモリサブアレイから読み出した複数ビット
のデータの各ビットデータを所定の順序で連続して外部
へ出力する出力手段を備えた半導体記憶装置において、
前記メモリサブアレイを複数のメモリセルアレイに分割
し、前記複数ビットのデータのうち、最初に出力すべき
ビットのデータを前記複数のメモリセルアレイのうちの
第１のメモリセルアレイに記憶させ、該第１のメモリセ
ルアレイから読み出されるデータを前記出力手段に伝送
するための第１の出力線の長さを、前記第１のメモリセ
ルアレイ以外の他のメモリセルアレイから読み出される
データを前記出力手段に伝送するための他の出力線の長
さよりも短くしたことを特徴としている。
めに、請求項１記載の発明は、複数のメモリセルを有す
るメモリサブアレイから読み出した複数ビットのデータ
の各ビットデータを所定の順序で連続して外部へ出力す
る出力手段を備えた半導体記憶装置において、前記メモ
リサブアレイを複数のメモリセルアレイに分割し、前記
複数ビットのデータのうち、最初に出力すべきビットの
データを前記複数のメモリセルアレイのうちの第１のメ
モリセルアレイに記憶させ、該第１のメモリセルアレイ
を該第１のメモリセルアレイ以外の他のメモリセルアレ
イよりも前記出力手段の近傍に配置したことを特徴とし
ている。また、請求項２記載の発明は、複数のメモリセ
ルを有するメモリサブアレイから読み出した複数ビット
のデータの各ビットデータを所定の順序で連続して外部
へ出力する出力手段を備えた半導体記憶装置において、
前記メモリサブアレイを複数のメモリセルアレイに分割
し、前記複数ビットのデータのうち、最初に出力すべき
ビットのデータを前記複数のメモリセルアレイのうちの
第１のメモリセルアレイに記憶させ、該第１のメモリセ
ルアレイから読み出されるデータを前記出力手段に伝送
するための第１の出力線の長さを、前記第１のメモリセ
ルアレイ以外の他のメモリセルアレイから読み出される
データを前記出力手段に伝送するための他の出力線の長
さよりも短くしたことを特徴としている。
【００２０】また、請求項３記載の発明は、請求項２記
載の発明において、前記第１の出力線および前記他の出
力線は、前記メモリセルに記憶されたビットデータが読
み出されるローカル出力線と該ローカル出力線上に読み
出されたビットデータを前記出力手段まで伝送するグロ
ーバル出力線とで構成される階層化された出力線であっ
て、前記第１の出力線を構成するグローバル出力線の長
さが、前記他の出力線を構成するグローバル出力線の長
さよりも短いことを特徴としている。また、請求項４記
載の発明は、請求項３記載の発明において、前記第１の
メモリセルアレイは、前記複数ビットのデータのうち、
前記最初に出力すべきビットのデータに加えて該ビット
以外のビットのデータを記憶しており、前記第１の出力
線は、前記第１のメモリセルアレイに記憶された各ビッ
トのデータをそれぞれ前記出力手段に伝送するための複
数本の出力線で構成され、該複数本の出力線の各々を構
成するローカル出力線のうち、前記最初に出力すべきビ
ットのデータを伝送するためのローカル出力線を前記出
力手段の最も近くに配線したことを特徴としている。
載の発明において、前記第１の出力線および前記他の出
力線は、前記メモリセルに記憶されたビットデータが読
み出されるローカル出力線と該ローカル出力線上に読み
出されたビットデータを前記出力手段まで伝送するグロ
ーバル出力線とで構成される階層化された出力線であっ
て、前記第１の出力線を構成するグローバル出力線の長
さが、前記他の出力線を構成するグローバル出力線の長
さよりも短いことを特徴としている。また、請求項４記
載の発明は、請求項３記載の発明において、前記第１の
メモリセルアレイは、前記複数ビットのデータのうち、
前記最初に出力すべきビットのデータに加えて該ビット
以外のビットのデータを記憶しており、前記第１の出力
線は、前記第１のメモリセルアレイに記憶された各ビッ
トのデータをそれぞれ前記出力手段に伝送するための複
数本の出力線で構成され、該複数本の出力線の各々を構
成するローカル出力線のうち、前記最初に出力すべきビ
ットのデータを伝送するためのローカル出力線を前記出
力手段の最も近くに配線したことを特徴としている。
【００２１】また、請求項５記載の発明は、請求項３又
は４記載の発明において、前記複数のメモリセルアレイ
の各々を複数のメモリセルプレートで構成し、隣接して
配置された所定数のメモリセルプレート毎に前記ローカ
ル出力線を設け、前記第１の出力線および前記他の出力
線を構成するそれぞれのグローバル出力線が互いに同一
のメモリセルプレート上を通過しないように、これらグ
ローバル出力線を前記複数のメモリセルアレイ上のメモ
リセルプレートに対応したローカル出力線からそれぞれ
引き出して前記出力手段まで配線したことを特徴として
いる。また、請求項６記載の発明は、請求項３又は４記
載の発明において、前記複数のメモリセルアレイの各々
を複数のメモリセルプレートで構成し、該複数のメモリ
セルプレートの各々に対応させて前記ローカル出力線を
設け、前記複数のメモリセルアレイの各々を構成する何
れかのメモリセルプレートに対応したローカル出力線か
ら前記第１の出力線および前記他の出力線を構成するそ
れぞれのグローバル出力線を引き出して前記出力手段ま
で配線したことを特徴としている。
は４記載の発明において、前記複数のメモリセルアレイ
の各々を複数のメモリセルプレートで構成し、隣接して
配置された所定数のメモリセルプレート毎に前記ローカ
ル出力線を設け、前記第１の出力線および前記他の出力
線を構成するそれぞれのグローバル出力線が互いに同一
のメモリセルプレート上を通過しないように、これらグ
ローバル出力線を前記複数のメモリセルアレイ上のメモ
リセルプレートに対応したローカル出力線からそれぞれ
引き出して前記出力手段まで配線したことを特徴として
いる。また、請求項６記載の発明は、請求項３又は４記
載の発明において、前記複数のメモリセルアレイの各々
を複数のメモリセルプレートで構成し、該複数のメモリ
セルプレートの各々に対応させて前記ローカル出力線を
設け、前記複数のメモリセルアレイの各々を構成する何
れかのメモリセルプレートに対応したローカル出力線か
ら前記第１の出力線および前記他の出力線を構成するそ
れぞれのグローバル出力線を引き出して前記出力手段ま
で配線したことを特徴としている。
【００２２】また、請求項７記載の発明は、請求項１〜
６の何れかの項記載の発明において、前記メモリサブア
レイを複数個備え、前記複数個のメモリサブアレイの中
から選択された何れかのメモリサブアレイを構成する前
記第１のメモリセルアレイ、および、該選択されたメモ
リサブアレイ以外の他のメモリサブアレイを構成する前
記他のメモリセルアレイに対して、連続して出力される
前記複数ビットのデータを記憶させ、前記選択されたメ
モリサブアレイを構成する前記第１のメモリセルアレイ
と前記他のメモリサブアレイを構成する前記他のメモリ
セルアレイを活性化させて前記複数ビットのデータを読
み出すことを特徴としている。また、請求項８記載の発
明は、請求項１〜６の何れかの項記載の発明において、
前記メモリサブアレイを複数個備え、前記複数個のメモ
リサブアレイの中から選択された何れかのメモリサブア
レイを構成する前記第１のメモリセルアレイおよび前記
他のメモリセルアレイに対して、連続して出力される前
記複数ビットのデータを記憶させ、前記選択されたメモ
リサブアレイを構成する前記第１のメモリセルアレイお
よび前記他のメモリセルアレイを活性化させて前記複数
ビットのデータを読み出すことを特徴としている。
６の何れかの項記載の発明において、前記メモリサブア
レイを複数個備え、前記複数個のメモリサブアレイの中
から選択された何れかのメモリサブアレイを構成する前
記第１のメモリセルアレイ、および、該選択されたメモ
リサブアレイ以外の他のメモリサブアレイを構成する前
記他のメモリセルアレイに対して、連続して出力される
前記複数ビットのデータを記憶させ、前記選択されたメ
モリサブアレイを構成する前記第１のメモリセルアレイ
と前記他のメモリサブアレイを構成する前記他のメモリ
セルアレイを活性化させて前記複数ビットのデータを読
み出すことを特徴としている。また、請求項８記載の発
明は、請求項１〜６の何れかの項記載の発明において、
前記メモリサブアレイを複数個備え、前記複数個のメモ
リサブアレイの中から選択された何れかのメモリサブア
レイを構成する前記第１のメモリセルアレイおよび前記
他のメモリセルアレイに対して、連続して出力される前
記複数ビットのデータを記憶させ、前記選択されたメモ
リサブアレイを構成する前記第１のメモリセルアレイお
よび前記他のメモリセルアレイを活性化させて前記複数
ビットのデータを読み出すことを特徴としている。
【００２３】また、請求項９記載の発明は、請求項１〜
８の何れかの項記載の発明において、前記複数のメモリ
セルアレイの各々が互いに独立して活性化される複数の
領域に分割されており、前記複数の領域のうち、連続し
て出力される前記複数ビットのデータが記憶されている
領域だけを同時に活性化させて、該複数ビットのデータ
を読み出すことを特徴としている。また、請求項１０記
載の発明は、請求項１〜９の何れかの項記載の発明にお
いて、前記メモリサブアレイは前記第１のメモリセルア
レイ及び第２のメモリセルアレイから成る２個のメモリ
セルアレイで構成されており、前記最初に出力すべきビ
ットのデータが記憶された前記第１のメモリセルアレイ
を先にして、前記第１のメモリセルアレイ及び前記第２
のメモリセルアレイから前記各ビットデータを交互に読
み出して外部へ連続して出力することを特徴としてい
る。
８の何れかの項記載の発明において、前記複数のメモリ
セルアレイの各々が互いに独立して活性化される複数の
領域に分割されており、前記複数の領域のうち、連続し
て出力される前記複数ビットのデータが記憶されている
領域だけを同時に活性化させて、該複数ビットのデータ
を読み出すことを特徴としている。また、請求項１０記
載の発明は、請求項１〜９の何れかの項記載の発明にお
いて、前記メモリサブアレイは前記第１のメモリセルア
レイ及び第２のメモリセルアレイから成る２個のメモリ
セルアレイで構成されており、前記最初に出力すべきビ
ットのデータが記憶された前記第１のメモリセルアレイ
を先にして、前記第１のメモリセルアレイ及び前記第２
のメモリセルアレイから前記各ビットデータを交互に読
み出して外部へ連続して出力することを特徴としてい
る。
【００２４】また、請求項１１記載の発明は、請求項１
０記載の発明において、前記第１のメモリセルアレイ及
び前記第２のメモリセルアレイから交互に読み出された
前記各ビットデータは、クロックの立ち上がり及び立ち
下がりに同期して交互に外部へ出力されることを特徴と
している。また、請求項１２記載の発明は、請求項１〜
１１の何れかの項記載の発明において、前記最初に出力
すべきビットのデータは、前記第１のメモリセルアレイ
から読み出されて前記各ビットデータを外部へ供給する
ための出力端子までスルーで伝送されることを特徴とし
ている。
０記載の発明において、前記第１のメモリセルアレイ及
び前記第２のメモリセルアレイから交互に読み出された
前記各ビットデータは、クロックの立ち上がり及び立ち
下がりに同期して交互に外部へ出力されることを特徴と
している。また、請求項１２記載の発明は、請求項１〜
１１の何れかの項記載の発明において、前記最初に出力
すべきビットのデータは、前記第１のメモリセルアレイ
から読み出されて前記各ビットデータを外部へ供給する
ための出力端子までスルーで伝送されることを特徴とし
ている。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。 〔回路構成の説明〕図１は本実施形態による半導体記憶
装置の構成を示すブロック図であって、入出力パッド１
個分（１ＤＱ）についての構成を示してある。同図にお
いて、入出力パッド（図中の「ＰＡＤ」）１０はシリア
ルデータを入出力するための端子である。この入出力パ
ッド１０を介して、半導体記憶装置が適用されるシステ
ム内の基本クロックＣＬＫに同期して、１回のアドレス
アクセス当たり例えば８ビットのシリアルデータを半導
体記憶装置の外部との間でバーストで連続的に受け渡
す。したがって、半導体記憶装置をＤＤＲで動作させた
場合には、例えばビット０，２，４，６で構成される偶
数ビット目のデータ（以下「ｅｖｅｎデータ」という）
が基本クロックの立ち上がりに同期して授受され、ビッ
ト１，３，５，７で構成される奇数ビット目のデータ
（以下「ｏｄｄデータ」という）が基本クロックの立ち
下がりに同期して授受される。なお、入出力パッド１０
ではビット０，１，２，…，７の順にデータが授受され
る。
実施形態について説明する。 〔回路構成の説明〕図１は本実施形態による半導体記憶
装置の構成を示すブロック図であって、入出力パッド１
個分（１ＤＱ）についての構成を示してある。同図にお
いて、入出力パッド（図中の「ＰＡＤ」）１０はシリア
ルデータを入出力するための端子である。この入出力パ
ッド１０を介して、半導体記憶装置が適用されるシステ
ム内の基本クロックＣＬＫに同期して、１回のアドレス
アクセス当たり例えば８ビットのシリアルデータを半導
体記憶装置の外部との間でバーストで連続的に受け渡
す。したがって、半導体記憶装置をＤＤＲで動作させた
場合には、例えばビット０，２，４，６で構成される偶
数ビット目のデータ（以下「ｅｖｅｎデータ」という）
が基本クロックの立ち上がりに同期して授受され、ビッ
ト１，３，５，７で構成される奇数ビット目のデータ
（以下「ｏｄｄデータ」という）が基本クロックの立ち
下がりに同期して授受される。なお、入出力パッド１０
ではビット０，１，２，…，７の順にデータが授受され
る。
【００２６】なお、いま述べた動作はあくまで半導体記
憶装置の外部で規定された仕様であって、半導体記憶装
置の内部ではｅｖｅｎデータ，ｏｄｄデータを基本クロ
ックＣＬＫの立ち上がり／立ち下がりの何れに同期させ
るかについて何ら制約が無く、論理設計上ないしはレイ
アウト設計上の容易性等を考慮した上で適宜決定すれば
良い。つまり、半導体記憶装置内部におけるタイミング
を半導体記憶装置外部で規定されているタイミングと正
反対にしても全く差し支えないということである。そこ
で、本実施形態では半導体記憶装置外部との間では立ち
上がり／立ち下がりの各タイミングでそれぞれｅｖｅｎ
データ，ｏｄｄデータを受け渡すのに対し、半導体記憶
装置の内部では立ち上がり／立ち下がりの各タイミング
でそれぞれｏｄｄデータ，ｅｖｅｎデータを受け渡すも
のとして話を進める。
憶装置の外部で規定された仕様であって、半導体記憶装
置の内部ではｅｖｅｎデータ，ｏｄｄデータを基本クロ
ックＣＬＫの立ち上がり／立ち下がりの何れに同期させ
るかについて何ら制約が無く、論理設計上ないしはレイ
アウト設計上の容易性等を考慮した上で適宜決定すれば
良い。つまり、半導体記憶装置内部におけるタイミング
を半導体記憶装置外部で規定されているタイミングと正
反対にしても全く差し支えないということである。そこ
で、本実施形態では半導体記憶装置外部との間では立ち
上がり／立ち下がりの各タイミングでそれぞれｅｖｅｎ
データ，ｏｄｄデータを受け渡すのに対し、半導体記憶
装置の内部では立ち上がり／立ち下がりの各タイミング
でそれぞれｏｄｄデータ，ｅｖｅｎデータを受け渡すも
のとして話を進める。
【００２７】次に、メモリセルアレイ１１Ｕｅ，１１Ｕ
ｏ，１１Ｌｅ，１１Ｌｏは何れもワード線とビット線対
との交点に多数のメモリセルがマトリクス状に配置され
たものである。いま例えばメモリセルアレイ１１Ｕｅ，
１１Ｕｏから読み出しを行う場合、半導体記憶装置の外
部から供給されるアドレス信号に含まれる行アドレスに
従ってＸデコーダ（行デコーダ）１２Ｕがワード線を活
性化させ、同アドレス信号に含まれる列アドレスに従っ
て図示しないＹデコーダ（列デコーダ）がビット線対を
選択し、図示しないセンスアンプ及びカラムスイッチを
通じて選択されたビット線対からメモリセルのデータを
読み出す。
ｏ，１１Ｌｅ，１１Ｌｏは何れもワード線とビット線対
との交点に多数のメモリセルがマトリクス状に配置され
たものである。いま例えばメモリセルアレイ１１Ｕｅ，
１１Ｕｏから読み出しを行う場合、半導体記憶装置の外
部から供給されるアドレス信号に含まれる行アドレスに
従ってＸデコーダ（行デコーダ）１２Ｕがワード線を活
性化させ、同アドレス信号に含まれる列アドレスに従っ
て図示しないＹデコーダ（列デコーダ）がビット線対を
選択し、図示しないセンスアンプ及びカラムスイッチを
通じて選択されたビット線対からメモリセルのデータを
読み出す。
【００２８】メモリセルアレイ１１Ｌｅ，１１Ｌｏの場
合も同様であって、この場合にはＸデコーダ１２Ｕの代
わりにＸデコーダ１２Ｌが用いられる。なお、各符号中
の文字「Ｕ」，「Ｌ」はそれぞれ Upper，Lower を意味
しており、これはメモリセルアレイ１１Ｕｅ，１１Ｕｏ
が図中の上側に配置され、メモリセルアレイ１１Ｌｅ，
１１Ｌｏが図中の下側に配置されているためである。な
お、図示した４個のメモリセルアレイ全てに対して同時
にアクセスが為されることはなく、ある時点ではｅｖｅ
ｎ用の何れかのメモリセルアレイとｏｄｄ用の何れかの
メモリセルアレイ（つまり、２個のメモリセルアレイ）
に対してアクセスが行われる。
合も同様であって、この場合にはＸデコーダ１２Ｕの代
わりにＸデコーダ１２Ｌが用いられる。なお、各符号中
の文字「Ｕ」，「Ｌ」はそれぞれ Upper，Lower を意味
しており、これはメモリセルアレイ１１Ｕｅ，１１Ｕｏ
が図中の上側に配置され、メモリセルアレイ１１Ｌｅ，
１１Ｌｏが図中の下側に配置されているためである。な
お、図示した４個のメモリセルアレイ全てに対して同時
にアクセスが為されることはなく、ある時点ではｅｖｅ
ｎ用の何れかのメモリセルアレイとｏｄｄ用の何れかの
メモリセルアレイ（つまり、２個のメモリセルアレイ）
に対してアクセスが行われる。
【００２９】図示したように、本実施形態では従来技術
で説明した個々のメモリセルアレイに相当する構成を２
つのメモリセルアレイに分割している。これらメモリセ
ルアレイのうちの一方がｏｄｄデータを記憶するための
ｏｄｄ用メモリセルアレイであって、他方がｅｖｅｎデ
ータを記憶するｅｖｅｎ用メモリセルアレイである。ま
た、本実施形態ではバーストデータの中で最先に出力さ
れるビット０のデータを可能な限り高速に読み出せるよ
うに、ビット０を含むｅｖｅｎ用のメモリセルアレイを
ｏｄｄ用のメモリセルアレイよりもデータアンプの近傍
に配置するように構成している。なお、データアンプは
遅延時間短縮のために入出力パッド１０の近くに配置さ
れるので、ｅｖｅｎ用メモリセルアレイをｏｄｄ用メモ
リセルアレイよりも入出力パッドに近い位置へ配置する
と言っても良い。
で説明した個々のメモリセルアレイに相当する構成を２
つのメモリセルアレイに分割している。これらメモリセ
ルアレイのうちの一方がｏｄｄデータを記憶するための
ｏｄｄ用メモリセルアレイであって、他方がｅｖｅｎデ
ータを記憶するｅｖｅｎ用メモリセルアレイである。ま
た、本実施形態ではバーストデータの中で最先に出力さ
れるビット０のデータを可能な限り高速に読み出せるよ
うに、ビット０を含むｅｖｅｎ用のメモリセルアレイを
ｏｄｄ用のメモリセルアレイよりもデータアンプの近傍
に配置するように構成している。なお、データアンプは
遅延時間短縮のために入出力パッド１０の近くに配置さ
れるので、ｅｖｅｎ用メモリセルアレイをｏｄｄ用メモ
リセルアレイよりも入出力パッドに近い位置へ配置する
と言っても良い。
【００３０】さらに詳述すると、Upper 側のメモリセル
アレイはｅｖｅｎ用のメモリセルアレイ１１Ｕｅとｏｄ
ｄ用のメモリセルアレイ１１Ｕｏに分割され、メモリセ
ルアレイ１１Ｕｅをメモリセルアレイ１１Ｕｏよりもデ
ータアンプの近傍に配置している。同様にして、 Lower
側のメモリセルアレイはｅｖｅｎ用のメモリセルアレイ
１１Ｌｅとｏｄｄ用のメモリセルアレイ１１Ｌｏに分割
され、メモリセルアレイ１１Ｌｅをメモリセルアレイ１
１Ｌｏよりもデータアンプの近傍に配置している。なお
以下では、メモリセルアレイ１１Ｕｅ，１１Ｕｏからな
るブロックを「メモリサブアレイ」と呼ぶ場合があり、
メモリセルアレイ１１Ｌｅ，１１Ｌｏからなるブロック
についても同様にメモリサブアレイと称することがあ
る。
アレイはｅｖｅｎ用のメモリセルアレイ１１Ｕｅとｏｄ
ｄ用のメモリセルアレイ１１Ｕｏに分割され、メモリセ
ルアレイ１１Ｕｅをメモリセルアレイ１１Ｕｏよりもデ
ータアンプの近傍に配置している。同様にして、 Lower
側のメモリセルアレイはｅｖｅｎ用のメモリセルアレイ
１１Ｌｅとｏｄｄ用のメモリセルアレイ１１Ｌｏに分割
され、メモリセルアレイ１１Ｌｅをメモリセルアレイ１
１Ｌｏよりもデータアンプの近傍に配置している。なお
以下では、メモリセルアレイ１１Ｕｅ，１１Ｕｏからな
るブロックを「メモリサブアレイ」と呼ぶ場合があり、
メモリセルアレイ１１Ｌｅ，１１Ｌｏからなるブロック
についても同様にメモリサブアレイと称することがあ
る。
【００３１】ここで、１回のアドレスアクセスで使用さ
れるメモリセルアレイは、Upper 側／Lower側が同一ブ
ロックである場合と Upper側／Lower側が異なるブロッ
クである場合の２通りある。前者の場合は、従来技術で
説明したのと同じく、メモリセルアレイ１１Ｕｅ，１１
Ｕｏからｅｖｅｎデータ，ｏｄｄデータがそれぞれ同時
に読み出されるか、あるいは、メモリセルアレイ１１Ｌ
ｅ，１１Ｌｏからｅｖｅｎデータ，ｏｄｄデータがそれ
ぞれ同時に読み出される。この場合、Ｘデコーダ１２Ｕ
からメモリセルアレイ１１Ｕｅと１１Ｕｏとへ供給され
る行デコード信号は同一になり、Ｘデコーダ１２Ｌから
メモリセルアレイ１１Ｌｅと１１Ｌｏとへ供給される行
デコード信号もまた同一になる。見方を変えると、Ｘデ
コーダ１２Ｕからは１つの行デコード信号がメモリセル
アレイ１１Ｕｅ，１１Ｕｏの双方に供給され、また、Ｘ
デコーダ１２Ｌからは１つの行デコード信号がメモリセ
ルアレイ１１Ｌｅ，１１Ｌｏの双方に供給されることに
なる。
れるメモリセルアレイは、Upper 側／Lower側が同一ブ
ロックである場合と Upper側／Lower側が異なるブロッ
クである場合の２通りある。前者の場合は、従来技術で
説明したのと同じく、メモリセルアレイ１１Ｕｅ，１１
Ｕｏからｅｖｅｎデータ，ｏｄｄデータがそれぞれ同時
に読み出されるか、あるいは、メモリセルアレイ１１Ｌ
ｅ，１１Ｌｏからｅｖｅｎデータ，ｏｄｄデータがそれ
ぞれ同時に読み出される。この場合、Ｘデコーダ１２Ｕ
からメモリセルアレイ１１Ｕｅと１１Ｕｏとへ供給され
る行デコード信号は同一になり、Ｘデコーダ１２Ｌから
メモリセルアレイ１１Ｌｅと１１Ｌｏとへ供給される行
デコード信号もまた同一になる。見方を変えると、Ｘデ
コーダ１２Ｕからは１つの行デコード信号がメモリセル
アレイ１１Ｕｅ，１１Ｕｏの双方に供給され、また、Ｘ
デコーダ１２Ｌからは１つの行デコード信号がメモリセ
ルアレイ１１Ｌｅ，１１Ｌｏの双方に供給されることに
なる。
【００３２】このため、後述するセレクタ１９ｅ，１９
ｏの動作をそれぞれ制御する選択信号Ｕ／Ｌｅ，Ｕ／Ｌ
ｏはUpper側／Lower側を切り換えるための信号となる。
例えば１６ビット分のデータを半導体記憶装置から読み
出す場合には、上位の８ビットがまず Upper側のメモリ
セルアレイ１１Ｕｅ，１１Ｕｏから同時に読み出され、
その後に、下位の８ビットが Lower側のメモリセルアレ
イ１１Ｌｅ，１１Ｌｏから同時に読み出されることにな
る。なお、本実施形態では異なるメモリサブアレイへ同
時にアクセスする場合が考えられるため、選択信号を U
pper側／ Lower側で互いに独立させてある。
ｏの動作をそれぞれ制御する選択信号Ｕ／Ｌｅ，Ｕ／Ｌ
ｏはUpper側／Lower側を切り換えるための信号となる。
例えば１６ビット分のデータを半導体記憶装置から読み
出す場合には、上位の８ビットがまず Upper側のメモリ
セルアレイ１１Ｕｅ，１１Ｕｏから同時に読み出され、
その後に、下位の８ビットが Lower側のメモリセルアレ
イ１１Ｌｅ，１１Ｌｏから同時に読み出されることにな
る。なお、本実施形態では異なるメモリサブアレイへ同
時にアクセスする場合が考えられるため、選択信号を U
pper側／ Lower側で互いに独立させてある。
【００３３】これに対して、後者の場合は２個のメモリ
セルアレイにまたがってアクセスが為されるため、メモ
リセルアレイ１１Ｕｅ，１１Ｌｏからｅｖｅｎデータ，
ｏｄｄデータがそれぞれ同時に読み出されるか、あるい
は、メモリセルアレイ１１Ｌｅ，１１Ｕｏからｅｖｅｎ
データ，ｏｄｄデータがそれぞれ同時に読み出されるこ
とになる。この場合に各メモリセルアレイへ供給される
行デコード信号は、Ｘデコーダ１２Ｕからメモリセルア
レイ１１Ｕｅへ供給されるものとＸデコーダ１２Ｌから
メモリセルアレイ１１Ｌｏへ供給されるものが同じにな
る。あるいは、Ｘデコーダ１２Ｕからメモリセルアレイ
１１Ｕｏへ供給されるものとＸデコーダ１２Ｌからメモ
リセルアレイ１１Ｌｅへ供給されるものが同じになる。
セルアレイにまたがってアクセスが為されるため、メモ
リセルアレイ１１Ｕｅ，１１Ｌｏからｅｖｅｎデータ，
ｏｄｄデータがそれぞれ同時に読み出されるか、あるい
は、メモリセルアレイ１１Ｌｅ，１１Ｕｏからｅｖｅｎ
データ，ｏｄｄデータがそれぞれ同時に読み出されるこ
とになる。この場合に各メモリセルアレイへ供給される
行デコード信号は、Ｘデコーダ１２Ｕからメモリセルア
レイ１１Ｕｅへ供給されるものとＸデコーダ１２Ｌから
メモリセルアレイ１１Ｌｏへ供給されるものが同じにな
る。あるいは、Ｘデコーダ１２Ｕからメモリセルアレイ
１１Ｕｏへ供給されるものとＸデコーダ１２Ｌからメモ
リセルアレイ１１Ｌｅへ供給されるものが同じになる。
【００３４】したがって、後者の場合における選択信号
Ｕ／Ｌｅ，Ｕ／Ｌｏは上述したようなUpper側／Lower側
の単なる切り換え信号ではなくなり、各メモリサブアレ
イを構成している２個のメモリセルアレイをアクセスア
ドレスに応じて切り分けるための選択信号となる。例え
ば、上記同様に１６ビット分のデータを読み出すとした
場合、最初の８ビットが例えばメモリセルアレイ１１Ｕ
ｅ，１１Ｌｏから同時に読み出され、それから残りの８
ビットがメモリセルアレイ１１Ｕｏ，１１Ｌｅから同時
に読み出される。
Ｕ／Ｌｅ，Ｕ／Ｌｏは上述したようなUpper側／Lower側
の単なる切り換え信号ではなくなり、各メモリサブアレ
イを構成している２個のメモリセルアレイをアクセスア
ドレスに応じて切り分けるための選択信号となる。例え
ば、上記同様に１６ビット分のデータを読み出すとした
場合、最初の８ビットが例えばメモリセルアレイ１１Ｕ
ｅ，１１Ｌｏから同時に読み出され、それから残りの８
ビットがメモリセルアレイ１１Ｕｏ，１１Ｌｅから同時
に読み出される。
【００３５】シリパラ変換回路，ライトアンプ，データ
アンプ及びパラシリ変換回路はｅｖｅｎ／ｏｄｄで独立
して動作する場合があるため、それぞれをｅｖｅｎ用／
ｏｄｄ用に分離している。すなわち、シリパラ変換回路
についてはｅｖｅｎ用のシリパラ変換回路１５Ｕｅとｏ
ｄｄ用のシリパラ変換回路１５Ｕｏに分割するととも
に、ｅｖｅｎ用のシリパラ変換回路１５Ｌｅとｏｄｄ用
のシリパラ変換回路１５Ｌｏに分割している。また、ラ
イトアンプについてはｅｖｅｎ用のライトアンプ１６Ｕ
ｅとｏｄｄ用のライトアンプに１６Ｕｏに分割するとと
もに、ｅｖｅｎ用のライトアンプ１６Ｌｅとｏｄｄ用の
ライトアンプに１６Ｌｏに分割している。さらに、デー
タアンプについてはｅｖｅｎ用のデータアンプ１７Ｕｅ
とｏｄｄ用のデータアンプに１７Ｕｏに分割するととも
に、ｅｖｅｎ用のデータアンプ１７Ｌｅとｏｄｄ用のデ
ータアンプに１７Ｌｏに分割している。そして、パラシ
リ変換回路についてはｅｖｅｎ用のパラシリ変換回路１
８Ｕｅとｏｄｄ用のパラシリ変換回路１８Ｕｏに分割す
るとともに、ｅｖｅｎ用のパラシリ変換回路１８Ｌｅと
ｏｄｄ用のパラシリ変換回路１８Ｌｏに分割している。
アンプ及びパラシリ変換回路はｅｖｅｎ／ｏｄｄで独立
して動作する場合があるため、それぞれをｅｖｅｎ用／
ｏｄｄ用に分離している。すなわち、シリパラ変換回路
についてはｅｖｅｎ用のシリパラ変換回路１５Ｕｅとｏ
ｄｄ用のシリパラ変換回路１５Ｕｏに分割するととも
に、ｅｖｅｎ用のシリパラ変換回路１５Ｌｅとｏｄｄ用
のシリパラ変換回路１５Ｌｏに分割している。また、ラ
イトアンプについてはｅｖｅｎ用のライトアンプ１６Ｕ
ｅとｏｄｄ用のライトアンプに１６Ｕｏに分割するとと
もに、ｅｖｅｎ用のライトアンプ１６Ｌｅとｏｄｄ用の
ライトアンプに１６Ｌｏに分割している。さらに、デー
タアンプについてはｅｖｅｎ用のデータアンプ１７Ｕｅ
とｏｄｄ用のデータアンプに１７Ｕｏに分割するととも
に、ｅｖｅｎ用のデータアンプ１７Ｌｅとｏｄｄ用のデ
ータアンプに１７Ｌｏに分割している。そして、パラシ
リ変換回路についてはｅｖｅｎ用のパラシリ変換回路１
８Ｕｅとｏｄｄ用のパラシリ変換回路１８Ｕｏに分割す
るとともに、ｅｖｅｎ用のパラシリ変換回路１８Ｌｅと
ｏｄｄ用のパラシリ変換回路１８Ｌｏに分割している。
【００３６】次に、書き込み系の回路について説明す
る。まず、デマルチプレクサ１３（図中の「ＤＥＭＵ
Ｘ」）は入出力パッド１０を通じてシリアルに入力され
る書き込みデータを基本クロックＣＬＫに従ってｅｖｅ
ｎデータ及びｏｄｄデータ（図中の「Write_even」及び
「 Write_odd」）に分離する。そして、前者が入力され
た場合はこれをデマルチプレクサ１４ｅに供給し、後者
が入力された場合にはこれをデマルチプレクサ１４ｏに
供給する。つまり、デマルチプレクサ１３は半導体記憶
装置内部の仕様に合わせて、各ビットのｅｖｅｎデータ
を基本クロックＣＬＫの立ち下がりから出力し始めて次
の立ち下がりまで保持するとともに、ｏｄｄデータを基
本クロックＣＬＫの立ち上がりから出力し始めて次の立
ち上がりまで保持する。
る。まず、デマルチプレクサ１３（図中の「ＤＥＭＵ
Ｘ」）は入出力パッド１０を通じてシリアルに入力され
る書き込みデータを基本クロックＣＬＫに従ってｅｖｅ
ｎデータ及びｏｄｄデータ（図中の「Write_even」及び
「 Write_odd」）に分離する。そして、前者が入力され
た場合はこれをデマルチプレクサ１４ｅに供給し、後者
が入力された場合にはこれをデマルチプレクサ１４ｏに
供給する。つまり、デマルチプレクサ１３は半導体記憶
装置内部の仕様に合わせて、各ビットのｅｖｅｎデータ
を基本クロックＣＬＫの立ち下がりから出力し始めて次
の立ち下がりまで保持するとともに、ｏｄｄデータを基
本クロックＣＬＫの立ち上がりから出力し始めて次の立
ち上がりまで保持する。
【００３７】デマルチプレクサ１４ｅは、選択信号Ｕ／
Ｌｅのレベルに従って、メモリセルアレイ１１Ｕｅに対
する書き込み（例えば選択信号Ｕ／Ｌｅが“Ｈ”レベ
ル）であればｅｖｅｎデータをシリパラ変換回路１５Ｕ
ｅに供給し、メモリセルアレイ１１Ｌｅに対する書き込
み（例えば選択信号Ｕ／Ｌが“Ｌ”レベル）であればｅ
ｖｅｎデータをシリパラ変換回路１５Ｌｅに供給する。
デマルチプレクサ１４ｏも同様であって、選択信号Ｕ／
Ｌｏのレベルに従って、メモリセルアレイ１１Ｕｏに対
する書き込みであればｏｄｄデータをシリパラ変換回路
１５Ｕｏに供給し、メモリセルアレイ１１Ｌｏに対する
書き込みであればｏｄｄデータをシリパラ変換回路１５
Ｌｏに供給する。
Ｌｅのレベルに従って、メモリセルアレイ１１Ｕｅに対
する書き込み（例えば選択信号Ｕ／Ｌｅが“Ｈ”レベ
ル）であればｅｖｅｎデータをシリパラ変換回路１５Ｕ
ｅに供給し、メモリセルアレイ１１Ｌｅに対する書き込
み（例えば選択信号Ｕ／Ｌが“Ｌ”レベル）であればｅ
ｖｅｎデータをシリパラ変換回路１５Ｌｅに供給する。
デマルチプレクサ１４ｏも同様であって、選択信号Ｕ／
Ｌｏのレベルに従って、メモリセルアレイ１１Ｕｏに対
する書き込みであればｏｄｄデータをシリパラ変換回路
１５Ｕｏに供給し、メモリセルアレイ１１Ｌｏに対する
書き込みであればｏｄｄデータをシリパラ変換回路１５
Ｌｏに供給する。
【００３８】シリパラ変換回路１５Ｕｅ，１５Ｌｅはデ
マルチプレクサ１４ｅからシリアルに入力される４ビッ
トのｅｖｅｎデータをパラレルデータに変換してそれぞ
れライトアンプ１６Ｕｅ，１６Ｌｅに供給する。シリパ
ラ変換回路１５Ｕｏ，１５Ｌｏも同様であって、デマル
チプレクサ１４ｏから入力される４ビットのｏｄｄデー
タをパラレルデータに変換してそれぞれライトアンプ１
６Ｕｏ，１６Ｌｏに供給する。
マルチプレクサ１４ｅからシリアルに入力される４ビッ
トのｅｖｅｎデータをパラレルデータに変換してそれぞ
れライトアンプ１６Ｕｅ，１６Ｌｅに供給する。シリパ
ラ変換回路１５Ｕｏ，１５Ｌｏも同様であって、デマル
チプレクサ１４ｏから入力される４ビットのｏｄｄデー
タをパラレルデータに変換してそれぞれライトアンプ１
６Ｕｏ，１６Ｌｏに供給する。
【００３９】ライトアンプ１６Ｕｅ，１６Ｌｅはそれぞ
れメモリセルアレイ１１Ｕｅ，１１Ｌｅ上で選択された
４ビット分のメモリセルに対して、デマルチプレクサ１
４ｅからシリパラ変換回路１５Ｕｅ，１５Ｌｅを通じて
供給される４ビットのパラレルデータを同時に書き込
む。ライトアンプ１６Ｕｏ，１６Ｌｏも同様であって、
メモリセルアレイ１１Ｕｏ，１１Ｌｏ上で選択された４
ビット分のメモリセルに対して、デマルチプレクサ１４
ｏからシリパラ変換回路１５Ｕｏ，１５Ｌｏを通じて供
給される４ビットのパラレルデータを同時に書き込む。
れメモリセルアレイ１１Ｕｅ，１１Ｌｅ上で選択された
４ビット分のメモリセルに対して、デマルチプレクサ１
４ｅからシリパラ変換回路１５Ｕｅ，１５Ｌｅを通じて
供給される４ビットのパラレルデータを同時に書き込
む。ライトアンプ１６Ｕｏ，１６Ｌｏも同様であって、
メモリセルアレイ１１Ｕｏ，１１Ｌｏ上で選択された４
ビット分のメモリセルに対して、デマルチプレクサ１４
ｏからシリパラ変換回路１５Ｕｏ，１５Ｌｏを通じて供
給される４ビットのパラレルデータを同時に書き込む。
【００４０】次に、読み出し系の回路について説明す
る。まず、データアンプ１７Ｕｅはメモリセルアレイ１
１Ｕｅから同時に読み出される４ビットのｅｖｅｎデー
タについてそれらのレベルを増幅してパラシリ変換回路
１８Ｕｅへ供給する。また、データアンプ１７Ｕｏはメ
モリセルアレイ１１Ｕｏから同時に読み出される４ビッ
トのｏｄｄデータについてそれらのレベルを増幅してパ
ラシリ変換回路１８Ｕｏへ供給する。データアンプ１７
Ｌｅ，１７Ｌｏも同様であって、それぞれメモリセルア
レイ１１Ｌｅ，１１Ｌｏから同時に読み出されるｅｖｅ
ｎデータ，ｏｄｄデータのレベルを増幅してそれぞれパ
ラシリ変換回路１８Ｌｅ，１８Ｌｏへ供給する。
る。まず、データアンプ１７Ｕｅはメモリセルアレイ１
１Ｕｅから同時に読み出される４ビットのｅｖｅｎデー
タについてそれらのレベルを増幅してパラシリ変換回路
１８Ｕｅへ供給する。また、データアンプ１７Ｕｏはメ
モリセルアレイ１１Ｕｏから同時に読み出される４ビッ
トのｏｄｄデータについてそれらのレベルを増幅してパ
ラシリ変換回路１８Ｕｏへ供給する。データアンプ１７
Ｌｅ，１７Ｌｏも同様であって、それぞれメモリセルア
レイ１１Ｌｅ，１１Ｌｏから同時に読み出されるｅｖｅ
ｎデータ，ｏｄｄデータのレベルを増幅してそれぞれパ
ラシリ変換回路１８Ｌｅ，１８Ｌｏへ供給する。
【００４１】ここで、同一のメモリサブアレイから読み
出しを行う場合には、データアンプ１７Ｕｅ，１７Ｕｏ
から出力される合計８ビットのパラレルデータ，又は，
データアンプ１７Ｌｅ，１７Ｌｏから出力される合計８
ビットのパラレルデータが１回のバースト読み出しの対
象となるデータである。一方、２つのメモリサブアレイ
にまたがって読み出しを行う場合には、データアンプ１
７Ｕｅ，１７Ｌｏから出力される合計８ビットのパラレ
ルデータ，又は，データアンプ１７Ｌｅ，１７Ｕｏから
出力される合計８ビットのパラレルデータが１回のバー
スト読み出しの対象となるデータである。
出しを行う場合には、データアンプ１７Ｕｅ，１７Ｕｏ
から出力される合計８ビットのパラレルデータ，又は，
データアンプ１７Ｌｅ，１７Ｌｏから出力される合計８
ビットのパラレルデータが１回のバースト読み出しの対
象となるデータである。一方、２つのメモリサブアレイ
にまたがって読み出しを行う場合には、データアンプ１
７Ｕｅ，１７Ｌｏから出力される合計８ビットのパラレ
ルデータ，又は，データアンプ１７Ｌｅ，１７Ｕｏから
出力される合計８ビットのパラレルデータが１回のバー
スト読み出しの対象となるデータである。
【００４２】パラシリ変換回路１８Ｕｅ，１８Ｕｏはそ
れぞれデータアンプ１７Ｕｅ，１７Ｕｏから供給される
ｅｖｅｎデータ，ｏｄｄデータをシリアルデータに変換
してそれぞれセレクタ１９ｅ，１９ｏに供給する。パラ
シリ変換回路１８Ｌｅ，１８Ｌｏも同様であって、それ
ぞれがデータアンプ１７Ｌｅ，１７Ｌｏから供給される
ｅｖｅｎデータ，ｏｄｄデータをシリアルデータに変換
してセレクタ１９ｅ，１９ｏに供給する。
れぞれデータアンプ１７Ｕｅ，１７Ｕｏから供給される
ｅｖｅｎデータ，ｏｄｄデータをシリアルデータに変換
してそれぞれセレクタ１９ｅ，１９ｏに供給する。パラ
シリ変換回路１８Ｌｅ，１８Ｌｏも同様であって、それ
ぞれがデータアンプ１７Ｌｅ，１７Ｌｏから供給される
ｅｖｅｎデータ，ｏｄｄデータをシリアルデータに変換
してセレクタ１９ｅ，１９ｏに供給する。
【００４３】セレクタ１９ｅは選択信号Ｕ／Ｌｅに従っ
て読み出し対象がメモリセルアレイ１１Ｕｅ，１１Ｌｅ
の何れであるかを判別し、それぞれの場合についてパラ
シリ変換回路１８Ｕｅ，１８Ｌｅからシリアルに供給さ
れるｅｖｅｎデータを選択してマルチプレクサ２０の一
方の入力端に出力する。セレクタ１９ｏも同様であっ
て、選択信号Ｕ／Ｌｏに従って読み出し対象がメモリセ
ルアレイ１１Ｕｏ，１１Ｌｏの何れであるかを判別し、
それぞれの場合についてパラシリ変換回路１８Ｕｏ，１
８Ｌｏからシリアルに供給されるｏｄｄデータを選択し
てマルチプレクサ２０の他方の入力端に出力する。
て読み出し対象がメモリセルアレイ１１Ｕｅ，１１Ｌｅ
の何れであるかを判別し、それぞれの場合についてパラ
シリ変換回路１８Ｕｅ，１８Ｌｅからシリアルに供給さ
れるｅｖｅｎデータを選択してマルチプレクサ２０の一
方の入力端に出力する。セレクタ１９ｏも同様であっ
て、選択信号Ｕ／Ｌｏに従って読み出し対象がメモリセ
ルアレイ１１Ｕｏ，１１Ｌｏの何れであるかを判別し、
それぞれの場合についてパラシリ変換回路１８Ｕｏ，１
８Ｌｏからシリアルに供給されるｏｄｄデータを選択し
てマルチプレクサ２０の他方の入力端に出力する。
【００４４】マルチプレクサ２０（図中の「ＭＵＸ」）
は、半導体記憶装置外部の仕様に合わせて、セレクタ１
９ｅ，１９ｏからシリアルに供給されるｅｖｅｎデー
タ，ｏｄｄデータ（図中の 「Read_even」，「Read_od
d」）をそれぞれ基本クロックＣＬＫの立ち上がり／立
ち下がりに同期して選択する。これによって、ｅｖｅｎ
データ，ｏｄｄデータが出力バッファ（図示省略）を介
して入出力パッド１０へ交互に出力されることになる。
そして、このマルチプレクサ２０の出力は入出力パッド
１０を通じて半導体記憶装置の外部に出力されることに
なる。
は、半導体記憶装置外部の仕様に合わせて、セレクタ１
９ｅ，１９ｏからシリアルに供給されるｅｖｅｎデー
タ，ｏｄｄデータ（図中の 「Read_even」，「Read_od
d」）をそれぞれ基本クロックＣＬＫの立ち上がり／立
ち下がりに同期して選択する。これによって、ｅｖｅｎ
データ，ｏｄｄデータが出力バッファ（図示省略）を介
して入出力パッド１０へ交互に出力されることになる。
そして、このマルチプレクサ２０の出力は入出力パッド
１０を通じて半導体記憶装置の外部に出力されることに
なる。
【００４５】なお、上述した説明ではデータを授受する
ための入出力パッド１個分の構成について説明してき
た。しかし、実際の半導体記憶装置では入出力パッドが
例えば１６個（１６ＤＱ）設けられており、１６ビット
のデータを同時に入出力することが可能である。したが
って、半導体記憶装置外部との間では１回のバースト動
作につき、１６×８＝１２８ビット分のデータを授受す
ることになる。また、半導体記憶装置にはデータを入出
力するための入出力パッド以外にアドレス信号，半導体
記憶装置外部におけるクロック信号である外部クロッ
ク，制御信号等を入力するためのパッドも当然ながら設
けられているが、煩雑になるため図示を省略してある。
ちなみに、基本クロックＣＬＫは外部クロックと同一で
あっても良いし、位相調整するために外部クロックをも
とに半導体記憶装置内部で生成しても良い。通常は、位
相調整を行うため後者のようにする場合が多い。
ための入出力パッド１個分の構成について説明してき
た。しかし、実際の半導体記憶装置では入出力パッドが
例えば１６個（１６ＤＱ）設けられており、１６ビット
のデータを同時に入出力することが可能である。したが
って、半導体記憶装置外部との間では１回のバースト動
作につき、１６×８＝１２８ビット分のデータを授受す
ることになる。また、半導体記憶装置にはデータを入出
力するための入出力パッド以外にアドレス信号，半導体
記憶装置外部におけるクロック信号である外部クロッ
ク，制御信号等を入力するためのパッドも当然ながら設
けられているが、煩雑になるため図示を省略してある。
ちなみに、基本クロックＣＬＫは外部クロックと同一で
あっても良いし、位相調整するために外部クロックをも
とに半導体記憶装置内部で生成しても良い。通常は、位
相調整を行うため後者のようにする場合が多い。
【００４６】また、メモリサブアレイの個数も図１に示
したように２個に限定されるわけではなく、半導体記憶
装置の容量に応じた任意の個数のメモリサブアレイが設
けられることになる。したがって、Upper側のみのメモ
リサブアレイを用いた構成やLower側のメモリサブアレ
イのみを用いた構成であっても良く、そうした場合には
デマルチプレクサ１４ｅ，１４ｏおよびセレクタ１９
ｅ，１９ｏが不要となる。ちなみに、これ以降の説明で
は図１に示したような入出力パッド１個分，メモリサブ
アレイ２個分に対応した構成を前提として説明を行って
ゆく。また、図１に示したシリパラ変換回路，パラシリ
変換回路，マルチプレクサの具体的な構成例とそれらの
詳細動作は半導体記憶装置の全体的な動作を説明した後
で詳述することにする。
したように２個に限定されるわけではなく、半導体記憶
装置の容量に応じた任意の個数のメモリサブアレイが設
けられることになる。したがって、Upper側のみのメモ
リサブアレイを用いた構成やLower側のメモリサブアレ
イのみを用いた構成であっても良く、そうした場合には
デマルチプレクサ１４ｅ，１４ｏおよびセレクタ１９
ｅ，１９ｏが不要となる。ちなみに、これ以降の説明で
は図１に示したような入出力パッド１個分，メモリサブ
アレイ２個分に対応した構成を前提として説明を行って
ゆく。また、図１に示したシリパラ変換回路，パラシリ
変換回路，マルチプレクサの具体的な構成例とそれらの
詳細動作は半導体記憶装置の全体的な動作を説明した後
で詳述することにする。
【００４７】なお、メモリサブアレイに対する読み出し
／書き込みにあたっては、必要最小限の回路のみを動作
させるような制御が為される。例えば、 Upper側の２個
のメモリセルアレイから同時に読み出しを行う場合に
は、 Lower側の読み出し系の回路を動作させないように
している。一方、 Lower側の２個のメモリセルアレイか
ら同時に読み出しを行う場合には、 Upper側の読み出し
系の回路を動作させないようにしている。他方、Upper
側／Lower側からそれぞれｅｖｅｎデータ／ｏｄｄデー
タを読み出す場合には、Upper側のｏｄｄデータに関連
した回路とLower側のｅｖｅｎデータに関連した回路は
動作しないようになっており、Upper側／Lower側からそ
れぞれｏｄｄデータ／ｅｖｅｎデータを読み出す場合も
同様である。
／書き込みにあたっては、必要最小限の回路のみを動作
させるような制御が為される。例えば、 Upper側の２個
のメモリセルアレイから同時に読み出しを行う場合に
は、 Lower側の読み出し系の回路を動作させないように
している。一方、 Lower側の２個のメモリセルアレイか
ら同時に読み出しを行う場合には、 Upper側の読み出し
系の回路を動作させないようにしている。他方、Upper
側／Lower側からそれぞれｅｖｅｎデータ／ｏｄｄデー
タを読み出す場合には、Upper側のｏｄｄデータに関連
した回路とLower側のｅｖｅｎデータに関連した回路は
動作しないようになっており、Upper側／Lower側からそ
れぞれｏｄｄデータ／ｅｖｅｎデータを読み出す場合も
同様である。
【００４８】ちなみに、当然ではあるが読み出しの場合
は書き込み系の回路を動作させないようにしている。ま
た、以上述べたことはメモリサブアレイに対する書き込
みの場合も全く同様である。さらに、こうした動作制御
は半導体記憶装置内に設けられた図示しない制御回路が
生成する制御信号に従って為される。図１に示した選択
信号Ｕ／Ｌｅ，Ｕ／Ｌｏなどもこうした制御信号の一種
であってこの制御回路によって生成される信号である。
もっとも、煩雑になることから図１では制御信号として
選択信号Ｕ／Ｌｅ，Ｕ／Ｌｏだけを示してある。
は書き込み系の回路を動作させないようにしている。ま
た、以上述べたことはメモリサブアレイに対する書き込
みの場合も全く同様である。さらに、こうした動作制御
は半導体記憶装置内に設けられた図示しない制御回路が
生成する制御信号に従って為される。図１に示した選択
信号Ｕ／Ｌｅ，Ｕ／Ｌｏなどもこうした制御信号の一種
であってこの制御回路によって生成される信号である。
もっとも、煩雑になることから図１では制御信号として
選択信号Ｕ／Ｌｅ，Ｕ／Ｌｏだけを示してある。
【００４９】〔レイアウトの説明〕本実施形態による半
導体記憶装置ではＩ／Ｏ線の接続形態にも特徴がある。
まずＩ／Ｏ線の長さに着目すると、従来の半導体記憶装
置ではｅｖｅｎデータを授受するためのＩ／Ｏ線の最大
長とｏｄｄデータを授受するためのＩ／Ｏ線の最大長は
同じである。図２は図１７に示した従来技術による半導
体記憶装置におけるメモリセルアレイ１０１Ｕ及びデー
タアンプ１０７Ｕだけを抽出したものである。いま、Ｘ
デコーダ１０２Ｕが１回のアドレスアクセスに伴って活
性化させるメモリセルアレイ上の領域を図中に符号ＣＡ
で示した領域であるものとする。この場合、何れかの入
出力パッド（１ＤＱ）を通じて１回のバーストに相当す
る８ビット分のデータを同時に入出力するためには８本
のＩ／Ｏ線が使用されることになる。ちなみに、Ｉ／Ｏ
線はTrue／Not のペアになっている場合があり、この場
合には８本のＩ／Ｏ線ではなく８対のＩ／Ｏ線となる。
以下ではＩ／Ｏ線が対になっていることを想定して話を
進める。
導体記憶装置ではＩ／Ｏ線の接続形態にも特徴がある。
まずＩ／Ｏ線の長さに着目すると、従来の半導体記憶装
置ではｅｖｅｎデータを授受するためのＩ／Ｏ線の最大
長とｏｄｄデータを授受するためのＩ／Ｏ線の最大長は
同じである。図２は図１７に示した従来技術による半導
体記憶装置におけるメモリセルアレイ１０１Ｕ及びデー
タアンプ１０７Ｕだけを抽出したものである。いま、Ｘ
デコーダ１０２Ｕが１回のアドレスアクセスに伴って活
性化させるメモリセルアレイ上の領域を図中に符号ＣＡ
で示した領域であるものとする。この場合、何れかの入
出力パッド（１ＤＱ）を通じて１回のバーストに相当す
る８ビット分のデータを同時に入出力するためには８本
のＩ／Ｏ線が使用されることになる。ちなみに、Ｉ／Ｏ
線はTrue／Not のペアになっている場合があり、この場
合には８本のＩ／Ｏ線ではなく８対のＩ／Ｏ線となる。
以下ではＩ／Ｏ線が対になっていることを想定して話を
進める。
【００５０】図示したように、これら８対のＩ／Ｏ線の
長さはｅｖｅｎデータ，ｏｄｄデータの別に依らず全て
のビットについて同じである。また、その最大長はデー
タアンプ１０７Ｕが配置された位置からメモリセルアレ
イ１０１Ｕの上端（データアンプから見て最遠端）まで
の距離となり、例えば上述した数値例で言えばその最大
長は約２ｍｍとなる。なお、図２では読み出し用の信号
線（出力線）のみを図示しているが、いま述べたことは
読み出し用の信号線（出力線）と書き込み用の信号線
（入力線）が分離されている場合であっても、読み出し
用／書き込み用でＩ／Ｏ線が共有されている場合であっ
ても同じである。
長さはｅｖｅｎデータ，ｏｄｄデータの別に依らず全て
のビットについて同じである。また、その最大長はデー
タアンプ１０７Ｕが配置された位置からメモリセルアレ
イ１０１Ｕの上端（データアンプから見て最遠端）まで
の距離となり、例えば上述した数値例で言えばその最大
長は約２ｍｍとなる。なお、図２では読み出し用の信号
線（出力線）のみを図示しているが、いま述べたことは
読み出し用の信号線（出力線）と書き込み用の信号線
（入力線）が分離されている場合であっても、読み出し
用／書き込み用でＩ／Ｏ線が共有されている場合であっ
ても同じである。
【００５１】一方、本実施形態の半導体記憶装置ではｅ
ｖｅｎデータのアクセスに用いられるＩ／Ｏ線の長さが
ｏｄｄデータのアクセスに用いられるＩ／Ｏ線の長さよ
りも短くなっている。図３はこの様子を示した図であっ
て、図１に示した Upper側のメモリセルアレイ１１Ｕ
ｅ，１１Ｕｏから成るメモリサブアレイとこれらに対応
するデータアンプ１７Ｕｅ，１７Ｕｏのみを示したもの
である。図示したように、Ｘデコーダ１２Ｕが１回のア
ドレスアクセスに伴って活性化させるメモリセルアレイ
は、ｅｖｅｎ側が符号ＣＡｅで示した領域であり、ｏｄ
ｄ側が符号ＣＡｏで示した領域となる。この場合、１個
の入出力パッド（１ＤＱ）について１回のバースト分の
入出力を行うには、ｅｖｅｎ側，ｏｄｄ側それぞれ４対
ずつのＩ／Ｏ線が使用されることになる。
ｖｅｎデータのアクセスに用いられるＩ／Ｏ線の長さが
ｏｄｄデータのアクセスに用いられるＩ／Ｏ線の長さよ
りも短くなっている。図３はこの様子を示した図であっ
て、図１に示した Upper側のメモリセルアレイ１１Ｕ
ｅ，１１Ｕｏから成るメモリサブアレイとこれらに対応
するデータアンプ１７Ｕｅ，１７Ｕｏのみを示したもの
である。図示したように、Ｘデコーダ１２Ｕが１回のア
ドレスアクセスに伴って活性化させるメモリセルアレイ
は、ｅｖｅｎ側が符号ＣＡｅで示した領域であり、ｏｄ
ｄ側が符号ＣＡｏで示した領域となる。この場合、１個
の入出力パッド（１ＤＱ）について１回のバースト分の
入出力を行うには、ｅｖｅｎ側，ｏｄｄ側それぞれ４対
ずつのＩ／Ｏ線が使用されることになる。
【００５２】そして、図示したようにメモリセルアレイ
１１Ｕｅとメモリセルアレイ１１Ｕｏが接する境界線を
Ａ−Ａ’としたとき、ｅｖｅｎデータ読み出し用のＩ／
Ｏ線の最大長は、データアンプ１７Ｕｅが配置された位
置から境界線Ａ−Ａ’までの鉛直方向の距離となる。つ
まり、上述した数値例で言えばその最大長は１ｍｍ程度
となる。一方、ｏｄｄデータ読み出し用のＩ／Ｏ線の最
大長はデータアンプ１７Ｕｏが配置された位置からメモ
リセルアレイ１１Ｕｏの上端までの距離となる。これは
従来技術の半導体記憶装置と同様であって上述した数値
例で言えば約２ｍｍとなる。つまり、ｅｖｅｎ側のＩ／
Ｏ線の長さはｏｄｄ側のＩ／Ｏ線の長さの半分程度にな
る。なお、図３に示した構成例は同一のメモリサブアレ
イからｅｖｅｎデータ及びｏｄｄデータを同時に読み出
す構成についてであったが、Ｉ／Ｏ線の最大長に関して
言えば、２個のメモリサブアレイにまたがってｅｖｅｎ
データ及びｏｄｄデータを同時に読み出す構成であって
も全く同様である。
１１Ｕｅとメモリセルアレイ１１Ｕｏが接する境界線を
Ａ−Ａ’としたとき、ｅｖｅｎデータ読み出し用のＩ／
Ｏ線の最大長は、データアンプ１７Ｕｅが配置された位
置から境界線Ａ−Ａ’までの鉛直方向の距離となる。つ
まり、上述した数値例で言えばその最大長は１ｍｍ程度
となる。一方、ｏｄｄデータ読み出し用のＩ／Ｏ線の最
大長はデータアンプ１７Ｕｏが配置された位置からメモ
リセルアレイ１１Ｕｏの上端までの距離となる。これは
従来技術の半導体記憶装置と同様であって上述した数値
例で言えば約２ｍｍとなる。つまり、ｅｖｅｎ側のＩ／
Ｏ線の長さはｏｄｄ側のＩ／Ｏ線の長さの半分程度にな
る。なお、図３に示した構成例は同一のメモリサブアレ
イからｅｖｅｎデータ及びｏｄｄデータを同時に読み出
す構成についてであったが、Ｉ／Ｏ線の最大長に関して
言えば、２個のメモリサブアレイにまたがってｅｖｅｎ
データ及びｏｄｄデータを同時に読み出す構成であって
も全く同様である。
【００５３】次に、図４はＩ／Ｏ線の配置を図１や図３
よりも若干詳しく描いたものであって、メモリセルアレ
イ１１Ｕｅ，１１Ｕｏの構成のうち、データアンプ１７
Ｕｅ，１７Ｕｏが配置されている部分の近傍だけを示し
たものである。図中、符号３１，３１，……，は各メモ
リセルアレイ１１Ｕｅ，１１Ｕｏをさらに均等に細分化
したメモリセルプレートであって、一部のメモリセルプ
レートのみを図示してある。ここで、半導体記憶装置の
大容量化に伴ってＩ／Ｏ線が長くなると、Ｉ／Ｏ線の容
量増加によって配線遅延が増大するという問題が生じて
くる。こうした配線遅延の増大を低減させるために、本
実施形態では階層化されたＩ／Ｏ線構造を採用して、Ｉ
／Ｏ線をローカルＩ／Ｏ線と複数のローカルＩ／Ｏが接
続されたグローバルＩ／Ｏ線とで構成するようにしてい
る。
よりも若干詳しく描いたものであって、メモリセルアレ
イ１１Ｕｅ，１１Ｕｏの構成のうち、データアンプ１７
Ｕｅ，１７Ｕｏが配置されている部分の近傍だけを示し
たものである。図中、符号３１，３１，……，は各メモ
リセルアレイ１１Ｕｅ，１１Ｕｏをさらに均等に細分化
したメモリセルプレートであって、一部のメモリセルプ
レートのみを図示してある。ここで、半導体記憶装置の
大容量化に伴ってＩ／Ｏ線が長くなると、Ｉ／Ｏ線の容
量増加によって配線遅延が増大するという問題が生じて
くる。こうした配線遅延の増大を低減させるために、本
実施形態では階層化されたＩ／Ｏ線構造を採用して、Ｉ
／Ｏ線をローカルＩ／Ｏ線と複数のローカルＩ／Ｏが接
続されたグローバルＩ／Ｏ線とで構成するようにしてい
る。
【００５４】図示したグローバルＩ／Ｏ線ＧＩＯｅ，Ｇ
ＩＯｏはそれぞれｅｖｅｎデータ，ｏｄｄデータを授受
するためのＩ／Ｏ線であって、各々がデータアンプ１７
Ｕｅ，１７Ｕｏに接続されている。上述した説明から理
解されるように、グローバルＩ／Ｏ線ＧＩＯｅの長さは
グローバルＩ／Ｏ線ＧＩＯｏの長さの半分程度になって
いることが見て取れる。また、グローバルＩ／Ｏ線ＧＩ
Ｏｅ，ＧＩＯｏは何れも互いに平行な４対のＩ／Ｏ線で
構成されており、例えばグローバルＩ／Ｏ線ＧＩＯｅを
構成する４対のＩ／Ｏ線はそれぞれデータアンプ１７Ｕ
ｅを構成する個々のデータアンプに接続されている。
ＩＯｏはそれぞれｅｖｅｎデータ，ｏｄｄデータを授受
するためのＩ／Ｏ線であって、各々がデータアンプ１７
Ｕｅ，１７Ｕｏに接続されている。上述した説明から理
解されるように、グローバルＩ／Ｏ線ＧＩＯｅの長さは
グローバルＩ／Ｏ線ＧＩＯｏの長さの半分程度になって
いることが見て取れる。また、グローバルＩ／Ｏ線ＧＩ
Ｏｅ，ＧＩＯｏは何れも互いに平行な４対のＩ／Ｏ線で
構成されており、例えばグローバルＩ／Ｏ線ＧＩＯｅを
構成する４対のＩ／Ｏ線はそれぞれデータアンプ１７Ｕ
ｅを構成する個々のデータアンプに接続されている。
【００５５】一方、ローカルＩ／Ｏ線ＬＩＯｅ，ＬＩＯ
ｏは図示しないセンスアンプやカラムスイッチ等を通じ
て各メモリセルプレート内のメモリセルとグローバルＩ
／Ｏ線との間を接続するＩ／Ｏ線である。図示した例で
は、左右方向に隣接する２個のメモリセルプレート３
１，３１間でローカルＩ／Ｏ線を共有させているため、
ローカルＩ／Ｏ線がこれらメモリセルプレートにまたが
って走っている。ローカルＩ／Ｏ線ＬＩＯｅ，ＬＩＯｏ
はそれぞれｅｖｅｎデータ，ｏｄｄデータのビット数に
対応する４対のローカルＩ／Ｏ線で構成されている。ま
た、例えばローカルＩ／Ｏ線ＬＩＯｅを構成する個々の
ローカルＩ／Ｏ線はグローバルＩ／Ｏ線ＧＩＯｅを構成
する個々のグローバルＩ／Ｏ線に接続されている。そし
て、以上のような２個のメモリセルプレートとローカル
Ｉ／Ｏ線から成る構成が図中の上下方向，左右方向にそ
れぞれ複数配置されることで各メモリセルアレイ１１Ｕ
ｏ，１１Ｕｅが構成されている。
ｏは図示しないセンスアンプやカラムスイッチ等を通じ
て各メモリセルプレート内のメモリセルとグローバルＩ
／Ｏ線との間を接続するＩ／Ｏ線である。図示した例で
は、左右方向に隣接する２個のメモリセルプレート３
１，３１間でローカルＩ／Ｏ線を共有させているため、
ローカルＩ／Ｏ線がこれらメモリセルプレートにまたが
って走っている。ローカルＩ／Ｏ線ＬＩＯｅ，ＬＩＯｏ
はそれぞれｅｖｅｎデータ，ｏｄｄデータのビット数に
対応する４対のローカルＩ／Ｏ線で構成されている。ま
た、例えばローカルＩ／Ｏ線ＬＩＯｅを構成する個々の
ローカルＩ／Ｏ線はグローバルＩ／Ｏ線ＧＩＯｅを構成
する個々のグローバルＩ／Ｏ線に接続されている。そし
て、以上のような２個のメモリセルプレートとローカル
Ｉ／Ｏ線から成る構成が図中の上下方向，左右方向にそ
れぞれ複数配置されることで各メモリセルアレイ１１Ｕ
ｏ，１１Ｕｅが構成されている。
【００５６】次に、図５は図４に示した構成をさらに詳
しく描いたものであって、ローカルＩ／Ｏ線を共有する
２個のメモリセルプレートだけをメモリセルアレイ１１
Ｕｅ，１１Ｕｏからそれぞれ抽出して示したものであ
る。各メモリセルプレート３１は例えば５１２ビット
（行）×２５６ビット（列）＝１２８ｋビットの容量を
有している。各メモリセルプレート３１には下辺近傍お
よび上辺近傍にそれぞれセンスアンプ群４１，４２が分
割配置されている。これらセンスアンプ群がメモリセル
プレート３１の上下に分割して配置されているのは、メ
モリセルプレート３１内のメモリセルに接続されるデジ
ット線（図示省略）のピッチでセンスアンプを一列に配
置することができないためである。
しく描いたものであって、ローカルＩ／Ｏ線を共有する
２個のメモリセルプレートだけをメモリセルアレイ１１
Ｕｅ，１１Ｕｏからそれぞれ抽出して示したものであ
る。各メモリセルプレート３１は例えば５１２ビット
（行）×２５６ビット（列）＝１２８ｋビットの容量を
有している。各メモリセルプレート３１には下辺近傍お
よび上辺近傍にそれぞれセンスアンプ群４１，４２が分
割配置されている。これらセンスアンプ群がメモリセル
プレート３１の上下に分割して配置されているのは、メ
モリセルプレート３１内のメモリセルに接続されるデジ
ット線（図示省略）のピッチでセンスアンプを一列に配
置することができないためである。
【００５７】メモリセルプレート３１内のメモリセルを
センスするにはメモリセルプレート３１の列方向のビッ
ト数に対応した２５６個のセンスアンプが必要となるた
め、センスアンプ群４１，４２にそれぞれ１２８個のセ
ンスアンプ（図中の「１２８Ｓ／Ａ」）を設けてある。
また、センスアンプ群４１，４２には「×」で示される
６４個のセンスアンプ（図中の「６４Ｓ／Ａ」）が２組
存在しており、それぞれの組が図示を省略したカラムス
イッチを介して別々のローカルＩ／Ｏ線に接続される。
また、図示の都合からメモリセルプレート３１に対して
センスアンプ群４１，４２が左寄りに描いているが、実
際にはメモリセルプレート３１の下辺および上辺に沿っ
て個々のセンスアンプが等間隔で配置されている。
センスするにはメモリセルプレート３１の列方向のビッ
ト数に対応した２５６個のセンスアンプが必要となるた
め、センスアンプ群４１，４２にそれぞれ１２８個のセ
ンスアンプ（図中の「１２８Ｓ／Ａ」）を設けてある。
また、センスアンプ群４１，４２には「×」で示される
６４個のセンスアンプ（図中の「６４Ｓ／Ａ」）が２組
存在しており、それぞれの組が図示を省略したカラムス
イッチを介して別々のローカルＩ／Ｏ線に接続される。
また、図示の都合からメモリセルプレート３１に対して
センスアンプ群４１，４２が左寄りに描いているが、実
際にはメモリセルプレート３１の下辺および上辺に沿っ
て個々のセンスアンプが等間隔で配置されている。
【００５８】次に、符号ＬＩＯ０〜ＬＩＯ７は何れもロ
ーカルＩ／Ｏ線であってそれぞれ１回のバースト動作で
使用されるビット０〜ビット７のデータを授受するため
のＩ／Ｏ線である。上述したように、各ローカルＩ／Ｏ
線はそれぞれ２個のメモリセルプレートで共有されてい
るため、各ローカルＩ／Ｏ線には６４台のセンスアンプ
が２組接続されることになる。言い換えれば、６４台×
２のセンスアンプで１本のローカルＩ／Ｏ線を共有して
いることになる。なお、ローカルＩ／Ｏ線が必ずしも２
個のメモリセルプレートで共有されていなくとも良く、
３個以上のメモリセルプレート間で共有されていても良
い。
ーカルＩ／Ｏ線であってそれぞれ１回のバースト動作で
使用されるビット０〜ビット７のデータを授受するため
のＩ／Ｏ線である。上述したように、各ローカルＩ／Ｏ
線はそれぞれ２個のメモリセルプレートで共有されてい
るため、各ローカルＩ／Ｏ線には６４台のセンスアンプ
が２組接続されることになる。言い換えれば、６４台×
２のセンスアンプで１本のローカルＩ／Ｏ線を共有して
いることになる。なお、ローカルＩ／Ｏ線が必ずしも２
個のメモリセルプレートで共有されていなくとも良く、
３個以上のメモリセルプレート間で共有されていても良
い。
【００５９】ローカルＩ／Ｏ線ＬＩＯ０，ＬＩＯ２はメ
モリセルアレイ１１Ｕｅ内のメモリセルプレート３１の
下辺側を左右方向に走っており、同様にして、ローカル
Ｉ／Ｏ線ＬＩＯ４，ＬＩＯ６はメモリセルアレイ１１Ｕ
ｅ内のメモリセルプレート３１の上辺側を左右方向に走
っている。そして、最も高速なアクセスの要求されるビ
ット０に対応したローカルＩ／Ｏ線ＬＩＯ０がデータア
ンプ１７Ｕｅに最も近い位置に配線されている。このほ
か、ローカルＩ／Ｏ線ＬＩＯ１，ＬＩＯ３はメモリセル
アレイ１１Ｕｏ内のメモリセルプレート３１の下辺側を
走っており、ローカルＩ／Ｏ線ＬＩＯ５，ＬＩＯ７は同
メモリセルプレート３１の上辺側を走っている。
モリセルアレイ１１Ｕｅ内のメモリセルプレート３１の
下辺側を左右方向に走っており、同様にして、ローカル
Ｉ／Ｏ線ＬＩＯ４，ＬＩＯ６はメモリセルアレイ１１Ｕ
ｅ内のメモリセルプレート３１の上辺側を左右方向に走
っている。そして、最も高速なアクセスの要求されるビ
ット０に対応したローカルＩ／Ｏ線ＬＩＯ０がデータア
ンプ１７Ｕｅに最も近い位置に配線されている。このほ
か、ローカルＩ／Ｏ線ＬＩＯ１，ＬＩＯ３はメモリセル
アレイ１１Ｕｏ内のメモリセルプレート３１の下辺側を
走っており、ローカルＩ／Ｏ線ＬＩＯ５，ＬＩＯ７は同
メモリセルプレート３１の上辺側を走っている。
【００６０】そして、メモリセルアレイ１１Ｕｅ上で左
側に位置するメモリセルプレート３１では、ローカルＩ
／Ｏ線ＬＩＯ０，ＬＩＯ２，ＬＩＯ４，ＬＩＯ６とグロ
ーバルＩ／Ｏ線ＧＩＯｅを構成する４対のＩ／Ｏ線が互
いに交差している。同様に、メモリセルアレイ１１Ｕｏ
上で右側に位置するメモリセルプレート３１では、ロー
カルＩ／Ｏ線ＬＩＯ１，ＬＩＯ３，ＬＩＯ５，ＬＩＯ７
とグローバルＩ／Ｏ線ＧＩＯｏを構成する４対のＩ／Ｏ
線が互いに交差している。このように、図５に示したレ
イアウト構成例では、各メモリセルアレイ１１Ｕｅ，１
１Ｕｏ上でローカルＩ／Ｏ線を共有する２個のメモリセ
ルプレート毎に、ｅｖｅｎ側，ｏｄｄ側でそれぞれ４対
のグローバルＩ／Ｏ線が引き出される。また、例えばｅ
ｖｅｎデータ側については図中左側に位置するメモリセ
ルプレート側にグローバルＩ／Ｏ線が配線され、ｏｄｄ
側についてはこれと反対に図中右側に位置するメモリセ
ルプレート側にグローバルＩ／Ｏ線が配線される。
側に位置するメモリセルプレート３１では、ローカルＩ
／Ｏ線ＬＩＯ０，ＬＩＯ２，ＬＩＯ４，ＬＩＯ６とグロ
ーバルＩ／Ｏ線ＧＩＯｅを構成する４対のＩ／Ｏ線が互
いに交差している。同様に、メモリセルアレイ１１Ｕｏ
上で右側に位置するメモリセルプレート３１では、ロー
カルＩ／Ｏ線ＬＩＯ１，ＬＩＯ３，ＬＩＯ５，ＬＩＯ７
とグローバルＩ／Ｏ線ＧＩＯｏを構成する４対のＩ／Ｏ
線が互いに交差している。このように、図５に示したレ
イアウト構成例では、各メモリセルアレイ１１Ｕｅ，１
１Ｕｏ上でローカルＩ／Ｏ線を共有する２個のメモリセ
ルプレート毎に、ｅｖｅｎ側，ｏｄｄ側でそれぞれ４対
のグローバルＩ／Ｏ線が引き出される。また、例えばｅ
ｖｅｎデータ側については図中左側に位置するメモリセ
ルプレート側にグローバルＩ／Ｏ線が配線され、ｏｄｄ
側についてはこれと反対に図中右側に位置するメモリセ
ルプレート側にグローバルＩ／Ｏ線が配線される。
【００６１】一方、図６は図５と同じく図４に示した構
成をさらに詳しく描いたものであって、図５に示したも
のとは異なる態様でグローバルＩ／Ｏ線を配線したレイ
アウト構成例である。このレイアウトでは隣接する２個
のメモリセルプレート間でローカルＩ／Ｏ線を共有する
構成とはしていない。つまり、図５に示したレイアウト
では１ＤＱが４個のメモリセルプレート３１に対応して
いるのに対し、図６に示したレイアウト例では１ＤＱが
２個のメモリセルプレート３１に対応している。そのた
めに、メモリセルアレイ１１Ｕｏ上の特定のメモリセル
プレート３１と、当該メモリセルプレートと左右方向の
位置を同じくするメモリセルアレイ１１Ｕｅ上の特定の
メモリセルプレート３１とを組にしてグローバルＩ／Ｏ
線を配線するようにしている。
成をさらに詳しく描いたものであって、図５に示したも
のとは異なる態様でグローバルＩ／Ｏ線を配線したレイ
アウト構成例である。このレイアウトでは隣接する２個
のメモリセルプレート間でローカルＩ／Ｏ線を共有する
構成とはしていない。つまり、図５に示したレイアウト
では１ＤＱが４個のメモリセルプレート３１に対応して
いるのに対し、図６に示したレイアウト例では１ＤＱが
２個のメモリセルプレート３１に対応している。そのた
めに、メモリセルアレイ１１Ｕｏ上の特定のメモリセル
プレート３１と、当該メモリセルプレートと左右方向の
位置を同じくするメモリセルアレイ１１Ｕｅ上の特定の
メモリセルプレート３１とを組にしてグローバルＩ／Ｏ
線を配線するようにしている。
【００６２】また、図６のレイアウト例では、メモリセ
ルアレイ１１Ｕｅ上に配線されたローカルＩ／Ｏ線ＬＩ
Ｏ０，ＬＩＯ２，ＬＩＯ４，ＬＩＯ６から４対のグロー
バルＩ／Ｏ線（図４に示したグローバルＩ／Ｏ線ＧＩＯ
ｅに相当）を図中上下方向にデータアンプ１７Ｕｅ／１
７Ｕｏまで引き出している。同様にして、メモリセルア
レイ１１Ｕｏ上に配線されたローカルＩ／Ｏ線ＬＩＯ
１，ＬＩＯ３，ＬＩＯ５，ＬＩＯ７から４対のグローバ
ルＩ／Ｏ線（図４に示したグローバルＩ／Ｏ線ＧＩＯｏ
に相当）を図中上下方向にデータアンプ１７Ｕｅ／１７
Ｕｏまで引き出している。なお、図５や図６に示したレ
イアウト以外にも幾つかのレイアウトが考えられるが、
ここでは上述した２種類のレイアウト構成を例示してお
く。
ルアレイ１１Ｕｅ上に配線されたローカルＩ／Ｏ線ＬＩ
Ｏ０，ＬＩＯ２，ＬＩＯ４，ＬＩＯ６から４対のグロー
バルＩ／Ｏ線（図４に示したグローバルＩ／Ｏ線ＧＩＯ
ｅに相当）を図中上下方向にデータアンプ１７Ｕｅ／１
７Ｕｏまで引き出している。同様にして、メモリセルア
レイ１１Ｕｏ上に配線されたローカルＩ／Ｏ線ＬＩＯ
１，ＬＩＯ３，ＬＩＯ５，ＬＩＯ７から４対のグローバ
ルＩ／Ｏ線（図４に示したグローバルＩ／Ｏ線ＧＩＯｏ
に相当）を図中上下方向にデータアンプ１７Ｕｅ／１７
Ｕｏまで引き出している。なお、図５や図６に示したレ
イアウト以外にも幾つかのレイアウトが考えられるが、
ここでは上述した２種類のレイアウト構成を例示してお
く。
【００６３】〔動作の説明〕次に、上記構成による半導
体記憶装置の全体動作について説明する。 （１）読み出し動作 同一のメモリサブアレイからｅｖｅｎデータ，ｏｄ
ｄデータを読み出す場合 まず、バースト読み出しの対象となるメモリセルの先頭
の読み出しアドレスを半導体記憶装置の外部から図示し
ないアドレス端子へ供給する。なお、ここでは読み出し
アドレスが Upper側のメモリサブアレイ上のメモリセル
群を指定していることを想定する。また、ここでは半導
体記憶装置がスルーモードで動作する場合について説明
する。そして読み出しアドレスの供給を受けると、Ｘデ
コーダ１２Ｕはメモリセルアレイ１１Ｕｅ，１１Ｕｏの
各々について、読み出しアドレスに含まれた行アドレス
で指定されるワード線を活性化させる（図３を参照）。
これに伴って、センスアンプは活性化されたワード線に
接続されているメモリセルのデータをセンスし、Ｙデコ
ーダは読み出しアドレスに含まれた列アドレスに従って
カラムスイッチのオンオフを制御して列選択を行う。
体記憶装置の全体動作について説明する。 （１）読み出し動作 同一のメモリサブアレイからｅｖｅｎデータ，ｏｄ
ｄデータを読み出す場合 まず、バースト読み出しの対象となるメモリセルの先頭
の読み出しアドレスを半導体記憶装置の外部から図示し
ないアドレス端子へ供給する。なお、ここでは読み出し
アドレスが Upper側のメモリサブアレイ上のメモリセル
群を指定していることを想定する。また、ここでは半導
体記憶装置がスルーモードで動作する場合について説明
する。そして読み出しアドレスの供給を受けると、Ｘデ
コーダ１２Ｕはメモリセルアレイ１１Ｕｅ，１１Ｕｏの
各々について、読み出しアドレスに含まれた行アドレス
で指定されるワード線を活性化させる（図３を参照）。
これに伴って、センスアンプは活性化されたワード線に
接続されているメモリセルのデータをセンスし、Ｙデコ
ーダは読み出しアドレスに含まれた列アドレスに従って
カラムスイッチのオンオフを制御して列選択を行う。
【００６４】こうした一連の動作によって、読み出しア
ドレスに対応した８個のセンスアンプ出力が選択され、
ｅｖｅｎデータ，ｏｄｄデータがそれぞれデータアンプ
１７Ｕｅ，１７Ｕｏに供給される。その際、メモリセル
からの読み出しはメモリセルアレイ１１Ｕｅ，１１Ｕｏ
に対して同時に開始されるが、ｅｖｅｎ側，ｏｄｄ側の
Ｉ／Ｏ線の長さの相違からｅｖｅｎデータが先にデータ
アンプ１７Ｕｅへ供給され、ｏｄｄデータがこれに遅れ
てデータアンプ１７Ｕｏへ供給される。ここで、図４〜
図６を参照して詳述したように、メモリセルのデータは
センスアンプからカラムスイッチ，ローカルＩ／Ｏ線，
グローバルＩ／Ｏ線を順に経由してデータアンプまで伝
送されてゆく。
ドレスに対応した８個のセンスアンプ出力が選択され、
ｅｖｅｎデータ，ｏｄｄデータがそれぞれデータアンプ
１７Ｕｅ，１７Ｕｏに供給される。その際、メモリセル
からの読み出しはメモリセルアレイ１１Ｕｅ，１１Ｕｏ
に対して同時に開始されるが、ｅｖｅｎ側，ｏｄｄ側の
Ｉ／Ｏ線の長さの相違からｅｖｅｎデータが先にデータ
アンプ１７Ｕｅへ供給され、ｏｄｄデータがこれに遅れ
てデータアンプ１７Ｕｏへ供給される。ここで、図４〜
図６を参照して詳述したように、メモリセルのデータは
センスアンプからカラムスイッチ，ローカルＩ／Ｏ線，
グローバルＩ／Ｏ線を順に経由してデータアンプまで伝
送されてゆく。
【００６５】例えば図５の場合で説明すると、メモリセ
ルアレイ１１Ｕｅ上で左側に位置するメモリセルプレー
ト３１からは、ビット０，２のデータがセンスアンプ群
４１及び図示しないカラムスイッチを通じてそれぞれロ
ーカルＩ／Ｏ線ＬＩＯ０，ＬＩＯ２上に読み出されると
ともに、ビット４，６のデータがセンスアンプ群４２及
び図示しないカラムスイッチを通じてローカルＩ／Ｏ線
ＬＩＯ４，ＬＩＯ６上に読み出される。そして、これら
４本のローカルＩ／Ｏ線上に読み出されたｅｖｅｎデー
タはグローバルＩ／Ｏ線ＧＩＯｅを通じてデータアンプ
１７Ｕｅに供給される。
ルアレイ１１Ｕｅ上で左側に位置するメモリセルプレー
ト３１からは、ビット０，２のデータがセンスアンプ群
４１及び図示しないカラムスイッチを通じてそれぞれロ
ーカルＩ／Ｏ線ＬＩＯ０，ＬＩＯ２上に読み出されると
ともに、ビット４，６のデータがセンスアンプ群４２及
び図示しないカラムスイッチを通じてローカルＩ／Ｏ線
ＬＩＯ４，ＬＩＯ６上に読み出される。そして、これら
４本のローカルＩ／Ｏ線上に読み出されたｅｖｅｎデー
タはグローバルＩ／Ｏ線ＧＩＯｅを通じてデータアンプ
１７Ｕｅに供給される。
【００６６】一方、メモリセルアレイ１１Ｕｏ上で右側
に位置するメモリセルプレート３１からは、ビット１，
３のデータがセンスアンプ群４１及び図示しないカラム
スイッチを通じてローカルＩ／Ｏ線ＬＩＯ１，ＬＩＯ３
に読み出されるとともに、ビット５，７のデータがセン
スアンプ群４２及び図示しないカラムスイッチを通じて
ローカルＩ／Ｏ線ＬＩＯ５，ＬＩＯ７に読み出される。
そして、これら４本のローカルＩ／Ｏ線上に読み出され
たｏｄｄデータはグローバルＩ／Ｏ線ＧＩＯｅを通じて
メモリセルアレイ１１Ｕｅの領域をまたいでデータアン
プ１７Ｕｏに供給される。なお、図６のレイアウトの場
合も以上のようなデータの読み出し動作に準じたものと
なる。
に位置するメモリセルプレート３１からは、ビット１，
３のデータがセンスアンプ群４１及び図示しないカラム
スイッチを通じてローカルＩ／Ｏ線ＬＩＯ１，ＬＩＯ３
に読み出されるとともに、ビット５，７のデータがセン
スアンプ群４２及び図示しないカラムスイッチを通じて
ローカルＩ／Ｏ線ＬＩＯ５，ＬＩＯ７に読み出される。
そして、これら４本のローカルＩ／Ｏ線上に読み出され
たｏｄｄデータはグローバルＩ／Ｏ線ＧＩＯｅを通じて
メモリセルアレイ１１Ｕｅの領域をまたいでデータアン
プ１７Ｕｏに供給される。なお、図６のレイアウトの場
合も以上のようなデータの読み出し動作に準じたものと
なる。
【００６７】以上のようにしてｅｖｅｎデータ，ｏｄｄ
データが供給されると、データアンプ１７Ｕｅ，１７Ｕ
ｏは供給されたデータのレベルを増幅してそれぞれパラ
シリ変換回路１８Ｕｅ，１８Ｕｏに出力する。パラシリ
変換回路１８Ｕｅは、供給されたｅｖｅｎデータのう
ち、一番最初に読み出すべきビット０のデータをそのま
まスルーでセレクタ１９ｅに出力するとともに、４ビッ
トのｅｖｅｎデータを内部に取り込む。このとき選択信
号Ｕ／Ｌｅは“Ｈ”レベルとなっているので、セレクタ
１９ｅはパラシリ変換回路１８Ｕｅ，１８Ｌｅのうち前
者の出力を選択して、ビット０のデータをマルチプレク
サ２０の一方の入力端に供給する。マルチプレクサ２０
は、半導体記憶装置外部のタイミングに合わせ、基本ク
ロックＣＬＫが立ち上がった時点でセレクタ１９ｅから
供給されるビット０のデータを入出力パッド１０を通じ
て半導体記憶装置の外部へ出力する。
データが供給されると、データアンプ１７Ｕｅ，１７Ｕ
ｏは供給されたデータのレベルを増幅してそれぞれパラ
シリ変換回路１８Ｕｅ，１８Ｕｏに出力する。パラシリ
変換回路１８Ｕｅは、供給されたｅｖｅｎデータのう
ち、一番最初に読み出すべきビット０のデータをそのま
まスルーでセレクタ１９ｅに出力するとともに、４ビッ
トのｅｖｅｎデータを内部に取り込む。このとき選択信
号Ｕ／Ｌｅは“Ｈ”レベルとなっているので、セレクタ
１９ｅはパラシリ変換回路１８Ｕｅ，１８Ｌｅのうち前
者の出力を選択して、ビット０のデータをマルチプレク
サ２０の一方の入力端に供給する。マルチプレクサ２０
は、半導体記憶装置外部のタイミングに合わせ、基本ク
ロックＣＬＫが立ち上がった時点でセレクタ１９ｅから
供給されるビット０のデータを入出力パッド１０を通じ
て半導体記憶装置の外部へ出力する。
【００６８】こうした動作と並行して、パラシリ変換回
路１８Ｕｏはデータアンプ１７Ｕｏで増幅されたｏｄｄ
データを内部に取り込むとともに、その後に基本クロッ
クＣＬＫが立ち下がった時点でビット１のデータをセレ
クタ１９ｏに出力する。このときには選択信号Ｕ／Ｌｏ
も“Ｈ”レベルとなっているため、セレクタ１９ｏはパ
ラシリ変換回路１８Ｕｏ，１８Ｌｏのうち前者の出力を
選択して、ビット１のデータをマルチプレクサ２０の他
方の入力端に供給する。
路１８Ｕｏはデータアンプ１７Ｕｏで増幅されたｏｄｄ
データを内部に取り込むとともに、その後に基本クロッ
クＣＬＫが立ち下がった時点でビット１のデータをセレ
クタ１９ｏに出力する。このときには選択信号Ｕ／Ｌｏ
も“Ｈ”レベルとなっているため、セレクタ１９ｏはパ
ラシリ変換回路１８Ｕｏ，１８Ｌｏのうち前者の出力を
選択して、ビット１のデータをマルチプレクサ２０の他
方の入力端に供給する。
【００６９】マルチプレクサ２０は基本クロックＣＬＫ
が再び立ち下がった時点でセレクタ１９ｏから供給され
ているビット１のデータを入出力パッド１０を通じて半
導体記憶装置の外部へ出力する。このように、マルチプ
レクサ２０がビット１のデータを選択して入出力パッド
１０へ出力するのは、ビット０のデータがスルーで入出
力パッド１０へ出力された時点から少なく見積もっても
基本クロックＣＬＫの半周期に相当する時間が経過した
時点になる。つまり、ビット１のデータは当該時点まで
にマルチプレクサ２０へ到達していれば良く、上述した
ようにｏｄｄデータがｅｖｅｎデータよりも遅れてデー
タアンプに到達しても問題ない。
が再び立ち下がった時点でセレクタ１９ｏから供給され
ているビット１のデータを入出力パッド１０を通じて半
導体記憶装置の外部へ出力する。このように、マルチプ
レクサ２０がビット１のデータを選択して入出力パッド
１０へ出力するのは、ビット０のデータがスルーで入出
力パッド１０へ出力された時点から少なく見積もっても
基本クロックＣＬＫの半周期に相当する時間が経過した
時点になる。つまり、ビット１のデータは当該時点まで
にマルチプレクサ２０へ到達していれば良く、上述した
ようにｏｄｄデータがｅｖｅｎデータよりも遅れてデー
タアンプに到達しても問題ない。
【００７０】この後は、基本クロックＣＬＫの立ち上が
り／立ち下がりに同期してビット２からビット７までの
各ビットをこの順に半導体記憶装置外部へ出力する。そ
の際、パラシリ変換回路１８Ｕｅは基本クロックＣＬＫ
の立ち下がりに同期して自身の保持内容を図中の左から
右に向かって１ビットずつシフトさせながら、ビット
２，４，６のデータを順次セレクタ１９ｅへ供給する。
また、パラシリ変換回路１８Ｕｏは基本クロックＣＬＫ
の立ち上がりに同期してパラシリ変換回路１８Ｕｅと同
様に１ビットずつシフト動作を行いながら、ビット３，
５，７のデータを順次セレクタ１９ｏに供給する。一
方、マルチプレクサ２０は基本クロックＣＬＫの立ち上
がり／立ち下がりでセレクタ１９ｅ／セレクタ１９ｏの
出力を交互に選択して入出力パッド１０から半導体記憶
装置の外部に出力してゆく。
り／立ち下がりに同期してビット２からビット７までの
各ビットをこの順に半導体記憶装置外部へ出力する。そ
の際、パラシリ変換回路１８Ｕｅは基本クロックＣＬＫ
の立ち下がりに同期して自身の保持内容を図中の左から
右に向かって１ビットずつシフトさせながら、ビット
２，４，６のデータを順次セレクタ１９ｅへ供給する。
また、パラシリ変換回路１８Ｕｏは基本クロックＣＬＫ
の立ち上がりに同期してパラシリ変換回路１８Ｕｅと同
様に１ビットずつシフト動作を行いながら、ビット３，
５，７のデータを順次セレクタ１９ｏに供給する。一
方、マルチプレクサ２０は基本クロックＣＬＫの立ち上
がり／立ち下がりでセレクタ１９ｅ／セレクタ１９ｏの
出力を交互に選択して入出力パッド１０から半導体記憶
装置の外部に出力してゆく。
【００７１】なお、Lower 側のメモリサブアレイから読
み出しを行う場合も、いま説明したUpper側からの読み
出しの場合に準じた動作となる。Upper側のメモリサブ
アレイからの読み出し動作との相違点は、メモリセルア
レイ１１Ｌｅ，１１Ｌｏからデータアンプ１７Ｌｅ，１
７Ｌｏを通じてｅｖｅｎデータ，ｏｄｄデータがそれぞ
れパラシリ変換回路１８Ｌｅ，１８Ｌｏに供給されるこ
と、選択信号Ｕ／Ｌｅ，Ｕ／Ｌｏが何れも“Ｌ”レベル
となるため、セレクタ１９ｅ，１９ｏがパラシリ変換回
路１８Ｌｅ，１８Ｌｏの出力側を選択してこれら回路の
出力をマルチプレクサ２０へ供給することである。
み出しを行う場合も、いま説明したUpper側からの読み
出しの場合に準じた動作となる。Upper側のメモリサブ
アレイからの読み出し動作との相違点は、メモリセルア
レイ１１Ｌｅ，１１Ｌｏからデータアンプ１７Ｌｅ，１
７Ｌｏを通じてｅｖｅｎデータ，ｏｄｄデータがそれぞ
れパラシリ変換回路１８Ｌｅ，１８Ｌｏに供給されるこ
と、選択信号Ｕ／Ｌｅ，Ｕ／Ｌｏが何れも“Ｌ”レベル
となるため、セレクタ１９ｅ，１９ｏがパラシリ変換回
路１８Ｌｅ，１８Ｌｏの出力側を選択してこれら回路の
出力をマルチプレクサ２０へ供給することである。
【００７２】 異なるメモリサブアレイからｅｖｅｎ
データ，ｏｄｄデータを読み出す場合 ここでは、メモリセルアレイ１１Ｕｅ，１１Ｌｏからそ
れぞれｅｖｅｎデータ，ｏｄｄデータを同時に読み出す
場合を想定して説明を行う。この場合も同一のメモリサ
ブアレイから読み出しを行うときの動作を基本とした動
作となる。すなわち、半導体記憶装置の外部から読み出
し先頭アドレスが供給されると、Ｘデコーダ１２Ｕはメ
モリセルアレイ１１Ｕｅ内のワード線を活性化させ、こ
れと並行してＸデコーダ１２Ｌはメモリセルアレイ１１
Ｌｏ内のワード線を活性化させる。また、同一メモリサ
ブアレイからの読み出しのときと同様に、センスアンプ
によるセンス動作およびカラムスイッチによる列選択動
作が行われて、ｅｖｅｎデータ，ｏｄｄデータがそれぞ
れメモリセルアレイ１１Ｕｅ，１１Ｌｏから読み出され
る。
データ，ｏｄｄデータを読み出す場合 ここでは、メモリセルアレイ１１Ｕｅ，１１Ｌｏからそ
れぞれｅｖｅｎデータ，ｏｄｄデータを同時に読み出す
場合を想定して説明を行う。この場合も同一のメモリサ
ブアレイから読み出しを行うときの動作を基本とした動
作となる。すなわち、半導体記憶装置の外部から読み出
し先頭アドレスが供給されると、Ｘデコーダ１２Ｕはメ
モリセルアレイ１１Ｕｅ内のワード線を活性化させ、こ
れと並行してＸデコーダ１２Ｌはメモリセルアレイ１１
Ｌｏ内のワード線を活性化させる。また、同一メモリサ
ブアレイからの読み出しのときと同様に、センスアンプ
によるセンス動作およびカラムスイッチによる列選択動
作が行われて、ｅｖｅｎデータ，ｏｄｄデータがそれぞ
れメモリセルアレイ１１Ｕｅ，１１Ｌｏから読み出され
る。
【００７３】データアンプ１７Ｕｅ，１７Ｌｏはメモリ
セルアレイ１１Ｕｅ，１１Ｕｏから読み出されたｅｖｅ
ｎデータ，ｏｄｄデータのレベルをそれぞれ増幅してか
らパラシリ変換回路１８Ｕｅ，１８Ｌｏへ供給する。パ
ラシリ変換回路１８Ｕｅ，１８Ｌｏは、供給された各４
ビットのパラレルデータを取り込んで上記同様にセレク
タ１９ｅ，１９ｏへシリアルに出力してゆくが、ビット
０についてはパラシリ変換回路１８Ｕｅがセレクタ１９
ｅへスルーで出力する。このとき、選択信号Ｕ／Ｌｅは
上記同様に“Ｈ”レベルであるのに対して選択信号Ｕ／
Ｌｏは“Ｌ”レベルとなっている。
セルアレイ１１Ｕｅ，１１Ｕｏから読み出されたｅｖｅ
ｎデータ，ｏｄｄデータのレベルをそれぞれ増幅してか
らパラシリ変換回路１８Ｕｅ，１８Ｌｏへ供給する。パ
ラシリ変換回路１８Ｕｅ，１８Ｌｏは、供給された各４
ビットのパラレルデータを取り込んで上記同様にセレク
タ１９ｅ，１９ｏへシリアルに出力してゆくが、ビット
０についてはパラシリ変換回路１８Ｕｅがセレクタ１９
ｅへスルーで出力する。このとき、選択信号Ｕ／Ｌｅは
上記同様に“Ｈ”レベルであるのに対して選択信号Ｕ／
Ｌｏは“Ｌ”レベルとなっている。
【００７４】このため、セレクタ１９ｅはパラシリ変換
回路１８Ｕｅから出力されるｅｖｅｎデータを選択して
マルチプレクサ２０に供給するのに対して、セレクタ１
９ｏはパラシリ変換回路１８Ｌｏから出力されるｏｄｄ
データを選択してマルチプレクサ２０に供給する。マル
チプレクサ２０は、基本クロックＣＬＫの立ち上がり／
立ち下がりに同期させて、セレクタ１９ｅ，１９ｏから
順次供給されるビット０〜ビット７のデータをこの順に
選択して入出力パッド１０から半導体記憶装置外部へ出
力してゆく。
回路１８Ｕｅから出力されるｅｖｅｎデータを選択して
マルチプレクサ２０に供給するのに対して、セレクタ１
９ｏはパラシリ変換回路１８Ｌｏから出力されるｏｄｄ
データを選択してマルチプレクサ２０に供給する。マル
チプレクサ２０は、基本クロックＣＬＫの立ち上がり／
立ち下がりに同期させて、セレクタ１９ｅ，１９ｏから
順次供給されるビット０〜ビット７のデータをこの順に
選択して入出力パッド１０から半導体記憶装置外部へ出
力してゆく。
【００７５】なお、メモリセルアレイ１１Ｕｏ，１１Ｌ
ｅからそれぞれｏｄｄデータ，ｅｖｅｎデータを同時に
読み出す場合には、いま述べたのとちょうど逆の動作と
なる。すなわち、読み出しアドレスが供給されると、Ｘ
デコーダ１２Ｕ，１２Ｌはそれぞれメモリセルアレイ１
１Ｕｏ，１１Ｌｅ内のワード線を活性化させる。その結
果、これらメモリセルアレイからセンスアンプ，カラム
スイッチ，Ｉ／Ｏ線を通じてｅｖｅｎデータ，ｏｄｄデ
ータがそれぞれ読み出されてくる。データアンプ１７Ｕ
ｏ，１７Ｌｅは読み出されてきたデータのレベルをそれ
ぞれ増幅してパラシリ変換回路１８Ｕｏ，１８Ｌｅへそ
れぞれ供給する。
ｅからそれぞれｏｄｄデータ，ｅｖｅｎデータを同時に
読み出す場合には、いま述べたのとちょうど逆の動作と
なる。すなわち、読み出しアドレスが供給されると、Ｘ
デコーダ１２Ｕ，１２Ｌはそれぞれメモリセルアレイ１
１Ｕｏ，１１Ｌｅ内のワード線を活性化させる。その結
果、これらメモリセルアレイからセンスアンプ，カラム
スイッチ，Ｉ／Ｏ線を通じてｅｖｅｎデータ，ｏｄｄデ
ータがそれぞれ読み出されてくる。データアンプ１７Ｕ
ｏ，１７Ｌｅは読み出されてきたデータのレベルをそれ
ぞれ増幅してパラシリ変換回路１８Ｕｏ，１８Ｌｅへそ
れぞれ供給する。
【００７６】パラシリ変換回路１８Ｕｏ，１８Ｌｅは供
給されたパラレルデータを取り込んでセレクタ１９ｏ，
１９ｅへシリアルに出力してゆくが、ビット０について
はパラシリ変換回路１８Ｌｅがスルーで出力する。その
際、セレクタ１９ｅ，１９ｏはそれぞれ選択信号Ｕ／Ｌ
ｅ，Ｕ／Ｌｏに従ってパラシリ変換回路１８Ｕｏ，１８
Ｌｅの出力を選択してマルチプレクサ２０へ供給し、マ
ルチプレクサ２０が入出力パッド１０を通じてビット０
からビット７までのシリアルデータを順に半導体記憶装
置外部へ出力する。
給されたパラレルデータを取り込んでセレクタ１９ｏ，
１９ｅへシリアルに出力してゆくが、ビット０について
はパラシリ変換回路１８Ｌｅがスルーで出力する。その
際、セレクタ１９ｅ，１９ｏはそれぞれ選択信号Ｕ／Ｌ
ｅ，Ｕ／Ｌｏに従ってパラシリ変換回路１８Ｕｏ，１８
Ｌｅの出力を選択してマルチプレクサ２０へ供給し、マ
ルチプレクサ２０が入出力パッド１０を通じてビット０
からビット７までのシリアルデータを順に半導体記憶装
置外部へ出力する。
【００７７】（２）書き込み動作
同一のメモリサブアレイへｅｖｅｎデータ，ｏｄｄ
データを書き込む場合 書き込みにあたっては、まず、半導体記憶装置の外部か
らバースト書き込みの対象となるメモリセルの先頭アド
レスがアドレス端子へ供給されるとともに、書き込むべ
き８ビット分のデータが基本クロックＣＬＫの立ち上が
り／立ち下がりに同期して入出力パッド１０へシリアル
に供給されてくる。ここでは、書き込みアドレスが Upp
er側のメモリサブアレイ側を指定していることを想定し
て説明する。
データを書き込む場合 書き込みにあたっては、まず、半導体記憶装置の外部か
らバースト書き込みの対象となるメモリセルの先頭アド
レスがアドレス端子へ供給されるとともに、書き込むべ
き８ビット分のデータが基本クロックＣＬＫの立ち上が
り／立ち下がりに同期して入出力パッド１０へシリアル
に供給されてくる。ここでは、書き込みアドレスが Upp
er側のメモリサブアレイ側を指定していることを想定し
て説明する。
【００７８】最初はビット０の書き込みデータが入出力
パッド１０へ供給されるので、デマルチプレクサ１３は
ビット０の書き込みデータを基本クロックＣＬＫの立ち
下がりに同期してデマルチプレクサ１４ｅへ出力する。
このとき選択信号Ｕ／Ｌｅは“Ｈ”レベルであるので、
デマルチプレクサ１４ｅはビット０の書き込みデータを
シリパラ変換回路１５Ｕｅに供給する。シリパラ変換回
路１５Ｕｅは供給されたビット０の書き込みデータを基
本クロックＣＬＫの立ち下がりで取り込むとともに、自
身の保持内容を図中の右から左に向かって１ビットシフ
トさせる。
パッド１０へ供給されるので、デマルチプレクサ１３は
ビット０の書き込みデータを基本クロックＣＬＫの立ち
下がりに同期してデマルチプレクサ１４ｅへ出力する。
このとき選択信号Ｕ／Ｌｅは“Ｈ”レベルであるので、
デマルチプレクサ１４ｅはビット０の書き込みデータを
シリパラ変換回路１５Ｕｅに供給する。シリパラ変換回
路１５Ｕｅは供給されたビット０の書き込みデータを基
本クロックＣＬＫの立ち下がりで取り込むとともに、自
身の保持内容を図中の右から左に向かって１ビットシフ
トさせる。
【００７９】この後は、ビット０に引き続いてビット１
の書き込みデータが入出力パッド１０へ供給されるの
で、デマルチプレクサ１３はビット１の書き込みデータ
をデマルチプレクサ１４ｏへ出力する。このとき選択信
号Ｕ／Ｌｏは“Ｈ”レベルであるため、デマルチプレク
サ１４ｏはビット１の書き込みデータをシリパラ変換回
路１５Ｕｏに供給する。シリパラ変換回路１５Ｕｏは基
本クロックＣＬＫの立ち上がりでビット１の書き込みデ
ータを取り込んで、ビット０の場合と同様に１ビット分
のシフト動作を行う。
の書き込みデータが入出力パッド１０へ供給されるの
で、デマルチプレクサ１３はビット１の書き込みデータ
をデマルチプレクサ１４ｏへ出力する。このとき選択信
号Ｕ／Ｌｏは“Ｈ”レベルであるため、デマルチプレク
サ１４ｏはビット１の書き込みデータをシリパラ変換回
路１５Ｕｏに供給する。シリパラ変換回路１５Ｕｏは基
本クロックＣＬＫの立ち上がりでビット１の書き込みデ
ータを取り込んで、ビット０の場合と同様に１ビット分
のシフト動作を行う。
【００８０】これ以降もビット２〜ビット７の書き込み
データが順次供給されてくるので、ビット０，１に関し
て説明したのと同様の動作を３回繰り返す。その結果、
シリパラ変換回路１５Ｕｅ，１５Ｕｏはバースト的に入
力された書き込みデータ中のｅｖｅｎデータ，ｏｄｄデ
ータをそれぞれ出力するようになる。そこで、ライトア
ンプ１６Ｕｅ，１６Ｕｏは４ビットパラレルのｅｖｅｎ
データ，ｏｄｄデータをそれぞれメモリセルアレイ１１
Ｕｅ，１１Ｕｏへ同時に書き込む。
データが順次供給されてくるので、ビット０，１に関し
て説明したのと同様の動作を３回繰り返す。その結果、
シリパラ変換回路１５Ｕｅ，１５Ｕｏはバースト的に入
力された書き込みデータ中のｅｖｅｎデータ，ｏｄｄデ
ータをそれぞれ出力するようになる。そこで、ライトア
ンプ１６Ｕｅ，１６Ｕｏは４ビットパラレルのｅｖｅｎ
データ，ｏｄｄデータをそれぞれメモリセルアレイ１１
Ｕｅ，１１Ｕｏへ同時に書き込む。
【００８１】なお、Lower側のメモリサブアレイへ書き
込む場合もいま説明したUpper側への書き込みの場合と
同様である。 Upper側のメモリサブアレイへの書き込み
動作との相違点は、選択信号Ｕ／Ｌｅ，Ｕ／Ｌｏのレベ
ルが上記とは正反対になるため、デマルチプレクサ１４
ｅ，１４ｏが書き込みデータをそれぞれシリパラ変換回
路１５Ｌｅ，１５Ｌｏへ供給することにある。その結
果、シリパラ変換回路１５Ｌｅ，１５Ｌｏ及びライトア
ンプ１６Ｌｅ，１６Ｌｏを介してメモリセルアレイ１１
Ｌｅ，１１Ｌｏに対して書き込みが行われることにな
る。
込む場合もいま説明したUpper側への書き込みの場合と
同様である。 Upper側のメモリサブアレイへの書き込み
動作との相違点は、選択信号Ｕ／Ｌｅ，Ｕ／Ｌｏのレベ
ルが上記とは正反対になるため、デマルチプレクサ１４
ｅ，１４ｏが書き込みデータをそれぞれシリパラ変換回
路１５Ｌｅ，１５Ｌｏへ供給することにある。その結
果、シリパラ変換回路１５Ｌｅ，１５Ｌｏ及びライトア
ンプ１６Ｌｅ，１６Ｌｏを介してメモリセルアレイ１１
Ｌｅ，１１Ｌｏに対して書き込みが行われることにな
る。
【００８２】 異なるメモリサブアレイへｅｖｅｎデ
ータ，ｏｄｄデータを書き込む場合 ここでは、メモリセルアレイ１１Ｕｅ，１１Ｌｏに対し
てｅｖｅｎデータ，ｏｄｄデータを同時に書き込むもの
とする。この場合の動作は同一のメモリサブアレイへ書
き込む場合の動作に準じたものとなる。すなわち、書き
込みデータがデマルチプレクサ１４ｅ，１４ｏに供給さ
れるまでの動作は上述した場合と全く同じである。この
後、デマルチプレクサ１４ｅはシリアルに供給されるｅ
ｖｅｎデータをシリパラ変換回路１５Ｕｅに順次供給
し、シリパラ変換回路１５Ｕｅがｅｖｅｎデータをパラ
レルデータに変換し、ライトアンプ１６Ｕｅを通じてメ
モリセルアレイ１１Ｕｅへ４ビット同時に書き込みを行
う。一方、デマルチプレクサ１４ｏは供給されたｏｄｄ
データをシリパラ変換回路１５Ｌｏへ順次供給し、シリ
パラ変換回路１５Ｌｏでｏｄｄデータをパラレルデータ
に変換したのち、ライトアンプ１６Ｌｏを通じてメモリ
セルアレイ１１Ｌｏへ４ビット同時に書き込みを行う。
ータ，ｏｄｄデータを書き込む場合 ここでは、メモリセルアレイ１１Ｕｅ，１１Ｌｏに対し
てｅｖｅｎデータ，ｏｄｄデータを同時に書き込むもの
とする。この場合の動作は同一のメモリサブアレイへ書
き込む場合の動作に準じたものとなる。すなわち、書き
込みデータがデマルチプレクサ１４ｅ，１４ｏに供給さ
れるまでの動作は上述した場合と全く同じである。この
後、デマルチプレクサ１４ｅはシリアルに供給されるｅ
ｖｅｎデータをシリパラ変換回路１５Ｕｅに順次供給
し、シリパラ変換回路１５Ｕｅがｅｖｅｎデータをパラ
レルデータに変換し、ライトアンプ１６Ｕｅを通じてメ
モリセルアレイ１１Ｕｅへ４ビット同時に書き込みを行
う。一方、デマルチプレクサ１４ｏは供給されたｏｄｄ
データをシリパラ変換回路１５Ｌｏへ順次供給し、シリ
パラ変換回路１５Ｌｏでｏｄｄデータをパラレルデータ
に変換したのち、ライトアンプ１６Ｌｏを通じてメモリ
セルアレイ１１Ｌｏへ４ビット同時に書き込みを行う。
【００８３】なお、メモリセルアレイ１１Ｕｏ，１１Ｌ
ｅに対してｏｄｄデータ，ｅｖｅｎデータを同時に書き
込む場合には、いま述べたのとは逆の動作になる。すな
わち、デマルチプレクサ１４ｅはデマルチプレクサ１３
から供給されたｅｖｅｎデータをシリパラ変換回路１５
Ｌｅへ順次供給してこれをパラレルデータに変換し、ラ
イトアンプ１６Ｌｅを通じてメモリセルアレイ１１Ｌｅ
へ４ビット同時に書き込む。一方、デマルチプレクサ１
４ｏはデマルチプレクサ１３から供給されたｏｄｄデー
タをシリパラ変換回路１５Ｕｏへ順次供給してこれをパ
ラレルデータに変換し、ライトアンプ１６Ｕｏを通じて
メモリセルアレイ１１Ｕｏへ４ビット同時に書き込む。
ｅに対してｏｄｄデータ，ｅｖｅｎデータを同時に書き
込む場合には、いま述べたのとは逆の動作になる。すな
わち、デマルチプレクサ１４ｅはデマルチプレクサ１３
から供給されたｅｖｅｎデータをシリパラ変換回路１５
Ｌｅへ順次供給してこれをパラレルデータに変換し、ラ
イトアンプ１６Ｌｅを通じてメモリセルアレイ１１Ｌｅ
へ４ビット同時に書き込む。一方、デマルチプレクサ１
４ｏはデマルチプレクサ１３から供給されたｏｄｄデー
タをシリパラ変換回路１５Ｕｏへ順次供給してこれをパ
ラレルデータに変換し、ライトアンプ１６Ｕｏを通じて
メモリセルアレイ１１Ｕｏへ４ビット同時に書き込む。
【００８４】〔各構成要素の具体的構成例〕ここでは図
１に示した構成要素の幾つかについて具体的な構成例を
説明する。 （１）シリパラ変換回路 図７にシリパラ変換回路１５Ｕｅ，１５Ｌｅの具体的な
構成を示す。なお、同図では１回のバースト書き込みの
単位が８ビットの場合の構成例を示してある。また、以
下の説明ではこれらのうちのシリパラ変換回路１５Ｕｅ
を前提として説明を行うとともに、ｏｄｄ側のシリパラ
変換回路１５Ｕｏ，１５Ｌｏについてはｅｖｅｎ側のシ
リパラ変換回路との相違点を最後に説明する。
１に示した構成要素の幾つかについて具体的な構成例を
説明する。 （１）シリパラ変換回路 図７にシリパラ変換回路１５Ｕｅ，１５Ｌｅの具体的な
構成を示す。なお、同図では１回のバースト書き込みの
単位が８ビットの場合の構成例を示してある。また、以
下の説明ではこれらのうちのシリパラ変換回路１５Ｕｅ
を前提として説明を行うとともに、ｏｄｄ側のシリパラ
変換回路１５Ｕｏ，１５Ｌｏについてはｅｖｅｎ側のシ
リパラ変換回路との相違点を最後に説明する。
【００８５】シリパラ変換回路１５Ｕｅはメモリセルへ
書き込むべき８ビットのシリアルデータのうち、ｅｖｅ
ｎデータだけをパラレルデータに変換することから、図
示したように４段のフリップフロップ（以下「ＦＦ」と
略記することがある）Ｆ６，Ｆ４，Ｆ２，Ｆ０と４個の
ラッチＬ６，Ｌ４，Ｌ２，Ｌ０で構成される。これらフ
リップフロップは何れもネガティブエッジトリガ型のＤ
フリップフロップであって、クロック入力端子に基本ク
ロックＣＬＫの供給を受け、その立ち下がりエッジで入
力データＩＮを取り込んで後段へ送出する。
書き込むべき８ビットのシリアルデータのうち、ｅｖｅ
ｎデータだけをパラレルデータに変換することから、図
示したように４段のフリップフロップ（以下「ＦＦ」と
略記することがある）Ｆ６，Ｆ４，Ｆ２，Ｆ０と４個の
ラッチＬ６，Ｌ４，Ｌ２，Ｌ０で構成される。これらフ
リップフロップは何れもネガティブエッジトリガ型のＤ
フリップフロップであって、クロック入力端子に基本ク
ロックＣＬＫの供給を受け、その立ち下がりエッジで入
力データＩＮを取り込んで後段へ送出する。
【００８６】なお、図７には示していないが、ＦＦ・Ｆ
６のデータ入力端子は図１に示したデマルチプレクサ１
４ｅの出力端に接続されており、入力データＩＮとして
ｅｖｅｎデータの供給を受ける。また、ＦＦ・Ｆ４，Ｆ
２，Ｆ０のデータ入力端子はそれぞれ前段のＦＦ・Ｆ
６，Ｆ４，Ｆ２のデータ出力端子に接続されている。そ
して、各フリップフロップに対応する前段のフリップフ
ロップからの出力が入力データｉ６，ｉ４，ｉ２，ｉ０
としてラッチＬ６，Ｌ４，Ｌ２，Ｌ０の入力端子にそれ
ぞれ供給される。
６のデータ入力端子は図１に示したデマルチプレクサ１
４ｅの出力端に接続されており、入力データＩＮとして
ｅｖｅｎデータの供給を受ける。また、ＦＦ・Ｆ４，Ｆ
２，Ｆ０のデータ入力端子はそれぞれ前段のＦＦ・Ｆ
６，Ｆ４，Ｆ２のデータ出力端子に接続されている。そ
して、各フリップフロップに対応する前段のフリップフ
ロップからの出力が入力データｉ６，ｉ４，ｉ２，ｉ０
としてラッチＬ６，Ｌ４，Ｌ２，Ｌ０の入力端子にそれ
ぞれ供給される。
【００８７】次に、ラッチＬ６，Ｌ４，Ｌ２，Ｌ０は、
ラッチ信号ＬＡＴが“Ｈ”レベルに立ち上がったときに
それぞれの入力端子に供給されている入力データｉ６，
ｉ４，ｉ２，ｉ０をラッチして、ラッチされたデータを
それぞれ出力データｏｕｔ６，ｏｕｔ４，ｏｕｔ２，ｏ
ｕｔ０として出力する。なお、これら４個のラッチの出
力端子はそれぞれ図１に示したライトアンプ１６Ｕｅを
構成する個々のライトアンプの入力端に接続されてい
る。また、ラッチ信号ＬＡＴは上述した制御回路によっ
て生成される信号であって、煩雑になることから図１で
は敢えて示していない。
ラッチ信号ＬＡＴが“Ｈ”レベルに立ち上がったときに
それぞれの入力端子に供給されている入力データｉ６，
ｉ４，ｉ２，ｉ０をラッチして、ラッチされたデータを
それぞれ出力データｏｕｔ６，ｏｕｔ４，ｏｕｔ２，ｏ
ｕｔ０として出力する。なお、これら４個のラッチの出
力端子はそれぞれ図１に示したライトアンプ１６Ｕｅを
構成する個々のライトアンプの入力端に接続されてい
る。また、ラッチ信号ＬＡＴは上述した制御回路によっ
て生成される信号であって、煩雑になることから図１で
は敢えて示していない。
【００８８】以上のような構成によって、図８のタイミ
ングチャートに示すように、デマルチプレクサ１４ｅか
ら供給される４ビットシリアルのｅｖｅｎデータがパラ
レルデータに変換される。まず、入力データＩＮとして
第１番目のビットデータである“ｄａｔａ０”が供給さ
れ、その供給期間中の時刻ｔ０で基本クロックＣＬＫが
立ち下がると、ＦＦ・Ｆ６が“ｄａｔａ０”を取り込
む。その結果、ＦＦ・Ｆ４及びラッチＬ６への入力デー
タｉ６が“ｄａｔａ０”となる。次に、入力データＩＮ
として第２番目のビットデータである“ｄａｔａ２”が
供給され、その供給期間中の時刻ｔ１で基本クロックＣ
ＬＫが立ち下がると、上記同様にして入力データｉ６が
“ｄａｔａ２”となる。また、この直前の入力データｉ
６であった“ｄａｔａ０”はＦＦ・Ｆ４に取り込まれ、
これがＦＦ・Ｆ２及びラッチＬ４への入力データｉ４と
なる。
ングチャートに示すように、デマルチプレクサ１４ｅか
ら供給される４ビットシリアルのｅｖｅｎデータがパラ
レルデータに変換される。まず、入力データＩＮとして
第１番目のビットデータである“ｄａｔａ０”が供給さ
れ、その供給期間中の時刻ｔ０で基本クロックＣＬＫが
立ち下がると、ＦＦ・Ｆ６が“ｄａｔａ０”を取り込
む。その結果、ＦＦ・Ｆ４及びラッチＬ６への入力デー
タｉ６が“ｄａｔａ０”となる。次に、入力データＩＮ
として第２番目のビットデータである“ｄａｔａ２”が
供給され、その供給期間中の時刻ｔ１で基本クロックＣ
ＬＫが立ち下がると、上記同様にして入力データｉ６が
“ｄａｔａ２”となる。また、この直前の入力データｉ
６であった“ｄａｔａ０”はＦＦ・Ｆ４に取り込まれ、
これがＦＦ・Ｆ２及びラッチＬ４への入力データｉ４と
なる。
【００８９】以後同様にして新たな入力データＩＮが供
給されて基本クロックＣＬＫが立ち下がる度にデータが
１ビットずつシフトしてゆく。すなわち、時刻ｔ２では
入力データｉ６が“ｄａｔａ４”となるとともに、直前
の入力データｉ６，ｉ４がそれぞれＦＦ・Ｆ４，Ｆ２の
出力となって入力データｉ４，ｉ２が“ｄａｔａ２”，
“ｄａｔａ０”となる。また、時刻ｔ３では入力データ
ｉ６が“ｄａｔａ６”となるとともに、直前の入力デー
タｉ６，ｉ４，ｉ２がＦＦ・Ｆ４，Ｆ２，Ｆ０へ出力さ
れる結果、入力データｉ４，ｉ２，ｉ０が“ｄａｔａ
４”，“ｄａｔａ２”，“ｄａｔａ０”となる。そして
時刻ｔ３におけるデータシフト動作が完了した後に、時
刻ｔ４でラッチ信号ＬＡＴが立ち上がる。
給されて基本クロックＣＬＫが立ち下がる度にデータが
１ビットずつシフトしてゆく。すなわち、時刻ｔ２では
入力データｉ６が“ｄａｔａ４”となるとともに、直前
の入力データｉ６，ｉ４がそれぞれＦＦ・Ｆ４，Ｆ２の
出力となって入力データｉ４，ｉ２が“ｄａｔａ２”，
“ｄａｔａ０”となる。また、時刻ｔ３では入力データ
ｉ６が“ｄａｔａ６”となるとともに、直前の入力デー
タｉ６，ｉ４，ｉ２がＦＦ・Ｆ４，Ｆ２，Ｆ０へ出力さ
れる結果、入力データｉ４，ｉ２，ｉ０が“ｄａｔａ
４”，“ｄａｔａ２”，“ｄａｔａ０”となる。そして
時刻ｔ３におけるデータシフト動作が完了した後に、時
刻ｔ４でラッチ信号ＬＡＴが立ち上がる。
【００９０】すると、このときの入力データｉ６，ｉ
４，ｉ２，ｉ０（“ｄａｔａ６”，“ｄａｔａ４”，
“ｄａｔａ２”，“ｄａｔａ０”）がそれぞれラッチＬ
６，Ｌ４，Ｌ２，Ｌ０にラッチされ、出力データｏｕｔ
６，ｏｕｔ４，ｏｕｔ２，ｏｕｔ０として一斉に出力さ
れるようになる。これにより、４ビットシリアルで供給
されたｅｖｅｎデータ“ｄａｔａ０”，“ｄａｔａ
２”，“ｄａｔａ４”，“ｄａｔａ６”がパラレルデー
タに変換されてライトアンプ１６Ｕｅへ出力される。な
お、時刻ｔ５でラッチ信号ＬＡＴは立ち下がるものの、
ラッチＬ６，Ｌ４，Ｌ２，Ｌ０の各出力は書き込み動作
中においては保持される。
４，ｉ２，ｉ０（“ｄａｔａ６”，“ｄａｔａ４”，
“ｄａｔａ２”，“ｄａｔａ０”）がそれぞれラッチＬ
６，Ｌ４，Ｌ２，Ｌ０にラッチされ、出力データｏｕｔ
６，ｏｕｔ４，ｏｕｔ２，ｏｕｔ０として一斉に出力さ
れるようになる。これにより、４ビットシリアルで供給
されたｅｖｅｎデータ“ｄａｔａ０”，“ｄａｔａ
２”，“ｄａｔａ４”，“ｄａｔａ６”がパラレルデー
タに変換されてライトアンプ１６Ｕｅへ出力される。な
お、時刻ｔ５でラッチ信号ＬＡＴは立ち下がるものの、
ラッチＬ６，Ｌ４，Ｌ２，Ｌ０の各出力は書き込み動作
中においては保持される。
【００９１】なお、ｏｄｄ側のシリパラ変換回路１５Ｕ
ｏ，１５Ｌｏについては、ＦＦ・Ｆ６，Ｆ４，Ｆ２，Ｆ
０の代わりにポジティブエッジトリガ型Ｄフリップフロ
ップを用いて、基本クロックＣＬＫの立ち上がりに同期
させてシフト動作を行わせれば良い。
ｏ，１５Ｌｏについては、ＦＦ・Ｆ６，Ｆ４，Ｆ２，Ｆ
０の代わりにポジティブエッジトリガ型Ｄフリップフロ
ップを用いて、基本クロックＣＬＫの立ち上がりに同期
させてシフト動作を行わせれば良い。
【００９２】（２）パラシリ変換回路
図１に示したパラシリ変換回路１８Ｕｅ，１８Ｌｅ，１
８Ｕｏ，１８Ｌｏの具体的な構成例を図９に示す。図９
では上述したシリパラ変換回路に合わせて１回のバース
ト読み出しの単位が８ビットのときの構成にしてある。
なお、以下では上記パラシリ変換回路のうち Upper側の
パラシリ変換回路１８Ｕｅ，１８Ｕｏについて説明を行
うが、 Lower側のパラシリ変換回路も同様である。ま
た、図９では図１に示したセレクタ１９ｅ，１９ｏ及び
マルチプレクサ２０が持っている機能をパラシリ変換回
路内に含ませてしまっている。さらに、図９では図１で
図示省略していた出力バッファＯＢを示してあり、この
出力バッファＯＢを介してｅｖｅｎ側，ｏｄｄ側それぞ
れのパラシリ変換回路の出力が出力ＤＱとして半導体記
憶装置外部へ出力されることになる。
８Ｕｏ，１８Ｌｏの具体的な構成例を図９に示す。図９
では上述したシリパラ変換回路に合わせて１回のバース
ト読み出しの単位が８ビットのときの構成にしてある。
なお、以下では上記パラシリ変換回路のうち Upper側の
パラシリ変換回路１８Ｕｅ，１８Ｕｏについて説明を行
うが、 Lower側のパラシリ変換回路も同様である。ま
た、図９では図１に示したセレクタ１９ｅ，１９ｏ及び
マルチプレクサ２０が持っている機能をパラシリ変換回
路内に含ませてしまっている。さらに、図９では図１で
図示省略していた出力バッファＯＢを示してあり、この
出力バッファＯＢを介してｅｖｅｎ側，ｏｄｄ側それぞ
れのパラシリ変換回路の出力が出力ＤＱとして半導体記
憶装置外部へ出力されることになる。
【００９３】図中、回路ブロックＬＳ０〜ＬＳ７は全体
でロード機能付きのシフトレジスタを構成しており、個
々の回路ブロックがシフトレジスタの各段に対応してい
る。すなわち、回路ブロックＬＳ０〜ＬＳ７はメモリセ
ルアレイ１１Ｕｅ，１１Ｕｏから同時に読み出される８
ビットパラレルなデータのビット０〜７にそれぞれ対応
している。そして、回路ブロックＬＳ０，ＬＳ２，ＬＳ
４，ＬＳ６がｅｖｅｎ側のシフトレジスタを構成し、回
路ブロックＬＳ１，ＬＳ３，ＬＳ５，ＬＳ７がｏｄｄ側
のシフトレジスタを構成している。なお、ｅｖｅｎ側の
回路ブロックの構成は全て同一であるとともにｏｄｄ側
の回路ブロックの構成も全て同一であることから、図９
ではｅｖｅｎ側，ｏｄｄ側をそれぞれ代表して回路ブロ
ックＬＳ０，ＬＳ１についてだけ内部構成を示してあ
る。
でロード機能付きのシフトレジスタを構成しており、個
々の回路ブロックがシフトレジスタの各段に対応してい
る。すなわち、回路ブロックＬＳ０〜ＬＳ７はメモリセ
ルアレイ１１Ｕｅ，１１Ｕｏから同時に読み出される８
ビットパラレルなデータのビット０〜７にそれぞれ対応
している。そして、回路ブロックＬＳ０，ＬＳ２，ＬＳ
４，ＬＳ６がｅｖｅｎ側のシフトレジスタを構成し、回
路ブロックＬＳ１，ＬＳ３，ＬＳ５，ＬＳ７がｏｄｄ側
のシフトレジスタを構成している。なお、ｅｖｅｎ側の
回路ブロックの構成は全て同一であるとともにｏｄｄ側
の回路ブロックの構成も全て同一であることから、図９
ではｅｖｅｎ側，ｏｄｄ側をそれぞれ代表して回路ブロ
ックＬＳ０，ＬＳ１についてだけ内部構成を示してあ
る。
【００９４】個々の回路ブロックには、ロード信号Ｌｏ
ａｄ１が供給されるＬｏａｄ１端子，ロード信号Ｌｏａ
ｄ２が供給されるＬｏａｄ２端子，基本クロックＣＬＫ
と図１に示した選択信号Ｕ／Ｌｅ又は選択信号Ｕ／Ｌｏ
の論理をとった信号（詳細は後述する）が供給されるＴ
ＣＬＫ端子，メモリセルアレイから読み出されたビット
データが供給される初期データ入力端子Ｄｉｎ，個々の
回路ブロックの出力であるデータ出力端子Ｄｏｕｔ，シ
フトレジスタの前段に相当する回路ブロックからデータ
が供給されるシフトデータ入力端子ＳＲＩＥ（ｅｖｅｎ
側）およびＳＲＩＯ（ｏｄｄ側）が設けられている。
ａｄ１が供給されるＬｏａｄ１端子，ロード信号Ｌｏａ
ｄ２が供給されるＬｏａｄ２端子，基本クロックＣＬＫ
と図１に示した選択信号Ｕ／Ｌｅ又は選択信号Ｕ／Ｌｏ
の論理をとった信号（詳細は後述する）が供給されるＴ
ＣＬＫ端子，メモリセルアレイから読み出されたビット
データが供給される初期データ入力端子Ｄｉｎ，個々の
回路ブロックの出力であるデータ出力端子Ｄｏｕｔ，シ
フトレジスタの前段に相当する回路ブロックからデータ
が供給されるシフトデータ入力端子ＳＲＩＥ（ｅｖｅｎ
側）およびＳＲＩＯ（ｏｄｄ側）が設けられている。
【００９５】なお、Ｌｏａｄ１端子，Ｌｏａｄ２端子に
は全ての回路ブロックに共通する信号が入力される。ま
た、ＴＣＬＫ端子についても、ｅｖｅｎ側の回路ブロッ
クには互いに共通の信号が入力されるとともに、ｏｄｄ
側の回路ブロックにも互いに共通の信号が入力される。
もっとも、煩雑になることから図９ではＬｏａｄ１端
子，Ｌｏａｄ２端子，ＴＣＬＫ端子にそれぞれ供給され
る信号の図示を全て省略してある。また、本実施形態で
はロード信号Ｌｏａｄ１及びロード信号Ｌｏａｄ２のタ
イミングやレベルを制御することによって上述したスル
ーモードとラッチモードを切り換えているが、これにつ
いては動作説明のところで詳しく述べることにする。
は全ての回路ブロックに共通する信号が入力される。ま
た、ＴＣＬＫ端子についても、ｅｖｅｎ側の回路ブロッ
クには互いに共通の信号が入力されるとともに、ｏｄｄ
側の回路ブロックにも互いに共通の信号が入力される。
もっとも、煩雑になることから図９ではＬｏａｄ１端
子，Ｌｏａｄ２端子，ＴＣＬＫ端子にそれぞれ供給され
る信号の図示を全て省略してある。また、本実施形態で
はロード信号Ｌｏａｄ１及びロード信号Ｌｏａｄ２のタ
イミングやレベルを制御することによって上述したスル
ーモードとラッチモードを切り換えているが、これにつ
いては動作説明のところで詳しく述べることにする。
【００９６】上記各端子についてさらに詳述すると、回
路ブロックＬＳ０〜ＬＳ７の初期データ入力端子Ｄｉｎ
には、メモリセルアレイ１１Ｕｅ，１１Ｕｏから同時に
読み出されたパラレルデータのビット０〜７に対応する
データＲＤ０〜ＲＤ７がデータアンプ１７Ｕｅ，１７Ｕ
ｏを通じて供給される。次に、回路ブロックＬＳ２〜Ｌ
Ｓ７のデータ出力端子Ｄｏｕｔの出力はそれぞれシフト
レジスタを構成する次段の回路ブロックのシフトデータ
入力端子ＳＲＩＥ又はＳＲＩＯに入力される。すなわ
ち、回路ブロックＬＳ６，ＬＳ４，ＬＳ２の出力はそれ
ぞれ回路ブロックＬＳ４，ＬＳ２，ＬＳ０のシフトデー
タ入力端子ＳＲＩＥに入力され、回路ブロックＬＳ７，
ＬＳ５，ＬＳ３の出力はそれぞれ回路ブロックＬＳ５，
ＬＳ３，ＬＳ１のシフトデータ入力端子ＳＲＩＯに入力
されている。また、回路ブロックＬＳ６，ＬＳ７にはシ
フトレジスタの前段に相当する回路ブロックが存在しな
いため、これら回路ブロックのシフトデータ入力端子Ｓ
ＲＩＥ，ＳＲＩＯを接地電位に接続して固定値“０”が
入力されたのと等価な構成にしてある。
路ブロックＬＳ０〜ＬＳ７の初期データ入力端子Ｄｉｎ
には、メモリセルアレイ１１Ｕｅ，１１Ｕｏから同時に
読み出されたパラレルデータのビット０〜７に対応する
データＲＤ０〜ＲＤ７がデータアンプ１７Ｕｅ，１７Ｕ
ｏを通じて供給される。次に、回路ブロックＬＳ２〜Ｌ
Ｓ７のデータ出力端子Ｄｏｕｔの出力はそれぞれシフト
レジスタを構成する次段の回路ブロックのシフトデータ
入力端子ＳＲＩＥ又はＳＲＩＯに入力される。すなわ
ち、回路ブロックＬＳ６，ＬＳ４，ＬＳ２の出力はそれ
ぞれ回路ブロックＬＳ４，ＬＳ２，ＬＳ０のシフトデー
タ入力端子ＳＲＩＥに入力され、回路ブロックＬＳ７，
ＬＳ５，ＬＳ３の出力はそれぞれ回路ブロックＬＳ５，
ＬＳ３，ＬＳ１のシフトデータ入力端子ＳＲＩＯに入力
されている。また、回路ブロックＬＳ６，ＬＳ７にはシ
フトレジスタの前段に相当する回路ブロックが存在しな
いため、これら回路ブロックのシフトデータ入力端子Ｓ
ＲＩＥ，ＳＲＩＯを接地電位に接続して固定値“０”が
入力されたのと等価な構成にしてある。
【００９７】次に、ＴＣＬＫ端子に供給される信号につ
いてさらに説明しておく。上述したように、図９ではセ
レクタ１９ｅ，１９ｏおよびマルチプレクサ２０の機能
をパラシリ変換回路に含ませている。このため、図９で
は図１に示したように信号経路を切り替えるのではな
く、ｅｖｅｎ側／ｏｄｄ側のパラシリ変換回路の出力
（回路ブロックＬＳ０，ＬＳ１のデータ出力端子Ｄｏｕ
ｔ）を共通接続している。また、図９は Upper側のパラ
シリ変換回路であるが、図示しない Lower側のパラシリ
変換回路も Upper側のパラシリ変換回路と同様に出力を
共通接続してあり、さらにUpper側／Lower側のパラシリ
変換回路の４つの出力も共通接続している。
いてさらに説明しておく。上述したように、図９ではセ
レクタ１９ｅ，１９ｏおよびマルチプレクサ２０の機能
をパラシリ変換回路に含ませている。このため、図９で
は図１に示したように信号経路を切り替えるのではな
く、ｅｖｅｎ側／ｏｄｄ側のパラシリ変換回路の出力
（回路ブロックＬＳ０，ＬＳ１のデータ出力端子Ｄｏｕ
ｔ）を共通接続している。また、図９は Upper側のパラ
シリ変換回路であるが、図示しない Lower側のパラシリ
変換回路も Upper側のパラシリ変換回路と同様に出力を
共通接続してあり、さらにUpper側／Lower側のパラシリ
変換回路の４つの出力も共通接続している。
【００９８】そして、 Upper側のパラシリ変換回路の場
合、ｅｖｅｎ側の各回路ブロックのＴＣＬＫ端子には基
本クロックＣＬＫと選択信号Ｕ／Ｌｅ（図１参照）の論
理積をとった信号を供給する。同様にして、ｏｄｄ側の
回路ブロックのＴＣＬＫ端子には基本クロックＣＬＫと
選択信号Ｕ／Ｌｏ（図１参照）の論理積をとった信号を
供給する。 Lower側のパラシリ変換回路も Upper側のパ
ラシリ変換回路とほぼ同様であって、選択信号Ｕ／Ｌ
ｅ，Ｕ／Ｌｏの代わりにそれぞれ選択信号Ｕ／Ｌｅの反
転信号，Ｕ／Ｌｏの反転信号を使用することになる。以
上のように構成する理由は、データＲＤｎ（ｎ＝０，
１，…，７）から出力ＤＱまでのクリティカルな信号経
路上のゲート段数を極力減らして当該信号経路を最短に
するためである。
合、ｅｖｅｎ側の各回路ブロックのＴＣＬＫ端子には基
本クロックＣＬＫと選択信号Ｕ／Ｌｅ（図１参照）の論
理積をとった信号を供給する。同様にして、ｏｄｄ側の
回路ブロックのＴＣＬＫ端子には基本クロックＣＬＫと
選択信号Ｕ／Ｌｏ（図１参照）の論理積をとった信号を
供給する。 Lower側のパラシリ変換回路も Upper側のパ
ラシリ変換回路とほぼ同様であって、選択信号Ｕ／Ｌ
ｅ，Ｕ／Ｌｏの代わりにそれぞれ選択信号Ｕ／Ｌｅの反
転信号，Ｕ／Ｌｏの反転信号を使用することになる。以
上のように構成する理由は、データＲＤｎ（ｎ＝０，
１，…，７）から出力ＤＱまでのクリティカルな信号経
路上のゲート段数を極力減らして当該信号経路を最短に
するためである。
【００９９】なお、ここでは Upper側のパラシリ変換回
路を前提としており、 Upper側のパラシリ変換回路が動
作する場合には選択信号Ｕ／Ｌｅ，Ｕ／Ｌｏが何れも
“Ｈ”レベルとなっている。このため、図９に示した U
pper側の各回路ブロックのＴＣＬＫ端子にはいずれも基
本クロックＣＬＫが供給されるのと等価になる。したが
って、これ以後の説明においても図９に示した各回路ブ
ロックのＴＣＬＫ端子には基本クロックＣＬＫが入力さ
れるような形で説明を行っている。
路を前提としており、 Upper側のパラシリ変換回路が動
作する場合には選択信号Ｕ／Ｌｅ，Ｕ／Ｌｏが何れも
“Ｈ”レベルとなっている。このため、図９に示した U
pper側の各回路ブロックのＴＣＬＫ端子にはいずれも基
本クロックＣＬＫが供給されるのと等価になる。したが
って、これ以後の説明においても図９に示した各回路ブ
ロックのＴＣＬＫ端子には基本クロックＣＬＫが入力さ
れるような形で説明を行っている。
【０１００】次に、回路ブロックを構成する個々の構成
要素について説明する。ここで、ｅｖｅｎ側の回路ブロ
ックの構成とｏｄｄ側の回路ブロックの構成には共通す
る構成要素が幾つかあり、本来であればそれらに同一の
符号を付すところではあるが、ｅｖｅｎ側，ｏｄｄ側の
各構成要素を区別するために構成が同一の構成要素につ
いても異なる符号を付けてある。すなわち、これらにつ
いてはｅｖｅｎ側の構成要素に付与した符号の末尾を
“ｅ”としｏｄｄ側の構成要素に付与した符号の末尾を
“ｏ”としてある。したがって、符号の末尾のみが
“ｅ”，“ｏ”で違っているだけであればそれらは実際
には同一の構成要素であり、さもなくばｅｖｅｎ側，ｏ
ｄｄ側で異なる構成要素である。
要素について説明する。ここで、ｅｖｅｎ側の回路ブロ
ックの構成とｏｄｄ側の回路ブロックの構成には共通す
る構成要素が幾つかあり、本来であればそれらに同一の
符号を付すところではあるが、ｅｖｅｎ側，ｏｄｄ側の
各構成要素を区別するために構成が同一の構成要素につ
いても異なる符号を付けてある。すなわち、これらにつ
いてはｅｖｅｎ側の構成要素に付与した符号の末尾を
“ｅ”としｏｄｄ側の構成要素に付与した符号の末尾を
“ｏ”としてある。したがって、符号の末尾のみが
“ｅ”，“ｏ”で違っているだけであればそれらは実際
には同一の構成要素であり、さもなくばｅｖｅｎ側，ｏ
ｄｄ側で異なる構成要素である。
【０１０１】まず、図中の符号ＴＧは何れも一般的な伝
達ゲート（以下「ＴＧ」と略記することがある）を有す
るＴＧ回路であって、後掲する図１０に示すように、伝
達ゲートだけで構成されるものと伝達ゲート及びインバ
ータで構成されるものとがある。このうち、ＴＧ回路ａ
ｅ，ａｏ，ｂｅ，ｂｏ，ｅｅ，ｆｏは、制御端子に入力
される制御信号が“Ｈ”レベルであれば入出力端子間を
導通状態とし、同制御信号が“Ｌ”レベルであれば入出
力端子間を非導通状態とする。例えば、ＴＧ回路ａｅは
ロード信号Ｌｏａｄ１が“Ｈ”レベルであるときに、初
期データ入力端子Ｄｉｎへ供給されるデータＲＤ０をラ
ッチＬａｅ及びＴＧ回路ｂｅに供給する。一方、ＴＧ回
路ｃｅ，ｃｏ，ｄｅ，ｄｏ，ｇｏは制御端子が反転入力
となっており、いま述べたのとは逆の動作を行う。例え
ば、ＴＧ回路ｃｅはロード信号Ｌｏａｄ２が“Ｌ”レベ
ルであるときに、シフトデータ入力端子ＳＲＩＥに供給
されるデータをＴＧ回路ｄｅの入力端へ供給する。
達ゲート（以下「ＴＧ」と略記することがある）を有す
るＴＧ回路であって、後掲する図１０に示すように、伝
達ゲートだけで構成されるものと伝達ゲート及びインバ
ータで構成されるものとがある。このうち、ＴＧ回路ａ
ｅ，ａｏ，ｂｅ，ｂｏ，ｅｅ，ｆｏは、制御端子に入力
される制御信号が“Ｈ”レベルであれば入出力端子間を
導通状態とし、同制御信号が“Ｌ”レベルであれば入出
力端子間を非導通状態とする。例えば、ＴＧ回路ａｅは
ロード信号Ｌｏａｄ１が“Ｈ”レベルであるときに、初
期データ入力端子Ｄｉｎへ供給されるデータＲＤ０をラ
ッチＬａｅ及びＴＧ回路ｂｅに供給する。一方、ＴＧ回
路ｃｅ，ｃｏ，ｄｅ，ｄｏ，ｇｏは制御端子が反転入力
となっており、いま述べたのとは逆の動作を行う。例え
ば、ＴＧ回路ｃｅはロード信号Ｌｏａｄ２が“Ｌ”レベ
ルであるときに、シフトデータ入力端子ＳＲＩＥに供給
されるデータをＴＧ回路ｄｅの入力端へ供給する。
【０１０２】次に、ラッチＬａｅはラッチモードのとき
に必要となるものであって、ロード信号Ｌｏａｄ１が
“Ｈ”レベルのときに初期データ入力端子Ｄｉｎに入力
されるデータをＴＧ回路ａｅを通じてラッチする。ま
た、ラッチＬａｅはロード信号Ｌｏａｄ１が“Ｌ”レベ
ルになってＴＧ回路ａｅからデータが供給されなくなっ
たときに、ラッチしたデータを引き続きＴＧ回路ｂｅへ
供給する。次に、ＴＧ回路ｂｅはＴＧ回路ｃｅとともに
一種のセレクタを構成している。すなわち、Ｌｏａｄ２
信号が“Ｈ”レベルのときにはシフトレジスタの各段へ
データを初期設定するので、ＴＧ回路ｂｅはラッチＬａ
ｅにラッチされたデータをＴＧ回路ｄｅ経由でラッチＬ
ｂｅに供給する。一方、Ｌｏａｄ２信号が“Ｌ”レベル
のときにはシフトレジスタ上で１ビット分のシフト動作
を行うので、ＴＧ回路ｃｅは前段の回路ブロックから入
力されるデータをＴＧ回路ｄｅ経由でラッチＬｂｅに供
給する。なお、回路ブロックＬＳ６，ＬＳ７の場合に
は、シフトデータ入力端子ＳＲＩＥ又はＳＲＩＯが接地
されているため、これに対応する“Ｌ”レベルが常にＴ
Ｇ回路ｃｅの入力端へ供給されることになる。
に必要となるものであって、ロード信号Ｌｏａｄ１が
“Ｈ”レベルのときに初期データ入力端子Ｄｉｎに入力
されるデータをＴＧ回路ａｅを通じてラッチする。ま
た、ラッチＬａｅはロード信号Ｌｏａｄ１が“Ｌ”レベ
ルになってＴＧ回路ａｅからデータが供給されなくなっ
たときに、ラッチしたデータを引き続きＴＧ回路ｂｅへ
供給する。次に、ＴＧ回路ｂｅはＴＧ回路ｃｅとともに
一種のセレクタを構成している。すなわち、Ｌｏａｄ２
信号が“Ｈ”レベルのときにはシフトレジスタの各段へ
データを初期設定するので、ＴＧ回路ｂｅはラッチＬａ
ｅにラッチされたデータをＴＧ回路ｄｅ経由でラッチＬ
ｂｅに供給する。一方、Ｌｏａｄ２信号が“Ｌ”レベル
のときにはシフトレジスタ上で１ビット分のシフト動作
を行うので、ＴＧ回路ｃｅは前段の回路ブロックから入
力されるデータをＴＧ回路ｄｅ経由でラッチＬｂｅに供
給する。なお、回路ブロックＬＳ６，ＬＳ７の場合に
は、シフトデータ入力端子ＳＲＩＥ又はＳＲＩＯが接地
されているため、これに対応する“Ｌ”レベルが常にＴ
Ｇ回路ｃｅの入力端へ供給されることになる。
【０１０３】次に、ＴＧ回路ｄｅは基本クロックＣＬＫ
が“Ｌ”レベルのときに、ＴＧ回路ｂｅ又はＴＧ回路ｃ
ｅの出力をラッチＬｂｅの入力端に伝達する。このラッ
チＬｂｅは、基本クロックＣＬＫが“Ｈ”レベルとなっ
てもＴＧ回路ｄｅから入力されたデータを保持するため
のものである。なお、ラッチＬｂｅは自身に入力された
データを反転させたデータをインバータＩａｅに供給す
るように構成されている。インバータＩａｅはラッチＬ
ｂｅで反転されたデータをさらに反転させてからＴＧ回
路ｅｅに供給する。ＴＧ回路ｅｅは、ｅｖｅｎデータを
基本クロックＣＬＫの立ち上がりに合わせて半導体記憶
装置外部へ出力するためのものであって、基本クロック
ＣＬＫの立ち上がりからその直後の立ち下がりまでイン
バータＩａｅの出力を出力バッファＯＢに伝達する。
が“Ｌ”レベルのときに、ＴＧ回路ｂｅ又はＴＧ回路ｃ
ｅの出力をラッチＬｂｅの入力端に伝達する。このラッ
チＬｂｅは、基本クロックＣＬＫが“Ｈ”レベルとなっ
てもＴＧ回路ｄｅから入力されたデータを保持するため
のものである。なお、ラッチＬｂｅは自身に入力された
データを反転させたデータをインバータＩａｅに供給す
るように構成されている。インバータＩａｅはラッチＬ
ｂｅで反転されたデータをさらに反転させてからＴＧ回
路ｅｅに供給する。ＴＧ回路ｅｅは、ｅｖｅｎデータを
基本クロックＣＬＫの立ち上がりに合わせて半導体記憶
装置外部へ出力するためのものであって、基本クロック
ＣＬＫの立ち上がりからその直後の立ち下がりまでイン
バータＩａｅの出力を出力バッファＯＢに伝達する。
【０１０４】次に、ｏｄｄ側の回路ブロックにおいて、
ＴＧ回路ａｏ〜インバータＩａｏまでの各構成要素はｅ
ｖｅｎ側の回路ブロックにおけるＴＧ回路ａｅ〜インバ
ータＩａｅまでの各構成要素と同一の役割を果たしてい
る。これに対してＴＧ回路ｆｏは、インバータＩａｏを
通じて供給されるラッチＬｂｏのデータを基本クロック
ＣＬＫの立ち上がりから次の立ち下がりまでラッチＬｃ
ｏに伝達する。ラッチＬｃｏはラッチＬｂｏと同様の構
成であって、ＴＧ回路ｆｏから供給されるデータをラッ
チしてその反転データをインバータＩｂｏに出力する。
インバータＩｂｏはラッチＬｃｏから供給されるデータ
を反転させてＴＧ回路ｇｏの入力端に供給する。ＴＧ回
路ｇｏは、ｏｄｄデータを基本クロックＣＬＫの立ち下
がりに合わせて半導体記憶装置外部へ出力するためのも
のであって、基本クロックＣＬＫの立ち下がりからその
直後の立ち上がりまでインバータＩｂｏの出力を出力バ
ッファＯＢに伝達する。
ＴＧ回路ａｏ〜インバータＩａｏまでの各構成要素はｅ
ｖｅｎ側の回路ブロックにおけるＴＧ回路ａｅ〜インバ
ータＩａｅまでの各構成要素と同一の役割を果たしてい
る。これに対してＴＧ回路ｆｏは、インバータＩａｏを
通じて供給されるラッチＬｂｏのデータを基本クロック
ＣＬＫの立ち上がりから次の立ち下がりまでラッチＬｃ
ｏに伝達する。ラッチＬｃｏはラッチＬｂｏと同様の構
成であって、ＴＧ回路ｆｏから供給されるデータをラッ
チしてその反転データをインバータＩｂｏに出力する。
インバータＩｂｏはラッチＬｃｏから供給されるデータ
を反転させてＴＧ回路ｇｏの入力端に供給する。ＴＧ回
路ｇｏは、ｏｄｄデータを基本クロックＣＬＫの立ち下
がりに合わせて半導体記憶装置外部へ出力するためのも
のであって、基本クロックＣＬＫの立ち下がりからその
直後の立ち上がりまでインバータＩｂｏの出力を出力バ
ッファＯＢに伝達する。
【０１０５】なお、以上の説明から分かるように、回路
ブロックＬＳ０内のＴＧ回路ｅｅと回路ブロックＬＳ１
内のＴＧ回路ｇｏとで図１に示したセレクタ１９ｅ，セ
レクタ１９ｏおよびマルチプレクサ２０を構成してい
る。また、回路ブロック内の構成要素のうち、回路ブロ
ックＬＳ０のＴＧ回路ｅｅおよび回路ブロックＬＳ１の
ＴＧ回路ｇｏは、出力バッファＯＢとともに入出力パッ
ド１０（図１参照）の近傍に配置されている。ちなみ
に、これ以外の回路ブロックからは直接出力ＤＱに出力
されないため、それら回路ブロック内のＴＧ回路ｅｅや
ＴＧ回路ｇｏが入出力パッド１０の近くに配置されてい
る必要はない。このほか、ｅｖｅｎ側の回路ブロックで
はラッチＬｂｅで論理が反転されるほかインバータＩａ
ｅを通過し、ｏｄｄ側の回路ブロックではインバータＩ
ａｏ，Ｉｂｏを通過するほかラッチＬｂｏ，Ｌｃｏでそ
れぞれ論理が反転される。このため、各回路ブロックの
データ出力端子Ｄｏｕｔからは、初期データ入力端子Ｄ
ｉｎまたはシフトデータ入力端子ＳＲＩＥ，ＳＲＩＯに
供給されるデータそのものが出力される。ちなみに、図
９では後述する動作説明のためにNode_A，Node_B，Node
_D〜Node_F，ｅｒｅａｄ，ＭＸ，ｏｒｅａｄ１，ｏｒｅ
ａｄ２の各ノードを示してある。
ブロックＬＳ０内のＴＧ回路ｅｅと回路ブロックＬＳ１
内のＴＧ回路ｇｏとで図１に示したセレクタ１９ｅ，セ
レクタ１９ｏおよびマルチプレクサ２０を構成してい
る。また、回路ブロック内の構成要素のうち、回路ブロ
ックＬＳ０のＴＧ回路ｅｅおよび回路ブロックＬＳ１の
ＴＧ回路ｇｏは、出力バッファＯＢとともに入出力パッ
ド１０（図１参照）の近傍に配置されている。ちなみ
に、これ以外の回路ブロックからは直接出力ＤＱに出力
されないため、それら回路ブロック内のＴＧ回路ｅｅや
ＴＧ回路ｇｏが入出力パッド１０の近くに配置されてい
る必要はない。このほか、ｅｖｅｎ側の回路ブロックで
はラッチＬｂｅで論理が反転されるほかインバータＩａ
ｅを通過し、ｏｄｄ側の回路ブロックではインバータＩ
ａｏ，Ｉｂｏを通過するほかラッチＬｂｏ，Ｌｃｏでそ
れぞれ論理が反転される。このため、各回路ブロックの
データ出力端子Ｄｏｕｔからは、初期データ入力端子Ｄ
ｉｎまたはシフトデータ入力端子ＳＲＩＥ，ＳＲＩＯに
供給されるデータそのものが出力される。ちなみに、図
９では後述する動作説明のためにNode_A，Node_B，Node
_D〜Node_F，ｅｒｅａｄ，ＭＸ，ｏｒｅａｄ１，ｏｒｅ
ａｄ２の各ノードを示してある。
【０１０６】また、以上説明した以外の構成として、回
路ブロックＬＳ６からＴＧ回路ｂｅ，ｃｅを除去してNo
de_AとNode_Bを直結するとともに、回路ブロックＬＳ７
についても同様にＴＧ回路ｂｏ，ｃｏを除去してＴＧ回
路ａｏの出力端とＴＧ回路ｄｏの入力端を直結するよう
にしても良い。この場合、回路ブロックＬＳ６，ＬＳ７
のデータ出力端子ＤｏｕｔからはそれぞれデータＲＤ
６，ＲＤ７の値が出力され続けることになる。
路ブロックＬＳ６からＴＧ回路ｂｅ，ｃｅを除去してNo
de_AとNode_Bを直結するとともに、回路ブロックＬＳ７
についても同様にＴＧ回路ｂｏ，ｃｏを除去してＴＧ回
路ａｏの出力端とＴＧ回路ｄｏの入力端を直結するよう
にしても良い。この場合、回路ブロックＬＳ６，ＬＳ７
のデータ出力端子ＤｏｕｔからはそれぞれデータＲＤ
６，ＲＤ７の値が出力され続けることになる。
【０１０７】次に、図１０および図１１はそれぞれ図９
に示した回路ブロックＬＳ０，ＬＳ１のより詳細な構成
例を示したものであって、図９に示したものと同じ構成
要素については同一の符号を付してある。最初に図１０
に示した回路ブロックＬＳ０について説明する。ＴＧ回
路ａｅはＮチャンネル及びＰチャンネルのトランジスタ
対で構成される一般的な伝達ゲート、および、自身の制
御端子に入力されるロード信号Ｌｏａｄ１を反転させる
インバータから構成されている。そして、ロード信号Ｌ
ｏａｄ１およびその反転信号をそれぞれＮチャンネルト
ランジスタ，Ｐチャンネルトランジスタのゲート端子に
供給する。
に示した回路ブロックＬＳ０，ＬＳ１のより詳細な構成
例を示したものであって、図９に示したものと同じ構成
要素については同一の符号を付してある。最初に図１０
に示した回路ブロックＬＳ０について説明する。ＴＧ回
路ａｅはＮチャンネル及びＰチャンネルのトランジスタ
対で構成される一般的な伝達ゲート、および、自身の制
御端子に入力されるロード信号Ｌｏａｄ１を反転させる
インバータから構成されている。そして、ロード信号Ｌ
ｏａｄ１およびその反転信号をそれぞれＮチャンネルト
ランジスタ，Ｐチャンネルトランジスタのゲート端子に
供給する。
【０１０８】ＴＧ回路ｃｅ，ｄｅも同様の構成である
が、これらの制御端子はＴＧ回路ａｅとは逆に反転入力
となっているため、ＴＧ回路ａｅの構成におけるＮチャ
ンネルトランジスタとＰチャンネルトランジスタを入れ
替えている。次に、ＴＧ回路ｂｅ，ｅｅはそれぞれＴＧ
回路ｃｅ，ｄｅとインバータを共有しているため、ＴＧ
回路ａｅの構成からインバータを省略した構成としてい
る。このほか、ラッチＬａｅ，Ｌｂｅは何れも２個のイ
ンバータを縦続接続してループ状に構成したものであ
る。
が、これらの制御端子はＴＧ回路ａｅとは逆に反転入力
となっているため、ＴＧ回路ａｅの構成におけるＮチャ
ンネルトランジスタとＰチャンネルトランジスタを入れ
替えている。次に、ＴＧ回路ｂｅ，ｅｅはそれぞれＴＧ
回路ｃｅ，ｄｅとインバータを共有しているため、ＴＧ
回路ａｅの構成からインバータを省略した構成としてい
る。このほか、ラッチＬａｅ，Ｌｂｅは何れも２個のイ
ンバータを縦続接続してループ状に構成したものであ
る。
【０１０９】次に、図１１に示した回路ブロックＬＳ１
であるが、ＴＧ回路ａｏ，ラッチＬａｏ，ＴＧ回路ｂ
ｏ，ＴＧ回路ｃｏ，ＴＧ回路ｄｏ，ラッチＬｂｏはいず
れも図１０に示した回路ブロックＬＳ０で対応している
構成要素と全く同じ構成となっている。また、ＴＧ回路
ｆｏ，ラッチＬｃｏはそれぞれ図１０に示したＴＧ回路
ｅｅ，ラッチＬｂｅの構成と同じである。さらに、ＴＧ
回路ｇｏはＴＧ回路ｄｏと同様の構成であるが、ＴＧ回
路ｄｏとの間でインバータを共有していることから、Ｔ
Ｇ回路ｄｏの構成からインバータを省略した構成にして
いる。
であるが、ＴＧ回路ａｏ，ラッチＬａｏ，ＴＧ回路ｂ
ｏ，ＴＧ回路ｃｏ，ＴＧ回路ｄｏ，ラッチＬｂｏはいず
れも図１０に示した回路ブロックＬＳ０で対応している
構成要素と全く同じ構成となっている。また、ＴＧ回路
ｆｏ，ラッチＬｃｏはそれぞれ図１０に示したＴＧ回路
ｅｅ，ラッチＬｂｅの構成と同じである。さらに、ＴＧ
回路ｇｏはＴＧ回路ｄｏと同様の構成であるが、ＴＧ回
路ｄｏとの間でインバータを共有していることから、Ｔ
Ｇ回路ｄｏの構成からインバータを省略した構成にして
いる。
【０１１０】次に、上記構成によるパラシリ変換回路の
詳細動作について説明する。ここでは、最初に図１２の
タイミングチャートを参照してスルーモードにおける動
作を説明し、次いで、図１３のタイミングチャートを参
照してラッチモードにおける動作を説明する。なお、以
下の説明ではデータＲＤ０〜ＲＤ７の値がそれぞれ“Ｄ
０”〜“Ｄ７”であるものとしている。また、図１２又
は図１３に示した各ノードの信号波形は回路ブロックＬ
Ｓ０〜ＬＳ７のうちの回路ブロックＬＳ０または回路ブ
ロックＬＳ１内のノードである。
詳細動作について説明する。ここでは、最初に図１２の
タイミングチャートを参照してスルーモードにおける動
作を説明し、次いで、図１３のタイミングチャートを参
照してラッチモードにおける動作を説明する。なお、以
下の説明ではデータＲＤ０〜ＲＤ７の値がそれぞれ“Ｄ
０”〜“Ｄ７”であるものとしている。また、図１２又
は図１３に示した各ノードの信号波形は回路ブロックＬ
Ｓ０〜ＬＳ７のうちの回路ブロックＬＳ０または回路ブ
ロックＬＳ１内のノードである。
【０１１１】 スルーモードにおける動作
いま、図１２に示した時刻ｔ１０においてロード信号Ｌ
ｏａｄ１，Ｌｏａｄ２が何れも“Ｌ”レベルになってい
るものとする。まず、パラシリ変換回路を構成している
シフトレジスタの各段に対してメモリセルアレイから読
み出されてきた８ビットパラレルのデータを設定する。
そのために、時刻ｔ１１にて基本クロックＣＬＫが立ち
上がった時点でロード信号Ｌｏａｄ１，Ｌｏａｄ２を同
時に“Ｈ”レベルにする。その結果、回路ブロックＬＳ
０ではＴＧ回路ａｅ，ｂｅが導通状態となって、データ
ＲＤ０がラッチＬａｅにラッチされるとともにNode_Aか
らＴＧ回路ｂｅを通じてＴＧ回路ｄｅの入力端に相当す
るNode_Bにも供給される。
ｏａｄ１，Ｌｏａｄ２が何れも“Ｌ”レベルになってい
るものとする。まず、パラシリ変換回路を構成している
シフトレジスタの各段に対してメモリセルアレイから読
み出されてきた８ビットパラレルのデータを設定する。
そのために、時刻ｔ１１にて基本クロックＣＬＫが立ち
上がった時点でロード信号Ｌｏａｄ１，Ｌｏａｄ２を同
時に“Ｈ”レベルにする。その結果、回路ブロックＬＳ
０ではＴＧ回路ａｅ，ｂｅが導通状態となって、データ
ＲＤ０がラッチＬａｅにラッチされるとともにNode_Aか
らＴＧ回路ｂｅを通じてＴＧ回路ｄｅの入力端に相当す
るNode_Bにも供給される。
【０１１２】このとき、ロード信号Ｌｏａｄ２が“Ｈ”
レベルとなったことで各回路ブロック内のＴＧ回路ｃ
ｅ，ｃｏが非導通状態となって、シフトデータ入力端子
ＳＲＩＥ又はＳＲＩＯとＴＧ回路ｄｅ又はｄｏの間がそ
れぞれ遮断される。なお、図１２では時刻ｔ１１の直後
にデータＲＤ０の値が“Ｄ０”になっているように描い
てはあるが、必ずしもこの時点でデータＲＤ０の値が確
定しているとは限らない。すなわち、データＲＤ０の値
はロード信号Ｌｏａｄ１，Ｌｏａｄ２が同時に立ち下げ
られるまでに確定して、基本クロックＣＬＫが“Ｌ”レ
ベルの期間中にラッチＬｂｅへ取り込まれてＴＧ回路ｅ
ｅの入力端に達していれば良い。このことはデータＲＤ
２，ＲＤ４，ＲＤ６についても同様である。
レベルとなったことで各回路ブロック内のＴＧ回路ｃ
ｅ，ｃｏが非導通状態となって、シフトデータ入力端子
ＳＲＩＥ又はＳＲＩＯとＴＧ回路ｄｅ又はｄｏの間がそ
れぞれ遮断される。なお、図１２では時刻ｔ１１の直後
にデータＲＤ０の値が“Ｄ０”になっているように描い
てはあるが、必ずしもこの時点でデータＲＤ０の値が確
定しているとは限らない。すなわち、データＲＤ０の値
はロード信号Ｌｏａｄ１，Ｌｏａｄ２が同時に立ち下げ
られるまでに確定して、基本クロックＣＬＫが“Ｌ”レ
ベルの期間中にラッチＬｂｅへ取り込まれてＴＧ回路ｅ
ｅの入力端に達していれば良い。このことはデータＲＤ
２，ＲＤ４，ＲＤ６についても同様である。
【０１１３】しかしながら、ビット０に相当するデータ
ＲＤ０の読み出し経路についてだけは、インバータＩａ
ｅの出力端から入出力パッド１０近傍に配置されたＴＧ
回路ｅｅの入力端までの距離が長くかつその配線容量も
大きいことから、その分だけビット１〜ビット７の各デ
ータの読み出し経路よりも負荷が重くなっている。した
がって、ビット０のデータをできうる限り早く確定させ
ておかないと、基本クロックＣＬＫの立ち上がりでＴＧ
回路ｅｅが導通状態となったときに、ビット０のデータ
が間に合わずにノードＭＸへ出力されないといった事態
にもなりかねない。こうしたことから、メモリセルアレ
イから読み出されるビット０データは可能な限り速やか
にノードｅｒｅａｄまで伝達させる必要があることにな
る。
ＲＤ０の読み出し経路についてだけは、インバータＩａ
ｅの出力端から入出力パッド１０近傍に配置されたＴＧ
回路ｅｅの入力端までの距離が長くかつその配線容量も
大きいことから、その分だけビット１〜ビット７の各デ
ータの読み出し経路よりも負荷が重くなっている。した
がって、ビット０のデータをできうる限り早く確定させ
ておかないと、基本クロックＣＬＫの立ち上がりでＴＧ
回路ｅｅが導通状態となったときに、ビット０のデータ
が間に合わずにノードＭＸへ出力されないといった事態
にもなりかねない。こうしたことから、メモリセルアレ
イから読み出されるビット０データは可能な限り速やか
にノードｅｒｅａｄまで伝達させる必要があることにな
る。
【０１１４】次に、時刻ｔ１２で基本クロックＣＬＫが
立ち下がると、ＴＧ回路ｄｅが導通状態となってNode_B
のデータがラッチＬｂｅにラッチされる。ラッチＬｂｅ
はラッチされたデータの反転データをインバータＩａｅ
へ出力し、インバータＩａｅはこの反転データをさらに
反転させてからＴＧ回路ｅｅの入力端に供給する。この
結果、時刻ｔ１３になるとノードｅｒｅａｄにデータＲ
Ｄ０の値“Ｄ０”が現れるようになる。また、以上説明
した動作が回路ブロックＬＳ２，ＬＳ４，ＬＳ６の内部
でも同様に行われるため、これら回路ブロック内のラッ
チＬｂｅにそれぞれデータＲＤ２，ＲＤ４，ＲＤ６の値
“Ｄ２”，“Ｄ４”，“Ｄ６”が時刻ｔ１４までに取り
込まれるとともに、それらの値が個々の回路ブロックの
ノードｅｒｅａｄに出力される。
立ち下がると、ＴＧ回路ｄｅが導通状態となってNode_B
のデータがラッチＬｂｅにラッチされる。ラッチＬｂｅ
はラッチされたデータの反転データをインバータＩａｅ
へ出力し、インバータＩａｅはこの反転データをさらに
反転させてからＴＧ回路ｅｅの入力端に供給する。この
結果、時刻ｔ１３になるとノードｅｒｅａｄにデータＲ
Ｄ０の値“Ｄ０”が現れるようになる。また、以上説明
した動作が回路ブロックＬＳ２，ＬＳ４，ＬＳ６の内部
でも同様に行われるため、これら回路ブロック内のラッ
チＬｂｅにそれぞれデータＲＤ２，ＲＤ４，ＲＤ６の値
“Ｄ２”，“Ｄ４”，“Ｄ６”が時刻ｔ１４までに取り
込まれるとともに、それらの値が個々の回路ブロックの
ノードｅｒｅａｄに出力される。
【０１１５】次に、時刻ｔ１４で基本クロックＣＬＫが
立ち上がると、ｅｖｅｎ側の回路ブロックではＴＧ回路
ｄｅが非導通状態となって、以下に説明するプレシフト
動作に起因したNode_Bのデータ変化がラッチＬｂｅの保
持内容に影響しないようにする。ここで言うプレシフト
動作とは次のようなものである。すなわち、Node_Bにデ
ータが移った時点ではまだラッチＬｂｅにラッチされな
いことから、次段のNode_Bにデータを移すまでの動作を
便宜上プレシフト動作と定義し、次段のラッチＬｂｅに
ラッチさせるまでのシフト動作と区別することにする。
これはｏｄｄ側の回路ブロックでも同様であって、次段
のＴＧ回路ｄｏの入力端にデータを移すまでの動作をプ
レシフト動作と定義し、次段のラッチＬｂｏにラッチさ
せるまでの動作をシフト動作と定義する。
立ち上がると、ｅｖｅｎ側の回路ブロックではＴＧ回路
ｄｅが非導通状態となって、以下に説明するプレシフト
動作に起因したNode_Bのデータ変化がラッチＬｂｅの保
持内容に影響しないようにする。ここで言うプレシフト
動作とは次のようなものである。すなわち、Node_Bにデ
ータが移った時点ではまだラッチＬｂｅにラッチされな
いことから、次段のNode_Bにデータを移すまでの動作を
便宜上プレシフト動作と定義し、次段のラッチＬｂｅに
ラッチさせるまでのシフト動作と区別することにする。
これはｏｄｄ側の回路ブロックでも同様であって、次段
のＴＧ回路ｄｏの入力端にデータを移すまでの動作をプ
レシフト動作と定義し、次段のラッチＬｂｏにラッチさ
せるまでの動作をシフト動作と定義する。
【０１１６】また、このときには、ＴＧ回路ｅｅが導通
状態となるため、ノードｅｒｅａｄにおけるデータＲＤ
０の値“Ｄ０”が、出力バッファＯＢ，入出力パッド１
０を経て出力ＤＱとして半導体記憶装置外部へ出力され
る。また、以上の動作は回路ブロックＬＳ２，ＬＳ４，
ＬＳ６の内部でも同様に行われるため、同じ時刻ｔ１４
にてNode_D，Node_E，Node_FにそれぞれデータＲＤ２，
ＲＤ４，ＲＤ６の値が出力されるようになる。
状態となるため、ノードｅｒｅａｄにおけるデータＲＤ
０の値“Ｄ０”が、出力バッファＯＢ，入出力パッド１
０を経て出力ＤＱとして半導体記憶装置外部へ出力され
る。また、以上の動作は回路ブロックＬＳ２，ＬＳ４，
ＬＳ６の内部でも同様に行われるため、同じ時刻ｔ１４
にてNode_D，Node_E，Node_FにそれぞれデータＲＤ２，
ＲＤ４，ＲＤ６の値が出力されるようになる。
【０１１７】また、同時刻ｔ１４と同時ないしその直前
にロード信号Ｌｏａｄ１，Ｌｏａｄ２をともに“Ｌ”レ
ベルへ戻すことで、シフトレジスタ上でシフト動作が可
能な構成に切り替わる。すなわち、回路ブロックＬＳ０
ではＴＧ回路ａｅが非導通状態となってラッチＬａｅが
データＲＤ０の値を保持するようになるとともに、ＴＧ
回路ｂｅ，ｃｅがそれぞれ非導通状態，導通状態となる
ため、シフトデータ入力端子ＳＲＩＥ及びＴＧ回路ｃｅ
を通じてNode_Dの値“Ｄ２”が回路ブロックＬＳ０のNo
de_Bに供給されて、プレシフト動作が行われる。また、
同様のプレシフト動作が回路ブロックＬＳ２，ＬＳ４，
ＬＳ６でも行われるため、これら回路ブロック内のNode
_Bがそれぞれ“Ｄ４”，“Ｄ６”，固定値“０”とな
る。
にロード信号Ｌｏａｄ１，Ｌｏａｄ２をともに“Ｌ”レ
ベルへ戻すことで、シフトレジスタ上でシフト動作が可
能な構成に切り替わる。すなわち、回路ブロックＬＳ０
ではＴＧ回路ａｅが非導通状態となってラッチＬａｅが
データＲＤ０の値を保持するようになるとともに、ＴＧ
回路ｂｅ，ｃｅがそれぞれ非導通状態，導通状態となる
ため、シフトデータ入力端子ＳＲＩＥ及びＴＧ回路ｃｅ
を通じてNode_Dの値“Ｄ２”が回路ブロックＬＳ０のNo
de_Bに供給されて、プレシフト動作が行われる。また、
同様のプレシフト動作が回路ブロックＬＳ２，ＬＳ４，
ＬＳ６でも行われるため、これら回路ブロック内のNode
_Bがそれぞれ“Ｄ４”，“Ｄ６”，固定値“０”とな
る。
【０１１８】次に、時刻ｔ１５で基本クロックＣＬＫが
立ち下がると、例えば回路ブロックＬＳ０ではＴＧ回路
ｃｅからNode_Bに出力されている値“Ｄ２”がＴＧ回路
ｄｅを通じてラッチＬｂｅに取り込まれるとともに、イ
ンバータＩａｅを介してＴＧ回路ｅｅの入力端であるノ
ードｅｒｅａｄにも出力される。また、このシフト動作
は他の回路ブロックＬＳ２，ＬＳ４，ＬＳ６でも同様で
行われるため、これら回路ブロック内のラッチＬａｅに
上記Node_Bの値である“Ｄ４”，“Ｄ６”，固定値
“０”が取り込まれる。
立ち下がると、例えば回路ブロックＬＳ０ではＴＧ回路
ｃｅからNode_Bに出力されている値“Ｄ２”がＴＧ回路
ｄｅを通じてラッチＬｂｅに取り込まれるとともに、イ
ンバータＩａｅを介してＴＧ回路ｅｅの入力端であるノ
ードｅｒｅａｄにも出力される。また、このシフト動作
は他の回路ブロックＬＳ２，ＬＳ４，ＬＳ６でも同様で
行われるため、これら回路ブロック内のラッチＬａｅに
上記Node_Bの値である“Ｄ４”，“Ｄ６”，固定値
“０”が取り込まれる。
【０１１９】この後の時刻ｔ１６以降における動作は時
刻ｔ１４〜ｔ１６における動作に準じたものとなる。す
なわち、時刻ｔ１６で基本クロックＣＬＫが立ち上がる
と、回路ブロックＬＳ０ではノードｅｒｅａｄの値“Ｄ
２”がデータ出力端子Ｄｏｕｔから出力され、出力バッ
ファＯＢおよび入出力パッド１０を介して出力ＤＱとし
て半導体記憶装置外部に出力される。また、同じ時刻ｔ
１６では回路ブロックＬＳ２，ＬＳ４のデータ出力端子
Ｄｏｕｔからの出力にも変化が生じ、Node_D，Node_Eか
らそれぞれノードｅｒｅａｄの値“Ｄ４”，“Ｄ６”が
出力されるようになる。
刻ｔ１４〜ｔ１６における動作に準じたものとなる。す
なわち、時刻ｔ１６で基本クロックＣＬＫが立ち上がる
と、回路ブロックＬＳ０ではノードｅｒｅａｄの値“Ｄ
２”がデータ出力端子Ｄｏｕｔから出力され、出力バッ
ファＯＢおよび入出力パッド１０を介して出力ＤＱとし
て半導体記憶装置外部に出力される。また、同じ時刻ｔ
１６では回路ブロックＬＳ２，ＬＳ４のデータ出力端子
Ｄｏｕｔからの出力にも変化が生じ、Node_D，Node_Eか
らそれぞれノードｅｒｅａｄの値“Ｄ４”，“Ｄ６”が
出力されるようになる。
【０１２０】また、回路ブロックＬＳ０では前段の回路
ブロックＬＳ２側からNode_Dの値“Ｄ４”が同回路ブロ
ックＬＳ０のNode_Bへ供給されて、プレシフト動作が行
われる。同様にして、回路ブロックＬＳ２では前段の回
路ブロックＬＳ４側からNode_Eの値“Ｄ６”が同回路ブ
ロックＬＳ２のNode_Bに供給されて、プレシフト動作が
行われる。次に、時刻ｔ１７で基本クロックＣＬＫが立
ち下がると、回路ブロックＬＳ０ではNode_Bの値“Ｄ
４”がラッチＬｂｅに取り込まれてその反転データが出
力され、インバータＩａｅでさらに反転されてノードｅ
ｒｅａｄに供給される。また、回路ブロックＬＳ２でも
同様のシフト動作によってNode_Bの値“Ｄ６”がノード
ｅｒｅａｄに得られる。
ブロックＬＳ２側からNode_Dの値“Ｄ４”が同回路ブロ
ックＬＳ０のNode_Bへ供給されて、プレシフト動作が行
われる。同様にして、回路ブロックＬＳ２では前段の回
路ブロックＬＳ４側からNode_Eの値“Ｄ６”が同回路ブ
ロックＬＳ２のNode_Bに供給されて、プレシフト動作が
行われる。次に、時刻ｔ１７で基本クロックＣＬＫが立
ち下がると、回路ブロックＬＳ０ではNode_Bの値“Ｄ
４”がラッチＬｂｅに取り込まれてその反転データが出
力され、インバータＩａｅでさらに反転されてノードｅ
ｒｅａｄに供給される。また、回路ブロックＬＳ２でも
同様のシフト動作によってNode_Bの値“Ｄ６”がノード
ｅｒｅａｄに得られる。
【０１２１】次に、時刻ｔ１８で基本クロックＣＬＫが
立ち上がると、回路ブロックＬＳ０ではノードｅｒｅａ
ｄの値“Ｄ４”がデータ出力端子Ｄｏｕｔから出力され
て、最終的に半導体記憶装置外部へ出力される。また、
同時刻ｔ１８では回路ブロックＬＳ２のデータ出力端子
Ｄｏｕｔの出力にも変化が生じてNode_Dから値“Ｄ６”
が出力されるようになる。また、回路ブロックＬＳ０で
は回路ブロックＬＳ２側からNode_Dの値“Ｄ６”がNode
_Bに供給されてプレシフト動作が行われる。次に、時刻
ｔ１９で基本クロックＣＬＫが立ち下がると、回路ブロ
ックＬＳ０ではNode_Bの値“Ｄ６”がラッチＬｂｅに取
り込まれてその反転データが出力され、インバータＩａ
ｅでさらに反転されてノードｅｒｅａｄに出力される。
そして、時刻ｔ２０で基本クロックＣＬＫが立ち上がる
と、回路ブロックＬＳ０のデータ出力端子Ｄｏｕｔから
はノードｅｒｅａｄの値“Ｄ６”が出力されて最終的に
半導体記憶装置の外部へ出力される。
立ち上がると、回路ブロックＬＳ０ではノードｅｒｅａ
ｄの値“Ｄ４”がデータ出力端子Ｄｏｕｔから出力され
て、最終的に半導体記憶装置外部へ出力される。また、
同時刻ｔ１８では回路ブロックＬＳ２のデータ出力端子
Ｄｏｕｔの出力にも変化が生じてNode_Dから値“Ｄ６”
が出力されるようになる。また、回路ブロックＬＳ０で
は回路ブロックＬＳ２側からNode_Dの値“Ｄ６”がNode
_Bに供給されてプレシフト動作が行われる。次に、時刻
ｔ１９で基本クロックＣＬＫが立ち下がると、回路ブロ
ックＬＳ０ではNode_Bの値“Ｄ６”がラッチＬｂｅに取
り込まれてその反転データが出力され、インバータＩａ
ｅでさらに反転されてノードｅｒｅａｄに出力される。
そして、時刻ｔ２０で基本クロックＣＬＫが立ち上がる
と、回路ブロックＬＳ０のデータ出力端子Ｄｏｕｔから
はノードｅｒｅａｄの値“Ｄ６”が出力されて最終的に
半導体記憶装置の外部へ出力される。
【０１２２】一方、上述した動作はｅｖｅｎ側の回路ブ
ロックだけではなくｏｄｄ側の回路ブロックでもおおむ
ね同様にして行われる。まず、時刻ｔ１１でロード信号
Ｌｏａｄ１，Ｌｏａｄ２がともに“Ｈ”レベルになる
と、データＲＤ１，ＲＤ３，ＲＤ５，ＲＤ７の値がそれ
ぞれ回路ブロックＬＳ１，ＬＳ３，ＬＳ５，ＬＳ７内に
あるＴＧ回路ｄｏの入力端まで伝達されて、プレシフト
動作が行われる。このとき基本クロックＣＬＫは“Ｈ”
レベルになっているため、この後に時刻ｔ１２で基本ク
ロックがＣＬＫが“Ｌ”レベルとなった時点でこれらデ
ータの値を上記回路ブロック内にあるラッチＬｂｏに取
り込める状態となってシフト動作が行われる。
ロックだけではなくｏｄｄ側の回路ブロックでもおおむ
ね同様にして行われる。まず、時刻ｔ１１でロード信号
Ｌｏａｄ１，Ｌｏａｄ２がともに“Ｈ”レベルになる
と、データＲＤ１，ＲＤ３，ＲＤ５，ＲＤ７の値がそれ
ぞれ回路ブロックＬＳ１，ＬＳ３，ＬＳ５，ＬＳ７内に
あるＴＧ回路ｄｏの入力端まで伝達されて、プレシフト
動作が行われる。このとき基本クロックＣＬＫは“Ｈ”
レベルになっているため、この後に時刻ｔ１２で基本ク
ロックがＣＬＫが“Ｌ”レベルとなった時点でこれらデ
ータの値を上記回路ブロック内にあるラッチＬｂｏに取
り込める状態となってシフト動作が行われる。
【０１２３】もっとも、この時点でデータＲＤ１，ＲＤ
３，ＲＤ５，ＲＤ７の値が必ずしも確定していなくとも
良い。すなわち、ロード信号Ｌｏａｄ１，Ｌｏａｄ２が
ともに“Ｈ”レベル，かつ，基本クロックＣＬＫが
“Ｌ”レベルの期間中にラッチＬｂｏへ取り込まれ、イ
ンバータＩａｏを経てＴＧ回路ｆｏの入力端まで到達し
ていれば良い。ここで、ＴＧ回路ｆｏはデータ出力端子
Ｄｏｕｔ側では無くデータ入力端子Ｄｉｎの近くに配置
されている。このため、ｏｄｄ側の回路ブロックでは、
回路ブロックＬＳ０とは違ってＴＧ回路ｆｏの入力端ま
での距離が特に長いということは無く、データＲＤ０の
ようにタイミング的な要求が厳しいということも無い。
３，ＲＤ５，ＲＤ７の値が必ずしも確定していなくとも
良い。すなわち、ロード信号Ｌｏａｄ１，Ｌｏａｄ２が
ともに“Ｈ”レベル，かつ，基本クロックＣＬＫが
“Ｌ”レベルの期間中にラッチＬｂｏへ取り込まれ、イ
ンバータＩａｏを経てＴＧ回路ｆｏの入力端まで到達し
ていれば良い。ここで、ＴＧ回路ｆｏはデータ出力端子
Ｄｏｕｔ側では無くデータ入力端子Ｄｉｎの近くに配置
されている。このため、ｏｄｄ側の回路ブロックでは、
回路ブロックＬＳ０とは違ってＴＧ回路ｆｏの入力端ま
での距離が特に長いということは無く、データＲＤ０の
ようにタイミング的な要求が厳しいということも無い。
【０１２４】こうして時刻ｔ１２で基本クロックＣＬＫ
が立ち下がると、例えば回路ブロックＬＳ１では、ＴＧ
回路ｂｏから出力されているデータがＴＧ回路ｄｏを通
じてラッチＬｂｏに取り込まれるとともに、インバータ
Ｉａｏを介してＴＧ回路ｆｏの入力端に供給されるよう
になる。この結果、時刻ｔ１３になるとデータＲＤ１の
値“Ｄ１”がノードｏｒｅａｄ１に現れるようになる。
次に、時刻ｔ１４で基本クロックＣＬＫが立ち上がる
と、ノードｏｒｅａｄ１の値“Ｄ１”がＴＧ回路ｆｏを
通じてラッチＬｃｏに取り込まれるとともに、その反転
データがインバータＩｂｏでさらに反転されてＴＧ回路
ｇｏの入力端に供給される。この結果、図示したように
ノードｏｒｅａｄ２の値が“Ｄ１”となる。
が立ち下がると、例えば回路ブロックＬＳ１では、ＴＧ
回路ｂｏから出力されているデータがＴＧ回路ｄｏを通
じてラッチＬｂｏに取り込まれるとともに、インバータ
Ｉａｏを介してＴＧ回路ｆｏの入力端に供給されるよう
になる。この結果、時刻ｔ１３になるとデータＲＤ１の
値“Ｄ１”がノードｏｒｅａｄ１に現れるようになる。
次に、時刻ｔ１４で基本クロックＣＬＫが立ち上がる
と、ノードｏｒｅａｄ１の値“Ｄ１”がＴＧ回路ｆｏを
通じてラッチＬｃｏに取り込まれるとともに、その反転
データがインバータＩｂｏでさらに反転されてＴＧ回路
ｇｏの入力端に供給される。この結果、図示したように
ノードｏｒｅａｄ２の値が“Ｄ１”となる。
【０１２５】その後、時刻ｔ１５で基本クロックＣＬＫ
が立ち下がるとＴＧ回路ｇｏが導通状態となるため、ノ
ードｏｒｅａｄ２の値“Ｄ１”がノードＭＸ上に送出さ
れ、出力バッファＯＢおよび入出力パッド１０を通じて
出力ＤＱとして半導体記憶装置外部に出力される。ま
た、時刻ｔ１１〜ｔ１６における上述した動作は回路ブ
ロックＬＳ３，ＬＳ５，ＬＳ７でも同様に行われるた
め、同時刻ｔ１５ではこれら回路ブロックのデータ出力
端子ＤｏｕｔからデータＲＤ３，ＲＤ５，ＲＤ７の値
“Ｄ３”，“Ｄ５”，“Ｄ７”が出力されるようにな
る。
が立ち下がるとＴＧ回路ｇｏが導通状態となるため、ノ
ードｏｒｅａｄ２の値“Ｄ１”がノードＭＸ上に送出さ
れ、出力バッファＯＢおよび入出力パッド１０を通じて
出力ＤＱとして半導体記憶装置外部に出力される。ま
た、時刻ｔ１１〜ｔ１６における上述した動作は回路ブ
ロックＬＳ３，ＬＳ５，ＬＳ７でも同様に行われるた
め、同時刻ｔ１５ではこれら回路ブロックのデータ出力
端子ＤｏｕｔからデータＲＤ３，ＲＤ５，ＲＤ７の値
“Ｄ３”，“Ｄ５”，“Ｄ７”が出力されるようにな
る。
【０１２６】ここで、先の時刻ｔ１４ではロード信号Ｌ
ｏａｄ１，Ｌｏａｄ２が何れも立ち下がっているため、
ｅｖｅｎ側の回路ブロック間で行われたようにｏｄｄ側
の回路ブロック間でも１ビット分のシフト動作が行われ
る。すなわち、同時刻ｔ１４で基本クロックＣＬＫが立
ち上がると、図示してはいないが、例えば回路ブロック
ＬＳ３内のノードｏｒｅａｄ２にはノードｏｒｅａｄ１
の値“Ｄ３”が現れるようになる。この後の時刻ｔ１５
で基本クロックＣＬＫが立ち下がると、回路ブロックＬ
Ｓ３のデータ出力端子Ｄｏｕｔからは値“Ｄ３”が出力
されるようになる。この値“Ｄ３”は、回路ブロックＬ
Ｓ１のシフトデータ入力端子ＳＲＩＯ，ＴＧ回路ｃｏ，
ＴＧ回路ｄｏを経てラッチＬｂｏに取り込まれるととも
に、その反転データがインバータＩａｏでさらに反転さ
れてノードｏｒｅａｄ１の値となる。また、回路ブロッ
クＬＳ３，ＬＳ５，ＬＳ７でも同様の動作が行われて、
ノードｏｒｅａｄ１の値が“Ｄ５”，“Ｄ７”，固定値
“０”となる。
ｏａｄ１，Ｌｏａｄ２が何れも立ち下がっているため、
ｅｖｅｎ側の回路ブロック間で行われたようにｏｄｄ側
の回路ブロック間でも１ビット分のシフト動作が行われ
る。すなわち、同時刻ｔ１４で基本クロックＣＬＫが立
ち上がると、図示してはいないが、例えば回路ブロック
ＬＳ３内のノードｏｒｅａｄ２にはノードｏｒｅａｄ１
の値“Ｄ３”が現れるようになる。この後の時刻ｔ１５
で基本クロックＣＬＫが立ち下がると、回路ブロックＬ
Ｓ３のデータ出力端子Ｄｏｕｔからは値“Ｄ３”が出力
されるようになる。この値“Ｄ３”は、回路ブロックＬ
Ｓ１のシフトデータ入力端子ＳＲＩＯ，ＴＧ回路ｃｏ，
ＴＧ回路ｄｏを経てラッチＬｂｏに取り込まれるととも
に、その反転データがインバータＩａｏでさらに反転さ
れてノードｏｒｅａｄ１の値となる。また、回路ブロッ
クＬＳ３，ＬＳ５，ＬＳ７でも同様の動作が行われて、
ノードｏｒｅａｄ１の値が“Ｄ５”，“Ｄ７”，固定値
“０”となる。
【０１２７】この後の時刻ｔ１６以降における動作は時
刻ｔ１２〜ｔ１６の期間内における動作に準じたものと
なる。まず、時刻ｔ１６で基本クロックＣＬＫが立ち上
がると、回路ブロックＬＳ１ではノードｏｒｅａｄ１の
値“Ｄ３”がＴＧ回路ｆｏを通じてラッチＬｃｏに取り
込まれ、インバータＩｂｏを通じてノードｏｒｅａｄ２
の値が“Ｄ３”となる。その後、時刻ｔ１７で基本クロ
ックＣＬＫが立ち下がると、ノードｏｒｅａｄ２の値が
出力バッファＯＢおよび入出力パッド１０を介して出力
ＤＱとして半導体記憶装置外部に出力される。また、回
路ブロックＬＳ３，ＬＳ５でも同様の動作が為され、こ
れら回路ブロックのデータ出力端子Ｄｏｕｔからそれぞ
れ値“Ｄ５”，“Ｄ７”が出力される。
刻ｔ１２〜ｔ１６の期間内における動作に準じたものと
なる。まず、時刻ｔ１６で基本クロックＣＬＫが立ち上
がると、回路ブロックＬＳ１ではノードｏｒｅａｄ１の
値“Ｄ３”がＴＧ回路ｆｏを通じてラッチＬｃｏに取り
込まれ、インバータＩｂｏを通じてノードｏｒｅａｄ２
の値が“Ｄ３”となる。その後、時刻ｔ１７で基本クロ
ックＣＬＫが立ち下がると、ノードｏｒｅａｄ２の値が
出力バッファＯＢおよび入出力パッド１０を介して出力
ＤＱとして半導体記憶装置外部に出力される。また、回
路ブロックＬＳ３，ＬＳ５でも同様の動作が為され、こ
れら回路ブロックのデータ出力端子Ｄｏｕｔからそれぞ
れ値“Ｄ５”，“Ｄ７”が出力される。
【０１２８】そして同時刻ｔ１７において、これらの値
“Ｄ５”，“Ｄ７”はそれぞれ次段の回路ブロックＬＳ
１，ＬＳ３におけるシフトデータ入力端子ＳＲＩＯへ供
給されてラッチＬｂｏに取り込まれ、インバータＩａｏ
を通じてノードｏｒｅａｄ１まで伝達される。次に、時
刻ｔ１８で基本クロックＣＬＫが立ち上がると、回路ブ
ロックＬＳ１ではノードｏｒｅａｄ１の値“Ｄ５”がラ
ッチＬｃｏに取り込まれ、インバータＩｂｏを通じてノ
ードｏｒｅａｄ２の値も“Ｄ５”となる。その後に時刻
ｔ１９で基本クロックＣＬＫが立ち下がると、ノードｏ
ｒｅａｄ２の値“Ｄ５”が最終的に出力ＤＱとして半導
体記憶装置外部へ出力される。
“Ｄ５”，“Ｄ７”はそれぞれ次段の回路ブロックＬＳ
１，ＬＳ３におけるシフトデータ入力端子ＳＲＩＯへ供
給されてラッチＬｂｏに取り込まれ、インバータＩａｏ
を通じてノードｏｒｅａｄ１まで伝達される。次に、時
刻ｔ１８で基本クロックＣＬＫが立ち上がると、回路ブ
ロックＬＳ１ではノードｏｒｅａｄ１の値“Ｄ５”がラ
ッチＬｃｏに取り込まれ、インバータＩｂｏを通じてノ
ードｏｒｅａｄ２の値も“Ｄ５”となる。その後に時刻
ｔ１９で基本クロックＣＬＫが立ち下がると、ノードｏ
ｒｅａｄ２の値“Ｄ５”が最終的に出力ＤＱとして半導
体記憶装置外部へ出力される。
【０１２９】また、回路ブロックＬＳ３でも同様の動作
となるため、同時刻ｔ１９ではそのデータ出力端子Ｄｏ
ｕｔから値“Ｄ７”が出力される。この値“Ｄ７”は次
段の回路ブロックＬＳ１のシフトデータ入力端子ＳＲＩ
Ｏに供給され、同回路ブロックＬＳ１のラッチＬｂｏに
取り込まれ、インバータＩａｏを通じてノードｏｒｅａ
ｄ１に現れる。次に、時刻ｔ２０で基本クロックＣＬＫ
が立ち上がると、回路ブロックＬＳ１ではノードｏｒｅ
ａｄ１の値“Ｄ７”がラッチＬｃｏに取り込まれ、イン
バータＩｂｏを通じてノードｏｒｅａｄ２の値も“Ｄ
７”となる。その後、時刻ｔ２１で基本クロックＣＬＫ
が立ち下がると、ノードｏｒｅａｄ２の値“Ｄ７”が最
終的に出力ＤＱとして半導体記憶装置外部に出力され
る。
となるため、同時刻ｔ１９ではそのデータ出力端子Ｄｏ
ｕｔから値“Ｄ７”が出力される。この値“Ｄ７”は次
段の回路ブロックＬＳ１のシフトデータ入力端子ＳＲＩ
Ｏに供給され、同回路ブロックＬＳ１のラッチＬｂｏに
取り込まれ、インバータＩａｏを通じてノードｏｒｅａ
ｄ１に現れる。次に、時刻ｔ２０で基本クロックＣＬＫ
が立ち上がると、回路ブロックＬＳ１ではノードｏｒｅ
ａｄ１の値“Ｄ７”がラッチＬｃｏに取り込まれ、イン
バータＩｂｏを通じてノードｏｒｅａｄ２の値も“Ｄ
７”となる。その後、時刻ｔ２１で基本クロックＣＬＫ
が立ち下がると、ノードｏｒｅａｄ２の値“Ｄ７”が最
終的に出力ＤＱとして半導体記憶装置外部に出力され
る。
【０１３０】以上のようにして、ビット０からビット７
までのデータが基本クロックＣＬＫの立ち上がり，立ち
下がりに同期してｅｖｅｎ，ｏｄｄ交互に出力される。
ここで、メモリセルアレイ１１Ｕｅから読み出されたｅ
ｖｅｎ側のデータは、ロード信号Ｌｏａｄ１，Ｌｏａｄ
２がともに活性化されてなお且つ基本クロックＣＬＫが
“Ｌ”レベルの期間中に、データアンプ１７Ｕｅ，ＴＧ
回路ａｅ，ＴＧ回路ｂｅ，ＴＧ回路ｄｅ，ラッチＬｂ
ｅ，インバータＩａｅを通じてＴＧ回路ｅｅの入力端ま
で到達する。一方、メモリセルアレイ１１Ｕｏから読み
出されたｏｄｄ側のデータは、ｅｖｅｎ側と同じ条件の
ときにデータアンプ１７Ｕｏ，ＴＧ回路ａｏ，ＴＧ回路
ｂｏ，ＴＧ回路ｄｏ，ラッチＬｂｏ，インバータＩａｏ
を通じてＴＧ回路ｆｏの入力端まで到達する。
までのデータが基本クロックＣＬＫの立ち上がり，立ち
下がりに同期してｅｖｅｎ，ｏｄｄ交互に出力される。
ここで、メモリセルアレイ１１Ｕｅから読み出されたｅ
ｖｅｎ側のデータは、ロード信号Ｌｏａｄ１，Ｌｏａｄ
２がともに活性化されてなお且つ基本クロックＣＬＫが
“Ｌ”レベルの期間中に、データアンプ１７Ｕｅ，ＴＧ
回路ａｅ，ＴＧ回路ｂｅ，ＴＧ回路ｄｅ，ラッチＬｂ
ｅ，インバータＩａｅを通じてＴＧ回路ｅｅの入力端ま
で到達する。一方、メモリセルアレイ１１Ｕｏから読み
出されたｏｄｄ側のデータは、ｅｖｅｎ側と同じ条件の
ときにデータアンプ１７Ｕｏ，ＴＧ回路ａｏ，ＴＧ回路
ｂｏ，ＴＧ回路ｄｏ，ラッチＬｂｏ，インバータＩａｏ
を通じてＴＧ回路ｆｏの入力端まで到達する。
【０１３１】つまり、ビット０のデータは、基本クロッ
クＣＬＫが時刻ｔ１４で立ち上がるタイミングまでに入
出力パッド１０（図１参照）の近傍に配置されたＴＧ回
路ｅｅの入力端まで到達させねばならない。これに対し
て、ビット１のデータは上記立ち上がりタイミングまで
に、ＴＧ回路ｅｅに比べてデータ入力端子Ｄｉｎの近傍
に配置されたＴＧ回路ｆｏの入力端まで到達していれば
良い。こうした読み出し経路の距離の違いに起因して、
スルーモードではビット０の読み出しに最も高速性が要
求されることになる。したがって、上述したようにｅｖ
ｅｎ側のビットデータをデータアンプないし入出力パッ
ドの近傍に配置されたメモリセルアレイから読み出すこ
とで、それだけタイミングマージンを確保できるように
なる。
クＣＬＫが時刻ｔ１４で立ち上がるタイミングまでに入
出力パッド１０（図１参照）の近傍に配置されたＴＧ回
路ｅｅの入力端まで到達させねばならない。これに対し
て、ビット１のデータは上記立ち上がりタイミングまで
に、ＴＧ回路ｅｅに比べてデータ入力端子Ｄｉｎの近傍
に配置されたＴＧ回路ｆｏの入力端まで到達していれば
良い。こうした読み出し経路の距離の違いに起因して、
スルーモードではビット０の読み出しに最も高速性が要
求されることになる。したがって、上述したようにｅｖ
ｅｎ側のビットデータをデータアンプないし入出力パッ
ドの近傍に配置されたメモリセルアレイから読み出すこ
とで、それだけタイミングマージンを確保できるように
なる。
【０１３２】 ラッチモードにおける動作
図１３では図１２に示した信号名および時刻と同じもの
については同一の信号名および時刻を付してある。ま
た、この場合においても時刻ｔ１０ではロード信号Ｌｏ
ａｄ１，Ｌｏａｄ２がともに“Ｌ”レベルであるものと
する。まず、時刻ｔ１１にて基本クロックＣＬＫが立ち
上がった時点でロード信号Ｌｏａｄ１を立ち上げて
“Ｈ”レベルとする。これにより、スルーモードの所で
説明したのと同様に、データＲＤ０〜ＲＤ７がラッチＬ
ａｅ（ｅｖｅｎデータの場合）又はラッチＬａｏ（ｏｄ
ｄデータの場合）に取り込まれる。
については同一の信号名および時刻を付してある。ま
た、この場合においても時刻ｔ１０ではロード信号Ｌｏ
ａｄ１，Ｌｏａｄ２がともに“Ｌ”レベルであるものと
する。まず、時刻ｔ１１にて基本クロックＣＬＫが立ち
上がった時点でロード信号Ｌｏａｄ１を立ち上げて
“Ｈ”レベルとする。これにより、スルーモードの所で
説明したのと同様に、データＲＤ０〜ＲＤ７がラッチＬ
ａｅ（ｅｖｅｎデータの場合）又はラッチＬａｏ（ｏｄ
ｄデータの場合）に取り込まれる。
【０１３３】このときロード信号Ｌｏａｄ２は“Ｌ”レ
ベルのままであるため、ラッチＬａｅ，Ｌａｏに設定さ
れるデータはＴＧ回路ｄｅ，ｄｏの入力端には伝達され
ない。次に、時刻ｔ１４において基本クロックＣＬＫが
立ち上がった時点でロード信号Ｌｏａｄ１を立ち下げて
“Ｌ”レベルに戻すとともに、これと入れ違いでロード
信号Ｌｏａｄ２を立ち上げる。これにより、ラッチＬａ
ｅ，Ｌａｏがデータの取り込み動作を止めて保持動作に
入るほか、これらラッチの保持するデータがＴＧ回路ｄ
ｅ，ｄｏの入力端へ供給されるようになり、例えば回路
ブロックＬＳ０ではデータＲＤ０の値“Ｄ０”がNode_B
に現れる。
ベルのままであるため、ラッチＬａｅ，Ｌａｏに設定さ
れるデータはＴＧ回路ｄｅ，ｄｏの入力端には伝達され
ない。次に、時刻ｔ１４において基本クロックＣＬＫが
立ち上がった時点でロード信号Ｌｏａｄ１を立ち下げて
“Ｌ”レベルに戻すとともに、これと入れ違いでロード
信号Ｌｏａｄ２を立ち上げる。これにより、ラッチＬａ
ｅ，Ｌａｏがデータの取り込み動作を止めて保持動作に
入るほか、これらラッチの保持するデータがＴＧ回路ｄ
ｅ，ｄｏの入力端へ供給されるようになり、例えば回路
ブロックＬＳ０ではデータＲＤ０の値“Ｄ０”がNode_B
に現れる。
【０１３４】この後の時刻ｔ１５で基本クロックＣＬＫ
が立ち下がると、ＴＧ回路ｄｅ，ｄｏの入力端に供給さ
れたデータはそれぞれラッチＬｂｅ，Ｌｂｏに取り込ま
れ、インバータＩａｅ，Ｉａｏを通じてＴＧ回路ｅｅ，
ｆｏの入力端に供給される。その結果、時刻ｔ１５ａに
なると例えば回路ブロックＬＳ０ではノードｅｒｅａｄ
の値が“Ｄ０”となり、また、回路ブロックＬＳ１では
ノードｏｒｅａｄ１の値が“Ｄ１”となる。この後、時
刻ｔ１６で基本クロックＣＬＫが立ち上がったならば、
ロード信号Ｌｏａｄ２を立ち下げて“Ｌ”レベルに戻
す。これにより、以後の動作はスルーモードの場合の動
作と同じになって、図１２に示した時刻ｔ１４以降にお
けるのと全く同様の動作が行われる。
が立ち下がると、ＴＧ回路ｄｅ，ｄｏの入力端に供給さ
れたデータはそれぞれラッチＬｂｅ，Ｌｂｏに取り込ま
れ、インバータＩａｅ，Ｉａｏを通じてＴＧ回路ｅｅ，
ｆｏの入力端に供給される。その結果、時刻ｔ１５ａに
なると例えば回路ブロックＬＳ０ではノードｅｒｅａｄ
の値が“Ｄ０”となり、また、回路ブロックＬＳ１では
ノードｏｒｅａｄ１の値が“Ｄ１”となる。この後、時
刻ｔ１６で基本クロックＣＬＫが立ち上がったならば、
ロード信号Ｌｏａｄ２を立ち下げて“Ｌ”レベルに戻
す。これにより、以後の動作はスルーモードの場合の動
作と同じになって、図１２に示した時刻ｔ１４以降にお
けるのと全く同様の動作が行われる。
【０１３５】以上のように、ラッチモードでは、まずロ
ード信号Ｌｏａｄ１を有効化してｅｖｅｎ側，ｏｄｄ側
のデータをそれぞれ一旦ラッチＬａｅ，Ｌａｏに取り込
んでから、ロード信号Ｌｏａｄ２を有効化してこれらデ
ータをラッチＬｂｅ，Ｌｂｏに転送している。その後、
基本クロックＣＬＫの立ち上がりでｅｖｅｎ側のデータ
を出力ＤＱとして出力するとともにｏｄｄ側ではラッチ
ＬｂｏのデータをさらにラッチＬｃｏに転送する。そし
て、次の基本クロックＣＬＫの立ち下がりで、ラッチＬ
ｂｏに保持されたｏｄｄ側のデータを出力ＤＱとして出
力する。こうした動作を４回繰り返すことでビット０か
らビット７までのビットデータが交互に半導体記憶装置
の外部へ出力されてゆく。
ード信号Ｌｏａｄ１を有効化してｅｖｅｎ側，ｏｄｄ側
のデータをそれぞれ一旦ラッチＬａｅ，Ｌａｏに取り込
んでから、ロード信号Ｌｏａｄ２を有効化してこれらデ
ータをラッチＬｂｅ，Ｌｂｏに転送している。その後、
基本クロックＣＬＫの立ち上がりでｅｖｅｎ側のデータ
を出力ＤＱとして出力するとともにｏｄｄ側ではラッチ
ＬｂｏのデータをさらにラッチＬｃｏに転送する。そし
て、次の基本クロックＣＬＫの立ち下がりで、ラッチＬ
ｂｏに保持されたｏｄｄ側のデータを出力ＤＱとして出
力する。こうした動作を４回繰り返すことでビット０か
らビット７までのビットデータが交互に半導体記憶装置
の外部へ出力されてゆく。
【０１３６】また、ラッチモードの場合、メモリセルア
レイに記憶されているｅｖｅｎデータ，ｏｄｄデータ
は、各回路ブロックＬＳ０〜ＬＳ７のデータ入力端子Ｄ
ｉｎ近傍に配置されたＴＧ回路ｂｅ，ｂｏの入力端まで
読み出せば良い。このため、スルーモードにおけるビッ
ト０の読み出し経路と比べ、ラッチモードにおけるビッ
ト０〜ビット７の読み出し経路はいずれも短く、スルー
モードの場合のように最初に読み出されるビット０が特
にタイミング的に厳しいということもない。また、ＴＧ
回路ｄｅの出力端からＴＧ回路ｅｅの入力端までの距離
はｏｄｄ側に比べれば長いものの、スルーモードにおけ
るビット０の読み出し経路ほど長くはなく、基本クロッ
クＣＬＫの半周期分の時間内（例えば、図１３に示す時
刻ｔ１４〜ｔ１５の期間内）で伝送すれば良いためタイ
ミング的には十分余裕がある。
レイに記憶されているｅｖｅｎデータ，ｏｄｄデータ
は、各回路ブロックＬＳ０〜ＬＳ７のデータ入力端子Ｄ
ｉｎ近傍に配置されたＴＧ回路ｂｅ，ｂｏの入力端まで
読み出せば良い。このため、スルーモードにおけるビッ
ト０の読み出し経路と比べ、ラッチモードにおけるビッ
ト０〜ビット７の読み出し経路はいずれも短く、スルー
モードの場合のように最初に読み出されるビット０が特
にタイミング的に厳しいということもない。また、ＴＧ
回路ｄｅの出力端からＴＧ回路ｅｅの入力端までの距離
はｏｄｄ側に比べれば長いものの、スルーモードにおけ
るビット０の読み出し経路ほど長くはなく、基本クロッ
クＣＬＫの半周期分の時間内（例えば、図１３に示す時
刻ｔ１４〜ｔ１５の期間内）で伝送すれば良いためタイ
ミング的には十分余裕がある。
【０１３７】（３）マルチプレクサ，セレクタ
第１構成例
図１に示したマルチプレクサ２０の第１構成例を図１４
に示す。なお、セレクタ１９ｅ，１９ｏもマルチプレク
サ２０と同じ構成によって実現可能である。図１４にお
いて、符号Ｉ５１は基本クロックＣＬＫを反転させるイ
ンバータであって、その入力側が基本クロックＣＬＫの
供給信号線（以下「クロック供給線」という）と接続さ
れ、その出力側が伝達ゲートであるＴＧ・Ｔ１及びＴＧ
・Ｔ２と接続されている。
に示す。なお、セレクタ１９ｅ，１９ｏもマルチプレク
サ２０と同じ構成によって実現可能である。図１４にお
いて、符号Ｉ５１は基本クロックＣＬＫを反転させるイ
ンバータであって、その入力側が基本クロックＣＬＫの
供給信号線（以下「クロック供給線」という）と接続さ
れ、その出力側が伝達ゲートであるＴＧ・Ｔ１及びＴＧ
・Ｔ２と接続されている。
【０１３８】なお、ＴＧ・Ｔ１はＰチャネルトランジス
タおよびＮチャネルトランジスタが図示のように互いに
接続された伝達ゲートであって、Ｐチャネルトランジス
タのゲート電極がクロック供給線と接続され、Ｎチャネ
ルトランジスタのゲート電極がインバータＩ５１の出力
側と接続されている。ＴＧ・Ｔ２も同様の伝達ゲートで
あるが、こちらはＮチャネルトランジスタのゲート電極
がクロック供給線と接続され、Ｐチャネルトランジスタ
のゲート電極がインバータＩ５１の出力側と接続されて
いる。
タおよびＮチャネルトランジスタが図示のように互いに
接続された伝達ゲートであって、Ｐチャネルトランジス
タのゲート電極がクロック供給線と接続され、Ｎチャネ
ルトランジスタのゲート電極がインバータＩ５１の出力
側と接続されている。ＴＧ・Ｔ２も同様の伝達ゲートで
あるが、こちらはＮチャネルトランジスタのゲート電極
がクロック供給線と接続され、Ｐチャネルトランジスタ
のゲート電極がインバータＩ５１の出力側と接続されて
いる。
【０１３９】また、マルチプレクサ２０の場合、ＴＧ・
Ｔ１の入力側にはセレクタ１９ｏの出力するｏｄｄデー
タが供給されるデータ線（以下「ｏｄｄデータ線」とい
う）と接続され、ＴＧ・Ｔ２の入力側にはセレクタ１９
ｅの出力するｅｖｅｎデータが供給されるデータ線（以
下「ｅｖｅｎデータ線」という）と接続されている。一
方、ＴＧ・Ｔ１及びＴＧ・Ｔ２の出力側はいずれもイン
バータＩ５２の入力に接続されている。このインバータ
Ｉ５２の出力側は図１に示した入出力パッド１０に接続
されており、ＴＧ・Ｔ１又はＴＧ・Ｔ２を介して入力さ
れたデータを反転して出力する。
Ｔ１の入力側にはセレクタ１９ｏの出力するｏｄｄデー
タが供給されるデータ線（以下「ｏｄｄデータ線」とい
う）と接続され、ＴＧ・Ｔ２の入力側にはセレクタ１９
ｅの出力するｅｖｅｎデータが供給されるデータ線（以
下「ｅｖｅｎデータ線」という）と接続されている。一
方、ＴＧ・Ｔ１及びＴＧ・Ｔ２の出力側はいずれもイン
バータＩ５２の入力に接続されている。このインバータ
Ｉ５２の出力側は図１に示した入出力パッド１０に接続
されており、ＴＧ・Ｔ１又はＴＧ・Ｔ２を介して入力さ
れたデータを反転して出力する。
【０１４０】なお、マルチプレクサ２０の出力は入力に
対して逆相となるが、図１に示したようにｅｖｅｎデー
タはセレクタ１９ｅ，マルチプレクサ２０を経て入出力
パッド１０に出力されるため、結果的にセレクタ１９ｅ
に入力されたデータと同相のデータが入出力パッド１０
に出力されることになる。同様に、ｏｄｄデータもセレ
クタ１９ｏ，マルチプレクサ２０を経て入出力パッド１
０に出力されるため、セレクタ１９ｏに入力されたのと
同相のデータが入出力パッド１０に出力されることにな
る。
対して逆相となるが、図１に示したようにｅｖｅｎデー
タはセレクタ１９ｅ，マルチプレクサ２０を経て入出力
パッド１０に出力されるため、結果的にセレクタ１９ｅ
に入力されたデータと同相のデータが入出力パッド１０
に出力されることになる。同様に、ｏｄｄデータもセレ
クタ１９ｏ，マルチプレクサ２０を経て入出力パッド１
０に出力されるため、セレクタ１９ｏに入力されたのと
同相のデータが入出力パッド１０に出力されることにな
る。
【０１４１】以上の構成によって、供給されたｅｖｅｎ
データ及びｏｄｄデータのうちの何れかが基本クロック
ＣＬＫに従ってマルチプレクサ２０から出力される。す
なわち、本実施形態ではｅｖｅｎデータがまずｅｖｅｎ
データ線からマルチプレクサ２０へ供給され、その後に
基本クロックＣＬＫが立ち上がるとＴＧ・Ｔ１が非導通
状態かつＴＧ・Ｔ２が導通状態となる。これにより、最
初のｅｖｅｎデータであるビット０のデータがインバー
タＩ５２を介して出力される。次いで、ｏｄｄデータが
ｏｄｄデータ線からマルチプレクサ２０に供給され、そ
の後に基本クロックＣＬＫが立ち下がるとＴＧ・Ｔ１が
導通状態かつＴＧ・Ｔ２が非導通状態となる。これによ
って、最初のｏｄｄデータであるビット１のデータがイ
ンバータＩ５２を介して出力される。これ以後も基本ク
ロックＣＬＫの立ち上がり，立ち下がりでｅｖｅｎデー
タ線側，ｏｄｄデータ線側が交互に導通状態となって、
順次入力されるｅｖｅｎデータ，ｏｄｄデータが交互に
出力される。
データ及びｏｄｄデータのうちの何れかが基本クロック
ＣＬＫに従ってマルチプレクサ２０から出力される。す
なわち、本実施形態ではｅｖｅｎデータがまずｅｖｅｎ
データ線からマルチプレクサ２０へ供給され、その後に
基本クロックＣＬＫが立ち上がるとＴＧ・Ｔ１が非導通
状態かつＴＧ・Ｔ２が導通状態となる。これにより、最
初のｅｖｅｎデータであるビット０のデータがインバー
タＩ５２を介して出力される。次いで、ｏｄｄデータが
ｏｄｄデータ線からマルチプレクサ２０に供給され、そ
の後に基本クロックＣＬＫが立ち下がるとＴＧ・Ｔ１が
導通状態かつＴＧ・Ｔ２が非導通状態となる。これによ
って、最初のｏｄｄデータであるビット１のデータがイ
ンバータＩ５２を介して出力される。これ以後も基本ク
ロックＣＬＫの立ち上がり，立ち下がりでｅｖｅｎデー
タ線側，ｏｄｄデータ線側が交互に導通状態となって、
順次入力されるｅｖｅｎデータ，ｏｄｄデータが交互に
出力される。
【０１４２】 第２構成例
マルチプレクサ２０等の第２構成例を図１５に示す。同
図において、符号Ｉ５３は基本クロックＣＬＫを反転さ
せるインバータであって、入力側がクロック供給線と接
続され、出力側がナンド回路Ｎ１の一方の入力側と接続
されている。ナンド回路Ｎ１は他方の入力側がｏｄｄデ
ータ線と接続され、出力側がナンド回路Ｎ３の一方の入
力側に接続されている。また、ナンド回路Ｎ２は入力側
にクロック供給線およびｅｖｅｎデータ線が接続されて
おり、出力側がナンド回路Ｎ３の他方の入力側に接続さ
れている。さらに、ナンド回路Ｎ３は出力側がインバー
タＩ５４の入力側と接続されており、このインバータＩ
５４の出力側は図１に示した入出力パッド１０と接続さ
れている。
図において、符号Ｉ５３は基本クロックＣＬＫを反転さ
せるインバータであって、入力側がクロック供給線と接
続され、出力側がナンド回路Ｎ１の一方の入力側と接続
されている。ナンド回路Ｎ１は他方の入力側がｏｄｄデ
ータ線と接続され、出力側がナンド回路Ｎ３の一方の入
力側に接続されている。また、ナンド回路Ｎ２は入力側
にクロック供給線およびｅｖｅｎデータ線が接続されて
おり、出力側がナンド回路Ｎ３の他方の入力側に接続さ
れている。さらに、ナンド回路Ｎ３は出力側がインバー
タＩ５４の入力側と接続されており、このインバータＩ
５４の出力側は図１に示した入出力パッド１０と接続さ
れている。
【０１４３】以上のような構成で、まずｅｖｅｎデータ
がマルチプレクサ２０へ供給され、その供給開始後に基
本クロックＣＬＫが立ち上がると、ナンド回路Ｎ２がｅ
ｖｅｎデータを反転して出力し、ナンド回路Ｎ１はｏｄ
ｄデータの如何に拘わらず“Ｈ”レベルを出力する。こ
れにより、ｅｖｅｎデータ線から供給された最初のｅｖ
ｅｎデータであるビット０のデータがナンド回路Ｎ２，
ナンド回路Ｎ３，インバータＩ５４を介して出力され
る。次いで、ｏｄｄデータがマルチプレクサ２０に供給
されてその後に基本クロックＣＬＫが立ち下がると、ナ
ンド回路Ｎ１がｏｄｄデータを反転して出力し、ナンド
回路Ｎ２はｅｖｅｎデータの如何に拘わらず“Ｈ”レベ
ルを出力する。これにより、ｏｄｄデータ線から供給さ
れた最初のｏｄｄデータであるビット１のデータがナン
ド回路Ｎ１，ナンド回路Ｎ３，インバータＩ５４を介し
て出力される。これ以後も基本クロックＣＬＫの立ち上
がり，立ち下がりでｅｖｅｎデータ線側，ｏｄｄデータ
線側が交互に選択されて、順次入力されるｅｖｅｎデー
タ，ｏｄｄデータが交互に出力される。
がマルチプレクサ２０へ供給され、その供給開始後に基
本クロックＣＬＫが立ち上がると、ナンド回路Ｎ２がｅ
ｖｅｎデータを反転して出力し、ナンド回路Ｎ１はｏｄ
ｄデータの如何に拘わらず“Ｈ”レベルを出力する。こ
れにより、ｅｖｅｎデータ線から供給された最初のｅｖ
ｅｎデータであるビット０のデータがナンド回路Ｎ２，
ナンド回路Ｎ３，インバータＩ５４を介して出力され
る。次いで、ｏｄｄデータがマルチプレクサ２０に供給
されてその後に基本クロックＣＬＫが立ち下がると、ナ
ンド回路Ｎ１がｏｄｄデータを反転して出力し、ナンド
回路Ｎ２はｅｖｅｎデータの如何に拘わらず“Ｈ”レベ
ルを出力する。これにより、ｏｄｄデータ線から供給さ
れた最初のｏｄｄデータであるビット１のデータがナン
ド回路Ｎ１，ナンド回路Ｎ３，インバータＩ５４を介し
て出力される。これ以後も基本クロックＣＬＫの立ち上
がり，立ち下がりでｅｖｅｎデータ線側，ｏｄｄデータ
線側が交互に選択されて、順次入力されるｅｖｅｎデー
タ，ｏｄｄデータが交互に出力される。
【０１４４】〔変形例〕
（１）図３で説明したようにメモリセルを活性化させた
場合、同時に活性化されるセンスアンプの数は従来技術
の場合（図２を参照）に対して２倍となる。しかし、こ
れまでに製品化されてきた半導体記憶装置においても、
容量が増えるのに伴って同時に活性化されるセンスアン
プ数も増加してきている。したがって、これから主流に
なる５１２メガビット，１ギガビットといった大容量の
半導体記憶装置を考えた場合、同時に活性化されるセン
スアンプ数が従来の２倍になっても製品仕様上ほとんど
問題にはならない。とは言っても、同時に活性化させる
センスアンプ数を従来技術の場合と同じにすることで消
費電流の低減を図ることが好ましい応用分野なども考え
られる。
場合、同時に活性化されるセンスアンプの数は従来技術
の場合（図２を参照）に対して２倍となる。しかし、こ
れまでに製品化されてきた半導体記憶装置においても、
容量が増えるのに伴って同時に活性化されるセンスアン
プ数も増加してきている。したがって、これから主流に
なる５１２メガビット，１ギガビットといった大容量の
半導体記憶装置を考えた場合、同時に活性化されるセン
スアンプ数が従来の２倍になっても製品仕様上ほとんど
問題にはならない。とは言っても、同時に活性化させる
センスアンプ数を従来技術の場合と同じにすることで消
費電流の低減を図ることが好ましい応用分野なども考え
られる。
【０１４５】図１６はこうした場合における半導体記憶
装置の構成例を図３に準じて示したものであって、図３
に示したものと同じ構成要素については同一の符号を付
してある。図示したように、本変形例ではＸデコーダ１
２Ｕをメモリサブアレイの中央付近に配置している。そ
のため、Ｘデコーダ１２Ｕを境としてメモリセルアレイ
１１Ｕｏを左右のメモリセルアレイ１１ＵｏＬ，１１Ｕ
ｏＲに分割するとともに、メモリセルアレイ１１Ｕｅを
左右のメモリセルアレイ１１ＵｅＬ，１１ＵｅＲに分割
している。さらに、Ｘデコーダ１２Ｕはｅｖｅｎ側，ｏ
ｄｄ側のメモリセルアレイにおいてそれぞれ領域ＣＡｅ
Ｌ，ＣａｏＲに対応する図示しないセンスアンプだけを
活性化させるように行アドレスをデコードする。
装置の構成例を図３に準じて示したものであって、図３
に示したものと同じ構成要素については同一の符号を付
してある。図示したように、本変形例ではＸデコーダ１
２Ｕをメモリサブアレイの中央付近に配置している。そ
のため、Ｘデコーダ１２Ｕを境としてメモリセルアレイ
１１Ｕｏを左右のメモリセルアレイ１１ＵｏＬ，１１Ｕ
ｏＲに分割するとともに、メモリセルアレイ１１Ｕｅを
左右のメモリセルアレイ１１ＵｅＬ，１１ＵｅＲに分割
している。さらに、Ｘデコーダ１２Ｕはｅｖｅｎ側，ｏ
ｄｄ側のメモリセルアレイにおいてそれぞれ領域ＣＡｅ
Ｌ，ＣａｏＲに対応する図示しないセンスアンプだけを
活性化させるように行アドレスをデコードする。
【０１４６】なお、本変形例におけるＩ／Ｏ線の引き回
し方は図３と同じで良い。また、図１６では同一のメモ
リサブアレイからｅｖｅｎデータおよびｏｄｄデータを
読み出す場合について示したが、２つのメモリサブアレ
イにまたがってｅｖｅｎデータおよびｏｄｄデータを読
み出す場合であっても同様である。例えば、Upper 側，
Lower 側のメモリサブアレイからそれぞれｅｖｅｎデー
タ，ｏｄｄデータを読み出す場合には、 Upper側のメモ
リサブアレイでは領域ＣＡｅＬに相当する領域だけを活
性化させ、 Lower側のメモリセルアレイでは領域ＣＡｏ
Ｒに相当する領域だけを活性化させるようにすれば良
い。
し方は図３と同じで良い。また、図１６では同一のメモ
リサブアレイからｅｖｅｎデータおよびｏｄｄデータを
読み出す場合について示したが、２つのメモリサブアレ
イにまたがってｅｖｅｎデータおよびｏｄｄデータを読
み出す場合であっても同様である。例えば、Upper 側，
Lower 側のメモリサブアレイからそれぞれｅｖｅｎデー
タ，ｏｄｄデータを読み出す場合には、 Upper側のメモ
リサブアレイでは領域ＣＡｅＬに相当する領域だけを活
性化させ、 Lower側のメモリセルアレイでは領域ＣＡｏ
Ｒに相当する領域だけを活性化させるようにすれば良
い。
【０１４７】（２）上述した説明ではｅｖｅｎデータを
ｏｄｄデータよりも先に出力する場合を取り上げて説明
をしたが、ｏｄｄデータをｅｖｅｎデータよりも先に出
力する場合であっても本発明を適用することが可能であ
る。その場合には、各メモリサブアレイにおけるｏｄｄ
用メモリセルアレイとｅｖｅｎ用メモリセルアレイの配
置を入れ替えて、ｏｄｄ用のメモリセルアレイをデータ
アンプの近くに配置すれば良い。
ｏｄｄデータよりも先に出力する場合を取り上げて説明
をしたが、ｏｄｄデータをｅｖｅｎデータよりも先に出
力する場合であっても本発明を適用することが可能であ
る。その場合には、各メモリサブアレイにおけるｏｄｄ
用メモリセルアレイとｅｖｅｎ用メモリセルアレイの配
置を入れ替えて、ｏｄｄ用のメモリセルアレイをデータ
アンプの近くに配置すれば良い。
【０１４８】（３）上述した説明では１回のバーストで
入出力されるビット数を８ビットとしていたが、８ビッ
トに限られず任意のビット数であって良い。 （４）上述した説明ではシリパラ変換回路，ライトアン
プ，データアンプ，パラシリ変換回路の配置位置を図１
に示したようなＹデコーダ側（図示省略）の領域ではな
くＸデコーダ側の領域としても良い。その場合には、メ
モリサブアレイを上下ではなく左右に分割し、Ｘデコー
ダに近い方をｅｖｅｎ用のメモリセルアレイ，Ｘデコー
ダから遠い方をｏｄｄ用のメモリセルアレイとすれば良
い。
入出力されるビット数を８ビットとしていたが、８ビッ
トに限られず任意のビット数であって良い。 （４）上述した説明ではシリパラ変換回路，ライトアン
プ，データアンプ，パラシリ変換回路の配置位置を図１
に示したようなＹデコーダ側（図示省略）の領域ではな
くＸデコーダ側の領域としても良い。その場合には、メ
モリサブアレイを上下ではなく左右に分割し、Ｘデコー
ダに近い方をｅｖｅｎ用のメモリセルアレイ，Ｘデコー
ダから遠い方をｏｄｄ用のメモリセルアレイとすれば良
い。
【０１４９】（５）上述した説明では基本クロックＣＬ
Ｋの立ち上がり及び立ち下がりでシリアルデータを入出
力するＤＤＲ型の半導体記憶装置への適用例を示した。
しかしながら、本発明がこうしたクロックタイミングで
データを入出力する半導体記憶装置に限定されないこと
は勿論である。例えば、或る基本クロックＣＬＫの立ち
上がりでｅｖｅｎデータを読み書きし、その次の基本ク
ロックＣＬＫの立ち上がりでｏｄｄデータを読み書きす
るようなＳＤＲ（Single Data Rate）型の半導体記憶装
置へ本発明を適用しても良い。
Ｋの立ち上がり及び立ち下がりでシリアルデータを入出
力するＤＤＲ型の半導体記憶装置への適用例を示した。
しかしながら、本発明がこうしたクロックタイミングで
データを入出力する半導体記憶装置に限定されないこと
は勿論である。例えば、或る基本クロックＣＬＫの立ち
上がりでｅｖｅｎデータを読み書きし、その次の基本ク
ロックＣＬＫの立ち上がりでｏｄｄデータを読み書きす
るようなＳＤＲ（Single Data Rate）型の半導体記憶装
置へ本発明を適用しても良い。
【０１５０】（６）上述した説明では各メモリサブアレ
イを２分割したが、分割数が必ず“２”でなければなら
ないという訳ではない。例えば、各メモリサブアレイを
８分割して各ビット専用のメモリセルアレイ８個で構成
して、ビット０専用のメモリセルアレイをデータアンプ
の最も近くに配置するようにしても良い。また、メモリ
サブアレイを２分割する場合においてもｅｖｅｎ，ｏｄ
ｄを基準として分けねばならないという必然性はない。
すなわち、最初に出力すべきビット０をデータアンプの
最も近くに配置されたメモリセルアレイに記憶させるの
であれば、これ以外のビット１〜７は何れのメモリセル
アレイに記憶させても良い。例えば、ビット０〜３をメ
モリセルアレイ１１Ｕｅ，１１Ｌｅに記憶させ、ビット
４〜７をメモリセルアレイ１１Ｕｏ，１１Ｌｏに記憶さ
せることなどが考えられる。なお、以上のように構成し
た場合には、各メモリセルアレイにどのビットを記憶さ
せるかによって、ライトアンプ，データアンプ，シリパ
ラ変換回路，パラシリ変換回路，セレクタ，マルチプレ
クサ，デマルチプレクサ等からなる読み出し系および書
き込み系の回路を当業者の技術常識に従って適宜再構成
すれば良い。
イを２分割したが、分割数が必ず“２”でなければなら
ないという訳ではない。例えば、各メモリサブアレイを
８分割して各ビット専用のメモリセルアレイ８個で構成
して、ビット０専用のメモリセルアレイをデータアンプ
の最も近くに配置するようにしても良い。また、メモリ
サブアレイを２分割する場合においてもｅｖｅｎ，ｏｄ
ｄを基準として分けねばならないという必然性はない。
すなわち、最初に出力すべきビット０をデータアンプの
最も近くに配置されたメモリセルアレイに記憶させるの
であれば、これ以外のビット１〜７は何れのメモリセル
アレイに記憶させても良い。例えば、ビット０〜３をメ
モリセルアレイ１１Ｕｅ，１１Ｌｅに記憶させ、ビット
４〜７をメモリセルアレイ１１Ｕｏ，１１Ｌｏに記憶さ
せることなどが考えられる。なお、以上のように構成し
た場合には、各メモリセルアレイにどのビットを記憶さ
せるかによって、ライトアンプ，データアンプ，シリパ
ラ変換回路，パラシリ変換回路，セレクタ，マルチプレ
クサ，デマルチプレクサ等からなる読み出し系および書
き込み系の回路を当業者の技術常識に従って適宜再構成
すれば良い。
【０１５１】
【発明の効果】以上説明したように、本発明では半導体
記憶装置を構成しているメモリサブアレイを複数のメモ
リセルアレイに分割し、これらメモリセルアレイから読
み出される複数ビットのデータの各ビットデータを連続
して外部へ出力する。その際、請求項１記載の発明で
は、最初に出力すべきビットのデータを他のメモリセル
アレイよりも出力手段の近傍に配置された第１のメモリ
セルアレイに記憶させている。このため、バーストで読
み出されるビットデータのうち、タイミング的な制約が
最も厳しい最初のビットの読み出し時間を他のどのビッ
トの読み出し時間よりも短くすることができ、半導体記
憶装置全体の高速化を図ることができる。
記憶装置を構成しているメモリサブアレイを複数のメモ
リセルアレイに分割し、これらメモリセルアレイから読
み出される複数ビットのデータの各ビットデータを連続
して外部へ出力する。その際、請求項１記載の発明で
は、最初に出力すべきビットのデータを他のメモリセル
アレイよりも出力手段の近傍に配置された第１のメモリ
セルアレイに記憶させている。このため、バーストで読
み出されるビットデータのうち、タイミング的な制約が
最も厳しい最初のビットの読み出し時間を他のどのビッ
トの読み出し時間よりも短くすることができ、半導体記
憶装置全体の高速化を図ることができる。
【０１５２】また、請求項２記載の発明では、第１のメ
モリセルアレイから出力手段までの第１の出力線の長さ
を他のメモリセルアレイから出力手段までの他の出力線
の長さよりも短くしている。このため、メモリセルから
出力手段までデータを伝送するための出力線の負荷容量
や時定数は、第１の出力線の方が他の出力線よりも小さ
く、その分、バースト１発目のビットを高速に読み出す
ことができ、タイミングマージンを確保することが可能
になる。特に、大容量品の半導体記憶装置になるほど出
力線も長くなる傾向にあるため、大容量な半導体記憶装
置ほどその効果は顕著に現れる。また、これら請求項１
記載の発明によれば、従来の半導体記憶装置と比較した
場合にも、出力手段などの周辺回路の構成が複雑化しな
いため、回路構成を大規模化させることなく半導体記憶
装置の高速化を図ることができる。さらに、請求項１２
記載の発明のように、最初に外部へ出力すべきビットの
データがメモリセルアレイから出力端子までスルーで伝
送されるような動作モードでは、最初に出力すべきビッ
トの配線が長いので特に有用である。
モリセルアレイから出力手段までの第１の出力線の長さ
を他のメモリセルアレイから出力手段までの他の出力線
の長さよりも短くしている。このため、メモリセルから
出力手段までデータを伝送するための出力線の負荷容量
や時定数は、第１の出力線の方が他の出力線よりも小さ
く、その分、バースト１発目のビットを高速に読み出す
ことができ、タイミングマージンを確保することが可能
になる。特に、大容量品の半導体記憶装置になるほど出
力線も長くなる傾向にあるため、大容量な半導体記憶装
置ほどその効果は顕著に現れる。また、これら請求項１
記載の発明によれば、従来の半導体記憶装置と比較した
場合にも、出力手段などの周辺回路の構成が複雑化しな
いため、回路構成を大規模化させることなく半導体記憶
装置の高速化を図ることができる。さらに、請求項１２
記載の発明のように、最初に外部へ出力すべきビットの
データがメモリセルアレイから出力端子までスルーで伝
送されるような動作モードでは、最初に出力すべきビッ
トの配線が長いので特に有用である。
【０１５３】また、請求項３記載の発明では、第１の出
力線および他の出力線をローカル出力線およびグローバ
ル出力線からなる階層化された出力線で構成し、第１の
出力線を構成するグローバル出力線の長さを他の出力線
を構成するグローバル出力線の長さよりも短くしてい
る。これにより、階層化された出力線の採用で配線遅延
を低減させられる効果があるばかりでなく、第１の出力
線の長さを短くすることによる配線遅延の短縮の効果が
あるため、より一層の高速化が可能となる。また、請求
項４記載の発明では、第１の出力線が最初に出力すべき
ビット以外のビットデータを伝送するための複数本の出
力線で構成されている場合に、これら複数本の出力線を
構成しているローカル出力線のうち、最初に出力すべき
ビットに対応したローカル出力線を出力手段の最も近く
に配線している。これによって、例えばビット０からビ
ット７までの８ビットバースト出力を行うために、第１
のメモリセルアレイに偶数ビット目のデータを記憶さ
せ、他のメモリセルアレイに奇数ビット目のデータを記
憶させるような場合に、複数本あるグローバル出力線の
うち、最先で出力すべきビット０に対応したグローバル
出力線の長さを最短とすることが可能となって、より一
層の高速化を図ることができる。
力線および他の出力線をローカル出力線およびグローバ
ル出力線からなる階層化された出力線で構成し、第１の
出力線を構成するグローバル出力線の長さを他の出力線
を構成するグローバル出力線の長さよりも短くしてい
る。これにより、階層化された出力線の採用で配線遅延
を低減させられる効果があるばかりでなく、第１の出力
線の長さを短くすることによる配線遅延の短縮の効果が
あるため、より一層の高速化が可能となる。また、請求
項４記載の発明では、第１の出力線が最初に出力すべき
ビット以外のビットデータを伝送するための複数本の出
力線で構成されている場合に、これら複数本の出力線を
構成しているローカル出力線のうち、最初に出力すべき
ビットに対応したローカル出力線を出力手段の最も近く
に配線している。これによって、例えばビット０からビ
ット７までの８ビットバースト出力を行うために、第１
のメモリセルアレイに偶数ビット目のデータを記憶さ
せ、他のメモリセルアレイに奇数ビット目のデータを記
憶させるような場合に、複数本あるグローバル出力線の
うち、最先で出力すべきビット０に対応したグローバル
出力線の長さを最短とすることが可能となって、より一
層の高速化を図ることができる。
【０１５４】また、請求項９記載の発明では、各メモリ
セルアレイを互いに独立して活性化される複数の領域に
分割して、これら複数の領域のうち、バースト出力の対
象となっているビットデータが記憶された領域だけを同
時に活性化させて読み出しを行っている。これにより、
各メモリセルアレイを例えば２つの領域に分割すること
で、メモリセルアレイからデータを読み出すために同時
に活性化されるセンスアンプの数を半分に減らすことが
できる。このため、最初に出力すべきビットの高速読み
出しを図りつつ、半導体記憶装置全体の消費電流を低減
させることができる。また、請求項１０記載の発明で
は、メモリサブアレイを第１及び第２のメモリセルアレ
イで構成し、最初に出力すべきビットのデータが記憶さ
れた第１のメモリセルアレイを先にして、これら２個の
メモリセルアレイから各ビットデータを交互に読み出し
て外部へ連続して出力している。したがって、例えば１
回のアドレスアクセスでビット０からビット７まで８ビ
ットバースト読み出しを行うとした場合、メモリサブア
レイがｅｖｅｎデータ用／ｏｄｄデータ用のメモリセル
アレイに分割される。その結果、ｅｖｅｎデータ用メモ
リセルアレイからの読み出し時間をｏｄｄデータ用メモ
リセルアレイからの読み出し時間の半分程度に低減させ
ることができる。
セルアレイを互いに独立して活性化される複数の領域に
分割して、これら複数の領域のうち、バースト出力の対
象となっているビットデータが記憶された領域だけを同
時に活性化させて読み出しを行っている。これにより、
各メモリセルアレイを例えば２つの領域に分割すること
で、メモリセルアレイからデータを読み出すために同時
に活性化されるセンスアンプの数を半分に減らすことが
できる。このため、最初に出力すべきビットの高速読み
出しを図りつつ、半導体記憶装置全体の消費電流を低減
させることができる。また、請求項１０記載の発明で
は、メモリサブアレイを第１及び第２のメモリセルアレ
イで構成し、最初に出力すべきビットのデータが記憶さ
れた第１のメモリセルアレイを先にして、これら２個の
メモリセルアレイから各ビットデータを交互に読み出し
て外部へ連続して出力している。したがって、例えば１
回のアドレスアクセスでビット０からビット７まで８ビ
ットバースト読み出しを行うとした場合、メモリサブア
レイがｅｖｅｎデータ用／ｏｄｄデータ用のメモリセル
アレイに分割される。その結果、ｅｖｅｎデータ用メモ
リセルアレイからの読み出し時間をｏｄｄデータ用メモ
リセルアレイからの読み出し時間の半分程度に低減させ
ることができる。
【図１】 本発明の一実施形態による半導体記憶装置
の構成を示したブロック図である。
の構成を示したブロック図である。
【図２】 従来の技術による半導体記憶装置におい
て、単一のメモリセルアレイからｅｖｅｎデータ及びｏ
ｄｄデータが読み出される様子を示した説明図である。
て、単一のメモリセルアレイからｅｖｅｎデータ及びｏ
ｄｄデータが読み出される様子を示した説明図である。
【図３】 同実施形態による半導体記憶装置におい
て、単一のメモリサブアレイを分割した２個のメモリセ
ルアレイからｅｖｅｎデータ，ｏｄｄデータが別々に読
み出される様子を示した説明図である。
て、単一のメモリサブアレイを分割した２個のメモリセ
ルアレイからｅｖｅｎデータ，ｏｄｄデータが別々に読
み出される様子を示した説明図である。
【図４】 同実施形態による半導体記憶装置における
Ｉ／Ｏ線とメモリセルプレートとの関係を示した説明図
である。
Ｉ／Ｏ線とメモリセルプレートとの関係を示した説明図
である。
【図５】 同実施形態による半導体記憶装置における
Ｉ／Ｏ線の配線態様を示した第１の説明図である。
Ｉ／Ｏ線の配線態様を示した第１の説明図である。
【図６】 同実施形態による半導体記憶装置における
Ｉ／Ｏ線の配線態様を示した第２の説明図である。
Ｉ／Ｏ線の配線態様を示した第２の説明図である。
【図７】 同実施形態による半導体記憶装置における
シリパラ変換回路の詳細構成を示した回路図である。
シリパラ変換回路の詳細構成を示した回路図である。
【図８】 同シリパラ変換回路の動作を示したタイミ
ングチャートである。
ングチャートである。
【図９】 同実施形態による半導体記憶装置における
パラシリ変換回路の具体的な構成を示した回路図であ
る。
パラシリ変換回路の具体的な構成を示した回路図であ
る。
【図１０】 同パラシリ変換回路を構成するｅｖｅｎ
側の回路ブロックの詳細構成を示した回路図である。
側の回路ブロックの詳細構成を示した回路図である。
【図１１】 同パラシリ変換回路を構成するｏｄｄ側
の回路ブロックの詳細構成を示した回路図である。
の回路ブロックの詳細構成を示した回路図である。
【図１２】 同パラシリ変換回路のスルーモードにお
ける動作を示したタイミングチャートである。
ける動作を示したタイミングチャートである。
【図１３】 同パラシリ変換回路のラッチモードにお
ける動作を示したタイミングチャートである。
ける動作を示したタイミングチャートである。
【図１４】 同実施形態による半導体記憶装置におけ
るマルチプレクサ及びセレクタの第１の詳細構成を示し
た回路図である。
るマルチプレクサ及びセレクタの第１の詳細構成を示し
た回路図である。
【図１５】 同実施形態による半導体記憶装置におけ
るマルチプレクサ及びセレクタの第２の詳細構成を示し
た回路図である。
るマルチプレクサ及びセレクタの第２の詳細構成を示し
た回路図である。
【図１６】 同実施形態による半導体記憶装置におい
て、同時に活性化されるセンスアンプの数を半分にする
変形例の構成を示したブロック図である。
て、同時に活性化されるセンスアンプの数を半分にする
変形例の構成を示したブロック図である。
【図１７】 従来の技術による半導体記憶装置の構成
を示したブロック図である。
を示したブロック図である。
１０ 入出力パッド
１１Ｕｅ，１１Ｕｏ，１１Ｌｅ，１１Ｌｏ メモリセル
アレイ １３，１４ｅ，１４ｏ デマルチプレクサ １５Ｕｅ，１５Ｕｏ，１５Ｌｅ，１５Ｌｏ シリパラ変
換回路 １６Ｕｅ，１６Ｕｏ，１６Ｌｅ，１６Ｌｏ ライトアン
プ １７Ｕｅ，１７Ｕｏ，１７Ｌｅ，１７Ｌｏ データアン
プ １８Ｕｅ，１８Ｕｏ，１８Ｌｅ，１８Ｌｏ パラシリ変
換回路 １９ｅ，１９ｏ セレクタ ２０ マルチプレクサ ３１ メモリセルプレート ４１，４２ センスアンプ群 ＧＩＯｅ，ＧＩＯｏ グローバルＩ／Ｏ線 ＬＩＯｅ，ＬＩＯｏ，ＬＩＯ０〜ＬＩＯ７ ローカルＩ
／Ｏ線 Ｕ／Ｌｅ，Ｕ／Ｌｏ 選択信号
アレイ １３，１４ｅ，１４ｏ デマルチプレクサ １５Ｕｅ，１５Ｕｏ，１５Ｌｅ，１５Ｌｏ シリパラ変
換回路 １６Ｕｅ，１６Ｕｏ，１６Ｌｅ，１６Ｌｏ ライトアン
プ １７Ｕｅ，１７Ｕｏ，１７Ｌｅ，１７Ｌｏ データアン
プ １８Ｕｅ，１８Ｕｏ，１８Ｌｅ，１８Ｌｏ パラシリ変
換回路 １９ｅ，１９ｏ セレクタ ２０ マルチプレクサ ３１ メモリセルプレート ４１，４２ センスアンプ群 ＧＩＯｅ，ＧＩＯｏ グローバルＩ／Ｏ線 ＬＩＯｅ，ＬＩＯｏ，ＬＩＯ０〜ＬＩＯ７ ローカルＩ
／Ｏ線 Ｕ／Ｌｅ，Ｕ／Ｌｏ 選択信号
Claims (12)
- 【請求項１】 複数のメモリセルを有するメモリサブ
アレイから読み出した複数ビットのデータの各ビットデ
ータを所定の順序で連続して外部へ出力する出力手段を
備えた半導体記憶装置において、 前記メモリサブアレイを複数のメモリセルアレイに分割
し、 前記複数ビットのデータのうち、最初に出力すべきビッ
トのデータを前記複数のメモリセルアレイのうちの第１
のメモリセルアレイに記憶させ、 該第１のメモリセルアレイを該第１のメモリセルアレイ
以外の他のメモリセルアレイよりも前記出力手段の近傍
に配置したことを特徴とする半導体記憶装置。 - 【請求項２】 複数のメモリセルを有するメモリサブ
アレイから読み出した複数ビットのデータの各ビットデ
ータを所定の順序で連続して外部へ出力する出力手段を
備えた半導体記憶装置において、 前記メモリサブアレイを複数のメモリセルアレイに分割
し、 前記複数ビットのデータのうち、最初に出力すべきビッ
トのデータを前記複数のメモリセルアレイのうちの第１
のメモリセルアレイに記憶させ、 該第１のメモリセルアレイから読み出されるデータを前
記出力手段に伝送するための第１の出力線の長さを、前
記第１のメモリセルアレイ以外の他のメモリセルアレイ
から読み出されるデータを前記出力手段に伝送するため
の他の出力線の長さよりも短くしたことを特徴とする半
導体記憶装置。 - 【請求項３】 前記第１の出力線および前記他の出力
線は、前記メモリセルに記憶されたビットデータが読み
出されるローカル出力線と該ローカル出力線上に読み出
されたビットデータを前記出力手段まで伝送するグロー
バル出力線とで構成される階層化された出力線であっ
て、 前記第１の出力線を構成するグローバル出力線の長さ
が、前記他の出力線を構成するグローバル出力線の長さ
よりも短いことを特徴とする請求項２記載の半導体記憶
装置。 - 【請求項４】 前記第１のメモリセルアレイは、前記
複数ビットのデータのうち、前記最初に出力すべきビッ
トのデータに加えて該ビット以外のビットのデータを記
憶しており、 前記第１の出力線は、前記第１のメモリセルアレイに記
憶された各ビットのデータをそれぞれ前記出力手段に伝
送するための複数本の出力線で構成され、 該複数本の出力線の各々を構成するローカル出力線のう
ち、前記最初に出力すべきビットのデータを伝送するた
めのローカル出力線を前記出力手段の最も近くに配線し
たことを特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 前記複数のメモリセルアレイの各々を
複数のメモリセルプレートで構成し、隣接して配置され
た所定数のメモリセルプレート毎に前記ローカル出力線
を設け、前記第１の出力線および前記他の出力線を構成
するそれぞれのグローバル出力線が互いに同一のメモリ
セルプレート上を通過しないように、これらグローバル
出力線を前記複数のメモリセルアレイ上のメモリセルプ
レートに対応したローカル出力線からそれぞれ引き出し
て前記出力手段まで配線したことを特徴とする請求項３
又は４記載の半導体記憶装置。 - 【請求項６】 前記複数のメモリセルアレイの各々を
複数のメモリセルプレートで構成し、該複数のメモリセ
ルプレートの各々に対応させて前記ローカル出力線を設
け、前記複数のメモリセルアレイの各々を構成する何れ
かのメモリセルプレートに対応したローカル出力線から
前記第１の出力線および前記他の出力線を構成するそれ
ぞれのグローバル出力線を引き出して前記出力手段まで
配線したことを特徴とする請求項３又は４記載の半導体
記憶装置。 - 【請求項７】 前記メモリサブアレイを複数個備え、 前記複数個のメモリサブアレイの中から選択された何れ
かのメモリサブアレイを構成する前記第１のメモリセル
アレイ、および、該選択されたメモリサブアレイ以外の
他のメモリサブアレイを構成する前記他のメモリセルア
レイに対して、連続して出力される前記複数ビットのデ
ータを記憶させ、前記選択されたメモリサブアレイを構
成する前記第１のメモリセルアレイと前記他のメモリサ
ブアレイを構成する前記他のメモリセルアレイを活性化
させて前記複数ビットのデータを読み出すことを特徴と
する請求項１〜６の何れかの項記載の半導体記憶装置。 - 【請求項８】 前記メモリサブアレイを複数個備え、 前記複数個のメモリサブアレイの中から選択された何れ
かのメモリサブアレイを構成する前記第１のメモリセル
アレイおよび前記他のメモリセルアレイに対して、連続
して出力される前記複数ビットのデータを記憶させ、前
記選択されたメモリサブアレイを構成する前記第１のメ
モリセルアレイおよび前記他のメモリセルアレイを活性
化させて前記複数ビットのデータを読み出すことを特徴
とする請求項１〜６の何れかの項記載の半導体記憶装
置。 - 【請求項９】 前記複数のメモリセルアレイの各々が
互いに独立して活性化される複数の領域に分割されてお
り、 前記複数の領域のうち、連続して出力される前記複数ビ
ットのデータが記憶されている領域だけを同時に活性化
させて、該複数ビットのデータを読み出すことを特徴と
する請求項１〜８の何れかの項記載の半導体記憶装置。 - 【請求項１０】 前記メモリサブアレイは前記第１の
メモリセルアレイ及び第２のメモリセルアレイから成る
２個のメモリセルアレイで構成されており、 前記最初に出力すべきビットのデータが記憶された前記
第１のメモリセルアレイを先にして、前記第１のメモリ
セルアレイ及び前記第２のメモリセルアレイから前記各
ビットデータを交互に読み出して外部へ連続して出力す
ることを特徴とする請求項１〜９の何れかの項記載の半
導体記憶装置。 - 【請求項１１】 前記第１のメモリセルアレイ及び前
記第２のメモリセルアレイから交互に読み出された前記
各ビットデータは、クロックの立ち上がり及び立ち下が
りに同期して交互に外部へ出力されることを特徴とする
請求項１０記載の半導体記憶装置。 - 【請求項１２】 前記最初に出力すべきビットのデー
タは、前記第１のメモリセルアレイから読み出されて前
記各ビットデータを外部へ供給するための出力端子まで
スルーで伝送されることを特徴とする請求項１〜１１の
何れかの項記載の半導体記憶装置。
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