JP2002025265A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2002025265A
JP2002025265A JP2000204288A JP2000204288A JP2002025265A JP 2002025265 A JP2002025265 A JP 2002025265A JP 2000204288 A JP2000204288 A JP 2000204288A JP 2000204288 A JP2000204288 A JP 2000204288A JP 2002025265 A JP2002025265 A JP 2002025265A
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Abstract

(57)【要約】 【課題】 簡単な構成でデータ入出力の高速化と動作マ
ージンの改善及びそれに加えて省面積・省電力化を実現
した半導体集積回路装置を提供する。 【解決手段】 第１の信号伝達経路により第１と第２の
データをパラレルに転送させ、それを第１と第２の中継
増幅回路で増幅して第２の信号伝達経路を通して第１と
第２の出力レジスタに伝え、かかる第１と第２の出力レ
ジスタにそれぞれ保持された上記第１と第２のデータを
アドレス情報に基づいてシリアルに出力させる出力回路
とを備え、上記第１と第２のデータのうち先に出力され
るべき一方のデータに対して、後に出力されるべき他方
のデータの上記第２の信号伝達経路への出力タイミング
を遅らせ、第１と第２のデータのうち先に出力されるべ
き一方のデータを上記第１の出力レジスタに対応させ、
後に出力されるべき他方のデータを上記第２の出力レジ
スタに対応させ、上記第１の出力レジスタに対応された
第２の信号伝達経路での伝送速度を、上記第２の出力レ
ジスタに対応された第２の信号伝達経路での伝送速度よ
りも速くする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば高速な読み出し動作が要求される大
記憶容量の半導体記憶装置に利用して有効な技術に関す
るものである。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるものとして、特開
平１０−３４０５７９号公報（以下、先行技術１とい
う）、特開平１１−３９８７１号公報（以下、先行技術
２という）、特開平１０−３３４６５９号公報（以下、
先行技術３という）、特開平９−１９８８７３号公報
（以下、先行技術４という）、特開平７−２８２５８３
号公報（以下、先行技術５という）、特開平４−１６２
２８６号公報（以下、先行技術６という）、特開平７−
２７２４７９号公報（以下、先行技術７という）、特開
平７−２７２４８１号公報（以下、先行技術８とい
う）、特開平１１−１６３６１号公報（以下、先行技術
９という）のあることが判明した。
【０００３】本願発明との関連において上記先行技術１
ないし９の概略は次の通りである。先行技術１において
は、偶数データが先に出力されるとき、奇数及び偶数デ
ータバスアンプの動作タイミングをずらしている。先行
技術２と３においては、リードレジスタの前段にあるリ
ードバッファの動作タイミングをバンク毎にパイプライ
ン動作させている。先行技術４においては、出力ラッチ
の前段にあるセンスアンプの動作タイミングをカラムに
応じてずらしている。先行技術５においては、出力ラッ
チの前段にあるセンスアンプの動作タイミングをずらし
ている。先行技術６においては、出力ラッチの前段にあ
るアンプを交互に動作させている。先行技術７において
は、出力ラッチの前段にあるカラムスイッチの動作タイ
ミングをパイプライン動作させている。先行技術８にお
いては、出力ラッチの前段にあるデータ検出回路の動作
タイミングをアドレスに応じてずらている。先行技術９
においては、ラッチの前段にあるセンスアンプのそれぞ
れの駆動能力を異ならせている。かかる先行技術１ない
し９においては、後で説明する本願発明のように簡単な
構成によるプリフェッチ動作での高速化を実現すること
の必然性を示唆するような記載は一切見当たらない。
【０００４】
【発明が解決しようとする課題】ＤＤＲ ＳＤＲＡＭ
（Double Data Rate Synchronous Dynamic Random Acce
ssMemory ；以下単にＤＤＲ ＳＤＲＡＭという）はク
ロックの両エッジでデータの入出力を行う。従って、２
００ＭＨｚのクロック周波数で動作させると、２倍の４
００Ｍｂｐｓのデータ転送速度が得られる。ＳＤＲＡＭ
と同様のチップ構成でＤＤＲを取ると、チップ内部を２
倍の周波数で動かさなければならなくなるが、同一デバ
イスでは実現不可能である。そこで、ＤＤＲ ＳＤＲＡ
Ｍでは、プリフェッチ動作により、チップ内の動作周波
数をＳＤＲＡＭと同等にして、データの入出力のみ高速
化して４００Ｍｂｐｓを実現する。従って、ＤＤＲ Ｓ
ＤＲＡＭでは、メインアンプ−出力バッファまでのデー
タ転送方式がＳＤＲＡＭと大きく異なる。
【０００５】ＳＤＲＡＭでは、消費電流ＩＣＣの約２０
％が上記メインアンプ−出力バッファまでのデータ転送
線路であるグローバル入出力線ＧＩＯの充放電電流であ
るとみられている。このため、上記プリフェッチ動作を
行なうとピーク電流が問題となりつつある。つまり、１
６ビット単位でのデータ入出力を行なうとき、2 Ｎプリ
フェッチ動作ではＳＤＲＡＭの２倍の３２個、４Ｎプリ
フェッチ動作では4 倍の６４個のメインアンプ及びそれ
に対応した上記グローバル入出力線ＧＩＯが同時に動作
するためピーク電流が重要な課題となる。そして、性能
を向上しようとしてメインアンプ回路、グローバル入出
力線ＧＩＯを高速化する手法が取ると、いっそうピーク
電流が増加してしまうという問題が生じる。
【０００６】この発明の目的は、簡単な構成でデータ入
出力の高速化と動作マージンの改善を図った信号伝達回
路を備えた半導体集積回路装置を提供することにある。
この発明の他の目的は、高速化と動作マージンの改善に
加えて省面積・省電力化を実現した半導体記憶回路を備
えた半導体集積回路装置を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１の信号伝達経路により第１と第２
のデータをパラレルに転送させ、それを第１と第２の中
継増幅回路で増幅して第２の信号伝達経路を通して第１
と第２の出力レジスタに伝え、かかる第１と第２の出力
レジスタにそれぞれ保持された上記第１と第２のデータ
をアドレス情報に基づいてシリアルに出力させる出力回
路とを備えてなり、上記第１と第２の中継増幅回路にお
いて、上記第１と第２のデータのうち先に出力されるべ
き一方のデータに対して、後に出力されるべき他方のデ
ータの上記第２の信号伝達経路への出力タイミングを遅
らせる。
【０００８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。第１の信号伝達経路により第１と第２のデータをパ
ラレルに転送させ、それを第１と第２の中継増幅回路で
増幅して第２の信号伝達経路を通して第１と第２の出力
レジスタに伝え、かかる第１と第２の出力レジスタにそ
れぞれ保持された上記第１と第２のデータをアドレス情
報に基づいてシリアルに出力させる出力回路とを備えて
なり、上記第１と第２の中継増幅回路に選択回路を設け
て、第１と第２のデータのうち先に出力されるべき一方
のデータを上記第１の出力レジスタに対応させ、後に出
力されるべき他方のデータを上記第２の出力レジスタに
対応させ、上記第１の出力レジスタに対応された第２の
信号伝達経路での伝送速度を、上記第２の出力レジスタ
に対応された第２の信号伝達経路での伝送速度よりも速
くする。
【０００９】
【発明の実施の形態】図１には、この発明に係るＤＤＲ
ＳＤＲＡＭの一実施例の全体ブロック図が示されてい
る。制御入力信号は、ロウアドレスストローブ信号／Ｒ
ＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライト
イネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥと
される。ここで、／はロウレベルがアクティブレベルを
表す論理記号のオーバーバーに対応している。Ｘアドレ
ス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄ
からクロック信号ＣＫ，／ＣＫに同期して時系列的に入
力される。
【００１０】アドレスバッファを通して入力されたＸア
ドレス信号とＹアドレス信号とは、ラッチ回路にそれぞ
れ取り込まれる。ラッチ回路に取り込まれたＸアドレス
信号は、プリデコーダにより供給され、その出力信号が
Ｘデコーダに供給されてワード線ＷＬの選択信号が形成
される。ワード線の選択動作により、メモリアレイの相
補ビット線ＢＬには微小な読み出し信号が現れ、センス
アンプにより増幅動作が行われる。ラッチ回路に取り込
まれたＹアドレス信号は、プリデコーダに供給され、そ
の出力信号がＹデコーダに供給されてビット線ＢＬの選
択信号が形成される。Ｘ救済回路及びＹ救済回路は、不
良アドレスの記憶動作と、記憶された不良アドレスと上
記取り込まれたアドレス信号とを比較し、一致なら予備
のワード線又はビット線の選択をＸデコーダ及びＹデコ
ーダに指示するとともに、正規ワード線又は正規ビット
線の選択動作を禁止させる。
【００１１】センスアンプで増幅された記憶情報は、図
示しないカラムスイッチ回路により選択されものが共通
入出力線に接続されてメインアンプに伝えられる。この
メインアンプは、特に制限されないが、書き込み回路も
設けられる。つまり、読み出し動作のときには、Ｙスイ
ッチ回路を通して読み出された読み出し信号を増幅し
て、出力バッファを通して外部端子ＤＱから出力させ
る。書き込み動作のときには、外部端子ＤＱから入力さ
れた書き込み信号が入力バッファを介して取り込まれ、
上記書き込み回路を介して共通入出力線及び選択ビット
線に伝えられ、選択ビット線では上記センスアンプの増
幅動作により書き込み信号が伝えられてメモリセルのキ
ャパシタにそれに対応した電荷が保持される。
【００１２】クロック発生回路（メインコントロール回
路）は、クロック信号ＣＫ，／ＣＫと上記信号／ＲＡＳ
と／ＣＡＳに対応して入力されたアドレス信号の取り込
み制御タイミング信号や、センスアンプの動作タイミン
グ信号等のように、メモリセルの選択動作に必要な各種
のタイミング信号を発生させる。内部電源発生回路は、
電源端子から供給されたＶccとＶssのような動作電圧を
受け、上記プレート電圧、Ｖcc／２のようなプリチャー
ジ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基
板バックバイアス電圧ＶＢＢのような各種内部電圧を発
生させる。リフレッシュカウンタは、リフモードにされ
たときにリフレッシュ用のアドレス信号を生成してＸ系
の選択動作に用いられる。
【００１３】図２には、この発明に係るＤＤＲ ＳＤＲ
ＡＭの一実施例のチップ全体構成図が示されている。こ
の実施例のＳＤＲＡＭは、複数のメモリブロック又はバ
ンクを構成するようチップが全体として８分割される。
８つに分割された各々のブロックは、それぞれが同様な
構成とされる。メモリアレイに一端に沿ってＸデコーダ
ＸＤＣが設けられ、それと直交する方向のチップ中央寄
りにＹデコーダＹＤＣとメインアンプＭＡが配置され
る。上記８個のメモリブロックは、２つが１組とされて
上記ＸデコーダＸＤＣが隣接するよう上下対称的に配置
されて前記のような１つのメモリバンクが構成される。
上記各々２組のメモリブロックからなる２つのメモリバ
ンクも、同図において上下対称的に配置される。また、
チップの縦中央に設けられた周辺回路を中心にして上記
ＹデコーダＹＤＣ、メインアンプＭＡが互いに隣接する
ように左右対称的に配置される。
【００１４】１つのメモリブロックのメモリアレイ部
は、上記ＸデコーダＸＤＣから同図に縦方向に延びるワ
ード線にそって複数個に分割されたアレイと、それぞれ
のアレイに設けられたサブワード線を、上記複数個のア
レイを貫通するように配置されたメインワード線と、サ
ブワード線選択線により選択されるという階層ワード線
方式が採られる。これにより、サブワード線に接続され
るメモリセルの数が減り、サブワード線選択動作を高速
にする。
【００１５】上記メモリブロックは、ＹデコーダＹＤＣ
から延びるＹ選択線にそって複数個に分割されたアレイ
を有し、各アレイ毎にビット線が分割される。これによ
り、ビット線に接続されるメモリセルの数が減り、メモ
リセルからビット線に読み出される信号電圧を確保する
ものである。メモリセルは、ダイナミック型メモリセル
から構成され、記憶キャパシタに電荷が有るか無いかを
情報の１と０に対応させるものであり、記憶キャパシタ
の電荷とビット線のプリチャージ電荷との電荷結合によ
って読み出し動作を行なうので、上記ビット線に接続さ
れるメモリセルの減らすことによって、必要な信号量を
確保することができる。
【００１６】上記分割されたアレイの上下には、サブワ
ードドライバ列が配置され、アレイの左右（ビット線方
向）にはセンスアンプ列が配置される。センスアンプ列
には、カラム選択回路やビット線プリチャージ回路等が
設けられており、ワード線（サブワード線）の選択によ
るメモリセルからのデータ読み出しによって夫々のビッ
ト線に現れる微小電位差をセンスアンプにより検出して
増幅する。
【００１７】後述するメイン入出力線ＭＩＯは、特に制
限されないが、上記サブワードドライバ列上を同図にお
いて横方向に延長される。そして、センスアンプ列にそ
ってローカル入出力線ＬＩＯが配置され、ロウ系の選択
信号によってローカル入出力線ＬＩＯと上記メイン入出
力線ＭＩＯが接続される。上記周辺回路には、前記グロ
ーバル入出力線ＧＩＯが配置されており、選択されたメ
モリバンクに対応した上記メイン入出力線ＭＩＯと接続
される。グローバル入出力線ＭＩＯは、入出力レジスタ
を通して前記出力バッファ及び入力バッファを介して外
部端子と接続されるパッドＤＱＰＡＤと接続される。
【００１８】図示しないが、チップの中央部に次に説明
するような周辺回路が適宜に設けられる。アドレス入力
端子から供給されたアドレス信号は、ロウアドレスバッ
ファ回路とカラムアドレスバッファにアドレスマルチプ
レクス形式で取り込まれる。供給されたアドレス信号は
それぞれのアドレスバッファが保持する。例えば、ロウ
アドレスバッファとカラムアドレスバッファは、１つの
メモリサイクル期間にわたって上記取り込まれたアドレ
ス信号をそれぞれ保持する。そして、チップの中央部に
は、ヒューズとアドレス比較を行なうＭＯＳＦＥＴ等か
らなる救済回路も設けられる。
【００１９】上記ロウアドレスバッファはリフレッシュ
動作モードにおいてはリフレッシュ制御回路から出力さ
れるリフレッシュアドレス信号をロウアドレス信号とし
て取り込む。この実施例では、特に制限されないが、ク
ロック発生回路を介して上記リフレッシュアドレス信号
をロウアドレス信号として取り込むようにされている。
カラムアドレスバッファに取り込まれたアドレス信号
は、制御回路に含まれるカラムアドレスカウンタにプリ
セットデータとして供給される。上記カラムアドレスカ
ウンタは後述のコマンドなどで指定される動作モードに
応じて、上記プリセットデータとしてのカラムアドレス
信号、又はそのカラムアドレス信号を順次インクリメン
トした値を、ＹデコーダＹＤＣに向けて出力する。
【００２０】制御回路は、特に制限されなが、クロック
信号、クロックイネーブル信号、チップセレクト信号、
カラムアドレスストローブ信号、ロウアドレスストロー
ブ信号、ライトイネーブル信号、データ入出力マスクコ
ントロール信号などの外部制御信号と、メモリバンクに
対応されたアドレス信号とが供給され、それらの信号の
レベルの変化やタイミングなどに基づいてＤＤＲ ＳＤ
ＲＡＭの動作モード等の各種制御信号とそれに対応した
各種タイミング信号を形成し、そのためのコントロール
ロジックとモードレジスタを備える。
【００２１】図３には、この発明に係るＤＤＲ ＳＤＲ
ＡＭの概略全体構成図が示されている。同図は、前記図
２に対応されており、メモリアレイがチップが全体とし
て８分割される。同図には、そのうちの半分の４つのメ
モリアレイが代表として例示的に示され、図面の残り半
分にはこの発明に関連する部分の拡大図が示されてい
る。上記メモリアレイに一端に沿ってＸデコーダＸＤＣ
が設けられ、それと直交する方向のチップ中央寄りにＹ
デコーダＹＤＣとメインアンプＭＡが配置される。上記
８個のメモリアレイは、２つが１組とされてＸデコーダ
ＸＤＣを挟んで上下対称的に設けられる。このようにＸ
デコーダＸＤＣを挟んで設けられる２つのメモリアレイ
により１つのメモリバンク(Bank2) が構成される。他の
メモリバンク(Bank3) も上記同様な２つのメモリアレイ
により構成される。
【００２２】１つのメモリアレイは、上記ＸデコーダＸ
ＤＣから同図に縦方向に延びるワード線にそって複数個
に分割されたアレイが設けられる。上記アレイの各々に
設けられたサブワード線は、上記複数個のアレイを貫通
するように配置されたメインワード線と、サブワード線
選択線によりサブワードドライバによって選択されると
いう階層ワード線方式が採られる。同様に、メモリアレ
イは、ＹデコーダＹＤＣから延びるＹ選択線にそって複
数個に分割されたアレイを有し、アレイの各々によって
ビット線が分割される。
【００２３】上記ビット線は、その両端部に設けられる
センスアンプ列によって分割され、かかるビット線列に
そってローカル入出力線ＬＩＯが設けられる。上記ロー
カル入出力線ＬＩＯは、ロウ系のアドレスにより選択さ
れる選択回路を介してメイン入出力線ＭＩＯに接続され
る。メイン出力線ＭＩＯは、代表として例示的に示され
ているメモリバンク（Bank2 ）を例にして説明すると、
２つに分割されたメモリアレイにおいて１６対（pairs)
ずつが、上記Ｙ選択線と平行に上記サブワードドライバ
列にそって延長される。それ故、１つのメモリバンク
（Bank2 ）では、３２対（pairs)のメイン入出力線ＭＩ
Ｏが設けられる。これらの３２対のメイン入出力線ＭＩ
Ｏに対応して３２個のメインアンプＭＡが設けられる。
【００２４】上記３２個のメインアンプＭＡの出力信号
は、チップの縦方向に延長される３２対（pairs)のグロ
ーバル入出力線ＧＩＯに供給される。これらのグローバ
ル入出力線ＧＩＯは、図示しないチップの下半分に設け
られる２つのメモリバンク（Bank0 、Bank2)に対応して
設けられるメインアンプＭＡにも接続されるようチップ
の縦方向を延長するように形成される。
【００２５】チップの中央部に周辺回路が設けられる。
同図には、上記周辺回路のうちこの発明に関連する出力
系回路が代表として例示的に示されている。上記周辺回
路には、図示しないアドレス入力端子から供給されたア
ドレス信号をアドレスマルチプレクス形式で取り込むロ
ウアドレスバッファ回路とカラムアドレスバッファ回路
等が設けられる。上記出力系回路は、出力バッファＤＱ
０−１５と、その前段に設けられた増幅回路ＡＭＰから
構成される。出力バッファＤＱ０−１５は、１６ビット
の単位でパラレルにデータ出力を行なうものである。上
記増幅回路Ａｍｐは、上記グローバル入出力線ＧＩＯに
対応して３２個設けられ、その出力部に選択回路（ＦＩ
ＦＯ）が設けられて奇数アドレスに対応した１６ビット
の信号又は偶数アドレスに対応した１６ビットの信号を
上記１６個の出力バッファＤＱ０−１５に伝える。
【００２６】この実施例のＤＤＲ ＳＤＲＡＭでは、上
記１つのメモリバンク（Bank2)の２つのメモリアレイに
おいてメイン入出力線ＭＩＯに奇数アドレス（ＯＤＤ
Ａｄｄ）と偶数アドレス（ＥＶＥＮ Ａｄｄ) とに分け
ておき、リード動作ではカラム系アドレス信号に対応し
てそれぞれのメモリアレイから１６ビットずつ全部で３
２ビットを選択し、上記グローバル入出力線ＧＩＯを用
いて３２ビットのデータを出力させるという２Ｎ（ここ
ではＮは１６）プリフェッチ動作を行なう。そして、出
力回路においてクロック信号ＣＫの立ち上がりに同期し
て先頭アドレスの１６ビット分を、クロック信号の立ち
下がりに同期して残り１６ビット分のデータを出力させ
る。
【００２７】特に制限されないが、図２又は図３の実施
例は、約２５６Ｍビットのような大記憶容量を持つＤＤ
Ｒ ＳＤＲＡＭに向けられている。チップは８つのメモ
リブロックに分割されており、２ブロックで１バンクを
構成する。１メモリブロックは、８×１６のアレイ（サ
ブマット）に分割されており、１サブマットは５１２×
５１２ビットとされる。つまり、１本のサブワード線に
は５１２個のメモリセルが接続され、ビット線には５１
２個のメモリセルが接続される。以下の説明では、メイ
ン入出力線ＭＩＯを回路記号ＭＩＯを用いてＭＩＯ線と
略し、グローバル入出力線ＧＩＯは回路記号ＧＩＯを用
いてＧＩＯ線と略す。
【００２８】この実施例では、メインアンプ回路、メイ
ンアンプ出力回路、ＧＩＯ線、出力レジスタ回路をＯＤ
Ｄ／ＥＶＥＮアドレス用にそれぞれ割り当てられる。そ
して、前記のようにメインアンプ→出力レジスタへのデ
ータ転送は、ＯＤＤ／ＥＶＥＮ同時に行う。すなわち、
ＭＩＯ線に読み出された３２ビットからなるデータをメ
インアンプ回路で同時にセンスしてパラレルに出力レジ
スタに転送する。スタートアドレスのＯＤＤ／ＥＶＥＮ
に応して、出力レジスタ内のデータをクロックの立上
り，立ち下がりに同期して出力する。従って、この実施
例ではメインアンプ回路及びＧＩＯ線は３２個同時に動
作することになる。
【００２９】図４には、この発明に係るＤＤＲ ＳＤＲ
ＡＭの読み出し系回路の一実施例の構成図が示されてい
る。この実施例では、前記のような２Ｎプリフェッチ動
作に向けられている。つまり、ＭＩＯ線に読み出された
３２ビットからなるデータをメインアンプ回路で同時に
センスしてＧＩＯ線を通してパラレルに出力レジスタに
転送する際のピーク電流の低減のために、ＧＩＯ線によ
り転送されるデータを１ｓｔ出力データと２ｎｄ出力デ
ータとでタイミングをずらして出力するようにする。
【００３０】構成としては、奇数（ＯＤＤ）データ用と
偶数（ＥＶＥＮ）データ用にメインアンプとそのアンプ
出力回路及びＧＩＯ線と出力レジスタを入出力端子ＤＱ
０〜ＤＱ１５に対応して１６ずつが設けられる。そし
て、アンプ出力回路には、その出力タイミングを調整す
るＭＡ制御回路が設けられて、スタートアドレス情報に
対応して先に出力すべきＯＤＤ（又はＥＶＥＮ）のデー
タはそのままＧＩＯ線を通して出力レジスタに伝えて、
後から出力すべきＥＶＥＮ（又はＯＤＤ）データは上記
ＭＡ制御回路により遅延させてＧＩＯ線を通して出力レ
ジスタに伝えるようにする。つまり、メインアンプの制
御回路をＯＤＤ用とＥＶＥＮ用に分けて制御し、スター
トアドレスに応して、１ｓｔ出力データ（クロック立上
り）はそのままＧＩＯ線にデータ出力し、２ｎｄ出力デ
ータ（クロック立ち下がり）ディレイさせてＧＩＯ線に
データ出力させる。
【００３１】例えば、ＯＤＤスタートのときには、ＯＤ
Ｄ／ＥＶＥＮの両アドレスに対応してメモリセルの選択
を行ない、１番目のクロック信号ＣＬＫによりセンスア
ンプ、ＬＩＯ及びＭＩＯにデータを読み出しメインアン
プＭＡに取り込む。上記のようにＯＤＤスタートならＯ
ＤＤデータに対応した１ｓｔデータをメインアンプの出
力信号をそのままＧＩＯ線を通して出力レジスタに転送
させる。次いでＥＶＥＮデータに対応した２ｎｄデータ
をディレイさせて出力レジスタに転送させる。
【００３２】次のクロックでＥＶＥＮスタートが指示さ
れてなら、同様にＯＤＤ／ＥＶＥＮの両アドレスに対応
してメモリセルの選択を行ない、２番目のクロック信号
ＣＬＫによりセンスアンプ、ＬＩＯ及びＭＩＯにデータ
を読み出しメインアンプＭＡに取り込む。上記のように
ＥＶＥＮタートならＥＶＥＮデータに対応した１ｓｔデ
ータをメインアンプの出力信号をそのままＧＩＯ線を通
して出力レジスタに転送させる。次いでＯＤＤデータに
対応した２ｎｄデータをディレイさせて出力レジスタに
転送させる。
【００３３】特に制限されないが、３番目のクロックＣ
ＬＫの立ち上がりで、最初にアドレス指定されたＯＤＤ
データの０が出力され、それと同時に読み出されたＥＶ
ＥＮデータの１がクロック信号の立ち下がりで出力され
る。４番目のクロックＣＬＫの立ち上がりで、２番目の
アドレス指定されたＥＶＥＮデータの２が出力され、そ
れと同時に読み出されたＯＤＤデータの３がクロック信
号の立ち下がりで出力される。以下、同様なメモリセル
の選択動作、データ転送及び出力動作がクロック信号Ｃ
ＬＫに対応してパイプライン的に行なわれる。
【００３４】この実施例では、上記のような２Ｎプリフ
ェッチＤＤＲ ＳＤＲＡＭにおいて、同時に充放電する
ＧＩＯ線を３２→１６個に低減することが可能となる。
また、同様な手法によって４ＮプリフェッチＤＤＲ Ｓ
ＤＲＡＭをも構成することができ、その場合には同時に
充放電するＧＩＯ線を６４→１６個に低減できる。前
記、２ｎｄ出力データは、半クロック時間的に余裕があ
るためＧＩＯ線での転送タイミングを遅らせてもデータ
出力動作の性能は劣化しない。
【００３５】図５には、この発明に係るＤＤＲ ＳＤＲ
ＡＭに用いられるメインアンプの一実施例の回路図が示
されている。この実施例では、上記２Ｎプリフェッチに
対応した一対のメインアンプ、メインアンプ出力回路と
その制御回路が代表として例示的に示されている。そし
て、ＯＤＤ／ＥＶＥＮからなる一対の回路のうちＯＤＤ
側回路について以下具体的に説明する。メインアンプ回
路は、タイミング信号ＤＭＡＰＳＢのロウレベルによっ
てオン状態にされるＰチャンネル型のＭＯＳＦＥＴＱ１
とＱ２を通して一対のメイン入出力線ＭＩＯＴとＭＩＯ
Ｂの信号が取り込まれる。
【００３６】上記取り込まれた信号は、ゲートとドレイ
ンとが交差接続されたＰチャンネル型ＭＯＳＦＥＴＱ
３，Ｑ４とＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６と、
上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通接続
されたソースと回路の接地電位との間に設けられた動作
電流を流すＮチャンネル型ＭＯＳＦＥＴＱ７からなるＣ
ＭＯＳラッチ回路で増幅される。つまり、上記タイミン
グ信号ＤＭＡＰＳＢがロウレベルの期間に入力信号の取
り込みが行なわれ、所望の信号量が確保されると、上記
タイミング信号ＤＭＡＰＳＢがハイレベルとなり、上記
メイン入出力線ＭＩＯＴ，ＭＩＯＢとラッチ回路の入出
力端子とが分離され、タイミング信号ＤＡＭＡＥＴのハ
イレベルにより上記ラッチ回路が増幅動作を開始する。
このとき、大きな寄生容量を持つＭＩＯ線が分離されて
いるので、上記ＣＭＯＳラッチ回路は上記ＭＩＯ線を通
して伝えられた信号を高速にＣＭＯＳレベルに増幅し、
ゲート回路Ｇ４とＧ５からなるラッチ回路により保持さ
せる。
【００３７】メインアンプ出力回路は、タイミング信号
ＤＭＯＥＴ（ＯＤＤ）より制御されるゲート回路Ｇ６、
Ｇ７を通して上記メインアンプ回路の出力信号がＰチャ
ンネル型出力ＭＯＳＦＥＴＱ８とＮチャンネル型出力Ｍ
ＯＳＦＥＴＱ９からなる出力回路に伝えられ、上記メイ
ンアンプ回路に取り込まれた出力信号を電流増幅してＧ
ＩＯ線に伝えられる出力信号ＤＧＯＵＴ０を形成する。
【００３８】本回路例では、メインアンプ制御回路にお
いて、メインアンプ出力信号のタイミングをスタートア
ドレス信号（ＳＴＡＲＴＡＤＤ）により制御することを
特徴とする。すなわち、ＯＤＤスタートの場合、ＳＴＡ
ＲＴＡＤＤ＝Ｌ（ロウレベル）となり、クロック信号Ｄ
ＲＣＬＫと、その遅延信号を選択的に伝えるゲート回路
Ｇ１とＧ２のうち、ゲート回路Ｇ１がゲートを開いて上
記クロック信号ＤＲＣＬＫをメインアンプ出力回路に伝
えるので、ＯＤＤデータは上記クロック信号ＤＲＣＬＫ
に同期して先に出力される。
【００３９】これに対して、ＥＶＥＮ側のメインアンプ
制御回路では、上記ＯＤＤ側とは逆に上記ゲート回路Ｇ
２に対応したゲート回路がゲートを開いて、遅延信号を
ＥＶＥＮ側のメインアンプ出力回路に伝えるので、ＥＶ
ＥＮデータは上記メインアンプ制御回路に設けられたデ
ィレイ回路に設定された遅延時間だけ遅らされる。ＥＶ
ＥＮスタートの場合は上記とは逆の動作が行なわれる。
このようにメインアンプ制御回路において、スタートア
ドレスに対応して上記メインアンプの出力タイミング、
つまりはＧＩＯ線を通して伝えられるＯＤＤとＥＶＥＮ
のデータの転送タイミングを切り替えるようにするの
で、スタートアドレスが任意でしかもメモリセルのアド
レス選択回路や読み出された信号の伝達経路を画一化で
きる。
【００４０】図６には、前記図５のメインアンプ回路の
動作の一例を説明するための波形図が示されている。メ
インアンプ起動（タイミング信号ＤＭＡＥＴ）後、ＧＩ
Ｏ線へのメインアンプ出力信号（タイミング信号ＤＭＯ
ＥＴ）のタイミングがスタートアドレスによりＯＤＤ又
はＥＶＥＮの一方が先になり、他方が後になるように制
御される。従って、ＧＩＯ線の充放電タイミング、つま
りは出力信号ＤＧＩＯＴ０（ＯＤＤ）と出力信号ＤＧＩ
ＯＴ１（ＥＶＥＮ）をずらすことによりピーク電流の低
減が可能となる。
【００４１】図７には、出力回路の一実施例の回路図が
示されている。この実施例の出力回路は、出力レジスタ
と出力バッファ回路から構成される。この実施例では、
出力レジスタ回路にスルーラッチ（Ｔ−Latch ）回路が
用いられる。本回路はクロック信号ＣＬＫ１，ＣＬＫ２
のハイレベルの期間にスルーデータを出力し、クロック
信号ＣＬＫ１，ＣＬＫ２のロウレベルでラッチする。出
力バッファ回路は、２入力のスルーラッチ回路（Ｔ−La
tch ）とバッファ回路（Ｄout Ｂuff.) を用いて構成さ
れる。本回路は、スタートアドレスに応してスルー出力
するデータをＯＤＤデータ又はＥＶＥＮデータの選択を
行ない、クロックに同期して出力する。本回路は実施例
であり、同様な回路動作を他の回路を用いても行なうよ
うにするとは可能である。
【００４２】図８には、この発明に係るＤＤＲ ＳＤＲ
ＡＭの読み出し系回路の他の一実施例の構成図が示され
ている。この実施例は4 Ｎプリフェッチに向けられてい
る。４Ｎプリフェッチの場合は、下位アドレス（０〜
３）の４ビットをメモリセルからＭＩＯ線に同時に読み
出し、メインアンプで同時にセンスする。そこで、この
実施例では、メインアンプ制御回路を下位アドレス毎に
設けて、スタートアドレスに応してＧＩＯ線への出力タ
イミングをずらして制御する。
【００４３】例えば、スタートアドレスが０の場合は、
まずアドレス０データを出力し、以降、アドレスが進む
順番に応してタイミングをずらして出力する（シーケン
シャルの場合は０→１→２→３）。スタ―トアドレスが
１の場合は、まずアドレス１のデータを出力する以降、
アドレスが進む順番に応してタイミングをずらして出力
する（つまりシーケンシャルの場合は１→２→３→
０）。従って、本構成ではメインアンプ制御回路が下位
アドレス毎に設けられているため、スタートアドレスに
依存しないで本方式の前記のような効果を得ることが可
能である。
【００４４】図９には、この発明に係るＤＤＲ ＳＤＲ
ＡＭの読み出し系回路の他の一実施例の構成図が示され
ている。この実施例は、2 Ｎプリフェッチに向けらてい
る。この実施例では、前記図４の実施例のように、メイ
ンアンプ出力回路、ＧＩＯ線及び出力レジスタ回路をＯ
ＤＤ／ＥＶＥＮ用に割り当てるのではなく、１ｓｔ出力
用と２ｎｄ出力用にのように転送されるデータのタイミ
ングに合わせて使用される信号伝達経路を割り当てるこ
とを特徴とする。すなわち、メインアンプまでは、３２
ビット同時に読み出し、ＧＩＯ線に出力する際にスター
トアドレスに応じてどのＧＩＯ線にデータを出力するか
を切り替える切替回路がアンプ出力回路の入力部に設け
られる。
【００４５】この実施例では、ＧＩＯ線の偶数（０，２
……３０）を１ｓｔ出力用に、奇数（１，３……３１）
を２ｎｄ出力用に割り当てられる。従って、ＯＤＤスタ
ートの場合、ＯＤＤ用メインアンプのデータを偶数ＧＩ
Ｏ線に出力し、ＥＶＥＮ用メインアンプのデータを奇数
ＧＩＯ線に出力する。ＥＶＥＮスタートの場合も同様に
ＥＶＥＮ用メインアンプのデータを偶数ＧＩＯ線に出力
し、ＯＤＤ用メインアンプのデータを奇数ＧＩＯ線に出
力する。本実施例により、出力レジスタにアドレス情報
が不要となり出力タイミング制御が容易となる。
【００４６】図１０には、この発明に係るＤＤＲ ＳＤ
ＲＡＭに用いられるメインアンプの他の一実施例の回路
図が示されている。この実施例では、上記図９の実施例
の一対のメインアンプ、切替回路、メインアンプ出力回
路とその制御回路が代表として例示的に示されている。
メインアンプ回路及びメインアンプ出力回路は、前記図
５の実施例と同様であるので、その説明を省略する。
【００４７】切替回路は、上記メインアンプ回路とメイ
ンアンプ出力回路との間に設けられ、ＯＤＤ用メインア
ンプ回路の出力を１ｓｔ用メインアンプ出力回路又は２
ｎｄ用メインアンプ出力回路のいずれかに伝達するＣＭ
ＯＳスイッチ回路と、ＥＶＥＮ用メインアンプ回路の出
力を１ｓｔ用メインアンプ出力回路又は２ｎｄ用メイン
アンプ出力回路のいずれかに伝達するＣＭＯＳスイッチ
回路とが設けられる。
【００４８】上記一対のＣＭＯＳスイッチ回路は、ＯＤ
Ｄ用メインアンプ回路の出力を１ｓｔ用メインアンプ出
力回路に伝達するときには、ＥＶＥＮ用メインアンプ回
路の出力を２ｎｄ用メインアンプ出力回路に伝達させ、
逆にＯＤＤ用メインアンプ回路の出力を２ｎｄ用メイン
アンプ出力回路に伝達するときには、ＥＶＥＮ用メイン
アンプ回路の出力を１ｓｔ用メインアンプ出力回路に伝
達させるようにし、メインアンプ出力回路１ｓｔと２ｎ
ｄのそれぞれにおいて、上記ＯＤＤ用データとＥＶＥＮ
用データとが衝突しないようにされる。
【００４９】本実施例回路では、前記のようにメインア
ンプ出力回路及びＧＩＯ線を１ｓｔ出力用と２ｎｄ出力
用に割り当て、メインアンプの増幅結果をスタートアド
レスにより切り替えて出力することを特徴とする。すな
わち、ＯＤＤスタートの場合、ＳＴＡＲＴＡＤＤ= Ｌ
（ロウレベル）となり、メインアンプ制御回路により形
成された制御信号によりＯＤＤ用のメインアンプ回路を
１ｓｔメインアンプ出力回路に接続し、ＥＶＥＮ用のメ
インアンプ回路を２ｎｄメインアンプ出力回路に接続す
る。一方、ＥＶＥＮスタートの場合はこの逆のように接
続する。
【００５０】図１１には、図１０のメインアンプ回路の
動作の一例を説明するための波形図が示されている。メ
インアンプ回路とメインアンプ出力回路の間に切替回路
（セレクタ）を設け、スタートアドレス情報により、ど
のＧＩＯ線に出力するかを制御する。従って、ＯＤＤス
タートの場合、１ｓｔ用ＧＩＯ線（ＤＧＩＯＴ０）にＯ
ＤＤデータを出力し、２ｎｄ用ＧＩＯ線( ＤＧＩＯＴ
１）にＥＶＥＮデータを出力する。一方、ＥＶＥＮスタ
ートの場合はこの逆となる。
【００５１】図１２には、この発明に係るＤＤＲ ＳＤ
ＲＡＭの読み出し系回路の他の一実施例の構成図が示さ
れている。この実施例は、前記図１１の実施例の応用例
であり、１ｓｔ用のＧＩＯ線を高速化することを特徴と
している。すなわち、１ｓｔ用のＧＩＯ線に対し、信号
伝達の高速化手法を適用し、２ｎｄ用のＧＩＯ線は、通
常の信号伝送線路を用いるようにする。
【００５２】ＧＩＯ線の高速化手法としては（ａ）ＧＩ
Ｏ配線のピッチを緩和する。例えば、Ｌ／Ｓを２倍にす
ることにより、配線抵抗、容量を低減する。（ｂ）ＧＩ
Ｏ配線のリード／ライト分離。通常は配線本数低減のた
めリード／ライト共通にするが分離して負荷低減を図
る。（ｃ）ＧＩＯ線で小振幅信号転送を行なう。例えば
ＧＴＬ、ＳＳＴＬ等のような小振幅インターフェイスを
採用する。本方式により、アクセスバスである１ｓｔ用
ＧＩＯ線を高速化することにより、アクセス時間の短縮
が可能となる。この構成は、全てのＧＩＯ線を高速化す
るものに比べ回路規模を半分に低減できる。
【００５３】図１３には、ＧＩＯ線の一実施例のパター
ン図が示されている。この実施例では、ＧＩＯ線の配線
ピッチを変えて高速化した例が示されている。１ｓｔ出
力データ用のＧＩＯ線は、配線抵抗を下げるためＧＩＯ
線幅を通常の３倍（１．５μｍ）とし、２ｎｄ出力デー
タ用のＧＩＯ線は０．５μｍとした。なお，配線容量も
低減するためには線間の幅を大きくとることにより可能
である。
【００５４】図１４には、この発明に係るＤＤＲ ＳＤ
ＲＡＭの読み出し系回路の他の一実施例の構成図が示さ
れている。この実施例は、前記図１２の実施例の変形例
であり、メインアンプ回路をも含めて１ｓｔ用と２ｎｄ
用に割り当てることを特徴としている。すなわち、ＭＩ
Ｏ線のＯＤＤ／ＥＶＥＮデータをスタートアドレスに応
して切り替えてメインアンプに入力し、増幅・出力す
る。この時、１ｓｔ用のメインアンプに高速メインアン
プ回路を適用する。つまりは、高速動作を優先させた回
路を用いる。２ｎｄ用メインアンプは、これとは異なる
通常回路を使用する。つまりは、動作電流の低減を優先
させた回路を用いる。
【００５５】高速メインアンプ回路例としては、（ａ）
スタティック型メインアンプ回路がある。通常、動作電
流低減のためダイナミック型のメインアンプ回路が用い
られるが、スタティック型にすることにより高速化を図
ることができる。（ｂ）２相駆動メインアンプ回路を用
いる。この回路により、アクセスバスである１ｓｔ用Ｇ
ＩＯ線を高速化することにより、アクセス時間の短縮が
可能となる。
【００５６】図１５には、図１４の実施例に用いられる
メインアンプの一実施例の構成図が示されている。高速
メインアンプとして、（Ａ）に示したようにスタティッ
ク型のアンプを使用し、通常アンプとして（Ｂ）に示し
たようにダイナミック型アンプを使用する。このダイナ
ミック型アンプは、前記図５、図１０に示したメインア
ンプ回路と同様である。ここで、上記（Ａ）スタティッ
ク型アンプは、信号量を確保するためのタイミングマー
ジンが不要であるので、出力信号ＯＵＴ，／ＯＵＴが得
られるまでの遅延時間Ｔｄが短くなって高速であるが、
信号ＥＮがハイレベルとされる動作期間に動作電流を流
し続けるために消費電流が大きい。
【００５７】一方、（Ｂ）ダイナミック型アンプは、所
望の信号量が得られるまでのタイミングマージンＴｍが
必要なため、前記のような出力信号ＯＵＴ，／ＯＵＴが
得られるまでの遅延時間Ｔｄは大きくなってその分低速
なるが、増幅出力が大きくなるとラッチ形態のＰチャン
ネル型ＭＯＳＦＥＴ又はＮチャンネル型ＭＯＳＦＥＴの
いずれかがオフ状態となって動作電流が流れなくなるの
で消費電流が小さい。従って、この実施例のようなメイ
ンアンプの使い分けによって、アクセスパスのみに高速
アンプを適用し、実効的な動作速度を高速化するととも
に、その他のパスには通常アンプを使用して低電力化を
実現可能である。
【００５８】図１６には、この発明に係るＤＤＲ ＳＤ
ＲＡＭの読み出し系回路の他の一実施例の構成図が示さ
れている。この実施例は、２Ｎプリフェッチの変形例が
示されている。この実施例では、２ｎｄ用ＧＩＯ線への
データ転送をディレイにより遅らせることを特微とす
る。すなわち、１ｓｔ用のＧＩＯ線へのデータ転送は、
前記図１２の実施例と同様に出力し、２ｎｄ用のＧＩＯ
線へのデータ転送を前記図４の実施例のようにはディレ
イにより遅らせて出力する。これにより、図４の実施例
と同様の効果を得ることが可能となる上に、２ｎｄ用Ｇ
ＩＯ線へのデータ転送を常に遅らせるため次サイクルの
データとのタイミングを緩和できる。
【００５９】図１７に、この発明に係るＤＤＲ ＳＤＲ
ＡＭの読み出し系回路の他の一実施例の構成図が示され
ている。この実施例は、前記図１６の実施例の変形例で
あり、4 Ｎプリフェッチに向けられている。4 Ｎプリフ
ェッチの場合も同様に、４ビット（Ｎが１のとき）を同
時にメインアンプでセンス後、下位アドレスに対応した
出力順に１ｓｔ用ＧＩＯ〜４ｔｈ用ＧＩＯ線にタイミン
グをずらして出力する。この実施例では、メインアンプ
制御回路を１ｓｔ用〜４ｔｈ用に個別に準備した構成と
したが、例えば、１ｓｔ用と２ｎｄ用を共有し、２ビッ
ト毎に同時に出力するようにしても良い。
【００６０】図１８には、この発明に係るＤＤＲ ＳＤ
ＲＡＭのＧＩＯ線の一実施例の配置図が示されている。
この実施例のＧＩＯ線配置例では、前記図１６の実施例
において、１ｓｔ用のＧＩＯ線と２ｎｄ用のＧＩＯ線を
交互にレイアウトすることを特徴とする。すなわち、図
２のチップ構成例において、チップを長距離走る３２対
本のＧＩＯ線を１ｓｔ用と２ｎｄ用を交互に配置する。
【００６１】この構成により、１ｓｔ用ＧＩＯ線が充放
電している時は、２ｎｄ用ＧＩＯ線は動作していないた
め（タイミングをずらしている）、２ｎｄ用ＧＩＯ線が
シールド線の役割を果たす。従って、１ｓｔ用のＧＩＯ
線を高速にデータ転送できる。また、図４の実施例にお
いても、同様にＯＤＤとＥＶＥＮ用のＧＩＯ線を交互に
レイアウトすることにより同様の効果が得られる。
【００６２】図１９には、この発明に係るＤＤＲ ＳＤ
ＲＡＭの書き込み系回路の一実施例の構成図が示されて
いる。書き込み系回路は、前記読み出し系回路とは信号
伝達方向が逆になるので、前記実施例のそれぞれにおい
て信号伝達が逆になるようにすればよい。ライト系の入
力バッファ→メインアンプへのＧＩＯ線データ転送の制
御において、シリアルに入力される１ｓｔ入力データと
２ｎｄ入力データに対し、リード系と同様の制御を行
う。
【００６３】例えば、ＯＤＤ／ＥＶＥＮ両方のデータが
共に入力レジスタに入力されてからＧＩＯ線にデータ出
力するものではなく、１ｓｔ入力データを先にＧＩＯ線
に転送することによりタイミングをずらしてピーク電流
の低減を実現するものである。また、ライト系回路で
は、２ｎｄ入力データ（クロック立ち下がり）の方がタ
イミング的にはワーストになるのため、２ｎｄを優先す
るように制御する。つまり、２ｎｄ入力データをＧＩＯ
線を通してライト用のアンプに伝えられてから、上記先
に転送された１ｓｔ入力データとともにＯＤＤとＥＶＥ
ＮのＭＩＯ線を通して２Ｎ分のメモリセルにパラレルに
書き込まれるため、上記２ｎｄ入力データ（クロック立
ち下がり）の方がタイミング的には時間的な余裕がな
い。
【００６４】そこで、この実施例では２ｎｄ入力データ
を転送するＧＩＯ線を高速ＧＩＯ線とするとともにメイ
ンアンプ及び書き込み用のアンプも高速アンプを用いる
ようにすることにより、２ｎｄ入力データを優先するよ
うに制御するものである。これにより、書き込み系回路
での高速化が可能になるとともに、ＧＩＯ線に転送する
ことによりタイミングをずらしてピーク電流の低減を実
現することができる。
【００６５】図２０には、この発明が適用されるダイナ
ミック型ＲＡＭの一実施例のブロック図が示されてい
る。この実施例におけるダイナミック型ＲＡＭは、ＤＤ
Ｒ ＳＤＲＡＭに向けられている。この実施例のＤＤＲ
ＳＤＲＡＭは、特に制限されないが、前記実施例と同
様に４つのメモリバンクに対応して４つのメモリセルア
レイ２００Ａ〜２００Ｄが設けられる。４つのメモリバ
ンク０〜３にそれぞれ対応されたメモリセルアレイ２０
０Ａ〜２００Ｄは、マトリクス配置されたダイナミック
型メモリセルを備え、図に従えば同一列に配置されたメ
モリセルの選択端子は列毎のワード線（図示せず）に結
合され、同一行に配置されたメモリセルのデータ入出力
端子は行毎に相補データ線（図示せず）に結合される。
【００６６】上記メモリセルアレイ２００Ａの図示しな
いワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａに
よるロウアドレス信号のデコード結果に従って１本が選
択レベルに駆動される。メモリセルアレイ２００Ａの図
示しない相補データ線はセンスアンプ（Sense AMP)２０
２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ
線に結合される。センスアンプ２０２Ａは、メモリセル
からのデータ読出しによって夫々の相補データ線に現れ
る微小電位差を検出して増幅する増幅回路である。それ
におけるカラム選択回路２０３Ａは、上記相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路を含む。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。
【００６７】メモリセルアレイ２００Ｂないし２００Ｄ
も同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２
０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられ
る。上記各メモリバンクの相補Ｉ／Ｏ線は、前記グロー
バル入出力線ＧＩＯを構成するデータバス（Data Bus)
を介して各メモリバンクが共通化されて、ライトバッフ
ァを持つデータ入力回路(Din Buffer)２１０の出力端子
及びデータ出力回路（Dout Buffer)２１１の入力端子に
接続される。端子ＤＱは、特に制限されないが、１６ビ
ットからなるデータＤ０−Ｄ１５を入力又は出力するデ
ータ入出力端子とされる。ＤＱＳバッファ（DQS Buffe
r) ２１５は、読み出し動作のときに上記端子ＤＱから
出力するデータのデータストローブ信号を形成する。
【００６８】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buff
er）２０４で一旦保持され、時系列的に入力される上記
アドレス信号のうち、ロウ系アドレス信号はロウアドレ
スバッファ(Row Address Buffer)２０５に保持され、カ
ラム系アドレス信号はカラムアドレスバッファ（Column
Address Buffer)２０６に保持される。リフレッシュカ
ウンタ(Refresh Counter) ２０８は、オートマチックリ
フレッシュ( Automatic Refresh)及びセルフリフレッシ
ュ(Self Refresh)時の行アドレスを発生する。
【００６９】例えば、２５６Ｍビットのような記憶容量
を持つ場合、カラムアドレス信号としては、２ビット単
位でのメモリアクセスを行うようにする場合には、アド
レス信号Ａ１４を入力するアドレス端子が設けられる。
×４ビット構成では、アドレス信号Ａ１１まで有効とさ
れ、×８ビット構成ではアドレス信号Ａ１０までが有効
とされ、×１６ビット構成ではアドレス信号Ａ９までが
有効とされる。６４Ｍビットのような記憶容量の場合に
は、×４ビット構成では、アドレス信号Ａ１０まで有効
とされ、×８ビット構成ではアドレス信号Ａ９までが有
効とされ、そして図のように×１６ビット構成ではアド
レス信号Ａ８までが有効とされる。
【００７０】上記カラムアドレスバッファ２０６の出力
は、カラムアドレスカウンタ（Column Address Counte
r) ２０７のプリセットデータとして供給され、列（カ
ラム）アドレスカウンタ２０７は後述のコマンドなどで
指定されるバーストモードにおいて上記プリセットデー
タとしてのカラムアドレス信号、又はそのカラムアドレ
ス信号を順次インクリメントした値を、カラムデコーダ
２０３Ａ〜２０３Ｄに向けて出力する。
【００７１】モードレジスタ(Mode Register) ２１３
は、各種動作モード情報を保持する。上記ロウデコーダ
(Row Decoder) ２０１Ａないし２０１Ｄは、バンクセレ
クト（Bank Select)回路２１２で指定されたバンクに対
応したもののみが動作し、ワード線の選択動作を行わせ
る。コントロール回路（Control Logic)２０９は、特に
制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号
／はこれが付された信号がロウイネーブルの信号である
ことを意味するバー信号を示している。）、クロックイ
ネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラ
ムアドレスストローブ信号／ＣＡＳ、ロウアドレススト
ローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥ
などの外部制御信号と、／ＤＭ及びＤＱＳとモードレジ
スタ２１３を介したアドレス信号とが供給され、それら
の信号のレベルの変化やタイミングなどに基づいてＤＤ
Ｒ ＳＤＲＡＭの動作モード及び上記回路ブロックの動
作を制御するための内部タイミング信号を形成するもの
で、それぞれに信号に対応した入力バッファを備える。
【００７２】クロック信号ＣＬＫと／ＣＬＫは、クロッ
クバッファを介してＤＬＬ回路２１４に入力され、内部
クロックが発生される。上記内部クロックは、特に制限
されないが、データ出力回路２１１とＤＱＳバッファ２
１５の入力信号として用いられる。また、上記クロック
バッファを介したクロック信号はデータ入力回路２１０
や、列アドレスカウンタ２０７に供給されるクロック端
子に供給される。
【００７３】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
【００７４】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、データ出力回
路２１１に対するアウトプットイネーブルの制御を行う
外部制御信号／ＯＥを設けた場合には、かかる信号／Ｏ
Ｅもコントロール回路２０９に供給され、その信号が例
えばハイレベルのときにはデータ出力回路２１１は高出
力インピーダンス状態にされる。
【００７５】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。
【００７６】アドレス信号Ａ１２とＡ１３は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみのデー
タ入力回路２１０及びデータ出力回路への接続などの処
理によって行うことができる。
【００７７】上記カラムアドレス信号は、前記のように
２５６Ｍビットで×１６ビット構成の場合には、クロッ
ク信号ＣＬＫ（内部クロック）の立ち上がりエッジに同
期するリード又はライトコマンド（後述のカラムアドレ
ス・リードコマンド、カラムアドレス・ライトコマン
ド）サイクルにおけるＡ０〜Ａ９のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。
【００７８】ＤＤＲ ＳＤＲＡＭにおいては、１つのメ
モリバンクでバースト動作が行われているとき、その途
中で別のメモリバンクを指定して、ロウアドレスストロ
ーブ・バンクアクティブコマンドが供給されると、当該
実行中の一方のメモリバンクでの動作には何ら影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。
【００７９】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビ
ットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１の
アドレスにより約４Ｍのアドレスを持ち、４つのメモリ
バンクで構成されることから、全体では約２５６Ｍビッ
ト（４Ｍ×４バンク×１６ビット）のような記憶容量を
持つようにされる。
【００８０】ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作
は、次の通りである。チップセレクト／ＣＳ, ／ＲＡ
Ｓ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬ
Ｋ信号に同期して入力される。／ＲＡＳ＝０と同時に行
アドレスとバンク選択信号が入力され、それぞれロウア
ドレスバファ２０５とバンクセレクト回路２１２で保持
される。バンクセレクト回路２１２で指定されたバンク
のロウデコーダ２１０がロウアドレス信号をデコードし
てメモリセルアレイ２００から行全体のデータが微小信
号として出力される。出力された微小信号はセンスアン
プ２０２によって増幅, 保持される。指定されたバンク
はアクティブ（Active）になる。
【００８１】行アドレス入力から３ＣＬＫ後、ＣＡＳ＝
０と同時に列アドレスとバンク選択信号が入力され、そ
れぞれがカラムアドレスバッファ２０６とバンクセレク
ト回路２１２で保持される。指定されたバンクがアクテ
ィブであれば、保持された列アドレスがカラムアドレス
カウンタ２０７から出力され、カラムデコーダ２０３が
列を選択する。選択されたデータがセンスアンプ２０２
から出力される。このとき出力されるデータは２組分で
ある（×４ビット構成では８ビット、×１６ビット構成
では３２ビット）。
【００８２】センスアンプ２０２から出力されたデータ
は、前記のようなＬＩＯ−ＭＩＯ及びメインアンプとデ
ータバスＤａｔａＢｕｓを介してデータ出力回路２１１
からチップ外へ出力される。出力タイミングはＤＬＬ２
１４から出力されるＱＣＬＫの立上がり、立ち下がりの
両エッジに同期する。この時、前記のようにＯＤＤとＥ
ＶＥＮからなる２組分のデータはパラレル→シリアル変
換され、１組分×２のデータとなる。データ出力と同時
に、ＤＱＳバッファ２１５からデータストローブ信号Ｄ
ＱＳが出力される。モードレジスタ２１３に保存されて
いるバースト長が４以上の場合、カラムアドレスカウン
タ２０７は自動的にアドレスをインクリメントされて、
次の列データを読み出すようにされる。
【００８３】上記ＤＬＬ２１４の役割は、データ出力回
路２１１と、ＤＱＳバッファ２１５の動作クロックを生
成する。上記データ出力回路２１１とＤＱＳバッファ２
１５は、ＤＬＬ２１４で生成された内部クロック信号が
入力されてから、実際にデータ信号やデータストローブ
信号が出力されるまでに時間がかかる。そのため、適当
なレプリカ回路を用いて内部クロック信号の位相を外部
ＣＬＫよりも進める事により、データ信号やデータスト
ローブ信号の位相を外部クロックＣＬＫに一致させる。
したがって、上記ＤＱＳバッファは、上記のようなデー
タ出力動作以外のときには、出力ハイインピーダンス状
態にされる。
【００８４】書き込み動作のときには、上記ＤＤＲ Ｓ
ＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダ
ンス状態であるので、上記端子ＤＱＳにはマクロプロセ
ッサ等のようなデータ処理装置からデータストローブ信
号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き
込みデータが入力される。データ入力回路２１０は、上
記端子ＤＱから入力された書き込みデータを、上記端子
ＤＱＳから入力されたデータストローブ信号に基づいて
形成されたクロック信号により、前記のようにシリアル
に取り込み、クロック信号ＣＬＫに同期してパラレルに
変換して、データバスＤａｔａＢｕｓを介して選択され
たメモリバンクに伝えられて、かかるメモリバンクの選
択されたメモリセルに書き込まれる。
【００８５】上記のようなＤＤＲ ＳＤＲＡＭに本願発
明を適用することによって、メモリチップの小型化を図
りつつ、高速な書き込みと読み出しが可能な半導体メモ
リを構成することができるものとなる。
【００８６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１の信号伝達経路により第１と第２のデータ
をパラレルに転送させ、それを第１と第２の中継増幅回
路で増幅して第２の信号伝達経路を通して第１と第２の
出力レジスタに伝え、かかる第１と第２の出力レジスタ
にそれぞれ保持された上記第１と第２のデータをアドレ
ス情報に基づいてシリアルに出力させる出力回路とを備
えてなり、上記第１と第２の中継増幅回路において、上
記第１と第２のデータのうち先に出力されるべき一方の
データに対して、後に出力されるべき他方のデータの上
記第２の信号伝達経路への出力タイミングを遅らせるこ
とにより、データのパラレル転送時の消費電流をピーク
を低減させることができるから、高速化を維持しつつ動
作マージンの改善に加えて省面積・省電力化を実現する
ことができるという効果が得られる。
【００８７】（２） 上記に加えて、上記第１と第２の
データをクロック信号の立ち上がりエッジと立ち下がり
エッジの両方に対応してシリアルに出力させることによ
り、内部回路の動作周波数に対して２倍に高速化された
データ出力を行なうようにすることができるという効果
が得られる。
【００８８】（３） 第１の信号伝達経路により第１と
第２のデータをパラレルに転送させ、それを第１と第２
の中継増幅回路で増幅して第２の信号伝達経路を通して
第１と第２の出力レジスタに伝え、かかる第１と第２の
出力レジスタにそれぞれ保持された上記第１と第２のデ
ータをアドレス情報に基づいてシリアルに出力させる出
力回路とを備えてなり、上記第１と第２の中継増幅回路
に選択回路を設けて、第１と第２のデータのうち先に出
力されるべき一方のデータを上記第１の出力レジスタに
対応させ、後に出力されるべき他方のデータを上記第２
の出力レジスタに対応させることにより、出力回路の動
作の簡略化を図ることができるという効果が得られる。
【００８９】（４） 上記に加えて、上記第１と第２の
データをクロック信号の立ち上がりエッジと立ち下がり
エッジの両方に対応してシリアルに出力させることによ
り、内部回路の動作周波数に対して２倍に高速化された
データ出力を行なうようにすることができるという効果
が得られる。
【００９０】（５） 上記に加えて、上記第１と第２の
中継増幅回路を上記第１の信号伝達経路を通して伝えら
れる第１データと第２データを取り込む第１と第２増幅
回路及び第２の中継増幅回路を上記第２の信号伝達経路
に伝えられるべき出力信号を増幅する第３と第４増幅回
路で構成し、上記選択回路を上記第１と第２の増幅回路
の出力端子と上記第３と第４増幅回路の入力端子との間
に設けて先に出力されるべき一方のデータを上記第１の
出力レジスタに対応させ、後に出力されるべき他方のデ
ータを上記第２の出力レジスタに対応させるという簡単
な構成により上記出力回路の動作の簡略化を図ることが
できるという効果が得られる。
【００９１】（６） 上記に加えて、上記第１出力レジ
スタに対応された上記第２の信号伝達経路の第１信号線
及びそれを駆動する第３増幅回路は、上記第２出力レジ
スタに対応された上記第２の信号伝達経路の第２信号線
及びそれを駆動する第４増幅回路よりも信号伝達速度を
速くすることにより、出力回路の動作の簡略化と高速化
を図りつつ動作マージンの改善に加えて省面積・省電力
化を実現することができるという効果が得られる。
【００９２】（７） 上記に加えて、上記第１と第２の
中継増幅回路を上記第１の信号伝達経路を通して伝えら
れる第１データと第２データを取り込む第１と第２増幅
回路及び第２の中継増幅回路を上記第２の信号伝達経路
に伝えられるべき出力信号を増幅する第３と第４増幅回
路で構成し、上記選択回路を上記第１と第２の増幅回路
の出力端子と上記第３と第４増幅回路の入力端子との間
に設けて先に出力されるべき一方のデータを上記第１の
出力レジスタに対応させ、後に出力されるべき他方のデ
ータを上記第２の出力レジスタに対応させるという簡単
な構成により高速化を図りつつ動作マージンの改善に加
えて省面積・省電力化を実現することができるという効
果が得られる。
【００９３】（８） 上記に加えて、上記第１出力レジ
スタに対応された上記第２の信号伝達経路の第１信号線
及びそれを駆動する第３増幅回路及び上記第１増幅回路
を含めて、上記第２出力レジスタに対応された上記第２
の信号伝達経路の第２信号線及びそれを駆動する第４増
幅回路及び上記第２増幅回路での信号伝達速度を速くす
ることにより、いっそうの高速化を図ることができると
いう効果が得られる。
【００９４】（９） 上記に加えて、上記第２の信号伝
達経路の第１信号線は、第２信号線に比べて配線幅が大
きく形成することにより、配線抵抗値を小さくすること
ができるから極めて単純な構成で高速化を図ることがで
きるという効果が得られる。
【００９５】（１０） 上記に加えて、上記第２の中継
増幅回路による上記第２信号線への出力タイミングを上
記第１の中継増幅回路による上記第１信号線への出力タ
イミングに対して遅らせることにより、信号転送時のピ
ーク電流を低減させることができ、動作マージンの改善
を図ることができるという効果が得られる。
【００９６】（１１） 上記に加えて、半導体チップの
第１方向及びそれと直交する第２方向に少なくとも２個
ずつメモリセルアレイ領域を更に設けてメモリバンクを
構成し、階層ワード線方式及び階層ＩＯ方式で構成され
たメモリアレイからなる半導体記憶装置に適用すること
により、読み出し動作の高速化を実現することができる
という効果が得られる。
【００９７】（１２） 上記に加えて、ダイナミック型
メモリセルを用いることにより、小面積で大記憶容量の
メモリ回路を得ることができるという効果が得られる。
【００９８】（１３） 上記に加えて、上記第２の信号
伝達経路と第１と第２の出力レジスタ及び出力回路を、
上記半導体チップの第１方向又は第２方向の中央部に沿
って設けらるようにすることにより、それぞれのメモリ
アレイ（メモリバンク）からほぼ均等に信号伝達を行な
わせることができるという効果が得られる。
【００９９】（１４） 上記に加えて、入力回路を更に
設け、シリアルに入力された第３と第４データを上記第
２の信号伝達経路を通して中継増幅回路に伝え、後に入
力される第４データが上記第１信号線を通して伝えるよ
うにすることにより、高速なデータ入力を可能にするこ
とができるという効果が得られる。
【０１００】（１５） 上記に加えて、半導体チップの
第１方向及びそれと直交する第２方向に少なくとも２個
ずつメモリセルアレイ領域を更に設けてメモリバンクを
構成し、階層ワード線方式及び階層ＩＯ方式で構成され
たメモリアレイからなる半導体記憶装置に適用すること
により、書き込み動作の高速化を実現することができる
という効果が得られる。
【０１０１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、第
１、第２の信号伝達経路や中継増幅回路は、前記のよう
なＤＤＲ ＳＤＲＡＭに設けられるメインアンプ等を含
む読み出し系回路及び書き込み系回路にの他に、システ
ムＬＳＩに組み込まれる回路ブロック間及びブロックと
外部との間での信号伝達経路にも同様に利用することが
できる。
【０１０２】メモリ回路は、前記のようなダイナミック
型メモリセルを用いるものの他に、記憶手段として強誘
電体キャパシタを用いて不揮発化するものであってもよ
い。あるいは、フローティングゲートに電荷を蓄積する
ような不揮発性のメモリセルであってもよい。この発明
は、中継増幅回路を備えてパラレル−シリアル動作ある
いはプリフェッチ動作によってデータの入出力を行なう
各種半導体集積回路装置に広く利用することができるも
のである。
【０１０３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１の信号伝達経路により第１と第２
のデータをパラレルに転送させ、それを第１と第２の中
継増幅回路で増幅して第２の信号伝達経路を通して第１
と第２の出力レジスタに伝え、かかる第１と第２の出力
レジスタにそれぞれ保持された上記第１と第２のデータ
をアドレス情報に基づいてシリアルに出力させる出力回
路とを備えてなり、上記第１と第２の中継増幅回路にお
いて、上記第１と第２のデータのうち先に出力されるべ
き一方のデータに対して、後に出力されるべき他方のデ
ータの上記第２の信号伝達経路への出力タイミングを遅
らせることにより、データのパラレル転送時の消費電流
をピークを低減させることができるから、高速化を維持
しつつ動作マージンの改善に加えて省面積・省電力化を
実現することができる。
【０１０４】第１の信号伝達経路により第１と第２のデ
ータをパラレルに転送させ、それを第１と第２の中継増
幅回路で増幅して第２の信号伝達経路を通して第１と第
２の出力レジスタに伝え、かかる第１と第２の出力レジ
スタにそれぞれ保持された上記第１と第２のデータをア
ドレス情報に基づいてシリアルに出力させる出力回路と
を備えてなり、上記第１と第２の中継増幅回路に選択回
路を設けて、第１と第２のデータのうち先に出力される
べき一方のデータを上記第１の出力レジスタに対応さ
せ、後に出力されるべき他方のデータを上記第２の出力
レジスタに対応させ、上記第１の出力レジスタに対応さ
れた第２の信号伝達経路での伝送速度を、上記第２の出
力レジスタに対応された第２の信号伝達経路での伝送速
度よりも速くすることにより、出力回路の動作の簡略化
と高速化を図りつつ動作マージンの改善に加えて省面積
・省電力化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例
を示す全体ブロック図である。
【図２】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例
を示すチップ全体構成図である。
【図３】この発明に係るＤＤＲ ＳＤＲＡＭの一実施例
を示す概略全体構成図である。
【図４】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し
系回路の一実施例を示す構成図である。
【図５】この発明に係るＤＤＲ ＳＤＲＡＭに用いられ
るメインアンプの一実施例を示す回路図である。
【図６】図５のメインアンプ回路の動作の一例を説明す
るための波形図である。
【図７】この発明に係るＤＤＲ ＳＤＲＡＭに用いられ
る出力回路の一実施例を示す回路図である。
【図８】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し
系回路の他の一実施例を示す構成図である。
【図９】この発明に係るＤＤＲ ＳＤＲＡＭの読み出し
系回路の他の一実施例を示す構成図である。
【図１０】この発明に係るＤＤＲ ＳＤＲＡＭに用いら
れるメインアンプの他の一実施例を示す回路図である。
【図１１】図１０のメインアンプ回路の動作の一例を説
明するための波形図である。
【図１２】この発明に係るＤＤＲ ＳＤＲＡＭの読み出
し系回路の他の一実施例を示す構成図である。
【図１３】この発明に係るＤＤＲ ＳＤＲＡＭに用いら
れるＧＩＯ線の一実施例を示すパターン図である。
【図１４】この発明に係るＤＤＲ ＳＤＲＡＭの読み出
し系回路の他の一実施例を示す構成図である。
【図１５】図１４のメインアンプの一実施例を示す構成
図である。
【図１６】この発明に係るＤＤＲ ＳＤＲＡＭの読み出
し系回路の他の一実施例を示す構成図である。
【図１７】この発明に係るＤＤＲ ＳＤＲＡＭの読み出
し系回路の他の一実施例を示す構成図である。
【図１８】この発明に係るＤＤＲ ＳＤＲＡＭに設けら
れるＧＩＯ線の一実施例を示す配置図である。
【図１９】この発明に係るＤＤＲ ＳＤＲＡＭの書き込
み系回路の一実施例を示す構成図である。
【図２０】この発明が適用されるダイナミック型ＲＡＭ
の一実施例を示すブロック図である。
【符号の説明】
Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、Ｇ１〜Ｇ７…ゲート回路、
Ｎ１，Ｎ２…インバータ回路、Ｂａｎｋ１〜４…メモリ
バンク、ＸＤＣ…Ｘデコーダ、ＹＤＣ…Ｙデコーダ、Ｌ
ＩＯ…ローカル入出力線、ＭＩＯ…メイン入出力線、Ｇ
ＩＯ…グローバル入出力線、ＭＡ…メインアンプ、２０
０Ａ〜Ｄ…メモリセルアレイ、２０１Ａ〜Ｄ…ロウデコ
ーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カ
ラムデコーダ、２０４…アドレスバッファ、２０５…ロ
ウアドレスバッファ、２０６…カラムアドレスバッフ
ァ、２０７…カラムアドレスカウンタ、２０８…リフレ
ッシュカウンタ、２０９…コントロール回路、２１０…
データ入力回路、２１１…データ出力回路、２１２…バ
ンクセレクト回路、２１３…モードレジスタ、２１４…
ＤＬＬ、２１４…ＤＱＳバッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｅ ６８１Ｆ Ｆターム(参考） 5B024 AA01 AA07 BA21 BA23 BA29 CA07 CA21 5F083 AD00 GA01 GA05 GA09 LA04 LA05 LA07 LA29 LA30 ZA29

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 第１と第２のデータをパラレルに転送さ
    せる第１の信号伝達経路と、 上記第１と第２のデータを受ける第１と第２の中継増幅
    回路と、 上記第１と第２の中継増幅回路で増幅された上記第１と
    第２のデータを転送させる第２の信号伝達経路と、 上記第２の信号伝達経路を通して伝えられた上記第１と
    第２のデータをそれぞれ受ける第１と第２の出力レジス
    タと、 上記第１と第２の出力レジスタにそれぞれ保持された上
    記第１と第２のデータをアドレス情報に基づいてシリア
    ルに出力させる出力回路とを備え、 上記第１と第２の中継増幅回路は、上記第１と第２のデ
    ータのうち先に出力されるべき一方のデータに対して、
    後に出力されるべき他方のデータの上記第２の信号伝達
    経路への出力タイミングを遅らせてなることを特徴とす
    る半導体集積回路装置。
  2. 【請求項２】 請求項１において、 上記第１と第２のデータは、クロック信号の立ち上がり
    エッジと立ち下がりエッジの両方に対応してシリアルに
    出力されるものであることを特徴とする半導体集積回路
    装置。
  3. 【請求項３】 第１と第２のデータをパラレルに転送さ
    せる第１の信号伝達経路と、 上記第１と第２のデータを受ける第１と第２の中継増幅
    回路と、 上記第１と第２の中継増幅回路で増幅された上記第１と
    第２のデータを転送させる第２の信号伝達経路と、 上記第２の信号伝達経路を通して伝えられた上記第１と
    第２のデータをそれぞれ受ける第１と第２の出力レジス
    タと、 上記第１の出力レジスタに保持されたデータを先に出力
    し、上記第２の出力レジスタに保持されたデータを後に
    出力する出力回路とを備え、 上記第１と第２の中継増幅回路は、上記第１の信号伝達
    経路を通して伝えられる第１と第２のデータのうち先に
    出力されるべき一方のデータを上記第１の出力レジスタ
    に対応させ、後に出力されるべき他方のデータを上記第
    ２の出力レジスタに対応させるよう信号伝達経路の選択
    を行なう選択回路を備えてなることを特徴とする半導体
    集積回路装置。
  4. 【請求項４】 請求項３において、 上記第１と第２のデータは、クロック信号の立ち上がり
    エッジと立ち下がりエッジの両方に対応してシリアルに
    出力されるものであることを特徴とする半導体集積回路
    装置。
  5. 【請求項５】 請求項３又は４において、 上記第１と第２の中継増幅回路の各々は、 上記第１の信号伝達経路を通して伝えられる第１データ
    と第２データを取り込む第１と第２増幅回路と、上記第
    ２の信号伝達経路に伝えられるべき出力信号を増幅する
    第３と第４増幅回路を備え、 上記選択回路は、 上記第１と第２の増幅回路の出力端子と上記第３と第４
    増幅回路の入力端子との間に設けられ、 上記アドレス情報に基づいて上記第１データを上記第３
    増幅回路に伝え、上記第２データを上記第４増幅回路に
    伝える第１動作と、上記第１データを上記第４増幅回路
    に伝え、上記第２データを上記第３増幅回路に伝える第
    ２動作とを行なうことを特徴とする半導体集積回路装
    置。
  6. 【請求項６】 請求項５において、 上記第１出力レジスタに対応された上記第２の信号伝達
    経路の第１信号線及びそれを駆動する第３増幅回路は、
    上記第２出力レジスタに対応された上記第２の信号伝達
    経路の第２信号線及びそれを駆動する第４増幅回路より
    も信号伝達速度を速くするものであることを特徴とする
    半導体集積回路装置。
  7. 【請求項７】 請求項３又は４において、 上記第１と第２の中継増幅回路の各々は、 入力信号を取り込む第１と第２増幅回路と、上記第２の
    信号伝達経路に伝えられるべき出力信号を増幅する第３
    と第４増幅回路とを備え、 上記選択回路は、 上記第１の信号伝達経路と第１の増幅回路の入力端子と
    の間に設けられ、 上記アドレス情報に基づいて上記第１データを上記第１
    増幅回路に伝え、上記第２データを上記第２増幅回路に
    伝える第１動作と、上記第１データを上記第２増幅回路
    に伝え、上記第２データを上記第１増幅回路に伝える第
    ２動作とを行なうことを特徴とする半導体集積回路装
    置。
  8. 【請求項８】 請求項７において、 上記第１出力レジスタに対応された上記第２の信号伝達
    経路の第１信号線及びそれを駆動する第３増幅回路及び
    上記第１増幅回路は、上記第２出力レジスタに対応され
    た上記第２の信号伝達経路の第２信号線及びそれを駆動
    する第４増幅回路及び上記第２増幅回路での信号伝達速
    度を速くするものであることを特徴とする半導体集積回
    路装置。
  9. 【請求項９】 請求項７又は８において、 上記第２の信号伝達経路の第１信号線は、第２信号線に
    比べて配線幅が大きく形成されるものであることを特徴
    とする半導体集積回路装置。
  10. 【請求項１０】 請求項５ないし９のいずれかにおい
    て、 上記第２の中継増幅回路による上記第２信号線への出力
    タイミングは、上記第１の中継増幅回路による上記第１
    信号線への出力タイミングに対して遅らされてなること
    を特徴とする半導体集積回路装置。
  11. 【請求項１１】 請求項１ないし１０のいずれかにおい
    て、 半導体チップの第１方向及びそれと直交する第２方向に
    少なくとも２個ずつメモリセルアレイ領域が更に設けら
    れてなり、 上記メモリセルアレイ領域の各々は、 上記第１方向に沿って設けられた複数のビット線、上記
    第２方向に沿って設けられた複数のワード線、上記複数
    のビット線と上記複数のワード線との交差部に対応して
    設けられた複数のメモリセルを含んでなり、上記第１方
    向及び第２方向のそれぞれに沿って配置された複数のメ
    モリアレイ領域と、 上記第１方向に沿って配置された複数のメモリアレイ領
    域と交互に配置された複数のセンスアンプ領域と、 上記センスアンプ領域に設けられ、対応するビット線に
    第１選択回路を通して接続される第１共通入出力線と、 上記第１方向に沿って配置された複数のメモリアレイ領
    域に対応した複数の上記第１共通入出力線と第２選択回
    路を通して接続される第２共通入出力線と、 上記第１方向に沿って配置された複数のメモリアレイ領
    域に対応した複数の第１選択回路に対して選択信号を供
    給する第１選択信号発生回路と、 上記第２方向に沿って配置された複数のメモリアレイ領
    域のワード線の選択信号を形成する第２選択信号発生回
    路とを備え上記第２共通入出力線は、上記第１の信号伝
    達経路を構成し上記中継増幅回路にパラレルに第１と第
    ２データを出力するものであり、 上記４つのメモリセルアレイ領域に対応して共通に上記
    第２の信号伝達経路と第１と第２の出力レジスタ及び出
    力回路が共通に設けられるものであることを特徴とする
    半導体集積回路装置。
  12. 【請求項１２】 請求項１１において、 上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからな
    り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
    のソース，ドレインが入出力端子とされ、他方のソー
    ス，ドレインが上記キャパシタの一方の電極である蓄積
    ノードと接続されてなるダイナミック型メモリセルから
    なることを特徴とする半導体集積回路装置。
  13. 【請求項１３】 請求項１２において、 上記第２の信号伝達経路と第１と第２の出力レジスタ及
    び出力回路は、上記半導体チップの第１方向又は第２方
    向の中央部に沿って設けられるものであることを特徴と
    する半導体集積回路装置。
  14. 【請求項１４】 請求項１０において、 入力回路を更に備え、 上記入力回路を通してシリアルに入力された第３と第４
    データは、上記第２信号線を通して中継増幅回路に伝え
    られて保持され、後に入力される第４データが上記第１
    信号線を通して中継増幅回路に伝えられ保持され、上記
    中継増幅回路に保持された上記第３と第４データがパラ
    レルに上記第１の信号伝達経路に伝えらるものであるこ
    とを特徴とする半導体集積回路装置。
  15. 【請求項１５】 請求項１４において、 半導体チップの第１方向及びそれと直交する第２方向に
    少なくとも２個ずつメモリセルアレイ領域が更に設けら
    れてなり、 上記メモリセルアレイ領域の各々は、 上記第１方向に沿って設けられた複数のビット線、上記
    第２方向に沿って設けられた複数のワード線、上記複数
    のビット線と上記複数のワード線との交差部に対応して
    設けられた複数のメモリセルを含んでなり、上記第１方
    向及び第２方向のそれぞれに沿って配置された複数のメ
    モリアレイ領域と、 上記第１方向に沿って配置された複数のメモリアレイ領
    域と交互に配置された複数のセンスアンプ領域と、 上記センスアンプ領域に設けられ、対応するビット線に
    第１選択回路を通して接続される第１共通入出力線と、 上記第１方向に沿って配置された複数のメモリアレイ領
    域に対応した複数の上記第１共通入出力線と第２選択回
    路を通して接続される第２共通入出力線と、 上記第１方向に沿って配置された複数のメモリアレイ領
    域に対応した複数の第１選択回路に対して選択信号を供
    給する第１選択信号発生回路と、 上記第２方向に沿って配置された複数のメモリアレイ領
    域のワード線の選択信号を形成する第２選択信号発生回
    路とを備え上記第２共通入出力線は、上記第１の信号伝
    達経路を構成し上記中継増幅回路にパラレルに第１と第
    ２データを出力するものであり、 上記４つのメモリセルアレイ領域に対応して共通に上記
    第２の信号伝達経路と第１と第２の出力レジスタ及び出
    力回路と上記入力回路が共通に設けられるものであるこ
    とを特徴とする半導体集積回路装置。
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