JP2005158165A - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP2005158165A
JP2005158165A JP2003396649A JP2003396649A JP2005158165A JP 2005158165 A JP2005158165 A JP 2005158165A JP 2003396649 A JP2003396649 A JP 2003396649A JP 2003396649 A JP2003396649 A JP 2003396649A JP 2005158165 A JP2005158165 A JP 2005158165A
Authority
JP
Japan
Prior art keywords
output
circuit
signal
data
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003396649A
Other languages
English (en)
Other versions
JP4370507B2 (ja
Inventor
Hiroki Fujisawa
宏樹 藤澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2003396649A priority Critical patent/JP4370507B2/ja
Priority to US10/990,990 priority patent/US7184323B2/en
Priority to TW093136597A priority patent/TWI264004B/zh
Priority to CN2004100963814A priority patent/CN1627438B/zh
Publication of JP2005158165A publication Critical patent/JP2005158165A/ja
Application granted granted Critical
Publication of JP4370507B2 publication Critical patent/JP4370507B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Abstract

【課題】構成を簡略化しつつも、レーテンシー低減が可能なデータ転送回路を具備する半導体記憶装置の提供。
【解決手段】外部クロックを分周し読出用クロックを生成する制御回路と、読出用クロックに基づき、第１乃至第４アドレスからの読み出しデータを増幅する４つの増幅回路と、偶数アドレスに対応した２つの増幅回路からの時系列出力を入力し選択出力する第１マルチプレクサと、奇数アドレスに対応した２つの増幅回路からの時系列出力を入力して選択出力する第２マルチプレクサと、第２、第４出力をラッチして出力する２つのラッチ回路と、第１、第３出力を入力し読出アドレス順に出力する第３マルチプレクサと、第２、第４出力を入力し読出アドレス順に出力する第４マルチプレクサと、第３、第４マルチプレクサの出力を入力する第１、第２レジスタと、該２レジスタの各２出力の計４出力をクロックの両エッジに同期して出力する第５マルチプレクサを備える。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に、複数ビットを同時にメモリセルから読み出してシリアルに出力するプリフェッチ・メモリを有するデータ転送回路を有する半導体集積回路装置に関する。
この種のプリフェッチ・メモリのデータ転送方式は、クロック同期型半導体記憶装置において、一般的に、動作周波数の向上に有利であり、実際に、ＤＤＲ（Double Data rate）−１ ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)では、２Ｎ（Ｎ＝１；アドレスあたりのＩ／Ｏ数）プリフェッチ、ＤＤＲ−２ ＳＤＲＡＭでは、４Ｎプリフェッチと、プリフェッチ数を増やすことにより、データ転送レートを向上している。しかしながら、チップ自身のアクセス時間の高速化は難しい。
そこで、動作周波数が向上するに伴い、レーテンシーを増やすことによって、アクセス時間を改善することなく、データ転送レートのみを向上している。
実際に、ＤＤＲ−１ ＳＤＲＡＭのデータ転送レートは、２６６Ｍｂｐｓ（Ｍｅｇａ ｂｉｔ／ｓｅｃｏｎｄ）であるのに対し、同じ性能のデバイスを使用して、ＤＤＲ−２ ＳＤＲＡＭでは、５３３Ｍｂｐｓの２倍のデータ転送レートが実現できる。
但し、レーテンシーに関しては、ＤＤＲ−１ ＳＤＲＡＭでは、２クロックであり、アクセス時間に換算すると１５ｎｓであるのに対し、ＤＤＲ−２ ＳＤＲＡＭでは、４クロックであり、アクセス時間は１５ｎｓと等しい。
さらに、ＤＤＲ−２ ＳＤＲＡＭでは、レーテンシー２→４クロックに増やすことにより、データパスの回路は複雑化し、出力レジスタ（ＦＩＦＯ（First In First OUT））の段数の増加により、さらにアクセス時間が遅延するという問題も生じている。
さらに、近年、データ転送レートの向上だけでなく、アクセス時間（レーテンシー）も同様に向上することが要求されている。
なお、ＤＤＲ ＳＤＲＡＭの読み出し系回路において、２Ｎプリフェッチ動作を行うデータ転送回路については、例えば下記特許文献１が参照される。この特許文献１には、メイン入出力線（ＭＩＯ線）に読み出された３２ビットデータを、メインアンプ回路で同時にセンスしてグローバル入出力線（ＧＩＯ線）を通してパラレルに出力レジスタに転送する際のピーク電流低減のため、データを１ｓｔ出力データと、２ｎｄ出力データとでタイミングをずらして出力するような構成が開示されている。
特開２００２−２５２６５号公報（第７、９頁、第４図、第９図）
図１１に、従来のＤＤＲ−１ ＳＤＲＡＭのリード時の２Ｎプリフェッチ・データ転送回路の一典型例を示す。図１２は、図１１に示した構成の読み出し動作の一例を示すタイミング図である。図１１に示す構成では、後述される図１（本発明の実施例の構成）との比較からも明らかなように、ＧＩＯ線上で、１クロックサイクル期間、データを保持する構成を有していない。ＤＤＲ−１ ＳＤＲＡＭの仕様は、図１２に示すように、外部クロック信号ＣＫの全ての立ち上がりで、リードコマンド（ＲＥＡＤ）を入力することが可能であり、ＧＩＯ線上で、１クロック期間データを保持すると、次のリードデータと衝突してしまい、誤動作を引き起こしてしまう。このため、データ転送は、リードコマンドが入力されたクロックサイクル（例えば図１２のＣＫ「０」）から、ワンショットパルス（ＭＡＥ０、ＭＯＥ０）で生成される信号を用いて行われ、次のクロックサイクル（例えば図１２のＣＫ「１」）までの１クロックサイクル期間内に、データの転送をしておく必要がある。
なお、図１１及び図１２に示すように、外部クロック信号ＣＫから生成されるリードクロックＲＣＬＫ０を入力しメインアンプの出力制御信号ＭＡＥ０、ＭＯＥ０を出力するＭＡ制御回路１１０Ａは、リードクロックＲＣＬＫ０の立ち上がりエッジと、リードクロックＲＣＬＫ０を遅延させた信号の立ち上がりエッジに基づき、それぞれワンショットパルス（出力制御信号ＭＡＥ０、ＭＯＥ０）を生成している。図１１において、選択回路１０２は、偶数アドレス、奇数アドレスの読み出しデータのうち、スタートアドレスに従い、先に出力すべきデータをＦ−ＧＩＯ線に、後に出力すべきデータをＳ−ＧＩＯ線に出力するように、２つの入力と２つの出力の接続の切替えを行う。そして、ラッチ回路１０３は、偶数アドレス、奇数アドレスの読み出しデータのうち、スタートアドレスに従い後に出力されるデータを遅延させて、Ｓ−ＧＩＯ線に出力する。選択回路１０８Ａは、クロック信号ＣＫ２０（外部クロックＣＫと同一周波数）の立ち上がりエッジと立ち下がりエッジに基づき、出力レジスタ（ＦＩＦＯ）の２つの出力を選択して、シリアルデータとして出力する。４段のラッチ回路１０６の最終段の出力（クロックＣＫ１５の立ち上がりで出力される）は、クロックＣＫ２０の立ち上がりで選択され、４段のラッチ回路１０７の最終段の出力（クロックＣＫ２０の立ち上がりで出力される）は、クロックＣＫ２０の立ち下がりで選択される。出力バッファ１０９は、選択回路１０８Ａからの出力を受け、外部データ端子ＤＱに出力する。
図１１に示した、従来のデータ転送回路においては、データ転送は、リードコマンドが入力されたクロックから、ワンショットパルスで生成される信号を用いて行われ、次のクロックまでの期間内に、データの転送をしておく必要があり、このため、ＧＩＯ線上に、複数のクロックサイクルの期間、データを保持することができない。
このため、プリフェッチ・データ転送における、パイプライン・ステージ「０」（Ｓｔａｇｅ＿０）は、出力レジスタ回路（ＦＩＦＯ）の１段目までとなり、出力レジスタのラッチ回路（１０６、１０７）は、４段必要となる。その結果、アクセス時間を高速化することが難しく、動作周波数向上に伴い、レーテンシーが増加してしまう、という問題がある。
さらに、出力レジスタ回路の複雑化に伴い、チップ面積の増加、及び、消費電流の増加という問題もある。
したがって、本発明の主たる目的は、プリフェッチ・メモリ構成のデータ転送回路の構成を簡略化することにより、レーテンシーの低減を可能とする半導体集積回路装置を提供することにある。
本発明の他の目的は、出力レジスタのラッチ回路の段数を削減することにより、出力回路の制御を簡略化して省面積化を実現可能とし、消費電流を低減する半導体集積回路装置を提供することにある。
本願において開示される発明のうち代表的なものの概要を簡単に説述すれば、複数データを、同時に読み書きするプリフェッチ・メモリにおける、メモリセルと、データパッド間のデータ転送回路に、データバス上に、複数のクロックサイクル期間、データを保持する回路を有することを特徴としている。
本発明の一のアスペクトに係る半導体集積回路装置は、複数のデータをパラレルに転送させる第１の信号伝達経路と、前記複数のデータをそれぞれ受ける複数の増幅回路部と、前記複数の増幅回路部でそれぞれ増幅された前記複数のデータを転送させる第２の信号伝達経路と、前記第２の信号伝達経路を通して伝えられた前記複数のデータをそれぞれ受ける複数の出力レジスタと、前記複数の出力レジスタにそれぞれ保持された前記複数のデータを、同期用のクロック信号に基づいてシリアルに出力する出力部と、を含み、前記複数の増幅回路部は、前記複数のデータのうち先に出力されるべきデータに対して、後に出力されるべき少なくとも１つの他のデータの前記第２の信号伝達経路への出力タイミングを遅らせ、前記第２の信号伝達経路上で、データを、少なくとも１クロックサイクル期間、保持する構成とされている。
本発明の別のアスペクトに係る半導体集積回路装置は、半導体集積回路装置外部より前記半導体集積回路装置に入力されるクロック信号（「外部クロック信号」という）を分周してなる信号に基づき、活性化のタイミング位相が異なる第１及び第２の制御信号を生成する制御回路と、４つのアドレスに対応するメモリセルアレイからの読み出しデータ信号をそれぞれ受け、前記第１の制御信号を共通に入力し、前記４つのアドレスに対応するデータ信号を、前記第１の制御信号に応答して、それぞれ増幅出力する４つの増幅回路と、第１及び第２の選択回路と、第１及び第２のラッチ回路と、を有する増幅回路段を備え、前記４つのアドレスのうちの２つの偶数アドレスのデータ信号を受ける前記第１の選択回路は、読み出しの開始アドレスに応じて、先に出力するか後に出力するかで出力先の信号伝達経路を切替え、前記２つの偶数アドレスのデータ信号のうち後に出力するデータ信号を受ける前記第１のラッチ回路は、前記第２の制御信号に応答して、ラッチ出力を対応する信号伝達経路に出力し、前記４つのアドレスのうちの２つの奇数アドレスのデータ信号を受ける前記第２の選択回路は、前記読み出しの開始アドレスに応じて、先に出力するか後に出力するかで出力先の信号伝達経路を切替え、前記２つの奇数アドレスのデータ信号のうち後に出力するデータ信号を受ける前記第２のラッチ回路は、前記第２の制御信号に応答して、ラッチ出力を対応する信号伝達経路に出力し、前記増幅回路段より前記信号伝達経路にそれぞれ伝達された、先に出力される偶数アドレスのデータ信号と、先に出力される奇数アドレスのデータ信号とを入力し、読み出し順に対応して、第１の出力レジスタの２つの入力にそれぞれ供給する第３の選択回路と、前記増幅回路段より前記信号伝達経路にそれぞれ伝達された、後に出力される偶数アドレスのデータ信号と、後に出力される奇数アドレスのデータ信号とを入力し、読み出し順に対応して、第２の出力レジスタの２つの入力にそれぞれ供給する第４の選択回路と、を備え、前記第１の出力レジスタの２つの出力と、前記第２の出力レジスタの２つの出力の計４つの出力を入力し、入力される同期用のクロック信号の立ち上がり及び立下りエッジに応じて、読み出しアドレス順のシリアルなデータ出力信号として、出力する第５の選択回路と、を含む構成としてもよい。
本発明によれば、データ転送用の信号伝達経路上に、複数のクロックサイクルに相当する期間、データを保持することが可能となり、このため、レーテンシー用ラッチ回路の段数を削減することを可能とし、データ転送時間を高速化することができる。
本発明によれば、出力レジスタのラッチ回路の段数を削減することにより、出力回路の制御を簡略化するとともに、省面積化を実現可能としている。さらに、本発明によれば、消費電流を低減することができる。
本発明を詳細に説述するため、図面を参照して、本発明の構成原理について説明したのち、実施例について説明する。
図１には、本発明によるプリフェッチ方式のデータ転送回路が示されている。本実施形態のデータ転送回路は、半導体記憶装置に入力されるクロック信号を２分周してなる互いに位相の異なる第１及び第２の読み出し用のクロック信号（ＲＣＬＫ０、ＲＣＬＫ１）を入力し、互いに位相の異なる第１及び第２の制御信号（ＭＡＥ０、ＭＯＥ０）を生成する増幅回路制御回路（１１０）と、４つのアドレスに対応するメモリセルアレイからの読み出しデータをメイン入出力線（ＭＩＯ）からそれぞれ入力し、第１の制御信号（ＭＡＥ０）を共通に入力し、前記４つのアドレスに対応する読み出しデータを、第１の制御信号（ＭＡＥ０）に応答して、それぞれ増幅して出力する第１乃至第４の増幅回路（メインアンプ１０１１〜１０１４）と、第１乃至第４の増幅部出力回路（１０４１〜１０４４）と、４つのアドレスのうちの２つの偶数アドレスにそれぞれ対応する２つの増幅回路からの第１及び第２の出力データを入力し、前記読み出し開始アドレスに応じて、２つの出力のいずれに出力するか出力先を切替える第１の選択回路（１０２１）と、４つのアドレスのうちの２つの奇数アドレスにそれぞれ対応する２つの増幅回路からの第３及び第４の出力データを入力し、前記読み出し開始アドレスに応じて、２つの出力のいずれに出力するかの出力先を切替える第２の選択回路（１０２２）と、を備えている。
第１の選択回路（１０２１）の第１の出力端、第２の選択回路（１０２２）の第１の出力端は、第１、第３の増幅部出力回路（１０１１、１０１３）の入力端に接続されている。第１の選択回路（１０２１）の第２の出力から出力される出力データを受け、前記第２の制御信号（ＭＯＥ０）に応答して、ラッチ出力を、第２の増幅部出力回路（１０４２）の入力端に供給する第１のラッチ回路（１０３１）と、第２の選択回路（１０２２）の第２の出力から出力される出力データを受け、第２の制御信号（ＭＯＥ０）に応答して、ラッチ出力を、第４の増幅部出力回路（１０４４）の入力端に供給する第２のラッチ回路（１０３2）と、第１及び第３の増幅部出力回路（１０４１、１０４３）より、第１及び第３の信号伝達経路にそれぞれ伝達される出力データを入力し、前記入力した出力データの出力先を、読み出し順に、第１、第２の出力端に切り替える第３の選択回路（１０５１）と、第２及び第４の増幅部出力回路（１０４２、１０４４）より第２及び第４の信号伝達経路にそれぞれ伝達される出力データを入力し、前記入力した出力データの出力先を、読み出し順に、第１、第２の出力端に切り替える第４の選択回路（１０５２）と、第３の選択回路（１０５１）の第１、第２の出力端からの出力データを並列に入力して出力する、２系列の先入れ先出し型の第１の出力レジスタ（１０６１〜１０６３、１０６４〜１０６６）と、第４の選択回路（１０５２）の第１、第２の出力端からの出力データを並列に入力して出力する、２系列の先入れ先出し型の第２の出力レジスタ（１０７１〜１０７４、１０７５〜１０７８）と、第１の出力レジスタの２系列の出力と、前記第２の出力レジスタの２系列の出力の計４系列の出力を入力し、入力されるクロック信号の立ち上がりと立下りのエッジに同期して、読み出しアドレスに対応したシリアルなデータ信号として出力する第５の選択回路（１０８）と、第５の選択回路（１０８）の出力を受けてデータパッド（端子ＤＱ）にデータを駆動出力する出力バッファ（１０９）を備えている。
メインアンプ回路（１０１１〜１０１４）からＦＩＦＯ（First In First Out）に、３２ビットのデータを、Ｆ−ＧＩＯ（グローバル入出力）線とＳ−ＧＩＯ線を用いて転送するという構成に対し、図１に示すように、本発明によれば、Ｆ−ＧＩＯ線へのデータ出力回路を制御する制御信号（ＭＡＥ０）と、Ｓ−ＧＩＯ線へのデータ出力回路を制御する制御信号（ＭＯＥ０）の２種類の制御信号を備えている。
メインアンプ制御回路（１１０）は、互いに位相の異なる２つのリードクロック信号（ＲＣＬＫ０、ＲＣＬＫ１）を入力し、第１、第２の出力制御信号（ＭＡＥ０、ＭＯＥ０）を出力する。第１の出力制御信号（ＭＡＥ０）の立ち上がりは、第１のリードクロック信号（ＲＣＬＫ０）の立ち上がりから作られ、第１の出力制御信号（ＭＡＥ０）の立ち下がりは、第２のリードクロック信号（ＲＣＬＫ１）の立ち上がりから作られる。２つのリードクロック信号（ＲＣＬＫ０、ＲＣＬＫ１）は、外部クロック信号（ＣＫ）の異なるエッジから生成されるため、第１の出力制御信号（ＭＡＥ０）の周期は、複数クロックサイクル期間相当の長さとなる。一方、第２の出力制御信号（ＭＯＥ０）の立ち上がりも同様に、第１のリードクロック信号（ＲＣＬＫ０）の立ち上がりから生成されるが、第１の出力制御信号（ＭＡＥ０）とは異なるタイミングで制御される（遅延されている）。第２の出力制御信号（ＭＯＥ０）の立ち下がりも、第２のリードクロック信号（ＲＣＬＫ１）の立ち上がりから生成され、第２の出力制御信号（ＭＯＥ０）の周期は、複数クロックサイクル期間相当の長さとなる。
かかる構成により本発明の実施形態によれば、データバス上に、複数クロックサイクル期間データを保持することが可能となり、ＦＩＦＯ部分のレーテンシー用ラッチ回路の段数を削減し、データ転送時間を高速化することができる。
本発明をさらに詳細に説述すべく添付図面を参照して本発明の実施例について説明する。
図２には、この発明に係るＤＤＲ ＳＤＲＡＭ（Double Data Rate synchronous DRAM）の一実施例の全体のブロック図が示されている。図２を参照すると、制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びチップ選択信号／ＣＳとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからクロック信号ＣＫ、／ＣＫに同期して時系列的に入力される。制御入力信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳは、入力回路２０７に入力され、コマンドデコーダ２０８に供給され、コマンドデコーダ２０８は、入力された信号に基づき、リード／ライト・コマンド等をデコードし、リード系、ライト系の制御回路２１６、２１７を制御するとともに、Ｘ系制御回路、Ｙ系制御回路２１３、２１１に制御信号を出力する。
アドレスバッファ２０９を通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路２１０にそれぞれ取り込まれる。ラッチ回路２１０に取り込まれたＸアドレス信号は、プリデコーダ（Ｘ系制御回路）２１３により供給され、その出力信号がＸデコーダ２０２に供給されてワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイ２０１の相補ビット線ＢＬには微小な読み出し信号が現れ、センスアンプ２０３により増幅動作が行われる。ラッチ回路２１０に取り込まれたＹアドレス信号は、プリデコーダ（Ｙ系制御回路）２１１に供給され、その出力信号がＹデコーダ２０４に供給されてビット線ＢＬの選択信号が形成される。Ｘ救済回路２１５及びＹ救済回路２１２は、不良アドレスの記憶動作と、記憶された不良アドレスと取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ２０２及びＹデコーダ２０４に指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
センスアンプ２０３で増幅された記憶情報は、図示しないカラムスイッチ回路により選択されたものが共通入出力線ＭＩＯに接続されてメインアンプ２２５に伝えられる。このメインアンプ２２５は、特に制限されないが、書き込み回路ライトアンプ２２２も設けられる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファ（出力回路）２２７を通して外部端子ＤＱから出力させる。書き込み動作のときには、外部端子ＤＱから入力された書き込み信号が入力バッファ（入力回路）２２４を介して取り込まれ、書き込み回路を介して共通入出力線及び選択ビット線に伝えられ、選択ビット線ではセンスアンプ２０３の増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
タイミング発生回路２０６は、クロック信号ＣＫ，／ＣＫと信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。
内部電源発生回路２１８は、電源端子から供給された高位側電源電圧ＶＣＣと低位側電源電圧ＶＳＳの動作電圧を受け、プレート電圧、ＶＣＣ／２のようなプリチャージ電圧、内部昇圧電圧ＶＰＰ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。
リフレッシュカウンタ２１４は、リフレッシュモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
図２における、ＭＩＯ、メインアンプ部２２５、ＧＩＯ線、ＦＩＦＯ２２６、出力回路（出力バッファ）２２７からなる読み出し系の転送回路は、図１に示したデータ転送回路に対応している。リード系制御回路２１６は、メインアンプ部２２５を制御するための信号を生成し、図１のメインアンプ制御回路１１０に相当する機能を有する。さらに、入力回路（入力バッファ）２２４、ＦＩＦＯ２２３、ＧＩＯ線、ライトアンプ２２２、ＭＩＯ線は、書き込み系のデータ転送回路を構成している。ＤＱＳは、データストローブ信号のＩ／Ｏ端子である。
図３には、この発明に係るＤＤＲ ＳＤＲＡＭの一実施例のチップ全体のレイアウト構成が示されている。図３を参照すると、この実施例のＳＤＲＡＭは、複数のメモリブロック又はバンクを構成するようチップが全体として８分割される。８つに分割された各々のブロックは、それぞれが同様な構成とされる。メモリアレイの一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。８個のメモリブロックは、２つが１組とされてＸデコーダＸＤＣが隣接するように、図面上で上下対称的に配置されて前記のような１つのメモリバンクが構成される。上記各々２組のメモリブロックからなる２つのメモリバンクも、同図において、上下対称的に配置される。また、チップの横中央に設けられた周辺回路を中心にしてＹデコーダＹＤＣ、メインアンプＭＡが互いに隣接するように上下対称的に配置される。
１つのメモリブロックのメモリアレイ部は、ＸデコーダＸＤＣから同図に横方向に延びるワード線にそって複数個に分割されたアレイと、それぞれのアレイに設けられたサブワード線を、複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線により選択されるという階層ワード線方式が採られる。これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線選択動作を高速にする。
メモリブロックは、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイを有し、各アレイ毎にビット線が分割される。これにより、ビット線に接続されるメモリセルの数が減り、メモリセルからビット線に読み出される信号電圧を確保するものである。メモリセルは、ダイナミック型メモリセルから構成され、記憶キャパシタに電荷が有るか無いかを情報の１と０に対応させるものであり、記憶キャパシタの電荷とビット線のプリチャージ電荷との電荷結合によって読み出し動作を行なうので、ビット線に接続されるメモリセルの数を減らすことによって、必要な信号量を確保することができる。
分割されたアレイの左右には、サブワードドライバ列が配置され、アレイの上下（ビット線方向）にはセンスアンプ列が配置される。センスアンプ列には、カラム選択回路やビット線プリチャージ回路等が設けられており、ワード線（サブワード線）の選択によるメモリセルからのデータ読み出しによって夫々のビット線に現れる微小電位差をセンスアンプにより検出して増幅する。
後述するメイン入出力線ＭＩＯは、特に制限されないが、サブワードドライバ列上を同図において縦方向に延長される。そして、センスアンプ列にそってローカル入出力線ＬＩＯが配置され、ロウ系の選択信号によってローカル入出力線ＬＩＯとメイン入出力線ＭＩＯが接続される。周辺回路には、前記グローバル入出力線ＧＩＯが配置されており、選択されたメモリバンクに対応したメイン入出力線ＭＩＯと接続される。グローバル入出力線ＭＩＯは、入出力ＦＩＦＯを通して前記出力バッファ及び入力バッファを介して外部端子と接続されるパッドＤＱＰＡＤと接続される。
図示されないが、チップの中央部に次に説明するような周辺回路が適宜に設けられる。アドレス入力端子から供給されたアドレス信号は、ロウアドレスバッファ回路とカラムアドレスバッファにアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファは、１つのメモリサイクル期間にわたって取り込まれたアドレス信号をそれぞれ保持する。そして、チップの中央部には、ヒューズとアドレス比較を行なうＭＯＳＦＥＴ等からなる救済回路も設けられる。
ロウアドレスバッファはリフレッシュ動作モードにおいてはリフレッシュ制御回路から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。この実施例では、特に制限されないが、クロック発生回路を介してリフレッシュアドレス信号をロウアドレス信号として取り込むようにされている。カラムアドレスバッファに取り込まれたアドレス信号は、制御回路に含まれるカラムアドレスカウンタにプリセットデータとして供給される。カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、ＹデコーダＹＤＣに向けて出力する。
制御回路は、特に制限されないが、クロック信号、クロックイネーブル信号、チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、データ入出力マスクコントロール信号などの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいて、ＤＤＲ ＳＤＲＡＭの動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックとモードレジスタを備える。
この実施例のＤＤＲ ＳＤＲＡＭでは、１つのメモリバンクの２つのメモリアレイにおいて、メイン入出力線ＭＩＯには、
Ｙ０とＹ１アドレスに応じて、
０アドレス（Ｙ０＝０、Ｙ１＝０）、
１アドレス（Ｙ０＝１、Ｙ１＝０）、
２アドレス（Ｙ０＝０、Ｙ１＝１）、
３アドレス（Ｙ０＝１、Ｙ１＝１）、
とに分けておき（図１のメイン入出力線ＭＩＯとメインアンプの対応参照）、リード動作では、カラム系アドレス信号に対応して、それぞれのメモリアレイから、８ビットずつ、全部で３２ビットを選択し、グローバル入出力線ＧＩＯを用いて、３２ビットのデータを出力させる、という４Ｎ（ここで、Ｎは、８：Ｎ＝１アドレスあたりのＩ／Ｏ数）プリフェッチ動作を行なう。
そして、出力回路において、１回目のクロック信号ＣＫの立ち上がりに同期して、「０アドレス」の８ビット分を、１回目のクロック信号の立ち下がりに同期して、「１アドレス」の８ビット分を、次の２回目のクロックの立ち上がりに同期して、「２アドレス」の８ビット分を、２回目のクロックの立下りに同期して、残りの「３アドレス」の８ビット分のデータを出力する。
特に制限されないが、本発明は、約２５６Ｍビットのような大記憶容量を持つＤＤＲ ＳＤＲＡＭに向けられている。チップは８つのメモリブロックに分割されており、２ブロックで１バンクを構成する。１メモリブロックは、８×１６のアレイ（サブマット）に分割されており、１サブマットは５１２×５１２ビットとされる。つまり、１本のサブワード線には５１２個のメモリセルが接続され、ビット線には５１２個のメモリセルが接続される。以下の説明では、メイン入出力線ＭＩＯを回路記号ＭＩＯを用いて「ＭＩＯ線」と略記し、グローバル入出力線ＧＩＯは、回路記号ＧＩＯを用いて、「ＧＩＯ線」と略記する。
この実施例では、メインアンプ回路、メインアンプ出力回路、ＧＩＯ線、出力レジスタ回路を、０／１／２／３アドレス用にそれぞれ割り当てられる。そして、前記のように、メインアンプ→出力レジスタへのデータ転送は、０／１／２／３アドレス同時に行う。すなわち、ＭＩＯ線に読み出された３２ビットからなるデータを、メインアンプ回路で、同時にセンスして、パラレルに、出力レジスタに転送する。スタートアドレスのＹ０、Ｙ１に応して、出力レジスタ内のデータをクロックの立ち上がり、立ち下がりに同期して出力する。従って、この実施例ではメインアンプ回路及びＧＩＯ線は、３２個同時に動作することになる。
図１には、この発明に係るＤＤＲ ＳＤＲＡＭの読み出し系回路の一実施例の構成が示されている。図１を参照すると、この実施例では、前記のような、４Ｎプリフェッチ動作に向けられている。つまり、読み出しアドレスに対応して、メモリセルアレイよりＭＩＯ線に読み出された３２ビットからなるデータを、メインアンプ回路（ＭＡ回路）１０１１〜１０１４で同時にセンスして、ＧＩＯ線を通して、パラレルに出力レジスタに転送する際のピーク電流の低減のために、ＧＩＯ線により転送されるデータを、前半１６（２Ｎ）ビット出力データ（Ｆ−ＧＩＯ）と、後半１６（２Ｎ）ビット出力データ（Ｓ−ＧＩＯ）とで、タイミングをずらして出力するようにする。
さらに、本実施例においては、アクセスパスの回路段数（出力レジスタのラッチ回路の段数）の削減のために、Ｆ−ＧＩＯ及びＳ−ＧＩＯ線上に、複数クロック期間、データを保持するようにしており、本発明の特徴の１つをなしている。その構成としては、アドレス０データ用と、アドレス１データ用、アドレス２データ用、アドレス３データ用に、メインアンプとそのアンプ出力回路及びＧＩＯ線と出力レジスタを、入出力端子ＤＱ０〜ＤＱ7に対応して８個ずつ設けられる。そして、アンプ出力回路には、その出力タイミングを調整するための出力制御信号ＭＡＥ０、ＭＯＥ０を生成するＭＡ（メインアンプ）制御回路１１０が設けられている。
スタートアドレス情報に対応して、先に出力すべき１６（２Ｎ）ビットのデータは、そのまま、Ｆ−ＧＩＯ線を通して出力レジスタ（ＦＩＦＯ）に伝え、後から出力すべき１６（２Ｎ）ビットのデータは、ラッチ回路１０３１、１０３２が、ＭＡ制御回路１１０からの出力制御信号ＭＯＥ０によりラッチして遅延させてＳ−ＧＩＯ線を通して、出力レジスタ（ＦＩＦＯ）に伝える。
また、ＭＡ制御回路１１０に入力される基本クロックをなす第１、第２のリードクロック信号ＲＣＬＫ０、ＲＣＬＫ１は、外部クロック信号ＣＫの合い続くクロックパルスの立ち上がりエッジから生成される。リードクロック信号ＲＣＬＫ０とＲＣＬＫ１は、外部クロック信号ＣＫのクロックサイクルの２倍の周期とされる。
ＭＡ制御回路１１０では、Ｆ−ＧＩＯ線の出力制御信号ＭＡＥ０の立ち上がりを、第１のリードクロック信号ＲＣＬＫ０から生成し、その立下りをＲＣＬＫ１から生成する。すなわち、Ｆ−ＧＩＯ線のデータ出力期間は、リードクロック信号ＲＣＬＫ０〜ＲＣＬＫ１までとなる。このため、データ転送のパイプライン・ステージ０（Ｓｔａｇｅ＿０）を、ＭＡ回路までとし、ステージ１を、ＭＡ回路出力部（１０４１、１０４３）〜ＦＩＦＯ１段目（１０６１、１０６４）とすることが可能である。また、Ｓ−ＧＩＯ線のデータ出力期間も同様に、ＲＣＬＫ０〜ＲＣＬＫ１までとなる。よって、ステージ１（Ｓｔａｇｅ＿１）を、ＭＡ回路出力部（１０４２、１０４４）〜ＦＩＦＯ１段目（１０７１、１０７５）とすることが可能である。
出力レジスタの構成は、Ｆ−ＧＩＯ線用で、ラッチ回路３段（１０６１〜１０６３；１０６４〜１０６６）となり、Ｓ−ＧＩＯ線用でラッチ回路４段（１０７１〜１０７4；１０７５〜１０７８）となる。
これは、リードレーテンシー「４」の場合であるが、リードレーテンシーが「５」や「３」の場合も同様に、ステージ１（Ｓｔａｇｅ＿１）を、ＭＡ回路出力部分〜ＦＩＦＯ１段目とすることが可能である。なお、例えば出力レジスタの３段のラッチ回路１０６１〜１０６３に入力されるクロック信号ＣＫ１、ＣＫ２５、ＣＫ３５は、レイテンシー１、２．５、３．５に対応し、それぞれ、ＣＫ１を１発目のクロックパルスの立ち上がりのタイミングとすると、２発目のクロックパルスの立ち下がりのタイミングに対応している。選択回路（マルチプレクサ）１０８は、クロック信号ＣＫ４の立ち上がりで、ラッチ回路１０６３の出力を選択して出力し、クロック信号ＣＫ４の立ち下がりで、ラッチ回路１０６６の出力を選択して出力し、次のサイクルのクロック信号ＣＫ４の立ち上がりで、ラッチ回路１０７４の出力を選択して出力し、続くクロック信号ＣＫ４の立ち下がりで、ラッチ回路１０７８の出力を選択して出力する。
この実施例では、上記のような４ＮプリフェッチＤＤＲ ＳＤＲＡＭにおいて、同時に充放電するＧＩＯ線を、３２本から、１６本に低減することが可能となる。
また、この実施例によれば、Ｆ−ＧＩＯ線用の出力レジスタの段数を、４段（図１１参照）から３段に削減することが可能となる。
ここで、後半１６（２Ｎ）ビット出力データは、１クロックサイクル分、時間的に余裕があるため、Ｓ−ＧＩＯ線での転送タイミングを遅らせても、データ出力動作の性能は劣化しない。
さらに、４Ｎプリフェッチでは、リードコマンド（ＲＥＡＤ）は、２クロックに１回しか入力されないため、ＧＩＯ線上で、１クロック期間データを保持しても、次のリードコマンドのデータ読み出し時間への影響は発生しない。
図４には、この発明に係るＤＤＲ ＳＤＲＡＭに用いられるメインアンプ（ＭＡ）制御回路１１０の一実施例の回路構成が示されている。図４を参照すると、メインアンプ（ＭＡ）制御回路１１０は、ＲＣＬＫ０をインバータ４０１で反転した信号に基づき、ワンショットパルス（ロウレベル）を生成する回路（遅延回路４０４、インバータ４０５、ＮＡＮＤ回路４０６）は、第１のリードクロック信号ＲＣＬＫ０の立ち上がりエッジに基づきＳＲフリップフロップ（４０７、４０８）をセットし、ＳＲフリップフロップ（４０７、４０８）の出力はハイレベルにセットされ、インバータ４１１と、インバータ（反転ドライバ）４１３を介して出力制御信号ＭＡＥ０がハイレベルに立ち上がる。
第２のリードクロック信号ＲＣＬＫ１の立ち上がりからワンショットパルスを生成する回路（遅延回路４０９、インバータ４１０、ＮＡＮＤ回路４１７Ａ）は、第２のリードクロック信号ＲＣＬＫ１の立ち上がりエッジに基づきＳＲフリップフロップ（４０７、４０８）をリセットしてその出力をロウレベルとし、出力制御信号ＭＡＥ０をロウレベルとする。第１のリードクロック信号ＲＣＬＫ０をインバータ４０１で反転した信号を遅延回路４１４で遅延させた信号に基づき、ワンショットパルス（ロウレベル）を生成する回路（遅延回路４１５、インバータ４１６、ＮＡＮＤ回路４１７Ｂ）は、第１のリードクロック信号ＲＣＬＫ０の立ち上がりエッジに基づきＳＲフリップフロップ（４１８、４１９）をセットし、ＳＲフリップフロップ（４１８、４１９）の出力はハイレベルにセットされ、インバータ４２４と、インバータ（反転ドライバ）４２５を介して出力制御信号ＭＯＥ０が立ち上がる。インバータ４０２から出力されるＭＩＯＥＱ０、インバータ４０３から出力されるＭＡＰＧ０、ＮＡＮＤ回路４１２から出力されるＭＡＥＱ０は、後述するメインアンプ（ＭＡ）１０１の動作を制御する制御信号である。
図５には、本発明で用いて好適なメインアンプ回路の一実施例の構成が示されている。図５を参照すると、この実施例では、４Ｎプリフェッチに対応したＦ−ＧＩＯ線出力制御信号ＭＡＥ０と、Ｓ−ＧＩＯ線出力制御信号ＭＯＥ０の制御回路が代表として例示的に示されている。そして、図４に示すように、ＭＩＯプリチャージ制御信号ＭＩＯＥＱ０と、ＭＡ制御信号ＭＡＰＧ０、ＭＡＥＱ０も同時に生成される。これらの制御信号は、図４に示した回路により生成される。
図５を参照すると、メインアンプ回路１０１では、ＭＡ制御信号ＭＡＰＧ０のロウレベルによってオン状態にされるＰチャンネル型のＭＯＳＦＥＴ Ｑ１とＱ２を通して、一対のメイン入出力線ＭＩＯＴとＭＩＯＢの信号が取り込まれる。取り込まれた信号は、ゲートとドレインとが交差接続されたＰチャンネル型ＭＯＳＦＥＴ Ｑ３、Ｑ４と、Ｎチャンネル型ＭＯＳＦＥＴ Ｑ５，Ｑ６と、Ｎチャンネル型ＭＯＳＦＥＴ Ｑ５とＱ６の共通接続されたソースと回路の接地電位との間に設けられ電流源をなすＮチャンネル型ＭＯＳＦＥＴ Ｑ７からなるＣＭＯＳラッチ回路により増幅される。
つまり、タイミング信号ＭＡＰＧ０がロウレベルの期間に、入力信号の取り込みが行なわれ、所望の信号量が確保されると、タイミング信号ＭＡＰＧ０がハイレベルとなり、メイン入出力線ＭＩＯＴ、ＭＩＯＢと、ＣＭＯＳラッチ回路の入出力端子とが分離され、タイミング信号ＭＡＥ０のハイレベルにより、ＣＭＯＳラッチ回路は増幅動作を開始する。このとき、ＣＭＯＳラッチ回路の入出力端子は、大きな寄生容量を持つＭＩＯ線が分離されているので、ＣＭＯＳラッチ回路は、ＭＩＯ線を通して伝えられた信号を、高速に、ＣＭＯＳレベルに増幅し、メインアンプ出力回路へ転送される。なお、ＭＯＳＦＥＴ Ｑ１２、Ｑ１３、Ｑ１４は、信号ＭＩＯＥＱ０に基づきＭＩＯ線対（ＭＩＯＢ、ＭＩＯＴ）をプリチャージ・イコライズする回路である。また、ＭＯＳＦＥＴ Ｑ１５、Ｑ１６、Ｑ１７は、メインアンプ出力回路側の信号線対をプリチャージ・イコライズする。
メインアンプＭＡ００（例えば図１の１０１１に対応する）の出力（インバータ５０１、５０２の出力）は、Ｙ０、Ｙ１アドレスにより制御されるＣＭＯＳパスゲート回路（並列に設けられた２つのＣＭＯＳトランスファゲート５０３、並列に設けられた２つのトライステート・インバータ５０４：図１のＭＵＸ１０２を構成する）を通して、メインアンプ回路の出力信号がＰチャンネル型出力ＭＯＳＦＥＴ Ｑ８と、Ｎチャンネル型出力ＭＯＳＦＥＴ Ｑ９からなる出力回路（例えば図１の１０４１に対応する）に伝えられ、メインアンプ回路に取り込まれた出力信号をＦ−ＧＩＯ線に伝える。
この時、Ｆ−ＧＩＯ線の出力回路（Ｑ８、Ｑ９）は、出力制御信号ＭＡＥ０がハイレベルの間、メインアンプのデータを、出力し続ける。
従って、出力制御信号ＭＡＥ０は、基本クロックをなす第１のリードクロック信号ＲＣＬＫ０の立ち上がりから、第２のリードクロック信号ＲＣＬＫ１の立ち上がりの期間ハイレベルとなるため、Ｆ−ＧＩＯ線の出力回路は、１クロック期間活性化されることになる。
一方、Ｓ−ＧＩＯ線の出力回路（Ｑ１０、Ｑ１１）は、出力制御信号ＭＯＥ０がハイレベルの間、メインアンプのデータを出力し続ける。ここで、出力制御信号ＭＯＥ０は、基本クロックである第１のリードクロック信号ＲＣＬＫ０の立ち上がりを、遅延回路（図４の４１４）で一定時間遅延させてから、第２のリードクロック信号ＲＣＬＫ１の立ち上がりを、遅延回路（図４の４２０）で一定期間遅延させた期間ハイレベルとなるため、Ｓ−ＧＩＯ線の出力回路（ＭＯＳＦＥＴ Ｑ１０、Ｑ１１）は、１クロック期間活性化されることになる。
この実施例の構成により、Ｆ−ＧＩＯ及びＳ−ＧＩＯ線上に、同期用のクロック信号ＣＫに関して複数のクロックサイクル期間データを保持することが可能となる。なお、読み出しのスタートアドレスに基づき、メインアンプＭＡ０１の出力が先出力、メインアンプＭＡ００の出力が後出力の場合、メインアンプＭＡ００の出力は、Ｙ０、Ｙ１アドレスにより制御されるＣＭＯＳパスゲート回路（並列に設けられた２つのＣＭＯＳトランスファゲート５０７、並列に設けられた２つのトライステート・インバータ５０８）により、ＳＲラッチ回路（５１０、５１１）側に切り替えられ、Ｓ−ＧＩＯ線の出力回路（Ｑ１０、Ｑ１１）に伝達され、一方、メインアンプＭＡ０１の出力はＣＭＯＳパスゲート回路（５０３、５０４）を介して、Ｆ−ＧＩＯ線の出力回路（Ｑ８、Ｑ９）に伝達される。なお、ＳＲラッチ回路（５１０、５１１）の出力は、出力制御信号ＭＯＥ０がハイレベルのとき、ＮＡＮＤ回路５１２を介してＰＭＯＳＦＥＴ Ｑ１０のゲートに伝達され、ＮＯＲ回路５１３を介してＮＭＯＳＦＥＴ Ｑ１１のゲートに伝達される。出力制御信号ＭＯＥ０がロウレベルのとき、Ｓ−ＧＩＯ線の出力回路（Ｑ１０、Ｑ１１）は、オフ状態（出力がハイインピーダンス状態）とされる。
以下、本実施例の動作について、図６のタイミング図を用いて説明する。
リードコマンド（ＲＥＡＤ）は、外部クロック信号ＣＫの立ち上がりに同期して入力される。ここで、４Ｎプリフェッチ・メモリでは、リードコマンドと、次のリードコマンドの間のインターバルは、２クロック以上とスペックで定義されている。これは、チップの内部リード動作を、２クロック期間かけて行うためであり、この技術を用いることにより、４Ｎプリフェッチ・メモリは、２Ｎプリフェッチ・メモリに対し約２倍の動作周波数向上が実現できる。
従って、外部クロック信号ＣＫの立ち上がり「０」にて、リードコマンドが入力された場合は、次のリードコマンドは、外部クロック信号ＣＫの立ち上がり「２」以降に入力されることになる。
ここで、第１のリードクロック信号ＲＣＬＫ０は、外部クロック信号ＣＫの立ち上がり「０」、及び、外部クロック信号ＣＫの立ち上がり「２」から生成される。一方、第２のリードクロック信号ＲＣＬＫ１は、外部クロック信号ＣＫの立ち上がり「１」、及び、外部クロック信号ＣＫの立ち上がり「３」から生成される。
本実施例では、制御回路１１０において、第１、及び第２のリードクロック信号ＲＣＬＫ０、ＲＣＬＫ１を用いて、メインアンプ１０１に入力される出力制御信号ＭＡＥ０及びＭＯＥ０を生成している。
一方、出力レジスタの初段のラッチ回路１０６１、１０６４のラッチ信号ＣＫ１、及び、初段のラッチ回路１０７１、１０７５のラッチ信号ＣＫ１Ｄは、クロック信号ＣＫの立ち上がり「１」から生成される。これは、Ｆ−ＧＩＯ及びＳ−ＧＩＯ線上にデータを１クロック期間保持できるためである。なお、出力レジスタのラッチ信号ＣＫ１、ＣＫ１Ｄのクロック周期は、外部クロックＣＫのクロック周期の２倍とされる。
本実施例のライト動作については、図７に示したタイミング動作に従って行われる。
すなわち、図７に示すように、前半の２ビットデータのＤＱパッド〜メインアンプ（ＭＡ）への転送には、Ｓ−ＧＩＯ線を用い、後半の２ビットデータ転送には、Ｆ−ＧＩＯ線を用いている。この時、Ｓ−ＧＩＯ線の出力制御信号（図７のＳ−ＧＩＯ出力）は、外部クロック信号ＣＫの立ち上がり「３」でハイレベルとなり、外部クロック信号ＣＫの立ち上がり「４」でロウレベルとなる。Ｓ−ＧＩＯ線の出力回路は、外部クロック信号ＣＫの立ち上がり「３」〜「４」の期間動作する。一方、Ｆ−ＧＩＯ線の出力制御信号（図７のＦ−ＧＩＯ出力）は、外部クロック信号ＣＫの立ち上がり「４」でハイレベルとなり、ワンショット（クロック信号ＣＫのパルス幅）でロウレベルとなる。
かかる構成の本実施例によれば、Ｓ−ＧＩＯ線のデータを、１クロック期間Ｓ−ＧＩＯ線上に保持することが可能であり、このため、書き込み用のメインアンプ部（図２のライトアンプ部）に、Ｓ−ＧＩＯ線上のデータをラッチする回路を設けることは不要とされる。
上記した実施例から得られる作用効果は、下記の通りである。
（１）リード時に、Ｆ−ＧＩＯ線及びＳ−ＧＩＯ線上に、１クロック期間データを保持することにより、４Ｎプリフェッチ・メモリのパイプライン・ステージ０を、メインアンプ（ＭＡ）回路までとし、パイプライン・ステージ１を、メインアンプ（ＭＡ）出力部からＦＩＦＯの１段目とすることが可能であり、出力レジスタのラッチ回路段数を削減して、高速動作を実現できる、という効果が得られる。
（２）上記に加え、出力レジスタのラッチ回路の段数を削減することにより、出力回路の制御を簡略化するとともに、省面積化を実現できる、という効果が得られる。
（３）上記（１）、（２）に加え、出力レジスタのラッチ回路の段数を削減することにより、低消費電流を実現できる、という効果が得られる。
（４）ライト時に、Ｓ−ＧＩＯ線上に１クロック期間データを保持することにより、メインアンプ部分のＳ−ＧＩＯ線のデータラッチ回路を削除し、面積低減、消費電流低減という効果が得られる。
次に、本発明の第２の実施例について説明する。本発明の第２の実施例の基本的構成は前記した実施例と同様であるが、ＧＩＯ線上のデータ保持について、さらに工夫を施している。図８は、本発明の第２の実施例の構成を示す図である。図８において、図１と同様の要素には、同一の参照番号が付されている。図８を参照すると、本発明の第２の実施例は、出力レジスタ部分に、ＧＩＯ線のデータ保持回路１１１を備えている。すなわち、選択回路１０５１の出力をラッチするデータ保持回路１１１を備え、データ保持回路１１１の出力は出力バッファ１１２を介してＦ−ＧＩＯ線に接続されている。データ保持回路１１１は、データ保持回路制御信号ＧＩＯＬがハイレベルの期間、ＧＩＯ線データを保持する。
図９は、本実施例のＧＩＯデータ保持回路１１１の構成の一例を示す図である。図９を参照すると、出力が共通接続されたトライステート・インバータ９０１、９０２はセレクタを構成し、ライト時のデータを入力するバッファ（図２の２２１に対応する）の出力（ＤｉｎＢｕｆｆ）と、Ｆ−ＧＩＯとを入力し、リード時、Ｆ−ＧＩＯを選択し、ライト時、ＤｉｎＢｕｆｆを出力する。セレクタ（９０１、９０２）の出力は、トライステート・インバータ９０３に入力され、トライステート・インバータ９０３の出力は、入力と出力が相互に接続されたインバータ９０５とトライステート・インバータ９０４よりなるフリップフロップに接続される。トライステート・インバータ９０３、９０４とインバータ９０５とでラッチ回路を構成している。このラッチ回路の出力は、ＮＡＮＤ回路９０９、ＮＯＲ回路９１０の一の入力端にそれぞれ入力され、ＮＡＮＤ回路９０９とＮＯＲ回路９１０の出力は、ソースが電源ＶＤＤ、ＶＳＳにそれぞれ接続され、ドレイン同士が共通接続されてＦ−ＧＩＯに接続されたＰＭＯＳＦＥＴ９１１、ＮＭＯＳＦＥＴ９１２のゲートにそれぞれ入力される。ＮＡＮＤ回路９０９の他の入力端は、ＮＯＲ回路９０６の出力を入力して反転出力するインバータ９０７の出力に接続され、ＮＯＲ回路９１０の他の入力端はインバータ９０８の出力に接続されている。図９に示す回路の動作の概説すると、データ保持回路制御信号ＧＩＯＬがハイレベルの期間、ＮＯＲ回路９０６の出力はロウレベルとされ、インバータ９０７の出力はハイレベルとされ、ＮＡＮＤ回路９０９は、トライステート・インバータ９０３の出力の反転信号をＰＭＯＳＦＥＴ９１１のゲートに伝達し、インバータ９０８の出力はロウレベルとされ、ＮＯＲ回路９１０は、インバータ９０３の出力の反転信号をＮＭＯＳＦＥＴ９１２のゲートに伝達する。一方、データ保持回路制御信号ＧＩＯＬがロウレベルの期間、ＮＯＲ回路９０６の出力はハイレベルとされ、インバータ９０７、９０８の出力はロウレベル、ハイレベルとされ、ＮＡＮＤ回路９０９の出力はハイレベル、ＮＯＲ回路９１０の出力はロウレベルとされ、ＭＯＳＦＥＴ９１１、９１２はともにオフ状態とされ、出力はハイインピーダンス状態とされる。
図９に示す構成では、Ｆ−ＧＩＯのリード時のデータ保持に、ライト用のＦ−ＧＩＯ出力回路を用いている。すなわち、ライト時のＦ−ＧＩＯ線へのデータ出力回路を、リード時のＦ−ＧＩＯ線データ保持回路として使用することにより、面積ペナルティを無くすとともに、Ｆ−ＧＩＯ線の負荷（拡散層容量）の増加を防ぎ、速度ペナルティを無くすことが可能である。
なお、面積低減のため、ＧＩＯ線を、リード・ライト共通線として用いることが一般的であり、データ保持回路を省面積で実現できる。
図１０は、データ保持回路を用いた本発明の第２の実施例のリード動作のタイミングの一例を示す図である。図１０に示すように、Ｆ−ＧＩＯの出力信号ＭＡＥ０は、外部クロック信号ＣＫの立ち上がり「０」からワンショットで生成される。従って、メインアンプのＦ−ＧＩＯ線出力期間は、ワンショットであるが、出力レジスタ部分のデータ保持回路制御信号ＧＩＯＬが、外部クロック信号ＣＫの立ち上がり「０」から立ち上がり「１」の期間ハイレベルとなり、１クロック期間データを保持する。
よって、本実施例においても、図８に示すように、４Ｎプリフェッチ・データ転送のパイプライン・ステージ０（Ｓｔａｇｅ＿０）をＭＡまでとし、パイプライン・ステージ１（Ｓｔａｇｅ＿１）を、ＭＡ出力部分〜ＦＩＦＯ１段目とすることが可能である。また、出力レジスタのラッチ回路数を削減して、高速動作を実現できるという効果が得られる。
しかも、本実施例によれば、データ保持回路１１１を、ライト用のＦ−ＧＩＯ出力回路と共用し、面積増加をほぼゼロで実現できる、という効果が得られる。
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例に限定されるものでなく、本発明の原理に準ずる範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例のデータ転送回路の構成を示す図である。 本発明の一実施例のメモリ装置の構成を示す図である。 本発明に係るＤＤＲ ＳＤＲＡＭの一実施例のチップ全体のレイアウト構成を示す図である。 本発明の一実施例のＭＡ制御回路の構成を示す図である。 本発明の一実施例のＭＡ回路の構成を示す図である。 本発明の一実施例の読み出し動作を説明するためのタイミング図である。 本発明の一実施例の書き込み動作を説明するためのタイミング図である。 本発明の他の実施例のデータ転送回路の構成を示す図である。 図８のＧＩＯデータ保持回路の構成を示す図である。 本発明の他の実施例の読み出し動作を説明するためのタイミング図である。 従来の２Ｎプリフェッチ・データ転送回路の構成を示す図である。 従来の２Ｎプリフェッチ・データ転送回路の動作を説明するためのタイミング図である。
符号の説明
１００ ＭＩＯ
１０１ ＭＡ（メインアンプ）
１０２ セレクタ（マルチプレクサ）
１０３ ラッチ
１０４ ＭＡ出力回路
１０５ セレクタ（マルチプレクサ）
１０６ ラッチ
１０７ ラッチ
１０８、１０８Ａ セレクタ（マルチプレクサ）
１０９ 出力回路
１１０ ＭＡ制御回路
１１１ データ保持回路
１１２ 出力バッファ回路
２０１ メモリセルアレイ
２０２ Ｘデコーダ
２０３ センスアンプ
２０４ Ｙデコーダ
２０５ 入力回路
２０６ タイミング発生回路
２０７ 入力回路
２０８ コマンドデコーダ
２０９ 入力回路
２１０ ラッチ回路
２１１ Ｙ系制御回路
２１２ 救済回路
２１３ Ｘ系制御回路
２１４ リフレッシュカウンタ
２１５ 救済回路
２１６ リード系制御回路
２１７ ライト系制御回路
２１８ 内部電圧発生回路
２１９ 入力回路
２２０ データ保存回路
２２１ 出力回路
２２２ ライトアンプ
２２３ 入力レジスタ（ＦＩＦＯ）
２２４ 入力回路
２２５ メインアンプ（ＭＡ）
２２６ 出力レジスタ（ＦＩＦＯ）
２２７ 出力回路
４０１、４０２、４０３、４０５、４１０、４１１、４１３、４１６、４２２、４２４、４２５ インバータ
４０６、４０７、４０８、４１２、４１７Ａ、４１７Ｂ、４１８、４１９、４２３ ＮＡＮＤ回路
４０４、４０９、４１４、４１５、４２０、４２１ 遅延回路
５０１、５０２、５０５、５０６、５１４ インバータ
５０３、５０７ ＣＭＯＳトランスファゲート
５０４、５０８ トライステート・インバータ
５１０、５１１、５１３ ＮＯＲ回路
５１２ ＮＡＮＤ回路
９０１、９０２ ９０３、９０４ トライステート・インバータ
９０５、９０７、９０８ インバータ
９０６、９１０ ＮＯＲ回路
９０９ ＮＡＮＤ回路
９１１ ＰｃｈＭＯＳＦＥＴ
９１２ ＮｃｈＭＯＳＦＥＴ

Claims (10)

  1. 複数のデータ信号をパラレルに転送させる第１の信号伝達経路と、
    前記複数のデータ信号をそれぞれ受ける複数の増幅回路部と、
    前記複数の増幅回路部でそれぞれ増幅された前記複数のデータ信号を転送させる第２の信号伝達経路と、
    前記第２の信号伝達経路を通して伝えられた前記複数のデータ信号をそれぞれ受ける複数のレジスタと、
    前記複数のレジスタにそれぞれ保持された前記複数のデータ信号を、同期用のクロック信号に基づいてシリアルに出力する出力部と、
    を含み、
    前記複数の増幅回路部は、前記複数のデータ信号のうち先に出力されるべきデータに対して、後に出力されるべき少なくとも１つの他のデータ信号の前記第２の信号伝達経路への出力タイミングを遅らせ、
    前記第２の信号伝達経路上で、所定数のクロックサイクル期間、データ信号を保持する構成とされてなる、ことを特徴とする半導体集積回路装置。
  2. 前記第１の信号伝達経路から前記第２の信号伝達経路側に転送される少なくとも１つのデータ信号を保持するデータ保持回路を、前記第２の信号伝達経路上に備え、
    前記データ保持回路は、前記第１の信号伝達経路側に転送される少なくとも１つのデータ信号を受けて、前記第２の信号伝達経路に出力する出力回路と共用される、ことを特徴とする請求項１記載の半導体集積回路装置。
  3. 半導体集積回路装置外部より前記半導体集積回路装置に入力されるクロック信号を分周してなる信号に基づき、活性化のタイミング位相が異なる第１及び第２の制御信号を生成する制御回路と、
    ４つのアドレスに対応するメモリセルアレイからの読み出しデータ信号をそれぞれ受け、前記第１の制御信号を共通に入力し、前記４つのアドレスに対応するデータ信号を、前記第１の制御信号に応答して、それぞれ増幅出力する４つの増幅回路と、第１及び第２の選択回路と、第１及び第２のラッチ回路と、を有する増幅回路段を備え、
    前記４つのアドレスのうちの２つの偶数アドレスのデータ信号を受ける前記第１の選択回路は、読み出しの開始アドレスに応じて、先に出力するか後に出力するかで出力先の信号伝達経路を切替え、前記２つの偶数アドレスのデータ信号のうち後に出力するデータ信号を受ける前記第１のラッチ回路は、前記第２の制御信号に応答して、ラッチ出力を対応する信号伝達経路に出力し、
    前記４つのアドレスのうちの２つの奇数アドレスのデータ信号を受ける前記第２の選択回路は、前記読み出しの開始アドレスに応じて、先に出力するか後に出力するかで出力先の信号伝達経路を切替え、前記２つの奇数アドレスのデータ信号のうち後に出力するデータ信号を受ける前記第２のラッチ回路は、前記第２の制御信号に応答して、ラッチ出力を対応する信号伝達経路に出力し、
    前記増幅回路段より前記信号伝達経路にそれぞれ伝達された、先に出力される偶数アドレスのデータ信号と、先に出力される奇数アドレスのデータ信号とを入力し、読み出し順に対応して、第１の出力レジスタの２つの入力にそれぞれ供給する第３の選択回路と、
    前記増幅回路段より前記信号伝達経路にそれぞれ伝達された、後に出力される偶数アドレスのデータ信号と、後に出力される奇数アドレスのデータ信号とを入力し、読み出し順に対応して、第２の出力レジスタの２つの入力にそれぞれ供給する第４の選択回路と、
    を備え、
    前記第１の出力レジスタの２つの出力と、前記第２の出力レジスタの２つの出力の計４つの出力を入力し、入力される同期用のクロック信号の立ち上がり及び立下りエッジに応じて、読み出しアドレス順のシリアルなデータ出力信号として、出力する第５の選択回路と、
    を含む、ことを特徴とする半導体集積回路装置。
  4. 半導体集積回路装置外部より前記半導体集積回路装置に入力されるクロック信号を分周してなる読み出し用のクロック信号を入力し、活性化のタイミング位相が異なる第１及び第２の制御信号を生成する制御回路と、
    ４つのアドレスに対応するメモリセルアレイから読み出された第１乃至第４のデータ信号をパラレルに転送させる信号伝達経路と、
    前記信号伝達経路に転送された第１乃至第４のデータ信号をそれぞれ受け、前記第１の制御信号を共通に入力し、前記第１乃至第４のデータ信号を、前記第１の制御信号に応答して、それぞれ増幅して出力する第１乃至第４の増幅回路と、
    前記４つのアドレスのうちの２つの偶数アドレスにそれぞれ対応する２つの前記増幅回路から出力される第１及び第２のデータ信号を入力し、読み出しの開始アドレスに応じて、２つの入力を第１及び第２の出力のいずれに接続するか出力先を切替える第１の選択回路と、
    前記４つのアドレスのうちの２つの奇数アドレスにそれぞれ対応する２つの増幅回路から出力される第３及び第４のデータ信号を入力し、前記読み出しの開始アドレスに応じて、２つの入力を第１及び第２の出力のいずれに接続するか出力先を切替える第２の選択回路と、
    前記第１の選択回路の第２の出力からのデータ信号を受け、前記第２の制御信号に応答して、ラッチしたデータ信号を出力する第１のラッチ回路と、
    前記第２の選択回路の第２の出力からのデータ信号を受け、前記第２の制御信号に応答して、ラッチしたデータ信号を出力する第２のラッチ回路と、
    前記第１の選択回路の第１の出力端に入力端が接続された第１の増幅部出力回路と、
    前記第１のラッチ回路の出力端に入力端が接続された第２の増幅部出力回路と、
    前記第２の選択回路の第１の出力端に入力端が接続された第３の増幅部出力回路と、
    前記第２のラッチ回路の出力端に入力端が接続された第４の増幅部出力回路と、
    前記第１及び第３の増幅部出力回路より２つの信号伝達経路にそれぞれ伝達されるデータ信号を入力し、前記入力したデータ信号の出力先を、読み出し順に、第１及び第２の出力端に切り替える第３の選択回路と、
    前記第２及び第４の増幅部出力回路より２つの信号伝達経路にそれぞれ伝達されるデータ信号を入力し、前記入力したデータ信号の出力先を、読み出し順に、第１及び第２の出力端に切り替える第４の選択回路と、
    前記第３の選択回路の第１及び第２の出力端から出力されるデータ信号を並列に入力してそれぞれ並列に出力する２系列の第１の先入れ先出し型のレジスタと、
    前記第４の選択回路の第１及び第２の出力端から出力されるデータ信号を並列に入力してそれぞれ並列に出力する２系列の第２の先入れ先出し型のレジスタと、
    前記第１の先入れ先出し型のレジスタの２系列の並列出力と、前記第２の先入れ先出し型のレジスタの２系列の並列出力の計４つの出力を受け、入力されるクロック信号に基づき２つサイクルのクロックパルスの立ち上がり及び立下りエッジに応じて、読み出しアドレス順のシリアルなデータ出力信号として、出力する第５の選択回路と、
    を含む、ことを特徴とする半導体集積回路装置。
  5. リードコマンドを受け、前記制御回路は、前記半導体集積回路装置に入力される前記クロック信号を２分周してなる前記クロック信号の１クロックサイクル分位相が異なる第１及び第２の読み出し用のクロック信号を入力し、前記第１及び第２の読み出し用のクロック信号の遷移エッジに基づき、前記第１の制御信号の活性化期間を確定し、前記第１及び第２の読み出し用のクロック信号をそれぞれ遅延させた信号の遷移エッジに基づき、前記第２の制御信号の活性化期間を確定する回路を備えている、ことを特徴とする請求項４記載の半導体集積回路装置。
  6. 前記第３の選択回路の少なくとも一の出力端からのデータ信号を入力して保持し、出力が、前記第３の選択回路の入力端に接続される信号伝達経路に接続されるデータ保持回路を備え、前記データ保持回路は、前記信号伝達経路に書き込みデータ信号を出力するデータ出力回路と共用される、ことを特徴とする請求項３又は４記載の半導体集積回路装置。
  7. 偶数アドレスの複数のデータ信号をパラレルに転送させる第１群の信号伝達経路と、
    前記偶数アドレスの複数のデータ信号をそれぞれ受ける第１群の増幅回路部と、
    奇数アドレスの複数のデータ信号をパラレルに転送させる第２群の信号伝達経路と、
    前記奇数アドレスの複数の読み出しデータ信号をそれぞれ受ける第２群の増幅回路部と、
    前記第１群の増幅回路部でそれぞれ増幅された前記偶数アドレスのデータ信号を転送させる第３群の信号伝達経路と、
    前記第２群の増幅回路部でそれぞれ増幅された前記奇数アドレスのデータ信号を転送させる第４群の信号伝達経路と、
    を備え、
    前記第１群及び第２群の増幅回路部のそれぞれは、先に出力されるべきデータに対して、後に出力されるべき、少なくとも１つの他のデータ信号をラッチして出力するラッチ回路を備え、前記後に出力されるべき、少なくとも１つ他のデータ信号を遅延させて対応する信号伝達経路へ出力し、
    前記第３及び第４群の信号伝達経路をパラレルに伝播する複数のデータ信号のうち、先に出力されるべき複数のデータ信号を、読み出し順に切り替え、第１群の出力レジスタの対応する出力レジスタに出力する手段と、
    前記第３及び第４群の信号伝達経路をパラレルに伝播する複数のデータ信号のうち、後に出力されるべき複数のデータ信号を、読み出し順に切り替え、第２群の出力レジスタの対応する出力レジスタに出力する手段と、
    上記第１及び第２群の出力レジスタからそれぞれ出力されたデータ信号を受け、アドレス情報にしたがい、シリアルに出力させる出力回路と、
    を備えている、ことを特徴とする半導体集積回路装置。
  8. 半導体集積回路装置外部より前記半導体集積回路装置に入力されるクロック信号を２分周してなる互いに位相の異なる第１及び第２の読み出し用クロックを入力し、第１及び第２の制御信号を生成する制御回路を備え、
    前記第１群の信号伝達経路が、前記偶数のアドレスの第１及び第２のデータ信号をパラレルに転送させる第１及び第２の信号伝達経路を有し、
    前記第２群の信号伝達経路が、前記奇数のアドレスの第３及び第４のデータ信号をパラレルに転送させる第３及び第４の信号伝達経路を有し、
    前記第１群の増幅回路部が、前記第１及び第２のデータ信号を入力し前記第１の制御信号に基づき増幅する第１及び第２のメインアンプと、
    前記第１及び第２のメインアンプの出力を入力し、読み出し開始アドレスに基づき、２つの入力と、第１及び第２の出力端との接続を切り替える第１の選択回路と、
    前記第１の選択回路の第２の出力端からのデータ信号を受け、前記第２の制御信号に応答して、ラッチしたデータ信号を出力する第１のラッチ回路と、
    前記第１の選択回路の第１の出力と前記第１のラッチ回路の出力をそれぞれ入力して駆動出力する第１及び第２のメインアンプ出力回路と、
    を備え、
    前記第２群の増幅回路部が、前記第３及び第４のデータ信号を入力し前記第１の制御信号に基づき増幅する第３及び第４のメインアンプと、
    前記第３及び第４のメインアンプの出力を入力し、読み出し開始アドレスに基づき、２つの入力と、第１及び第２の出力との接続を切り替える第２の選択回路と、
    前記第２の選択回路の第２の出力からのデータ信号を受け、前記第２の制御信号に応答して、ラッチしたデータ信号を出力する第２のラッチ回路と、
    前記第２の選択回路の第１の出力と前記第２のラッチ回路の出力をそれぞれ入力して駆動出力する第３及び第４のメインアンプ出力回路と、
    を備え、
    前記第３群の信号伝達経路が、前記第１及び第２のメインアンプ出力回路からの出力信号をそれぞれ伝達する第５、第６の信号伝達経路よりなり、
    前記第４群の信号伝達経路が、前記第３及び第４のメインアンプ出力回路からの出力信号をそれぞれ伝達する第７、第８の信号伝達経路よりなり、
    前記第５及び第６の信号伝達経路に伝達されたデータ信号を入力し、読み出し順に従い、２つの入力と、第１及び第２の出力との接続を切り替える第３の選択回路と、
    前記第７及び第８の信号伝達経路に伝達されたデータ信号を入力し、読み出し順に従い、２つの入力と、第１及び第２の出力との接続を切り替える第４の選択回路と、
    を備え、
    前記第３の選択回路の二つの出力は、第１及び第２の先入れ先出し型のレジスタにそれぞれ入力され、
    前記第４の選択回路の二つの出力は、第３及び第４の先入れ先出し型のレジスタにそれぞれ入力され、
    前記出力回路は、入力されるクロック信号に基づき２つサイクルのクロックパルスの立ち上がり及び立下りエッジに応じて、前記第１乃至第４の先入れ先出し型のレジスタの出力を、シリアルに出力する第５の選択回路と、
    前記第５の選択回路からの出力信号を受けて外部データ端子にデータ信号を出力する出力バッファと、
    を備えている、ことを特徴とする請求項７記載の半導体集積回路装置。
  9. 半導体チップ上に、第１方向に沿って延在された複数のビット線と、前記第１の方向と直交する第２方向に沿って延在された複数のワード線と、を有し、前記複数のビット線と上記複数のワード線との交差部に対応して複数のメモリセルがアレイ状に配設されてなるメモリアレイを複数有し、
    前記メモリアレイの一側に、前記第１の方向に沿ってＸデコーダが設けられ、前記メモリアレイの前記一側と直交する側にＹデコーダと前記メインアンプを有し、
    周辺回路を中心として、対向する２つの前記メモリアレイの前記Ｙデコーダ及び前記メインアンプが、互いに隣接するように対称的に配置され、
    前記周辺回路には、グローバル入出力線をなす前記第３群及び第４群の信号伝達経路が配置されており、選択されたメモリバンクに対応した、前記第１群及び第２群の信号伝達経路と接続され、前記グローバル入出力線は、入力レジスタ、前記出力レジスタを通して、出力バッファ及び入力バッファを介して外部データ端子と接続される、ことを特徴とする請求項７又は８記載の半導体集積回路装置。
  10. 前記第１及び第２群の信号伝達経路は、共通入出力線をなし、書き込み回路からの書き込みデータをパラレルに転送し、
    前記グローバル入出力線上に、少なくとも１クロックサイクル分、先に転送されるデータ信号が保持される構成とされ、前記書き込み回路内に、先に転送されるデータ信号を保持する回路を設けることを不要としてなる、ことを特徴とする請求項９記載の半導体集積回路装置。
JP2003396649A 2003-11-27 2003-11-27 半導体集積回路装置 Expired - Fee Related JP4370507B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003396649A JP4370507B2 (ja) 2003-11-27 2003-11-27 半導体集積回路装置
US10/990,990 US7184323B2 (en) 2003-11-27 2004-11-18 4N pre-fetch memory data transfer system
TW093136597A TWI264004B (en) 2003-11-27 2004-11-26 Semiconductor integrated circuit device
CN2004100963814A CN1627438B (zh) 2003-11-27 2004-11-26 半导体集成电路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003396649A JP4370507B2 (ja) 2003-11-27 2003-11-27 半導体集積回路装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009128631A Division JP5404182B2 (ja) 2009-05-28 2009-05-28 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP2005158165A true JP2005158165A (ja) 2005-06-16
JP4370507B2 JP4370507B2 (ja) 2009-11-25

Family

ID=34616500

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003396649A Expired - Fee Related JP4370507B2 (ja) 2003-11-27 2003-11-27 半導体集積回路装置

Country Status (4)

Country Link
US (1) US7184323B2 (ja)
JP (1) JP4370507B2 (ja)
CN (1) CN1627438B (ja)
TW (1) TWI264004B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002025265A (ja) * 2000-07-05 2002-01-25 Hitachi Ltd 半導体集積回路装置
JP2009020930A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc 半導体記憶装置、およびｌｉｏ分割方法
US7755953B2 (en) 2006-08-28 2010-07-13 Elpida Memory, Inc. Semiconductor memory device with minimum burst length bit transfer in parallel to and from a FIFO block
US7958382B2 (en) 2006-09-06 2011-06-07 Samsung Electronics Co., Ltd. Latency signal generator and method thereof
JP2012119849A (ja) * 2010-11-30 2012-06-21 Elpida Memory Inc 半導体装置
JP2012119024A (ja) * 2010-11-30 2012-06-21 Elpida Memory Inc 半導体装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624306B1 (ko) * 2004-05-28 2006-09-18 삼성에스디아이 주식회사 주사 구동장치와 이를 가지는 평판 표시장치 및 그의구동방법
US20060112230A1 (en) * 2004-11-24 2006-05-25 Christian Sichert Integrated memory device and memory module
KR100642436B1 (ko) * 2004-12-22 2006-11-02 주식회사 하이닉스반도체 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로
KR100576505B1 (ko) * 2005-01-28 2006-05-10 주식회사 하이닉스반도체 Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법
JP5400262B2 (ja) * 2005-12-28 2014-01-29 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
TWI334141B (en) * 2007-05-01 2010-12-01 Nanya Technology Corp Clock receiver, and the related semiconductor memory module and correction method
CN101345525B (zh) * 2007-07-10 2011-03-16 南亚科技股份有限公司 时钟接收器及相关的半导体存储模块与校正方法
US7929361B2 (en) * 2008-03-31 2011-04-19 Advanced Micro Devices, Inc. Circuit using a shared delay locked loop (DLL) and method therefor
US7924637B2 (en) * 2008-03-31 2011-04-12 Advanced Micro Devices, Inc. Method for training dynamic random access memory (DRAM) controller timing delays
US7869287B2 (en) 2008-03-31 2011-01-11 Advanced Micro Devices, Inc. Circuit for locking a delay locked loop (DLL) and method therefor
US7872937B2 (en) * 2008-03-31 2011-01-18 Globalfoundries Inc. Data driver circuit for a dynamic random access memory (DRAM) controller or the like and method therefor
US7961533B2 (en) * 2008-05-27 2011-06-14 Advanced Micro Devices, Inc. Method and apparatus for implementing write levelization in memory subsystems
US8130567B2 (en) 2008-12-24 2012-03-06 Stmicroelectronics Pvt. Ltd. Write circuitry for hierarchical memory architecture
KR101062776B1 (ko) * 2010-01-29 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치
US8238178B2 (en) * 2010-02-12 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Redundancy circuits and operating methods thereof
JP5431290B2 (ja) * 2010-10-29 2014-03-05 インターナショナル・ビジネス・マシーンズ・コーポレーション クロック・ドメイン・クロッシングのデータ転送回路および方法
KR20150002129A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 테스트 방법
CN111309284B (zh) 2015-05-28 2024-02-02 铠侠股份有限公司 半导体装置
KR102449194B1 (ko) 2017-11-17 2022-09-29 삼성전자주식회사 공통 모드 추출기를 포함하는 메모리 장치
KR102577999B1 (ko) * 2018-05-31 2023-09-14 에스케이하이닉스 주식회사 집적 회로
KR20200134570A (ko) * 2019-05-22 2020-12-02 에스케이하이닉스 주식회사 반도체 메모리 장치
EP4033347B1 (en) 2020-08-12 2023-07-05 Changxin Memory Technologies, Inc. First in first out memory and storage device
JP6999791B1 (ja) * 2020-12-28 2022-01-19 華邦電子股▲ふん▼有限公司 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4800530A (en) * 1986-08-19 1989-01-24 Kabushiki Kasiha Toshiba Semiconductor memory system with dynamic random access memory cells
KR920001325B1 (ko) * 1989-06-10 1992-02-10 삼성전자 주식회사 메모리 소자내의 센스 앰프 드라이버
JPH09198873A (ja) * 1996-01-19 1997-07-31 Sharp Corp 半導体記憶装置
JP3597655B2 (ja) * 1996-04-17 2004-12-08 株式会社ルネサステクノロジ 半導体集積回路
JPH10111828A (ja) * 1996-09-27 1998-04-28 Internatl Business Mach Corp <Ibm> メモリシステム、データ転送方法
US6081479A (en) * 1999-06-15 2000-06-27 Infineon Technologies North America Corp. Hierarchical prefetch for semiconductor memories
JP4345204B2 (ja) * 2000-07-04 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
JP4684394B2 (ja) * 2000-07-05 2011-05-18 エルピーダメモリ株式会社 半導体集積回路装置
JP2004164769A (ja) * 2002-11-14 2004-06-10 Renesas Technology Corp 半導体記憶装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002025265A (ja) * 2000-07-05 2002-01-25 Hitachi Ltd 半導体集積回路装置
US7755953B2 (en) 2006-08-28 2010-07-13 Elpida Memory, Inc. Semiconductor memory device with minimum burst length bit transfer in parallel to and from a FIFO block
US7958382B2 (en) 2006-09-06 2011-06-07 Samsung Electronics Co., Ltd. Latency signal generator and method thereof
JP2009020930A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc 半導体記憶装置、およびｌｉｏ分割方法
JP2012119849A (ja) * 2010-11-30 2012-06-21 Elpida Memory Inc 半導体装置
JP2012119024A (ja) * 2010-11-30 2012-06-21 Elpida Memory Inc 半導体装置
US8856577B2 (en) 2010-11-30 2014-10-07 Ps4 Luxco S.A.R.L. Semiconductor device having multiplexer
US8891318B2 (en) 2010-11-30 2014-11-18 Ps4 Luxco S.A.R.L. Semiconductor device having level shift circuit

Also Published As

Publication number Publication date
CN1627438B (zh) 2010-05-26
TWI264004B (en) 2006-10-11
JP4370507B2 (ja) 2009-11-25
US20050117403A1 (en) 2005-06-02
CN1627438A (zh) 2005-06-15
TW200535844A (en) 2005-11-01
US7184323B2 (en) 2007-02-27

Similar Documents

Publication Publication Date Title
JP4370507B2 (ja) 半導体集積回路装置
JP4684394B2 (ja) 半導体集積回路装置
US7304910B1 (en) Semiconductor memory device with sub-amplifiers having a variable current source
JP4632114B2 (ja) 半導体集積回路装置
US9281035B2 (en) Semiconductor integrated circuit capable of controlling read command
JP2004253038A (ja) 半導体記憶装置
US6898139B2 (en) Integrated circuit memory devices and operating methods that are configured to output data bits at a lower rate in a test mode of operation
CN113129958A (zh) 用于宽时钟频率范围命令路径的设备和方法
US6496403B2 (en) Semiconductor memory device
US7161865B2 (en) Semiconductor device
JPH09320261A (ja) 半導体記憶装置および制御信号発生回路
US20040264260A1 (en) Semiconductor memory device
US6847567B2 (en) Sense amplifier drive circuits responsive to predecoded column addresses and methods for operating the same
US7016235B2 (en) Data sorting in memories
KR100728927B1 (ko) 반도체집적회로장치
JP5404182B2 (ja) 半導体集積回路装置
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
JP2006172577A (ja) 半導体記憶装置
JPH09180443A (ja) 半導体メモリ回路
US6744690B1 (en) Asynchronous input data path technique for increasing speed and reducing latency in integrated circuit devices incorporating dynamic random access memory (DRAM) arrays and embedded DRAM
KR20090016168A (ko) 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로
JP2015170376A (ja) 半導体装置及びこれを備える情報処理システム
JPH06267279A (ja) 半導体記憶装置
JPS6145482A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080701

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080901

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090331

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090430

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090804

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090819

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120911

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120911

Year of fee payment: 3

SG99 Written request for registration of restore

Free format text: JAPANESE INTERMEDIATE CODE: R316G99

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120911

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120911

Year of fee payment: 3

SG99 Written request for registration of restore

Free format text: JAPANESE INTERMEDIATE CODE: R316G99

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120911

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130911

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S803 Written request for registration of cancellation of provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R316803

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees