JP6999791B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】データの書き込み動作中に半導体記憶装置の非活性化が行われる場合であっても、データを適切に書き込むことの可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、チップセレクト信号ＣＳ＃による非活性化が外部クロック信号ＣＫに対して非同期に行われ、チップセレクト信号ＣＳ＃がアサートされている場合に、外部クロック信号ＣＫに応じて入力された書き込みデータを取得してメモリセルアレイに転送するように動作するＤＦＦ（転送部）１３と、外部クロック信号ＣＫに応じて第１書き込みデータが入力されている間にチップセレクト信号ＣＳ＃がアサートからネゲートに変化した場合に、第１書き込みデータをメモリセルアレイに転送するようにＤＦＦ１３を動作させるＣＫバッファ（制御部）１７と、を備える。【選択図】図２

Description

本発明は、半導体記憶装置に関する。
従来の半導体記憶装置において、外部から入力される外部クロック信号に同期して動作するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が知られている（例えば、特許文献１）。
また、外部から入力される外部クロック信号に対して非同期に動作する半導体記憶装置として、ＳＲＡＭ（Static Random Access Memory）と互換性を有するインタフェースを備えたｐＳＲＡＭ（pseudo-Static Random Access Memory）が知られている。ｐＳＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）をメモリセルアレイとしてデータを記憶し、ＤＲＡＭのアクセスインタフェースを再設計し、ＳＲＡＭのアクセスインタフェースと互換性を持たせたものである。また、ｐＳＲＡＭは、データ転送方式としてＤＤＲ（Double Data Rate）方式を採用している。さらに、ｐＳＲＡＭは、アクセスインタフェースとして、拡張シリアルペリフェラルインタフェース（Expanded Serial Peripheral Interface：ｘＳＰＩ）と、ＨｙｐｅｒＢｕｓＴＭインタフェース又はＸｃｃｅｌａＴＭインタフェースとを使用することができる。
図１（ａ）及び図１（ｂ）は、書き込みコマンドが入力された場合の従来の半導体記憶装置内の信号の時間推移を示すタイムチャートである。なお、ここでは、ＨｙｐｅｒＢｕｓＴＭインタフェースを用いたｐＳＲＡＭに対して書き込みコマンドが入力された場合の信号の時間推移を一例として示している。ＨｙｐｅｒＢｕｓＴＭインタフェースを用いたｐＳＲＡＭは、チップセレクト信号ＣＳ＃が外部クロック信号ＣＫに対して非同期に入力され、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている場合に書き込み動作を行うように構成されている。
また、図１（ａ）及び図１（ｂ）に示す例では、書き込みコマンドシーケンスにおけるレイテンシカウントが３であって、書き込みデータのバースト長が４の場合を一例として示している。例えば、レイテンシカウントが３の場合には、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）に変化してから時間ｔＲＷＲ（半導体記憶装置が読み出し書き込み動作に復帰するのに要する時間）が経過し、その後に外部クロック信号ＣＫが３クロック経過した後のクロック（ここでは、第６クロック）の立ち上がりエッジにおいて書き込みデータが入力される。なお、ここでは、レイテンシカウントが３の場合を一例として示しているが、レイテンシカウントは、外部クロック信号ＣＫの周波数に依存する。例えば、外部クロック信号ＣＫの周波数が高くなるほど、レイテンシカウントが大きくなる。
図１（ａ）に示す例では、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に変化した後の外部クロック信号ＣＫの第１クロックから第３クロックに応じて、コマンド（ＣＭＤ）、ロウアドレス（ＲＡ）及びカラムアドレス（ＣＡ）が入力される。また、外部クロック信号ＣＫの第６クロックに応じて書き込みデータ（ＤＥ６，ＤＯ６）が入力されると、入力された書き込みデータ（ＤＥ６，ＤＯ６）がメモリセルアレイに転送され、メモリセルに書き込まれる。次に、外部クロック信号ＣＫの第７クロックに応じて書き込みデータ（ＤＥ７，ＤＯ７）が入力された場合には、入力された書き込みデータ（ＤＥ７，ＤＯ７）が同様にメモリセルに書き込まれる。
そして、書き込みコマンド内の全ての書き込みデータが入力されると、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化し、これにより、書き込み動作が終了するようになっている。
米国特許公報第５５９４７０４号明細書
ところで、外部クロック信号に対して非同期に動作する半導体記憶装置は、チップセレクト信号による半導体記憶装置の非活性化が外部クロック信号に対して非同期に行われるので、図１（ｂ）に示すように、外部クロック信号ＣＫに応じて書き込みデータ（図の例では、書き込みデータ（ＤＥ７，ＤＯ７））が入力されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化する場合がある。この場合、半導体記憶装置内のいくつかの回路又はデバイスが直ちに動作を終了することによって、入力されている書き込みデータ（ＤＥ７，ＤＯ７）がメモリセルアレイに転送されず、結果として、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイ内のメモリセルに書き込むことが困難になる虞があった。
本発明は上記課題に鑑みてなされたものであり、データの書き込み動作中に半導体記憶装置の非活性化が行われる場合であっても、データを適切に書き込むことの可能な半導体記憶装置を提供することを目的とする。
上記課題を解決するために、本発明は、チップセレクト信号による非活性化が外部クロック信号に対して非同期に行われる半導体記憶装置であって、前記チップセレクト信号がアサートされている場合に、前記外部クロック信号に応じて入力された書き込みデータを取得してメモリセルアレイに転送するように動作する転送部と、前記外部クロック信号に応じて第１書き込みデータが入力されている間に前記チップセレクト信号がアサートからネゲートに変化した場合に、前記第１書き込みデータを前記メモリセルアレイに転送するように前記転送部を動作させる制御部と、を備える、半導体記憶装置を提供する（発明１）。
かかる発明（発明１）によれば、外部クロック信号に応じて第１書き込みデータが入力されている間にチップセレクト信号がアサートからネゲートに変化した場合であっても、第１書き込みデータをメモリセルアレイに転送することができ、ひいては、第１書き込みデータをメモリセルアレイ内のメモリセルに書き込むことが可能になる。これにより、データの書き込み動作中に半導体記憶装置の非活性化が行われる場合であっても、データを適切に半導体記憶装置に書き込むことができる。
上記発明（発明１）においては、前記第１書き込みデータは、書き込みコマンドにおける最後の書き込みデータであってもよい（発明２）。
かかる発明（発明２）によれば、外部クロック信号に応じて最後の書き込みデータが入力されている間にチップセレクト信号がアサートからネゲートに変化した場合であっても、最後の書き込みデータをメモリセルアレイに転送することができるので、最後の書き込みデータをメモリセルアレイ内のメモリセルに書き込むことが可能になる。これにより、書き込みコマンドにおいて入力された全ての書き込みデータを適切に半導体記憶装置に書き込むことができる。
上記発明（発明１～２）においては、前記制御部は、前記チップセレクト信号に基づいて生成される制御信号であって、前記転送部を動作させるための制御信号を、前記チップセレクト信号がネゲートに変化した後においてもアサート状態に維持することによって、前記転送部を動作させてもよい（発明３）。
かかる発明（発明３）によれば、チップセレクト信号がアサートからネゲートに変化した場合であっても制御信号がアサートされているので、アサートされた制御信号に基づいて転送部を動作させることが可能になる。
上記発明（発明３）においては、前記制御部は、前記外部クロック信号に基づいて生成される内部クロック信号であって、前記第１書き込みデータを前記メモリセルアレイに転送するためのデータクロック信号を生成するための内部クロック信号がアサートされている間、前記制御信号のアサート状態を維持してもよい（発明４）。
かかる発明（発明４）によれば、第１書き込みデータをメモリセルアレイに転送するためのデータクロック信号が内部クロック信号に基づいて生成されている場合に転送部を動作させることが可能になるので、生成された内部クロック信号に基づいて、第１書き込みデータをメモリセルアレイに転送することができる。
上記発明（発明１～４）においては、前記制御部は、前記第１書き込みデータが前記メモリセルアレイ内の何れかのメモリセルに書き込まれるまで前記転送部を動作させてもよい（発明５）。
かかる発明（発明５）によれば、第１書き込みデータがメモリセルに書き込まれるまで転送部を動作させることが可能になるので、第１書き込みデータをより確実にメモリセルアレイに転送することができる。
上記発明（発明５）においては、前記制御部は、前記第１書き込みデータが書き込まれるメモリセルのビット線を選択するためのカラム制御信号がアサートされている間、前記転送部を動作させてもよい（発明６）。
かかる発明（発明６）によれば、第１書き込みデータが書き込まれるメモリセルのビット線を選択するためのカラム制御信号がアサートされている間、転送部を動作させることが可能になるので、第１書き込みデータをより確実にメモリセルアレイに転送することができる。
上記発明（発明５～６）においては、前記制御部は、前記第１書き込みデータが前記何れかのメモリセルに書き込まれることによって、書き込みコマンドにおいて前記何れかのメモリセルに書き込まれた書き込みデータの数が前記書き込みコマンドにおいて入力された書き込みデータの数に達するまで、前記転送部を動作させてもよい（発明７）。
かかる発明（発明５）によれば、書き込みコマンドにおいてメモリセルに書き込まれた書き込みデータの数が書き込みコマンドにおいて入力された書き込みデータの数に達する（つまり、第１書き込みデータがメモリセルに書き込まれる）まで、転送部を動作させることが可能になるので、第１書き込みデータをより確実にメモリセルアレイに転送することができる。
上記発明（発明１～７）においては、前記制御部は、前記チップセレクト信号がアサートからネゲートに変化してから次にアサートされるまでの間に前記転送部の動作を終了させてもよい（発明８）。
かかる発明（発明８）によれば、チップセレクト信号が次にアサートされる（つまり、次の読み出し又は書き込み動作が開始する）までに転送部の動作を終了（転送部をリセット）させることができる。
上記発明（発明１～８）においては、前記外部クロック信号は、一定の周波数で入力されてもよい（発明９）。
かかる発明（発明９）によれば、チップセレクト信号がアサートされているか否かに関わらずに外部クロック信号が一定の周波数で入力される場合であっても、第１書き込みデータをメモリセルアレイに転送することができ、ひいては、第１書き込みデータをメモリセルアレイ内のメモリセルに書き込むことが可能になる。また、かかる発明（発明９）によれば、外部装置（例えば、メモリコントローラ等）から半導体記憶装置に対する外部クロック信号の供給タイミングが制限される（例えば、外部クロック信号の連続する２つのクロックの間隔を広げたり狭めたりする等）ことなく、外部クロック信号を一定の周波数で半導体記憶装置に供給することが可能になるので、操作性が向上した半導体記憶装置を実現することができる。
本発明の半導体記憶装置によれば、データの書き込み動作中に半導体記憶装置の非活性化が行われる場合であっても、データを適切に書き込むことができる。
（ａ）～（ｂ）は、書き込みコマンドが入力された場合の従来の半導体記憶装置内の信号の時間推移を示すタイムチャートである。 本発明の第１実施形態に係る半導体記憶装置の入出力インタフェース（Ｉ／Ｏ）部及び制御ロジック部の構成例を示すブロック図である。 （ａ）は、クロック（ＣＫ）バッファの一部の構成例を示す図であり、（ｂ）は、ＣＫバッファの一部における信号の時間推移を示すタイムチャートである。 書き込みコマンドが入力された場合の半導体記憶装置内の信号の時間推移を示すタイムチャートである。 本発明の第２実施形態に係る半導体記憶装置のＩ／Ｏ部及び制御ロジック部の構成例を示すブロック図である。 （ａ）は、ＣＫバッファの一部の構成例を示す図であり、（ｂ）は、ＣＫバッファの一部における信号の時間推移を示すタイムチャートである。 書き込みコマンドが入力された場合の半導体記憶装置内の信号の時間推移を示すタイムチャートである。 本発明の変形例に係る半導体記憶装置のＩ／Ｏ部及び制御ロジック部の構成例を示すブロック図である。 （ａ）は、コマンドデコーダの一部の構成例を示す図であり、（ｂ）は、ＣＫバッファの一部の構成例を示す図である。 （ａ）～（ｂ）は、コマンドデコーダの一部及びＣＫバッファの一部における信号の時間推移を示すタイムチャートである。 （ａ）は、従来の半導体記憶装置の仕様に基づくチップセレクト信号の入力タイミングの一例を説明する図であり、（ｂ）は、従来の半導体記憶装置において、一定の周波数のクロック信号を入力するためにチップセレクト信号の入力タイミングを調整した場合の一例を説明する図であり、（ｃ）は、本発明の各実施形態及び変形例に係る半導体記憶装置におけるチップセレクト信号の入力タイミングの一例を説明する図である。
以下、本発明の実施形態に係る半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
（第１実施形態）
図２は、本発明の第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。本実施形態に係る半導体記憶装置は、チップセレクト信号ＣＳ＃による非活性化が外部クロック信号ＣＫに対して非同期に行われる半導体記憶装置であって、入出力インタフェース（Ｉ／Ｏ）部１０と、制御ロジック部２０と、行列状に配列された複数のメモリセルを有するメモリセルアレイ（図示省略）と、を備える。
Ｉ／Ｏ部１０は、外部装置（例えば、メモリコントローラ等）との間で信号（例えば、チップセレクト信号ＣＳ＃、データ信号ＤＱ、外部クロック信号ＣＫ等）の送受信を行うように構成されている。また、制御ロジック部２０は、外部装置から受信したコマンドに基づいて、メモリセルアレイ内のメモリセルに対するデータの読み出し又は書き込み動作を制御するように構成されている。なお、Ｉ／Ｏ部１０、制御ロジック部２０及びメモリセルアレイの各々は、専用のハードウェアデバイスや論理回路によって構成されてもよい。
本実施形態に係る半導体記憶装置は、チップセレクト信号ＣＳ＃による非活性化が外部クロック信号ＣＫに対して非同期に行われる半導体記憶装置であれば、如何なる半導体記憶装置（例えば、ＤＲＡＭ、ｐＳＲＡＭ、ＳＲＡＭ等）であってもよい。なお、本実施形態では、半導体記憶装置が、ＨｙｐｅｒＢｕｓＴＭインタフェースを用いたｐＳＲＡＭである場合を一例として説明する。また、本実施形態では、図１に示す例と同様に、書き込みコマンドシーケンスにおけるレイテンシカウントが３であって、書き込みデータのバースト長が４の場合を一例として説明する。さらに、本実施形態では、図１に示す信号と同様の信号を適宜用いて説明する。
図２を参照して、Ｉ／Ｏ部１０の構成について説明する。Ｉ／Ｏ部１０は、データ端子（ＤＱ端子）に接続されたレシーバ１１と、データクロック（ＤＣＫ）バッファ１２と、ディレイフリップフロップ（ＤＦＦ）１３と、チップセレクト端子（ＣＳ＃端子）に接続されたレシーバ１４と、チップセレクト（ＣＳ）バッファ１５と、外部クロック端子（ＣＫ端子）に接続されたレシーバ１６と、クロック（ＣＫ）バッファ１７と、を備える。なお、ここでは、説明を簡略化するために、Ｉ／Ｏ部１０における他の周知の構成（例えば、他の信号（データストローブ信号、リセット信号等）を送信又は受信する回路やデバイス等）が示されていない。
レシーバ１１は、レシーバ１１を活性化するための信号ＣＳＡＤＱＸがアサートされた状態でＣＳバッファ１５から入力されている場合に、ＤＱ端子を介して外部装置から入力されたデータ信号ＤＱを受信するように構成されている。ここで、データ信号ＤＱは、それぞれ所定の長さ（本実施形態では、８ビット）のコマンド、アドレス（ロウアドレス、カラムアドレス）及び書き込みデータを含み、外部クロック信号ＣＫに応じて入力される。また、レシーバ１１は、入力されたデータ信号ＤＱを信号ＡＤＱＩＮＸとしてＤＦＦ１３に出力する。
ＤＣＫバッファ１２は、ＤＣＫバッファ１２を活性化するための信号（信号ＥＮＣＡＤＲＶ及び信号ＥＮＤＱＤＲＶ）がアサートされた状態でコマンドデコーダ２１（後述する）から入力されている場合に動作するように構成されている。
また、ＤＣＫバッファ１２は、信号ＥＮＣＡＤＲＶがアサートされている間、ＣＫバッファ１７から入力された内部クロック信号ＣＬＫ１のクロックの立ち上がりエッジ毎に、当該クロックに対応する外部クロック信号ＣＫの立ち上がりエッジにおいて入力されたコマンド、アドレス及び書き込みデータ（信号ＡＤＱＩＮＸに含まれている）を取得するための信号ＡＣＬＫＥを生成して、ＤＦＦ１３に出力する。ここで、信号ＡＣＬＫＥは、内部クロック信号ＣＬＫ１のクロックと同相の信号であってもよい。
さらに、ＤＣＫバッファ１２は、信号ＥＮＣＡＤＲＶがアサートされている間、内部クロック信号ＣＬＫ１のクロックの立ち下がりエッジ毎に、当該クロックに対応する外部クロック信号ＣＫの立ち下がりエッジにおいて入力されたコマンド、アドレス及び書き込みデータ（信号ＡＤＱＩＮＸに含まれている）を取得するための信号ＡＣＬＫＯを生成して、ＤＦＦ１３に出力する。ここで、信号ＡＣＬＫＯは、内部クロック信号ＣＬＫ１のクロックと逆相の信号であってもよい。
さらにまた、ＤＣＫバッファ１２は、信号ＥＮＤＱＤＲＶがアサートされている間、内部クロック信号ＣＬＫ１のクロックの立ち下がりエッジ毎に、当該クロックに対応する外部クロック信号ＣＫに応じて入力された書き込みデータ（信号ＡＤＱＩＮＸに含まれている）をメモリセルアレイに転送するためのデータクロック信号ＤＣＬＫを生成して、ＤＦＦ１３に出力する。ここで、データクロック信号ＤＣＬＫのクロックの幅は、内部クロック信号ＣＬＫ１のクロックの幅と同じであってもよいし、異なっていてもよい。
ＤＦＦ１３は、チップセレクト信号ＣＳ＃がアサートされている場合に、外部クロック信号ＣＫに応じて入力された書き込みデータを取得してメモリセルアレイに転送するように動作する。また、ＤＦＦ１３は、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されている場合であっても、信号ＥＮＣＡＤＲＶ又は信号ＥＮＤＱＤＲＶがアサートされている場合に動作するように構成されている。なお、ＤＦＦ１３は、本発明における「転送部」の一例である。
具体的に説明すると、ＤＦＦ１３は、信号ＥＮＣＡＤＲＶがアサートされている場合に信号ＡＣＬＫＥ及び信号ＡＣＬＫＯがＤＣＫバッファ１２から入力される毎に、レシーバ１１から出力された信号ＡＤＱＩＮＸを取得する。そして、ＤＦＦ１３は、信号ＡＤＱＩＮＸに含まれるコマンド及びアドレスを示す信号ＡＤＤを、コマンドデコーダ２１及びメモリアレイ制御部２２（後述する）に出力する。また、ＤＦＦ１３は、信号ＥＮＤＱＤＲＶがアサートされている場合に、信号ＡＣＬＫＥ及び信号ＡＣＬＫＯがＤＣＫバッファ１２から入力される毎に、レシーバ１１から出力された信号ＡＤＱＩＮＸを取得するとともに、データクロック信号ＤＣＬＫがＤＣＬＫバファ１２から入力される毎に、取得したＡＤＱＩＮＸに含まれる書き込みデータをパラレル変換して格納する。そして、ＤＦＦ１３は、データクロック信号ＤＣＬＫに応じて、信号ＡＤＱＩＮＸに含まれる書き込みデータを示す信号ＤＱを、メモリセルアレイに出力（転送）する。
レシーバ１４は、ＣＳ端子を介して外部装置から入力されたチップセレクト信号ＣＳ＃を内部チップセレクト信号ＣＳＩＮＸとしてＣＳバッファ１５に出力する。
ＣＳバッファ１５は、内部チップセレクト信号ＣＳＩＮＸがアサート（ローレベル）されている場合、又は、ＣＫバッファ１７から入力された第１制御信号ＣＳＡＣＴＢがアサート（ハイレベル）されている場合に動作する。具体的に説明すると、ＣＳバッファ１５は、レシーバ１４から入力された内部チップセレクト信号ＣＳＩＮＸを論理反転して、反転チップセレクト信号ＣＳＡＣＴとしてＣＫバッファ１７に出力する。また、ＣＳバッファ１５は、信号ＣＳＡＤＱＸをアサート（ハイレベル）した状態でレシーバ１１に出力するとともに、レシーバ１６を活性化するための信号ＣＳＣＬＫＸをアサート（ハイレベル）した状態でレシーバ１６に出力する。
レシーバ１６は、アサートされた信号ＣＳＣＬＫＸがＣＳバッファ１５から入力されている場合に、ＣＫ端子を介して外部装置から入力された外部クロック信号ＣＫを、信号ＣＬＫＸとしてＣＫバッファ１７に出力する。なお、外部クロック信号ＣＫは、チップセレクト信号ＣＳ＃がアサートされているか否かに関わらず、一定の周波数で入力されてもよい。
ＣＫバッファ１７は、アサート（ハイレベル）された反転チップセレクト信号ＣＳＡＣＴがＣＳバッファ１５から入力されると、第１制御信号ＣＳＡＣＴＢをアサート（ハイレベル）してＣＳバッファ１５及びコマンドデコーダ２１に出力する。また、ＣＫバッファ１７は、レシーバ１６から入力された信号ＣＬＫＸを、内部クロック信号ＣＬＫ１としてＤＣＫバッファ１２及びコマンドデコーダ２１に出力する。なお、内部クロック信号ＣＬＫ１の周波数は、外部クロック信号ＣＫの周波数と同じであってもよいし、異なっていてもよい。また、内部クロック信号ＣＬＫ１の周波数は、例えば、データの読み出し又は書き込み動作を一時的に高速化するために経時的に変化してもよい。
また、ＣＫバッファ１７は、外部クロック信号ＣＫに応じて第１書き込みデータ（ここでは、書き込みデータ（ＤＥ７，ＤＯ７））が入力されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合に、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送するようにＤＦＦ１３（転送部）を動作させる。ここで、ＣＫバッファ１７は、本発明における「制御部」の一例である。
なお、上記の第１書き込みデータは、書き込みコマンドにおける最後の書き込みデータ（本実施形態では、書き込みデータ（ＤＥ７，ＤＯ７））であってもよい。これにより、外部クロック信号ＣＫに応じて書き込みデータ（ＤＥ７，ＤＯ７）が入力されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合であっても、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送することができるので、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイ内のメモリセルに書き込むことが可能になる。これにより、書き込みコマンドにおいて入力された全ての書き込みデータを適切に半導体記憶装置に書き込むことができる。
さらに、ＣＫバッファ１７は、チップセレクト信号ＣＳ＃に基づいて生成される第１制御信号ＣＳＡＣＴＢ（制御信号）であって、ＤＦＦ１３（転送部）を動作させるための第１制御信号ＣＳＡＣＴＢを、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）に変化した後においてもアサート（ハイレベル）状態に維持することによって、ＤＦＦ１３を動作させてもよい。これにより、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合であっても第１制御信号ＣＳＡＣＴＢがアサート（ハイレベル）されているので、アサート（ハイレベル）された第１制御信号ＣＳＡＣＴＢに基づいてＤＦＦ１３を動作させることが可能になる。
さらにまた、ＣＫバッファ１７は、外部クロック信号ＣＫに基づいて生成される内部クロック信号ＣＬＫ１であって、第１書き込みデータ（ここでは、書き込みデータ（ＤＥ７，ＤＯ７））をメモリセルアレイに転送するためのデータクロック信号ＤＣＬＫを生成するための内部クロック信号ＣＬＫ１がアサート（ハイレベル）されている間、第１制御信号ＣＳＡＣＴＢ（制御信号）のアサート（ハイレベル）状態を維持してもよい。これにより、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送するためのデータクロック信号ＤＣＬＫが内部クロック信号ＣＬＫ１に基づいて生成されている場合にＤＦＦ１３を動作させることが可能になるので、生成された内部クロック信号ＣＬＫ１に基づいて、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送することができる。
また、ＣＫバッファ１７は、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化してから次にアサート（ローレベル）されるまでの間にＤＦＦ１３（転送部）の動作を終了させてもよい。これにより、チップセレクト信号ＣＳ＃が次にアサート（ローレベル）される（つまり、次の読み出し又は書き込み動作が開始する）までにＤＦＦ１３の動作を終了（ＤＦＦ１３をリセット）させることができる。
なお、ＣＫバッファ１７の詳細な構成については、後述する。
次に、制御ロジック部２０の構成について説明する。制御ロジック部２０は、コマンドデコーダ２１と、メモリアレイ制御部２２と、を備える。なお、ここでは、説明を簡略化するために、制御ロジック部２０における他の周知の構成（例えば、メモリセルのリフレッシュ動作を制御する回路又はデバイス等）が示されていない。
コマンドデコーダ２１は、アサート（ハイレベル）された第１制御信号ＣＳＡＣＴＢがＣＫバッファ１７から入力されている場合に、ＣＫバッファ１７から入力された内部クロック信号ＣＬＫ１の所定のクロック（図４に示す例では、第１クロック）の立ち上がりエッジから所定のクロック（図４に示す例では、第３クロック）の立ち下がりエッジまでの間、アサート（ハイレベル）された信号ＥＮＣＡＤＲＶをＤＣＫバッファ１２に出力する。また、コマンドデコーダ２１は、アサート（ハイレベル）された第１制御信号ＣＳＡＣＴＢがＣＫバッファ１７から入力されている場合に、内部クロック信号ＣＬＫ１の所定のクロック（図４に示す例では、第６クロック）の立ち上がりエッジから所定のクロック（図４に示す例では、第７クロック）の立ち下がりエッジまでの間、アサート（ハイレベル）された信号ＥＮＤＱＤＲＶをＤＣＫバッファ１２に出力する。
さらに、コマンドデコーダ２１は、ＤＦＦ１３から入力された信号ＡＤＤに基づいて全てのロウアドレスが入力されたことを認識した後に内部クロック信号ＣＬＫ１のクロック（図４に示す例では、第３クロック）が入力されると、入力されたロウアドレスによって選択されたワード線を活性化するためのロウ制御信号ＲＡＳをアサート（ハイレベル）してメモリアレイ制御部２２に出力する。
さらにまた、コマンドデコーダ２１は、内部クロック信号ＣＬＫ１の所定のクロック（図４に示す例では、第６クロック及び第７クロックの各々）の立ち下がりエッジにおいて、当該クロックに対応する外部クロック信号ＣＫに応じて入力された書き込みデータが書き込まれるメモリセルのビット線を選択するためのカラム制御信号ＣＡＳＰをアサート（ハイレベル）してメモリアレイ制御部２２に出力する。ここで、メモリセルのビット線は、ＤＦＦ１３から入力された信号ＡＤＤに含まれるカラムアドレスに基づいて選択される。
また、コマンドデコーダ２１は、ネゲート（ローレベル）された第１制御信号ＣＳＡＣＴＢがＣＫバッファ１７から入力されている場合に、最後の書き込みデータ（図４に示す例では、書き込みデータ（ＤＥ７，ＤＯ７））が書き込まれるメモリセルのビット線を選択するためのカラム制御信号ＣＡＳＰのクロック（図４に示す例では、第７クロック）の立ち下がりエッジにおいて、プリチャージを行うための信号ＰＲＥをアサート（ハイレベル）してメモリアレイ制御部２２に出力するとともに、ロウ制御信号ＲＡＳをネゲート（ローレベル）する。
なお、コマンドデコーダ２１は、所定のプリチャージ期間が経過すると、信号ＰＲＥをネゲート（ローレベル）して動作を終了し、スタンバイ状態に移行する。
メモリアレイ制御部２２は、ＤＦＦ１３から入力された信号ＡＤＤと、コマンドデコーダ２１から入力されたロウ制御信号ＲＡＳ、カラム制御信号ＣＡＳＰ及び信号ＰＲＥと、に基づいて、メモリセルアレイに対してコマンド、アドレス及びデータの制御を行う。なお、メモリセルアレイに対するコマンド、アドレス及びデータ制御の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。
次に、図３を参照して、ＣＫバッファ１７の一部の構成及び動作について説明する。図３（ａ）は、ＣＫバッファ１７の一部の構成例を示す図であり、図３（ｂ）は、ＣＫバッファ１７の一部における信号の時間推移を示すタイムチャートである。
先ず、図３（ａ）を参照して、ＣＫバッファ１７の一部の構成について説明する。ＣＫバッファ１７は、Ｐチャンネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）１００と、Ｎチャンネル型のＭＯＳＦＥＴ１０１と、４つのインバータ１０２，１０３，１０４，１０５と、遅延回路１０６と、を備える。
Ｐチャンネル型のＭＯＳＦＥＴ１００のソースは、高電圧電源に接続されている。また、ＭＯＳＦＥＴ１００のドレインは、インバータ１０３の高電圧電源側に接続されている。さらに、ＭＯＳＦＥＴ１００のゲートには、内部クロック信号ＣＬＫ１が入力される。
Ｎチャンネル型のＭＯＳＦＥＴ１０１のドレインは、インバータ１０３の低電圧電源側に接続されている。また、ＭＯＳＦＥＴ１０１のソースは、低電圧電源に接続されている。さらに、ＭＯＳＦＥＴ１０１のゲートは、インバータ１０２の出力端子に接続されている。
インバータ１０２の入力端子には、内部クロック信号ＣＬＫ１が入力される。インバータ１０２は、入力された内部クロック信号ＣＬＫ１を論理反転し、論理反転した信号をＭＯＳＦＥＴ１０１のゲートに出力する。
インバータ１０３の入力端子には、反転チップセレクト信号ＣＳＡＣＴが入力される。また、インバータ１０３の出力端子は、インバータ１０４の入力端子に接続されている。インバータ１０３は、ＭＯＳＦＥＴ１００，１０１の各々がオン状態の場合に動作する。具体的に説明すると、インバータ１０３は、反転チップセレクト信号ＣＳＡＣＴを論理反転し、論理反転した信号をインバータ１０４に出力する。
インバータ１０４の入力端子は、インバータ１０３の出力端子に接続されている。また、インバータ１０４の出力端子は、遅延回路１０６に接続されている。インバータ１０４は、インバータ１０３から出力された信号を論理反転し、論理反転した信号を遅延回路１０６に出力する。
インバータ１０５の入力端子は、インバータ１０４と遅延回路１０６との間のノードｎ０１に接続されている。また、インバータ１０５の出力端子は、インバータ１０３とインバータ１０４との間のノードに接続されている。インバータ１０５は、インバータ１０４から出力された信号を論理反転し、論理反転した信号をインバータ１０４に出力する。
遅延回路１０６は、インバータ１０４から出力された信号を所定時間遅延させ、遅延した信号を、第１制御信号ＣＳＡＣＴＢとしてＣＳバッファ１５及びコマンドデコーダ２１に出力する。
次に、図３（ｂ）を参照して、図３（ａ）に示したＣＫバッファ１７の一部の動作について説明する。なお、ここでは、図４に示す書き込みデータ（ＤＥ７，ＤＯ７）を入力するための外部クロック信号ＣＫのクロック（第７クロック）がアサートされている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合を一例として説明する。先ず、反転チップセレクト信号ＣＳＡＣＴがアサート（ハイレベル）されており、内部クロック信号ＣＬＫ１がネゲート（ローレベル）されている場合には、反転チップセレクト信号ＣＳＡＣＴがインバータ１０３，１０４を介して遅延回路１０６に入力される。そして、遅延回路１０６に入力された信号が遅延され、アサート（ハイレベル）された第１制御信号ＣＳＡＣＴＢとして遅延回路１０６から出力される。
次に、外部クロック信号ＣＫの第７クロックがアサート（ハイレベル）されると、時刻ｔ１において、内部クロック信号ＣＬＫ１の第７クロックがアサート（ハイレベル）される。この場合、ＭＯＳＦＥＴ１００，１０１の各々がオフ状態になるため、インバータ１０３の動作が停止し、インバータ１０３の出力端子の電位がローレベルを維持する。これにより、遅延回路１０６から出力される第１制御信号ＣＳＡＣＴＢは、アサート（ハイレベル）状態を維持する。
そして、時刻ｔ２において、外部クロック信号ＣＫの第７クロックがアサートされている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化すると、反転チップセレクト信号ＣＳＡＣＴがアサート（ハイレベル）からネゲート（ローレベル）に変化する。ここで、内部クロック信号ＣＬＫ１の第７クロックがアサート（ハイレベル）されているので、ＭＯＳＦＥＴ１００，１０１の各々はオフ状態のままである。よって、アサート（ハイレベル）された第１制御信号ＣＳＡＣＴＢが遅延回路１０６から出力される。
このようにして、ＣＫバッファ１７は、外部クロック信号ＣＫに基づいて生成される内部クロック信号ＣＬＫ１であって、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送するためのデータクロック信号ＤＣＬＫを生成するための内部クロック信号ＣＬＫ１がアサートされている間、第１制御信号ＣＳＡＣＴＢのアサート状態を維持する。
なお、コマンドデコーダ２１は、遅延回路１０６から出力された第１制御信号ＣＳＡＣＴＢに基づいて、アサートされた信号ＥＮＤＱＤＲＶを出力する。また、ＤＣＫバッファ１２は、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送するためのデータクロック信号ＤＣＬＫを生成して、ＤＦＦ１３に出力する。さらに、ＤＦＦ１３は、入力された信号ＡＣＬＫＥ、信号ＡＣＬＫＯ及びデータクロック信号ＤＣＬＫに応じて信号ＡＤＱＩＮＸを取得し、信号ＡＤＱＩＮＸに含まれる書き込みデータを示す信号ＤＱを、メモリセルアレイに出力（転送）する。
このようにして、ＣＫバッファ１７は、チップセレクト信号ＣＳ＃に基づいて生成される第１制御信号ＣＳＡＣＴＢであって、ＤＦＦ１３を動作させるための第１制御信号ＣＳＡＣＴＢを、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）に変化した後においてもアサート（ハイレベル）状態に維持することによって、ＤＦＦ１３を動作させる。
また、このようにして、ＣＫバッファ１７は、外部クロック信号ＣＫに応じて書き込みデータ（ＤＥ７，ＤＯ７）が入力されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合に、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送するようにＤＦＦ１３を動作させる。
次に、時刻ｔ３において、内部クロック信号ＣＬＫ１の第７クロックがアサート（ハイレベル）からネゲート（ローレベル）に変化すると、ＭＯＳＦＥＴ１００，１０１の各々がオン状態になる。この場合、インバータ１０３は、ネゲート（ローレベル）された反転チップセレクト信号ＣＳＡＣＴを論理反転し、論理反転した信号を出力する。そして、インバータ１０３から出力された信号は、インバータ１０４を介して遅延回路１０６に入力される。そして、遅延回路１０６に入力された信号が遅延され、時刻ｔ４において、ネゲート（ローレベル）された第１制御信号ＣＳＡＣＴＢが遅延回路１０６から出力される。
このとき、コマンドデコーダ２１は、遅延回路１０６から出力された第１制御信号ＣＳＡＣＴＢに基づいて、ネゲート（ローレベル）された信号ＥＮＤＱＤＲＶを出力する。これにより、ＤＣＫバッファ１２の動作が終了し、さらには、ＤＦＦ１３の動作が終了する。
なお、遅延回路１０６における遅延時間は任意に設定されてもよいが、例えば、半導体記憶装置における読み出し又は書き込み動作間のチップセレクト信号ＣＳ＃のネゲート（ハイレベル）継続時間（例えば、ＨｙｐｅｒＢｕｓＴＭインタフェース仕様におけるｔＣＳＨＩ）よりも短い時間に設定されてもよい。この場合、ＣＫバッファ１７は、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化してから次にアサート（ローレベル）されるまでの間にＤＦＦ１３の動作を終了させることが可能になる。
図４は、書き込みコマンドが入力された場合の本実施形態の半導体記憶装置内の信号の時間推移を示すタイムチャートである。先ず、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に変化すると、内部チップセレクト信号ＣＳＩＮＸがアサート（ローレベル）されることによって、ＣＳバッファ１５が動作を開始する。このとき、反転チップセレクト信号ＣＳＡＣＴがアサート（ハイレベル）されることによって、ＣＫバッファ１７が動作を開始する。また、信号ＣＳＡＤＱＸ及び信号ＣＳＣＬＫＸがアサート（ハイレベル）されることによって、レシーバ１１，１６が動作を開始する。さらに、第１制御信号ＣＳＡＣＴＢがアサート（ハイレベル）されることによって、コマンドデコーダ２１が動作を開始し、これに応じて、ＤＣＫバッファ１２、ＤＦＦ１３及びメモリアレイ制御部２２が動作を開始する。
次に、外部クロック信号ＣＫの第１クロックの立ち上がりエッジから第３クロックの立ち下がりエッジまでの間にコマンド、ロウアドレス（ＲＡ）及びカラムアドレス（ＣＡ）が入力される。そして、外部クロック信号ＣＫの第２クロックの立ち下がりエッジにおいて全てのロウアドレスが入力されると、外部クロック信号ＣＫに基づいて生成された内部クロック信号ＣＬＫ１の第３クロックの立ち上がりエッジにおいて、入力されたロウアドレスによって選択されたワード線を活性化するためのロウ制御信号ＲＡＳがアサートされる。これにより、ロウアドレスによって選択されたワード線が活性化される。
次いで、外部クロック信号ＣＫの第６クロックの立ち上がりエッジ及び立ち下がりエッジにおいて、書き込みデータ（ＤＥ６，ＤＯ６）が入力される。そして、内部クロック信号ＣＬＫ１の第６クロックの立ち下がりエッジにおいて、外部クロック信号ＣＫの第６クロックによって入力されたデータ（ＤＥ６，ＤＯ６）をメモリセルアレイに転送するためのデータクロック信号ＤＣＬＫのクロック（第６クロック）がアサート（ハイレベル）される。このクロックによって、書き込みデータ（ＤＥ６，ＤＯ６）がメモリセルアレイに転送される。
そして、内部クロック信号ＣＬＫ１の第６クロックがネゲート（ローレベル）された後に、書き込みデータ（ＤＥ６，ＤＯ６）が書き込まれるメモリセルのビット線を選択するためのカラム制御信号ＣＡＳＰのクロック（第６クロック）がアサート（ハイレベル）され、カラムアドレスによって選択されたビット線が活性化される。これにより、外部クロック信号ＣＫの第６クロックによって入力された書き込みデータ（ＤＥ６，ＤＯ６）がメモリセルに書き込まれる。
次に、外部クロック信号ＣＫの第７クロックの立ち上がりエッジ及び立ち下がりエッジにおいて、書き込みデータ（ＤＥ７，ＤＯ７）が入力される。ここで、外部クロック信号ＣＫの第７クロックがアサート（ハイレベル）されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化すると、内部チップセレクト信号ＣＳＩＮＸがネゲート（ハイレベル）され、さらには、反転チップセレクト信号ＣＳＡＣＴがネゲート（ローレベル）される。
一方、図３（ｂ）を参照して説明したように、第１制御信号ＣＳＡＣＴＢはアサート（ハイレベル）状態を維持しており、これに応じて、信号ＣＳＡＤＱＸ及び信号ＣＳＣＬＫＸもアサート（ハイレベル）状態を維持する。この場合、レシーバ１１，１６、ＤＣＫバッファ１２、ＤＦＦ１３、ＣＳバッファ１５、ＣＫバッファ１７、コマンドデコーダ２１及びメモリアレイ制御部２２は、継続して動作する。これにより、内部クロック信号ＣＬＫ１の第７クロックの立ち下がりエッジにおいて、外部クロック信号ＣＫの第７クロックによって入力されたデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送するためのデータクロック信号ＤＣＬＫのクロック（第７クロック）がアサート（ハイレベル）される。このクロックによって、書き込みデータ（ＤＥ７，ＤＯ７）がメモリセルアレイに転送される。
そして、内部クロック信号ＣＬＫ１の第７クロックがネゲート（ローレベル）された後に、書き込みデータ（ＤＥ７，ＤＯ７）が書き込まれるメモリセルのビット線を選択するためのカラム制御信号ＣＡＳＰのクロック（第７クロック）がアサート（ハイレベル）され、カラムアドレスによって選択されたビット線が活性化される。これにより、外部クロック信号ＣＫの第７クロックによって入力された書き込みデータ（ＤＥ７，ＤＯ７）がメモリセルに書き込まれる。
なお、内部クロック信号ＣＬＫ１の第７クロックがネゲート（ローレベル）されてから所定時間経過後に第１制御信号ＣＳＡＣＴＢがネゲート（ローレベル）され、これに応じて、信号ＣＳＡＤＱＸ及び信号ＣＳＣＬＫＸがネゲート（ローレベル）される。このとき、レシーバ１１，１６、ＤＣＫバッファ１２、ＤＦＦ１３、ＣＳバッファ１５及びＣＫバッファ１７は、動作を終了する。
また、カラム制御信号ＣＡＳＰの第７クロックの立ち下がりエッジにおいて、プリチャージを行うための信号ＰＲＥがアサート（ハイレベル）されるとともに、ロウ制御信号ＲＡＳがネゲート（ローレベル）される。そして、所定のプリチャージ期間が経過すると、信号ＰＲＥがネゲート（ローレベル）される。このとき、コマンドデコーダ２１及びメモリアレイ制御部２２は、動作を終了する。
このように、外部クロック信号ＣＫに応じて書き込みデータ（ＤＥ７，ＤＯ７）が入力されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合であっても、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送することができ、ひいては、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイ内のメモリセルに書き込むことが可能になる。
上述したように、本実施形態に係る半導体記憶装置によれば、外部クロック信号ＣＫに応じて書き込みデータ（ＤＥ７，ＤＯ７）（第１書き込みデータ）が入力されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合であっても、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイに転送することができ、ひいては、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイ内のメモリセルに書き込むことが可能になる。これにより、データの書き込み動作中に半導体記憶装置の非活性化が行われる場合であっても、データを適切に半導体記憶装置に書き込むことができる。
また、本実施形態に係る半導体記憶装置によれば、チップセレクト信号ＣＳ＃がアサート（ローレベル）されているか否かに関わらずに外部クロック信号ＣＫが一定の周波数で入力される場合であっても、書き込みデータ（ＤＥ７，ＤＯ７）（第１書き込みデータ）をメモリセルアレイに転送することができ、ひいては、書き込みデータ（ＤＥ７，ＤＯ７）をメモリセルアレイ内のメモリセルに書き込むことが可能になる。また、本実施形態に係る半導体記憶装置によれば、外部装置（例えば、メモリコントローラ等）から半導体記憶装置に対する外部クロック信号ＣＫの供給タイミングが制限される（例えば、外部クロック信号ＣＫの連続する２つのクロックの間隔を広げたり狭めたりする等）ことなく、外部クロック信号ＣＫを一定の周波数で半導体記憶装置に供給することが可能になるので、操作性が向上した半導体記憶装置を実現することができる。
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態の半導体記憶装置は、ＣＫバッファ１７（制御部）が、書き込みデータ（ＤＥ７，ＤＯ７）（第１書き込みデータ）がメモリセルアレイ内の何れかのメモリセルに書き込まれるまでＤＦＦ１３（転送部）を動作させる点において、第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。
図５に、本実施形態に係る半導体記憶装置のＩ／Ｏ部１０及び制御ロジック部２０の構成例を示す。図５に示す例では、チップセレクト信号ＣＳ＃に基づいて生成される第２制御信号ＣＳＡＣＴＣ（制御信号）であって、ＤＦＦ１３を動作させるための第２制御信号ＣＳＡＣＴＣが、ＣＫバッファ１７からコマンドデコーダ２１に入力されるように構成されている。
ＣＫバッファ１７は、アサート（ハイレベル）された反転チップセレクト信号ＣＳＡＣＴがＣＳバッファ１５から入力されると、第１制御信号ＣＳＡＣＴＢをアサート（ハイレベル）してＣＳバッファ１５及びコマンドデコーダ２１に出力する。また、本実施形態では、ＣＫバッファ１７は、アサート（ハイレベル）された反転チップセレクト信号ＣＳＡＣＴがＣＳバッファ１５から入力されると、第２制御信号ＣＳＡＣＴＣをアサート（ハイレベル）してコマンドデコーダ２１に出力する。
また、本実施形態において、ＣＫバッファ１７は、書き込みデータ（ＤＥ７，ＤＯ７）（第１書き込みデータ）が書き込まれるメモリセルのビット線を選択するためのカラム制御信号ＣＡＳＰがアサート（ハイレベル）されている間、ＤＦＦ１３（転送部）を動作させるように構成されている。これにより、書き込みデータ（ＤＥ７，ＤＯ７）が書き込まれるメモリセルのビット線を選択するためのカラム制御信号ＣＡＳＰがアサート（ハイレベル）されている間、ＤＦＦ１３を動作させることが可能になるので、書き込みデータ（ＤＥ７，ＤＯ７）をより確実にメモリセルアレイに転送することができる。
本実施形態において、コマンドデコーダ２１は、アサート（ハイレベル）された第１制御信号ＣＳＡＣＴＢ又はアサート（ハイレベル）された第２制御信号ＣＳＡＣＴＣがＣＫバッファ１７から入力されている場合に、ＣＫバッファ１７から入力された内部クロック信号ＣＬＫ１の所定のクロック（ここでは、第１クロック）の立ち上がりエッジから所定のクロック（ここでは、第３クロック）の立ち下がりエッジまでの間、アサート（ハイレベル）された信号ＥＮＣＡＤＲＶをＤＣＫバッファ１２に出力する。また、コマンドデコーダ２１は、アサートされた第１制御信号ＣＳＡＣＴＢ又はアサート（ハイレベル）された第２制御信号ＣＳＡＣＴＣがＣＫバッファ１７から入力されている場合に、内部クロック信号ＣＬＫ１の所定のクロック（ここでは、第６クロック）の立ち上がりエッジから所定のクロック（ここでは、第７クロック）の立ち下がりエッジまでの間、アサート（ハイレベル）された信号ＥＮＤＱＤＲＶをＤＣＫバッファ１２に出力する。
次に、図６を参照して、本実施形態におけるＣＫバッファ１７の一部の構成及び動作について説明する。図６（ａ）は、ＣＫバッファ１７の一部の構成例を示す図であり、図６（ｂ）は、ＣＫバッファ１７の一部における信号の時間推移を示すタイムチャートである。
先ず、図６（ａ）を参照して、ＣＫバッファ１７の一部の構成について説明する。ＣＫバッファ１７は、遅延回路２００と、直列に接続された３つのインバータ２０１，２０２，２０３と、ＮＡＮＤ回路２０４と、直列に接続された３つのインバータ２０５，２０６，２０７と、ＮＯＲ回路２０８と、インバータ２０９と、２つのＮＡＮＤ回路２１０，２１１を用いたＲＳフリップフロップと、２つのインバータ２１２，２１３と、Ｐチャンネル型のＭＯＳＦＥＴ２１４と、Ｎチャンネル型のＭＯＳＦＥＴ２１５と、３つのインバータ２１６，２１７，２１８と、を備える。
遅延回路２００には、内部クロック信号ＣＬＫ１が入力される。遅延回路２００は、入力された内部クロック信号ＣＬＫ１を所定時間遅延させ、遅延した信号ＣＬＫ１ＤをＮＡＮＤ回路２０４及びインバータ２０１に出力する。
インバータ２０１の入力端子は、遅延回路２００とＮＡＮＤ回路２０４との間のノードに接続されている。また、インバータ２０３は、インバータ２０１，２０２を介して入力された信号を論理反転し、論理反転した信号をＮＡＮＤ回路２０４に出力する。
ＮＡＮＤ回路２０４の一方の入力端子には、遅延回路２００から出力された信号ＣＬＫ１Ｄが入力される。また、ＮＡＮＤ回路２０４の他方の入力端子には、インバータ２０３から出力された信号が入力される。さらに、ＮＡＮＤ回路２０４は、入力された信号に基づいてＮＡＮＤ演算を行い、演算結果となる信号ＣＬＫＤＲＰをＮＡＮＤ回路２１０に出力する。
インバータ２０５の入力端子には、カラム制御信号ＣＡＳＰが入力される。また、インバータ２０７は、インバータ２０５，２０６を介して入力された信号を論理反転し、論理反転した信号をＮＯＲ回路２０８に出力する。
ＮＯＲ回路２０８の一方の入力端子には、カラム制御信号ＣＡＳＰが入力される。また、ＮＯＲ回路２０８の他方の入力端子には、インバータ２０７から出力された信号が入力される。さらに、ＮＯＲ回路２０８は、入力された信号に基づいてＮＯＲ演算を行い、演算結果となる信号をインバータ２０９に出力する。
インバータ２０９は、ＮＯＲ回路２０８から入力された信号を論理反転し、論理反転した信号を信号ＣＡＳＰＦＰとしてＮＡＮＤ回路２１１に出力する。
ＲＳフリップフロップのＮＡＮＤ回路２１０の一方の入力端子には、ＮＡＮＤ回路２０４から出力された信号ＣＬＫ１ＤＲＰが入力される。また、ＮＡＮＤ回路２１０の他方の入力端子は、ＮＡＮＤ回路２１１の出力端子に接続されている。さらに、ＮＡＮＤ回路２１０の出力端子は、インバータ２１２の入力端子と、ＮＡＮＤ回路２１１の一方の入力端子と、に接続されている。さらにまた、ＮＡＮＤ回路２１１の他方の入力端子には、インバータ２０９から出力された信号ＣＡＳＰＦＰが入力される。
インバータ２１２は、ＮＡＮＤ回路２１０から出力された信号を論理反転し、論理反転した信号を信号ＭＡＳＫ２としてインバータ２１３及びＭＯＳＦＥＴ２１５に出力する。
インバータ２１３は、インバータ２１２から出力された信号ＭＡＳＫ２を論理反転し、論理反転した信号を信号ＭＡＳＫ１としてＭＯＳＦＥＴ２１４に出力する。
なお、ＭＯＳＦＥＴ２１４，２１５及び３つのインバータ２１６，２１７，２１８の構成は、ＭＯＳＦＥＴ２１４のゲートに信号ＭＡＳＫ１が入力されることと、ＭＯＳＦＥＴ２１５のゲートに信号ＭＡＳＫ２が入力されることと、図３（ａ）に示すノードｎ０１の信号がインバータ２１６に入力されることと、インバータ２１７から第２制御信号ＣＳＡＣＴＣが出力されることとを除いて、図３（ａ）に示すＭＯＳＦＥＴ１００，１０１及び３つのインバータ１０３，１０４，１０５の構成と同様である。
次に、図６（ｂ）を参照して、図６（ａ）に示したＣＫバッファ１７の一部の動作について説明する。先ず、反転チップセレクト信号ＣＳＡＣＴがアサート（ハイレベル）されており、内部クロック信号ＣＬＫ１がネゲート（ローレベル）されており、カラム制御信号ＣＡＳＰがネゲート（ローレベル）されている場合には、信号ＭＡＳＫ１がローレベルになり、信号ＭＡＳＫ２がハイレベルになる。これにより、インバータ２１６は、入力されたノードｎ０１の信号を論理反転し、論理反転した信号をインバータ２１７に出力する。また、インバータ２１７は、入力された信号を論理反転し、論理反転した信号を、アサート（ハイレベル）された第２制御信号ＣＳＡＣＴＣとして出力する。
次に、外部クロック信号ＣＫの第６クロックがアサート（ハイレベル）されると、時刻ｔ１１において、内部クロック信号ＣＬＫ１の第６クロックがアサート（ハイレベル）される。その後、信号ＣＬＫ１Ｄがアサート（ハイレベル）され、信号ＣＬＫ１ＤＲＰがローレベルになる。このとき、ＲＳフリップフロップがセットされることによって、信号ＭＡＳＫ１がハイレベルになり、信号ＭＡＳＫ２がローレベルになる。この場合、ＭＯＳＦＥＴ２１４，２１５の各々がオフ状態になるため、インバータ２１６の動作が停止し、インバータ２１６の出力端子の電位がローレベルを維持する。これにより、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
次いで、内部クロック信号ＣＬＫ１の第６クロックの立ち下がりエッジから所定時間経過した後にカラム制御信号ＣＡＳＰのクロック（第６クロック）がアサート（ハイレベル）される。これにより、外部クロック信号ＣＫの第６クロックによって入力された書き込みデータ（ＤＥ６，ＤＯ６）がメモリセルに書き込まれる。そして、カラム制御信号ＣＡＳＰのクロック（第６クロック）がネゲート（ローレベル）されると、時刻ｔ１２において、信号ＣＡＳＰＦＰがローレベルになる。このとき、ＲＳフリップフロップがリセットされることによって、信号ＭＡＳＫ１がローレベルになり、信号ＭＡＳＫ２がハイレベルになる。この場合、ＭＯＳＦＥＴ２１４，２１５の各々がオン状態になり、インバータ２１６は、入力されたノードｎ０１の信号を論理反転し、論理反転した信号をインバータ２１７に出力する。ここで、ノードｎ０１の信号の論理レベルは、第１制御信号ＣＳＡＣＴＢの論理レベルと同じ（この時点では、ハイレベル）であることから、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
次に、内部クロック信号ＣＬＫ１の第７クロックがアサート（ハイレベル）されたことに基づいて、時刻ｔ１３において、信号ＣＬＫ１ＤＲＰがローレベルになる。この場合、上述したように、ＲＳフリップフロップがセットされることに基づいて、ＭＯＳＦＥＴ２１４，２１５の各々がオフ状態になる。これにより、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
次いで、内部クロック信号ＣＬＫ１の第７クロックがアサート（ハイレベル）されている間に反転チップセレクト信号ＣＳＡＣＴがアサート（ハイレベル）からネゲート（ローレベル）に変化すると、内部クロック信号ＣＬＫ１の第７クロックがネゲート（ローレベル）されてから所定時間経過後に、第１制御信号ＣＳＡＣＴＢがネゲート（ローレベル）される。
そして、内部クロック信号ＣＬＫ１の第７クロックの立ち下がりエッジから所定時間経過後にカラム制御信号ＣＡＳＰのクロック（第７クロック）がアサート（ハイレベル）される。これにより、外部クロック信号ＣＫの第７クロックによって入力された書き込みデータ（ＤＥ７，ＤＯ７）がメモリセルに書き込まれる。そして、カラム制御信号ＣＡＳＰのクロック（第７クロック）がネゲート（ローレベル）されると、時刻ｔ１４において、信号ＣＡＳＰＦＰがローレベルになる。このとき、ＲＳフリップフロップがリセットされることによって、信号ＭＡＳＫ１がローレベルになり、信号ＭＡＳＫ２がハイレベルになる。この場合、ＭＯＳＦＥＴ２１４，２１５の各々がオン状態になり、インバータ２１６は、入力されたノードｎ０１の信号を論理反転し、論理反転した信号をインバータ２１７に出力する。ここで、ノードｎ０１の信号の論理レベルは、第１制御信号ＣＳＡＣＴＢの論理レベルと同じ（この時点では、ローレベル）であることから、第２制御信号ＣＳＡＣＴＣがネゲート（ローレベル）される。
このとき、コマンドデコーダ２１は、第１制御信号ＣＳＡＣＴＢ及び第２制御信号ＣＳＡＣＴＣの各々がネゲート（ローレベル）されていることから、ネゲート（ローレベル）された信号ＥＮＤＱＤＲＶを出力する。これにより、ＤＣＫバッファ１２の動作が終了し、さらには、ＤＦＦ１３の動作が終了する。
このようにして、ＣＫバッファ１７は、書き込みデータ（ＤＥ７，ＤＯ７）が書き込まれるメモリセルのビット線を選択するためのカラム制御信号ＣＡＳＰがアサートされている間、ＤＦＦ１３を動作させることができる。
また、ＣＫバッファ１７は、外部クロック信号ＣＫに応じて書き込みデータ（ＤＥ７，ＤＯ７）が入力されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合であっても、書き込みデータ（ＤＥ７，ＤＯ７）がメモリセルアレイ内の何れかのメモリセルに書き込まれるまでＤＦＦ１３を動作させることができる。
なお、本実施形態では、ＲＳフリップフロップのセット及びリセットが交互に行われる（つまり、内部クロック信号ＣＬＫ１のクロック（例えば、第６クロック）に基づいて生成されたカラム制御信号ＣＡＳＰのクロック（例えば、第６クロック）が、次の内部クロック信号ＣＬＫ１の遅延信号ＣＬＫ１Ｄのクロック（例えば、第７クロック）がアサート（ハイレベル）される前にネゲート（ローレベル）される）ように、遅延回路２００の遅延時間を設定する必要があることに留意されたい。
図７は、書き込みコマンドが入力された場合の本実施形態の半導体記憶装置内の信号の時間推移を示すタイムチャートである。なお、ここでは、図４に示すタイムチャートと異なる部分について説明する。
先ず、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に変化すると、内部チップセレクト信号ＣＳＩＮＸがアサート（ローレベル）され、反転チップセレクト信号ＣＳＡＣＴがアサート（ハイレベル）される。これにより、第１制御信号ＣＳＡＣＴＢ及び第２制御信号ＣＳＡＣＴＣがアサート（ハイレベル）される。
ここで、図６（ｂ）を参照して説明したように、第２制御信号ＣＳＡＣＴＣは、書き込みデータ（ＤＥ７，ＤＯ７）が書き込まれるメモリセルのビット線を選択するためのカラム制御信号ＣＡＳＰのクロック（第７クロック）がネゲート（ローレベル）されるまでの間、アサート（ハイレベル）状態を維持する。この場合、図７に示すように、第２制御信号ＣＳＡＣＴＣのアサート（ハイレベル）状態が第１制御信号ＣＳＡＣＴＢのアサート（ハイレベル）状態よりも長くなることから、アサート（ハイレベル）された第２制御信号ＣＳＡＣＴＣに基づいてＤＣＫバッファ１２及びＤＦＦ１３をより長時間動作させることが可能になる。これにより、第１実施形態と比較してデータクロック信号ＤＣＬＫの第７クロックの幅を広げることができるので、書き込みデータ（ＤＥ７，ＤＯ７）をより確実にメモリセルアレイに転送することができる。
上述したように、本実施形態に係る半導体記憶装置によれば、書き込みデータ（ＤＥ７，ＤＯ７）（第１書き込みデータ）がメモリセルに書き込まれるまでＤＦＦ１３（転送部）を動作させることが可能になるので、書き込みデータ（ＤＥ７，ＤＯ７）（第１書き込みデータ）をより確実にメモリセルアレイに転送することができる。
以下、上述した第２実施形態の変形例について説明する。
（変形例）
本変形例では、ＣＫバッファ１７（制御部）が、書き込みデータ（ＤＥ７，ＤＯ７）（第１書き込みデータ）が何れかのメモリセルに書き込まれることによって、書き込みコマンドにおいて何れかのメモリセルに書き込まれた書き込みデータの数が当該書き込みコマンドにおいて入力された書き込みデータの数に達するまで、ＤＦＦ１３（転送部）を動作させる点において、上記第２実施形態と異なっている。以下、上記第２実施形態と異なる構成について説明する。
図８に、本変形例に係る半導体記憶装置のＩ／Ｏ部１０及び制御ロジック部２０の構成例を示す。図８に示す例では、ＣＫバッファ１７が、コマンドデコーダ２１から入力された信号ＭＡＳＫ１に基づいて第２制御信号ＣＳＡＣＴＣを出力するように構成されている。
次に、図９を参照して、本変形例におけるコマンドデコーダ２１及びＣＫバッファ１７の構成例について説明する。図９（ａ）は、コマンドデコーダ２１の一部の構成例を示す図であり、図９（ｂ）は、ＣＫバッファ１７の一部の構成例を示す図である。
先ず、図９（ａ）を参照して、コマンドデコーダ２１の一部の構成について説明する。コマンドデコーダ２１は、第１カウンタ３００と、第２カウンタ３０１と、比較器３０２と、インバータ３０３と、ＮＡＮＤ回路３０４と、を備える。
第１カウンタ３００は、書き込み動作状態であることを示す信号ＷＲＳＴＡがアサート（ハイレベル）された状態で入力されている間、ＣＫバッファ１７から入力された内部クロック信号ＣＬＫ１のクロックのうち書き込みデータに対応するクロックの立ち下がりエッジ毎に、書き込みコマンドにおいて入力された書き込みデータの数をカウントする。そして、第１カウンタ３００は、カウントした値を示す信号ＣＮＴＤＩＮを比較器３０２に出力する。
ここで、信号ＷＲＳＴＡは、コマンドデコーダ２１によって生成されてもよい。コマンドデコーダ２１は、外部クロック信号ＣＫに応じて入力されたコマンド（ＣＭＤ）が書き込みコマンドあることを示す場合に、アサート（ハイレベル）された信号ＷＲＳＴＡを生成してもよい。
第２カウンタ３０１は、信号ＷＲＳＴＡがアサート（ハイレベル）された状態で入力されている間、コマンドデコーダ２１から入力されたカラム制御信号ＣＡＳＰのクロックの立ち下がりエッジ毎に、書き込みコマンドにおいて何れかのメモリセルに書き込まれた書き込みデータの数をカウントする。そして、第２カウンタ３０１は、カウントした値を示す信号ＣＮＴＷＲを比較器３０２に出力する。
比較器３０２は、第１カウンタ３００から入力された信号ＣＮＴＤＩＮと、第２カウンタ３０１から入力された信号ＣＮＴＷＲと、を比較する。そして、比較器３０２は、各信号ＣＮＴＤＩＮ，ＣＮＴＷＲによって示された値が一致する場合に、ハイレベルの信号ＷＲＭＴＣをＮＡＮＤ回路３０４に出力する。また、比較器３０２は、各信号ＣＮＴＤＩＮ，ＣＮＴＷＲによって示された値が一致しない場合に、ローレベルの信号ＷＲＭＴＣをＮＡＮＤ回路３０４に出力する。
インバータ３０３は、ＣＫバッファ１７から入力された内部クロック信号ＣＬＫ１を論理反転し、論理反転した信号をＮＡＮＤ回路３０４に出力する。
ＮＡＮＤ回路３０４の一方の入力端子には、比較器３０２から出力された信号ＷＲＭＴＣが入力される。また、ＮＡＮＤ回路３０４の他方の入力端子には、インバータ３０３から出力された信号が入力される。さらに、ＮＡＮＤ回路３０４は、入力された信号に基づいてＮＡＮＤ演算を行い、演算結果となる信号ＭＡＳＫ１をＣＫバッファ１７に出力する。
次に、図９（ｂ）を参照して、ＣＫバッファ１７の一部の構成について説明する。ＣＫバッファ１７は、Ｐチャンネル型のＭＯＳＦＥＴ４００と、Ｎチャンネル型のＭＯＳＦＥＴ４０１と、４つのインバータ４０２，４０３，４０４，４０５と、を備える。
なお、ＭＯＳＦＥＴ４００，４０１及び４つのインバータ４０２，４０３，４０４，４０５の構成は、ＭＯＳＦＥＴ４００のゲートに信号ＭＡＳＫ１が入力されることと、ＭＯＳＦＥＴ４０１のゲートに信号ＭＡＳＫ２が入力されることと、インバータ４０４から第２制御信号ＣＳＡＣＴＣが出力されることとを除いて、図３（ａ）に示すＭＯＳＦＥＴ１００，１０１及び４つのインバータ１０２，１０３，１０４，１０５の構成と同様である。
図１０を参照して、図９（ａ）に示したコマンドデコーダ２１の一部と、図９（ｂ）に示したＣＫバッファ１７の一部と、の動作について説明する。ここで、図１０（ａ）は、内部クロック信号ＣＬＫ１のクロック（例えば、第６クロック）に基づいて生成されたカラム制御信号ＣＡＳＰのクロック（例えば、第６クロック）が、次の内部クロック信号ＣＬＫ１のクロック（例えば、第７クロック）がアサート（ハイレベル）される前にネゲート（ローレベル）される場合を示している。また、図１０（ｂ）は、内部クロック信号ＣＬＫ１のクロック（例えば、第６クロック）に基づいて生成されたカラム制御信号ＣＡＳＰのクロック（例えば、第６クロック）が、次の内部クロック信号ＣＬＫ１のクロック（例えば、第７クロック）がアサート（ハイレベル）される前にネゲート（ローレベル）されない場合を示している。
先ず、図１０（ａ）を参照すると、反転チップセレクト信号ＣＳＡＣＴがアサート（ハイレベル）されており、内部クロック信号ＣＬＫ１がネゲート（ローレベル）されており、第１カウンタ３００及び第２カウンタ３０１によってカウントされた値が一致する（つまり、信号ＷＲＭＴＣがハイレベル）場合には、信号ＭＡＳＫ１がローレベルになり、信号ＭＡＳＫ２がハイレベルになる。これにより、インバータ４０３は、入力された反転チップセレクト信号ＣＳＡＣＴを論理反転し、論理反転した信号をインバータ４０４に出力する。また、インバータ４０４は、入力された信号を論理反転し、論理反転した信号を、アサート（ハイレベル）された第２制御信号ＣＳＡＣＴＣとして出力する。
次に、外部クロック信号ＣＫの第６クロックがアサート（ハイレベル）されると、時刻ｔ２１において、内部クロック信号ＣＬＫ１の第６クロックがアサート（ハイレベル）される。このとき、信号ＭＡＳＫ１がハイレベルになり、信号ＭＡＳＫ２がローレベルになる。この場合、ＭＯＳＦＥＴ４００，４０３の各々がオフ状態になるため、インバータ４００３の動作が停止し、インバータ４０３の出力端子の電位がローレベルを維持する。これにより、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
次いで、時刻ｔ２２において、内部クロック信号ＣＬＫ１の第６クロックがネゲート（ローレベル）される。このとき、第１カウンタ３００のカウント値がアップすることによって各信号ＣＮＴＤＩＮ，ＣＮＴＷＲの値が異なることから、信号ＷＲＭＴＣがローレベルになる。この場合、信号ＭＡＳＫ２がローレベルであるため、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
そして、内部クロック信号ＣＬＫ１の第６クロックの立ち下がりエッジから所定時間経過した後にカラム制御信号ＣＡＳＰのクロック（第６クロック）がアサート（ハイレベル）される。これにより、外部クロック信号ＣＫの第６クロックによって入力された書き込みデータ（ＤＥ６，ＤＯ６）がメモリセルに書き込まれる。そして、時刻ｔ２３において、カラム制御信号ＣＡＳＰのクロック（第６クロック）がネゲート（ローレベル）されると、第２カウンタ３０１のカウント値がアップする。これにより、各信号ＣＮＴＤＩＮ，ＣＮＴＷＲの値が等しくなることから、信号ＷＲＭＴＣがハイレベルになる。また、信号ＭＡＳＫ１がローレベルになり、信号ＭＡＳＫ２がハイレベルになることにより、インバータ４０３が動作を開始する。なお、この時点において、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持している。
また、内部クロック信号ＣＬＫ１の第７クロックがアサート（ハイレベル）されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化すると、反転チップセレクト信号ＣＳＡＣＴがアサート（ハイレベル）からネゲート（ローレベル）に変化する。
次に、時刻ｔ２４において、内部クロック信号ＣＬＫ１の第７クロックがネゲート（ローレベル）される。このとき、第１カウンタ３００のカウント値がアップすることによって各信号ＣＮＴＤＩＮ，ＣＮＴＷＲの値が異なることから、信号ＷＲＭＴＣがローレベルになる。ここで、信号ＭＡＳＫ２がローレベルであることから、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
そして、内部クロック信号ＣＬＫ１の第７クロックの立ち下がりエッジから所定時間経過した後にカラム制御信号ＣＡＳＰのクロック（第７クロック）がアサート（ハイレベル）される。これにより、外部クロック信号ＣＫの第７クロックによって入力された書き込みデータ（ＤＥ７，ＤＯ７）がメモリセルに書き込まれる。そして、時刻ｔ２５において、カラム制御信号ＣＡＳＰのクロック（第７クロック）がネゲート（ローレベル）されると、第２カウンタ３０１のカウント値がアップする。これにより、各信号ＣＮＴＤＩＮ，ＣＮＴＷＲの値が等しくなることから、信号ＷＲＭＴＣがハイレベルになる。また、信号ＭＡＳＫ１がローレベルになり、信号ＭＡＳＫ２がハイレベルになることにより、インバータ４０３が動作を開始する。インバータ４０３は、入力された反転チップセレクト信号ＣＳＡＣＴを論理反転し、論理反転した信号をインバータ４０４に出力する。ここで、第１制御信号ＣＳＡＣＴＢの論理レベルは、反転チップセレクト信号ＣＳＡＣＴの論理レベルと同じ（この時点では、ローレベル）であることから、第２制御信号ＣＳＡＣＴＣは、ネゲート（ローレベル）される。
このとき、コマンドデコーダ２１は、第１制御信号ＣＳＡＣＴＢ及び第２制御信号ＣＳＡＣＴＣの各々がネゲート（ローレベル）されていることから、ネゲート（ローレベル）された信号ＥＮＤＱＤＲＶを出力する。これにより、ＤＣＫバッファ１２の動作が終了し、さらには、ＤＦＦ１３の動作が終了する。
このようにして、ＣＫバッファ１７は、書き込みデータ（ＤＥ７，ＤＯ７）が何れかのメモリセルに書き込まれることによって、書き込みコマンドにおいて何れかのメモリセルに書き込まれた書き込みデータの数が当該書き込みコマンドにおいて入力された書き込みデータの数に達するまで、ＤＦＦ１３を動作させることができる。
次に、図１０（ｂ）に示す場合について説明する。ここで、時刻ｔ３１及び時刻ｔ３２における各信号の状態は、図１０（ａ）の時刻ｔ２１及び時刻ｔ２２における各信号の状態と同様である。
時刻ｔ３３において、カラム制御信号ＣＡＳＰのクロック（第７クロック）がアサート（ハイレベル）されている間に内部クロック信号ＣＬＫ１の第７クロックがアサート（ハイレベル）された場合には、各信号ＣＮＴＤＩＮ，ＣＮＴＷＲの値が依然として異なっていることから、信号ＷＲＭＴＣがローレベルになる。また、信号ＭＡＳＫ２がローレベルであることから、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
次に、時刻ｔ３４において、カラム制御信号ＣＡＳＰのクロック（第６クロック）がネゲート（ローレベル）されると、第２カウンタ３０１のカウント値がアップする。これにより、各信号ＣＮＴＤＩＮ，ＣＮＴＷＲの値が等しくなることから、信号ＷＲＭＴＣがハイレベルになる。ここで、内部クロック信号ＣＬＫ１の第７クロックがアサート（ハイレベル）されていることから、信号ＭＡＳＫ２は依然としてローレベルである。これにより、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
次いで、時刻ｔ３５において、内部クロック信号ＣＬＫ１の第７クロックがネゲート（ローレベル）される。このとき、第１カウンタ３００のカウント値がアップすることによって各信号ＣＮＴＤＩＮ，ＣＮＴＷＲの値が異なることから、信号ＷＲＭＴＣがローレベルになる。この場合、信号ＭＡＳＫ２がローレベルであることから、第２制御信号ＣＳＡＣＴＣは、アサート（ハイレベル）状態を維持する。
なお、時刻ｔ３６における各信号の状態は、図１０（ａ）の時刻ｔ２５における各信号の状態と同様である。
このように、本変形例によれば、内部クロック信号ＣＬＫ１とカラム制御信号ＣＡＳＰとの間でアサートされるタイミングを調整することなく、上記の第２実施形態と同様の効果を奏することができる。なお、書き込みコマンドが入力された場合の本変形例の半導体記憶装置内の信号の時間推移については上記の第２実施形態と同様であるため、説明を省略する。
上述したように、本変形例の半導体記憶装置によれば、書き込みコマンドにおいてメモリセルに書き込まれた書き込みデータの数が書き込みコマンドにおいて入力された書き込みデータの数に達する（つまり、書き込みデータ（ＤＥ７，ＤＯ７）（第１書き込みデータ）がメモリセルに書き込まれる）まで、ＤＦＦ１３（転送部）を動作させることが可能になるので、書き込みデータ（ＤＥ７，ＤＯ７）をより確実にメモリセルアレイに転送することができる。
なお、上記各実施形態及び変形例では、半導体記憶装置が、ＨｙｐｅｒＢｕｓＴＭインタフェースを用いたｐＳＲＡＭである場合を一例として説明したが、この場合には、以下に説明する更なる効果が発揮される。
図１１（ａ）は、従来の半導体記憶装置の仕様に基づくチップセレクト信号ＣＳ＃の入力タイミングの一例を説明する図である。ＨｙｐｅｒＢｕｓＴＭインタフェース仕様では、チップセレクト信号ＣＳ＃に関する動特性（ＡＣ特性）が規定されている。図１１（ａ）には、外部クロック信号ＣＫが２００Ｍｈｚの場合の各パラメータの最小値を一例として示している。ここで、ｔＣＳＳは、次の外部クロック信号ＣＫの立ち上がりエッジまでのチップセレクト信号ＣＳ＃のセットアップタイムであり、ｔＣＳＨは、外部クロック信号ＣＫの立ち下がりエッジ後のチップセレクト信号ＣＳ＃のホールドタイムである。また、ｔＣＫは、クロックサイクルであり、ｔＣＫＨＰは、クロックの半サイクルである。
図１１（ａ）に示すように、各パラメータに基づいてチップセレクト信号ＣＳ＃の入力タイミングを調整した場合、外部クロック信号ＣＫの第０クロックと第１クロックとの間隔、及び、第７クロックと第８クロックとの間隔が、他のクロック間の間隔と異なっているため、外部クロック信号ＣＫを一定の周波数で入力することが困難である。
そこで、図１１（ｂ）に示すように、チップセレクト信号ＣＳ＃がアサート（ローレベル）されているか否かに関わらず、外部クロック信号ＣＫを一定の周波数で入力することが可能になるように各パラメータを再定義した場合には、ｔＣＳＨのタイミングマージンの範囲が約０．７ｎｓと狭いため、例えば２００Ｍｈｚ等の高周波の外部クロック信号ＣＫを一定に入力することが依然として困難である。また、従来の半導体記憶装置では、外部クロック信号ＣＫのクロック（ここでは、７クロック）がアサート（ハイレベル）されている間にチップセレクト信号ＣＳ＃がネゲート（ハイレベル）されると、当該クロックで入力されている書き込みデータがメモリセルアレイに転送されず、結果として、書き込みデータをメモリセルアレイ内のメモリセルに書き込むことが困難になる虞がある。
一方、図１１（ｃ）に示すように、上記各実施形態及び変形例の半導体記憶装置によれば、書き込みデータが入力されている間にチップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した場合であっても、当該書き込みデータをメモリセルアレイに転送することができ、ひいては、当該書き込みデータをメモリセルアレイ内のメモリセルに書き込むことができるので、ｔＣＳＨの値を負の方向に大きくする（例えば、－１．５ｎｓ）ことが可能になる。これにより、ｔＣＳＨのタイミングマージンの範囲を約１．８５（＝１．５＋０．３５）ｎｓまで広げることができる。したがって、上記各実施形態及び変形例の半導体記憶装置によれば、ＨｙｐｅｒＢｕｓＴＭインタフェース仕様との互換性を維持しながら、例えば２００Ｍｈｚ等の高周波の外部クロック信号ＣＫを、チップセレクト信号ＣＳ＃がアサートされているか否かに関わらず入力し続けることが可能になる。よって、外部装置（例えば、メモリコントローラ）と半導体記憶装置とを組み合わせたシステムのパフォーマンスを向上させることができる。
以上説明した各実施形態及び変形例は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態及び変形例に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した各実施形態及び変形例では、ＨｙｐｅｒＢｕｓＴＭインタフェースを用いた場合を一例として説明したが、本発明はこの場合に限られない。例えば、ＸｃｃｅｌａＴＭインタフェースが用いられる場合であっても、上述した各実施形態及び変形例と同様の作用効果が得られる。
また、上述した各実施形態及び変形例において、ローレベルの場合にアサートされる信号は、ハイレベルの場合にアサートされてもよい。また、ハイレベルの場合にアサートされる信号は、ローレベルの場合にアサートされてもよい。
さらに、上述した各実施形態及び変形例では、ＣＫバッファ１７が制御部である場合を一例として説明したが、本発明はこの場合に限られない。例えば、図３（ａ）、図６（ａ）及び／又は図９（ｂ）に示す構成を有する他の回路又はデバイスが制御部として設けられてもよい。
さらにまた、上述した各実施形態及び変形例では、コマンドデコーダ２１が図９（ａ）に示す構成を有する場合を一例として説明したが、本発明はこの場合に限られない。例えば、図９（ａ）に示す構成が、ＣＫバッファ１７に設けられてもよいし、他の回路又はデバイスに設けられてもよい。
さらに、上述した各実施形態及び変形例では、書き込みコマンドにおける最後の書き込みデータ（書き込みデータ（ＤＥ７，ＤＯ７））が入力されている間にチップセレクト信号ＣＳ＃がアサートからネゲートに変化した場合を一例として説明したが、本発明はこの場合に限られない。例えば、他の書き込みデータ（例えば、書き込みデータ（ＤＥ６，ＤＯ６））が入力されている間にチップセレクト信号ＣＳ＃がアサートからネゲートに変化した場合であっても、上述した各実施形態及び変形例と同様の作用効果が得られる。
また、図３（ａ）、図６（ａ）、図９（ａ）及び図９（ｂ）に示す構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
さらに、上述した各実施形態及び変形例におけるＩ／Ｏ部１０及び制御ロジック部２０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１３…ＤＦＦ
１７…ＣＫバッファ
２１…コマンドデコーダ
ＣＡＳＰ…カラム制御信号
ＣＫ…外部クロック信号
ＣＬＫ１…内部クロック信号
ＣＳ＃…チップセレクト信号
ＣＳＡＣＴＢ…第１制御信号
ＣＳＡＣＴＣ…第２制御信号
ＤＣＬＫ…データクロック信号

Claims (9)

  1. チップセレクト信号による非活性化が外部クロック信号に対して非同期に行われる半導体記憶装置であって、
    前記チップセレクト信号がアサートされている場合に、前記外部クロック信号に応じて入力された書き込みデータを取得してメモリセルアレイに転送するように動作する転送部と、
    前記外部クロック信号に応じて第１書き込みデータが入力されている間に前記チップセレクト信号がアサートからネゲートに変化した場合に、前記第１書き込みデータを前記メモリセルアレイに転送するように前記転送部を動作させる制御部と、を備える、
    半導体記憶装置。
  2. 前記第１書き込みデータは、書き込みコマンドにおける最後の書き込みデータである、請求項１に記載の半導体記憶装置。
  3. 前記制御部は、前記チップセレクト信号に基づいて生成される制御信号であって、前記転送部を動作させるための制御信号を、前記チップセレクト信号がネゲートに変化した後においてもアサート状態に維持することによって、前記転送部を動作させる、請求項１又は２に記載の半導体記憶装置。
  4. 前記制御部は、前記外部クロック信号に基づいて生成される内部クロック信号であって、前記第１書き込みデータを前記メモリセルアレイに転送するためのデータクロック信号を生成するための内部クロック信号がアサートされている間、前記制御信号のアサート状態を維持する、請求項３に記載の半導体記憶装置。
  5. 前記制御部は、前記第１書き込みデータが前記メモリセルアレイ内の何れかのメモリセルに書き込まれるまで前記転送部を動作させる、請求項１～４の何れかに記載の半導体記憶装置。
  6. 前記制御部は、前記第１書き込みデータが書き込まれるメモリセルのビット線を選択するためのカラム制御信号がアサートされている間、前記転送部を動作させる、請求項５に記載の半導体記憶装置。
  7. 前記制御部は、前記第１書き込みデータが前記何れかのメモリセルに書き込まれることによって、書き込みコマンドにおいて前記何れかのメモリセルに書き込まれた書き込みデータの数が前記書き込みコマンドにおいて入力された書き込みデータの数に達するまで、前記転送部を動作させる、請求項５又は６に記載の半導体記憶装置。
  8. 前記制御部は、前記チップセレクト信号がアサートからネゲートに変化してから次にアサートされるまでの間に前記転送部の動作を終了させる、請求項１～７の何れかに記載の半導体記憶装置。
  9. 前記外部クロック信号は、一定の周波数で入力されている、請求項１～８の何れかに記載の半導体記憶装置。
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