JP3400824B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JP3400824B2
JP3400824B2 JP16026593A JP16026593A JP3400824B2 JP 3400824 B2 JP3400824 B2 JP 3400824B2 JP 16026593 A JP16026593 A JP 16026593A JP 16026593 A JP16026593 A JP 16026593A JP 3400824 B2 JP3400824 B2 JP 3400824B2
Authority
JP
Japan
Prior art keywords
data
transfer
dram
write
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP16026593A
Other languages
English (en)
Other versions
JPH06195261A (ja
Inventor
勝己 堂阪
俊行 小川
俊行 尾本
正樹 熊野谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP16026593A priority Critical patent/JP3400824B2/ja
Priority to DE4345429A priority patent/DE4345429C2/de
Priority to DE4337740A priority patent/DE4337740B4/de
Priority to KR1019930023516A priority patent/KR960006482B1/ko
Priority to US08/149,680 priority patent/US5777942A/en
Publication of JPH06195261A publication Critical patent/JPH06195261A/ja
Priority to US09/007,229 priority patent/US6151269A/en
Priority to US09/618,568 priority patent/US6347063B1/en
Application granted granted Critical
Publication of JP3400824B2 publication Critical patent/JP3400824B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に大記憶容量のメインメモリと小記憶容量かつ高
速のキャッシュメモリとが同一チップ上に集積化された
半導体記憶装置に関する。より特定的には、この発明は
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）とスタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）とが同一チップ上に集積化されたキャッシュ内
蔵半導体記憶装置に関する。
【０００２】
【従来の技術】最近のマイクロプロセシングユニット
（ＭＰＵ）は動作クロック周波数が２５ＭＨｚまたはそ
れ以上と非常に高速になってきている。データ処理シス
テムにおいては、標準ＤＲＡＭはビット単価が安いため
大記憶容量の主メモリとして用いられることが多い。標
準ＤＲＡＭはアクセス時間が短縮化されていてはいるも
のの、ＭＰＵの高速化の進展速度に追随することができ
ない。このため、標準ＤＲＡＭを主メモリとして用いる
データ処理システムは、ウェイトステート（待ち状態）
の増加などの犠牲を払う必要がある。ＭＰＵと標準ＤＲ
ＡＭの動作速度のギャップという問題は、標準ＤＲＡＭ
が次のような特徴を有しているために本質的なものであ
る。
【０００３】（１） 行アドレス信号と列アドレス信号
とが時分割的に多重化されて同一のアドレスピン端子へ
与えられる。行アドレス信号は、ロウアドレスストロー
ブ信号／ＲＡＳの降下エッジで装置内部へ取込まれる。
列アドレス信号はコラムアドレスストローブ信号／ＣＡ
Ｓの降下エッジで装置内部へ取込まれる。ロウアドレス
ストローブ信号／ＲＡＳはメモリサイクルの開始を規定
しかつ行選択系を活性化する。コラムアドレスストロー
ブ信号／ＣＡＳは列選択系を活性化する。信号／ＲＡＳ
が活性状態となってから信号／ＣＡＳが活性状態となる
までには「ＲＡＳ−ＣＡＳ遅延時間（ｔＲＣＤ）」と呼
ばれる所定の時間が必要とされる。このアドレス多重化
によりアクセス時間の短縮化にも限度が存在する。
【０００４】（２） ロウアドレスストローブ信号／Ｒ
ＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定し
た場合、ロウアドレスストローブ信号／ＲＡＳはＲＡＳ
プリチャージ時間（ｔＲＰ）と呼ばれる時間が経過した
後でなければ再び活性状態の“Ｌ”へ立下げることはで
きない。ＲＡＳプリチャージ時間ｔＲＰは、ＤＲＡＭの
様々な信号線を確実に所定電位にプリチャージするため
に必要とされる。このＲＡＳプリチャージ時間ｔＲＰに
よりＤＲＡＭのサイクル時間を短くすることはできな
い。また、ＤＲＡＭのサイクル時間を短くすることは、
ＤＲＡＭにおいて信号線の充放電の回数が多くなるた
め、消費電流の増加にもつながる。
【０００５】（３） 回路の高集積化およびレイアウト
の改良などの回路技術およびプロセス技術の向上または
駆動方法の改良などの応用上の工夫および改良によりＤ
ＲＡＭの高速化を図ることができる。しかしながらＭＰ
Ｕの高速化の進展はＤＲＡＭのそれを大きく上回る。Ｅ
ＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）およびス
タティックＲＡＭなどのバイポーラトランジスタを用い
た高速のバイポーラＲＡＭおよびＭＯＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）を用いた比較的
低速のＤＲＡＭというように、半導体のメモリの動作速
度には階層構造がある。ＭＯＳトランジスタを構成要素
とする標準ＤＲＡＭでは数１０ｎｓ（ナノ秒）のスピー
ド（サイクル時間）を期待するのは非常に困難である。
【０００６】ＭＰＵと標準ＤＲＡＭの動作速度の差（ス
ピードギャップ）をうずめるために、応用面から種々の
改善が行なわれている。このような改善の主なものとし
ては、 （１） ＤＲＡＭの高速モードとインタリーブ方式とを
用いる、 （２） 高速のキャッシュメモリ（ＳＲＡＭ）を外部に
設ける、がある。
【０００７】上記方法（１）の場合、スタティックコラ
ムモードまたはページモードなどの高速モードを用いる
方法と、高速モードとインタリーブ方式を組合せる方法
とがある。スタティックモードとは、１本のワード線
（１行）を選択した後、列アドレスのみを順次変化させ
ることによりこの選択された１行のメモリセルを順次ア
クセスする方法である。ページモードとは、１本のワー
ド線を選択した後、信号／ＣＡＳをトグルして列アドレ
ス信号を取込み、この選択された１本のワード線に接続
されるメモリセルへ順次アクセスする方法である。これ
らのいずれの動作モードも信号／ＲＡＳのトグルを含ま
ずにメモリセルへアクセスすることができる。信号／Ｒ
ＡＳおよび／ＣＡＳを用いる通常のアクセスよりもこれ
らの動作モードは高速となる。
【０００８】インタリーブ方式とは、複数のメモリ装置
をデータバスに並列に設け、この複数のメモリ装置への
アクセスを交互または順次行なうことにより実効的アク
セス時間の短縮を図る方式である。ＤＲＡＭの高速モー
ドを用いた方法および高速モードとインタリーブ方式と
を組合せる方法は、簡単にしかも比較的効率的に標準Ｄ
ＲＡＭを高速メモリとして使用する方法として従来から
知られている。
【０００９】上記方法（２）は、メインフレームでは昔
から幅広く利用されている。高速キャッシュメモリは高
価である。しかしながら、低価格ながらも高性能をも要
求されるパーソナルコンピュータの分野においては、そ
の動作速度を改善するために、ある程度高価になるのを
犠牲にして止むなく一部で使用されている。高速キャッ
シュメモリをどこに設けるかについては次の３種類の可
能性が存在する。
【００１０】（ａ） ＭＰＵそのものに内蔵する； （ｂ） ＭＰＵ外部に設ける； （ｃ） 高速キャッシュメモリを別に設けるのではな
く、標準ＤＲＡＭに内蔵されている高速モードをキャッ
シュのように用いる（高速モードの擬似的キャッシュメ
モリ化）。すなわち、キャッシュヒット時には高速モー
ドで標準ＤＲＡＭにアクセスし、キャッシュミス時には
通常モードで標準ＤＲＡＭへアクセスする。
【００１１】上述の３つの方法（ａ）ないし（ｃ）は、
何らかの形ですでにデータ処理システムにおいて採用さ
れている。しかしながら、価格の観点から、多くのＭＰ
ＵシステムにおいてはＤＲＡＭに不可避なＲＡＳプリチ
ャージ時間（ｔＲＰ）が実効的に表に現われないように
するために、メモリをバンク構成とし、このメモリバン
クごとにインタリーブする方法が用いられている。この
方法に従えば、実質的にＤＲＡＭのサイクル時間をスペ
ック値（仕様値）の約半分にすることができる。
【００１２】しかしながら、インタリーブの方法は、メ
モリ装置へのアクセスが、シーケンシャルに行なわれる
場合にしか効果的ではない。同一のメモリバンクへ連続
してアクセスする場合には効果は得られない。また、こ
の方法ではＤＲＡＭ自身のアクセス時間の実質的向上を
図ることはできない。さらに、メモリの最小単位を少な
くとも２バンクとする必要がある。
【００１３】ページモードまたはスタティックコラムモ
ードなどの高速モードを用いる場合、ＭＰＵがあるペー
ジ（ある指定された１行のデータ）を連続してアクセス
する場合に限り、実効的にアクセス時間を短縮すること
ができる。この方法は、バンク数が２ないし４と比較的
大きい場合には、各バンクごとに異なる行をアクセスす
ることができるため、ある程度効果が得られる。与えら
れたページ内にＭＰＵが要求するメモリのデータが存在
しない場合を「キャッシュミス」と呼ぶ。通常、データ
のひとかたまりが近接したアドレスまたは逐次的に連続
するアドレスに格納される。高速モードにおいては、ア
ドレスの半分である行アドレスがすでに指定されている
ため「キャッシュミス」が発生する確率が高い。
【００１４】バンクの数が３２ないし４０と大きくなる
と、各バンクごとに異なるページのデータを格納するこ
とができるため、「キャッシュミス」率は激減する。し
かしながら、データ処理システムにおいて３０ないし４
０のバンクを想定することは現実的ではない。また「キ
ャッシュミス」が発生した場合には、新たに行アドレス
を選択しなおすために信号／ＲＡＳを立上げ、ＤＲＡＭ
のプリチャージサイクルに戻る必要があり、バンク構成
の性能を犠牲にする。
【００１５】前述の方法（２）の場合、ＭＰＵと標準Ｄ
ＲＡＭとの間に高速キャッシュメモリが設けられる。こ
の場合、標準ＤＲＡＭは、比較的低速であっても構わな
い。一方、標準ＤＲＡＭは４メガビット、１６メガビッ
トと大記憶容量のものが出現している。パーソナルコン
ピュータなどの小規模システムにおいて、そのメインメ
モリを、１チップないし数チップの標準ＤＲＡＭにより
構成することができる。外部に高速キャッシュメモリを
設けた場合、メインメモリがたとえば１個の標準ＤＲＡ
Ｍにより構成できるような小規模システムでは有効では
ない。標準ＤＲＡＭをメインメモリとする場合、高速キ
ャッシュメモリとメインメモリとの間のデータ転送速度
が、この標準ＤＲＡＭのデータ入出力端子の数で制限さ
れ、システムの速度に対するネックになるからである。
【００１６】また、高速モードの疑似的キャッシュメモ
リ化の場合、その動作速度は高速のキャッシュメモリよ
りも遅いため、所望のシステムの性能を実現することが
困難である。
【００１７】上述のようなインタリーブ方式または高速
動作モードを使用した場合に生じるシステム性能の犠牲
を解消し、比較的安価で小規模なシステムを構築する方
法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲ
ＡＭに内蔵することが考えられる。すなわち、ＤＲＡＭ
をメインメモリとし、かつＳＲＡＭをキャッシュメモリ
として備える階層的な構造の１チップメモリを考えるこ
とができる。このような階層的な構造の１チップメモリ
をキャッシュＤＲＡＭ（ＣＤＲＡＭ）と称す。
【００１８】通常ＣＤＲＡＭにおいては、ＤＲＡＭとＳ
ＲＡＭとが同一チップ上に集積化される。キャッシュヒ
ット時にはＳＲＡＭへのアクセスが行なわれ、キャッシ
ュミス時にはＤＲＡＭへのアクセスが実行される。すな
わち、高速動作するＳＲＡＭをキャッシュメモリとして
用い、大記憶容量のＤＲＡＭをメインメモリとして用い
る。
【００１９】キャッシュのいわゆるブロックサイズは、
ＳＲＡＭにおいて１回のデータ転送でその内容が書換え
られるビットの数と考えることができる。一般に、ブロ
ックサイズが大きいとキャッシュヒット率は上昇する。
しかしながら、同一のキャッシュメモリサイズの場合、
ブロックサイズに反比例してセット数が減少するため、
逆にヒット率は減少する。たとえば、キャッシュサイズ
が４Ｋビットの場合、ブロックサイズが１０２４ビット
であれば、セット数は４となるが、ブロックサイズが３
２ビットであればセット数は１２８となる。そのためブ
ロックサイズを適切な大きさに設定することが要求され
る。ブロックサイズを、ＤＲＡＭアレイの１行のメモリ
セルの数よりも小さくする構成は、たとえば特開平１−
１４６１８７号公報に示されている。
【００２０】図７５は上述の公開公報に示された従来の
ＣＤＲＡＭの全体の構成を示す図である。図７５におい
て、従来のＣＤＲＡＭは、行および列のマトリックス状
に配列された複数のダイナミック型メモリセルを含むメ
モリセルアレイ１を含む。メモリセルアレイ１は各々が
複数の列を含む、複数のメモリブロックＢ＃１〜Ｂ＃４
に分割される。メモリブロックＢ＃１〜Ｂ＃４はワード
線を共有する。
【００２１】従来のＣＤＲＡＭはさらに、外部から与え
られるアドレス信号Ａ０〜Ａｎを外部ロウアドレススト
ローブ信号／ＲＡＳに応答して行アドレス信号ＲＡとし
て取込み内部行アドレス信号を発生するロウアドレスバ
ッファ２と、外部コラムアドレスストローブ信号／ＣＡ
Ｓに応答してアドレス信号Ａ０〜Ａｎを列アドレス信号
ＣＡとして取込み内部列アドレス信号を発生するコラム
アドレスバッファ４と、ロウアドレスバッファ２からの
内部行アドレス信号に応答してメモリセルアレイ１にお
ける対応の行を選択する信号を発生するロウデコーダ６
と、ロウデコーダ６からの行選択信号に応答してメモリ
セルアレイ１の選択された行へ駆動信号を伝達し、指定
された行に対応するワード線を選択状態とするワードド
ライバ８と、メモリセルアレイ１における選択された行
に接続されるメモリセルのデータを検知し増幅しかつラ
ッチするセンスアンプ群１０と、メモリセルアレイ１の
各列に対応して設けられる複数のデータレジスタを含む
データレジスタ回路１４と、メモリセルアレイ１の各列
とデータレジスタ回路１４との間のデータ転送を行なう
ための転送ゲート回路１２と、コラムアドレスバッファ
４からの内部列アドレス信号をデコードしてメモリセル
アレイ１の対応の列またはデータレジスタ回路１４にお
ける対応のデータレジスタを選択するＩＯゲート１６
と、外部から与えられるキャッシュヒット／ミス指示信
号ＣＨに応答してメモリセルアレイ１における対応のブ
ロックを選択するブロックデコーダ１８と、装置外部と
データの入出力を行なうための入力バッファ２４および
出力バッファ２６と、コラムアドレスバッファ４からの
内部列アドレス信号をデコードし、メモリセルアレイ１
における対応の列またはデータレジスタ回路１４におけ
る対応のデータレジスタをＩＯゲート回路１６を介して
選択して入力バッファ２４および出力バッファ２６へ接
続するための信号を発生するコラムデコーダ２０と、入
力バッファ２４および出力バッファ２６の能動化／不能
動化を外部から与えられるライトイネーブル信号／ＷＥ
およびコラムアドレスストローブ信号／ＣＡＳに応答し
て制御するリード／ライト制御回路２８を含む。
【００２２】転送ゲート回路１２およびデータレジスタ
回路１４はメモリセルアレイのブロックＢ＃１〜Ｂ＃４
に対応してそれぞれブロックに分割される。
【００２３】ＣＤＲＡＭはさらに、外部から与えられる
キャッシュヒット／ミス信号ＣＨに応答してコラムアド
レスバッファ４からのたとえば下位２ビットである列ア
ドレス信号をブロック選択信号としてブロックデコーダ
１８へ伝達するゲート回路２２を含む。ブロックデコー
ダ１８は、キャッシュヒット／ミス信号ＣＨが“Ｌ”の
キャッシュミスを示すとき活性化され、与えられたブロ
ックアドレス信号をデコードしてメモリセルアレイ１に
おける対応のメモリセルブロックを選択し、この選択さ
れたメモリセルブロックとこの選択されたメモリセルア
レイブロックに対応するデータレジスタとの間でのデー
タ転送を行なうために転送ゲート回路１２をブロック単
位で駆動する。
【００２４】図７６は図７５に示す半導体記憶装置の要
部の構成を示す図である。図７６においては、２つのメ
モリブロックＢ＃１およびＢ＃２の境界領域部分の構成
を示す。
【００２５】図７６において、センスアンプ群１０は、
メモリブロックＢ＃１の各ビット線対ＢＬ、／ＢＬに対
して設けられるセンスアンプＳＡ＃１と、メモリブロッ
クＢ＃２のビット線対ＢＬ、／ＢＬそれぞれに対して設
けられるセンスアンプＳＡ＃２を含む。センスアンプＳ
Ａ＃１およびＳＡ＃２は、活性化時において、対応のビ
ット線対ＢＬ、／ＢＬ上の信号を差動的に増幅しかつラ
ッチする。
【００２６】データレジスタ回路１４は、メモリブロッ
クＢ＃１のビット線対ＢＬ、／ＢＬそれぞれに対応して
設けられ、転送ゲートＤＴ＃１を介して与えられたデー
タをラッチするレジスタＤＲ＃１と、メモリブロックＢ
＃２のビット線対ＢＬ、／ＢＬそれぞれ上のデータを転
送ゲートＤＴ＃２を介して受けて格納するレジスタＤＲ
＃２を含む。データレジスタＤＲ（＃１および＃２）は
インバータラッチ回路の構成を備える。
【００２７】ＩＯゲート回路１６は、メモリブロックＢ
＃１およびＢ＃２のビット線対ＢＬ、／ＢＬそれぞれに
対応して設けられ、コラムデコーダ２０からの列選択信
号に応答して対応のビット線対ＢＬ、／ＢＬを内部デー
タ伝達線対ＩＯへ接続するＩＯゲートＴＧを含む。ＩＯ
ゲートＴＧは、メモリブロックＢ＃１およびＢ＃２のビ
ット線対ＢＬ、／ＢＬを転送ゲート回路１２およびデー
タレジスタ回路１４を介して内部データ伝達線対ＩＯへ
接続する。したがって、ＩＯゲートＴＧは、転送ゲート
回路１２がオフ状態（遮断状態）の場合にはデータレジ
スタ回路１４に含まれるデータレジスタを内部データ伝
達線対ＩＯへ接続する。次に、図７７に示す動作波形図
を参照して、この図７５および図７６に示す半導体記憶
装置の動作について説明する。
【００２８】図７５に示す半導体記憶装置は、外部処理
装置としてのＣＰＵと、ＣＰＵからの要求に従って半導
体記憶装置へのアクセスを制御するコントローラとを含
むシステムにおいて用いられる。コントローラは、デー
タレジスタ回路１４に格納されたデータのタグアドレス
を格納するタグメモリと、ＣＰＵからのアドレス（ＣＰ
Ｕアドレス）のタグアドレスに対応する部分とタグメモ
リに格納されたタグアドレスとの一致／不一致を判別
し、この判別結果に従ってキャッシュヒット／キャッシ
ュミスを示す信号ＣＨを発生する比較回路と、この比較
回路の判別結果に従って半導体記憶装置へのアドレスの
供給およびアクセスを制御する制御回路（ステートマシ
ンおよびアドレスマルチプレクサ）を含む。
【００２９】ＣＰＵからは、システムクロックに同期し
てアドレスが供給される。外部に設けられたコントロー
ラが、このＣＰＵアドレスがデータレジスタ回路１４に
格納されたデータを指定している場合には、キャッシュ
ヒット信号ＣＨを活性状態の“Ｈ”に設定する。このと
き、ロウアドレスストローブ信号／ＲＡＳが活性状態の
“Ｌ”の状態にある場合には、外部コントローラはコラ
ムアドレスストローブ信号／ＣＡＳをトグルするととも
にＣＰＵアドレスから列アドレスＣＡを抽出して半導体
記憶装置へ与える。
【００３０】半導体記憶装置では、与えられた列アドレ
ス信号ＣＡをコラムアドレスバッファ４が取込み内部列
アドレス信号を発生してコラムデコーダ２０へ与える。
キャッシュヒット信号ＣＨが“Ｈ”にあるためゲート回
路２２の出力は“Ｌ”であり、ブロックデコーダ１８は
デスエーブル状態（またはブロックアドレスの伝達禁
止）であり、ブロック選択動作は実行されない。この場
合、コラムデコーダ２０により列選択動作が行なわれ、
対応のデータレジスタが内部データ線対ＩＯへ接続さ
れ、この選択されたデータレジスタへのデータの書込ま
たはデータの読出しが実行される。データを書込むかデ
ータを読出すかはライトイネーブル信号／ＷＥにより決
定される。
【００３１】ＣＰＵが要求するデータがデータレジスタ
回路１４に格納されている間は、キャッシュヒット信号
ＣＨが“Ｈ”であり、列アドレス信号ＣＡに従ってデー
タレジスタ回路１４の対応のデータレジスタの選択が行
なわれる。
【００３２】ＣＰＵアドレスがデータレジスタ回路１４
に格納されたデータを指定していない場合には、キャッ
シュヒット信号ＣＨが“Ｌ”の状態にある。キャッシュ
ミス時においては、外部コントローラは信号／ＲＡＳお
よび／ＣＡＳを一旦“Ｈ”の状態に立上げた後、まずロ
ウアドレスストローブ信号／ＲＡＳを“Ｌ”に立下げる
とともに、ＣＰＵアドレスから行アドレス信号ＲＡを抽
出して半導体記憶装置へ与える。
【００３３】半導体記憶装置において、この与えられた
行アドレス信号ＲＡに従ってロウアドレスバッファ２、
ロウデコーダ６およびワードドライバ８によりメモリセ
ルアレイ１における行選択動作が実行され、選択された
行に接続されるメモリセルのデータがセンスアンプ群１
０により検知および増幅されかつラッチされる。次いで
コラムアドレスストローブ信号／ＣＡＳが“Ｌ”に立下
げられるとともに、ＣＰＵアドレスから列アドレス信号
ＣＡが抽出されて半導体記憶装置へ与えられる。半導体
記憶装置において、キャッシュヒット信号ＣＨが“Ｌ”
であるため、ブロックデコーダ１８が活性化され、この
与えられた列アドレス信号のうちブロックアドレス信号
がブロックデコーダ１８へ与えられる。
【００３４】ブロックデコーダ１８はこのブロックアド
レスをデコードし、ブロックアドレスが示すメモリブロ
ックに対して設けられた転送ゲートをすべてオン状態と
する。これにより、選択されたメモリブロックにおいて
センスアンプＳＡによりラッチされていたデータが転送
ゲートを介してデータレジスタＤＲ（＃１または＃２）
へ伝達される。これと並行して、コラムデコーダ２０が
列選択動作を行ない、ＩＯゲート回路１６に含まれるＩ
ＯゲートＴＧを導通状態とし、データレジスタＤＲを内
部データ伝達線対ＩＯへ接続する。
【００３５】以降、このメモリアレイ１において行を選
択状態とした状態で、キャッシュヒットが続けば、コラ
ムデコーダ２０によりデータレジスタＤＲ（＃１または
＃２）が選択されてアクセスされる。
【００３６】上述のように、メモリアレイをブロックに
分割し、各ブロック単位でデータレジスタを駆動するこ
とにより、データレジスタをキャッシュとして利用する
ことができる。この場合、図７８に示すように、各メモ
リアレイブロックＢ＃１〜Ｂ＃４それぞれに対応して設
けられたデータレジスタＤＲ＃１〜ＤＲ＃４は異なる行
のデータを格納することができ、キャッシュヒット率を
大きくすることができるとともに、キャッシュのブロッ
クサイズをメモリブロックに含まれる列の数と同数とす
ることができ、適切な大きさのキャッシュブロックサイ
ズを実現することができる。
【００３７】
【発明が解決しようとする課題】上述のような半導体記
憶装置では、ＤＲＡＭアレイをメインメモリとし、デー
タレジスタ回路をキャッシュとして利用することができ
る。メインメモリとキャッシュとの間のデータ転送はブ
ロック単位で実行されるため、高速でデータ転送を行な
うことができる。
【００３８】今、上述のような半導体記憶装置、すなわ
ち、ＣＤＲＡＭをグラフィックデータ処理用途に利用す
ることを考える。
【００３９】図７９は一般的なグラフィックデータ処理
システムの構成を示す図である。図７９において、シス
テムは、処理装置としてのＣＰＵ３０と、ＣＤＲＡＭ３
２と、表示装置としてのＣＲＴ３４と、ＣＤＲＡＭ３２
とＣＲＴ３４との間のデータ転送を制御するためのＣＲ
Ｔコントローラ３６を含む。ＣＰＵ３０、ＣＤＲＡＭ３
２およびＣＲＴ３４は内部データバス３８に接続され
る。データ転送は内部データバス３８を介して実行され
る。
【００４０】ＣＤＲＡＭ３２は、表示されるべきグラフ
ィックデータと、表示されないＣＰＵ３０のみが利用す
るデータ両者を格納する。グラフィックデータをＣＲＴ
３４に表示する場合にはＣＲＴコントローラ３６の制御
の下にＣＤＲＡＭ３２とＣＲＴ３４との間でのデータ転
送が実行される。ＣＤＲＡＭ３２から読出されたデータ
がデータバス３８を介してＣＲＴ３４へ与えられ、そこ
で図示しない表示装置の表示画面上に表示される。
【００４１】ＣＤＲＡＭ３２が格納するデータに対しあ
る処理を施す場合にはＣＰＵ３０がＣＤＲＡＭ３２へア
クセスする。この場合、キャッシュヒット／キャッシュ
ミスの判定結果に従ってＣＰＵ３０はＣＤＲＡＭ３２へ
高速でアクセスすることができ、高速でデータの処理を
行なうことができる。ＣＰＵ３０がアクセスするデータ
は、ＣＤＲＡＭ３２のキャッシュ領域へ格納するのが好
ましい。今、ＣＲＴコントローラ３６がＣＤＲＭ３２の
メモリアレイ１内のデータを読出してＣＲＴ３４へ伝
え、そこで表示する動作を行なう場合を考える。
【００４２】この場合、上述のような構成のＣＤＲＡＭ
においては、ＣＲＴコントローラ３６の制御の下に行選
択動作および列選択動作を行なう必要がある。メモリア
レイ１内のデータはデータレジスタ回路１４を介して読
出される。したがって、この場合には、キャッシュ用途
のためにデータレジスタ回路に格納されていたデータが
ＣＲＴ３４に表示するためのデータで書換えられてしま
う。また逆に、ビデオカメラ（図示せず）などから発生
された画像データをＣＤＲＡＭ３２へ書込むことを考え
ると、この場合においてもＣＤＲＡＭ３２のメインメモ
リへのデータの書込のためにはデータレジスタ回路１４
に格納されたキャッシュデータが与えられた画像データ
により書換えられてしまう。
【００４３】したがって、上述のようなＣＤＲＡＭにお
いては、キャッシュ用データを変更することなくメイン
メモリのデータの読出および書込を行なうことができな
くなり、ＣＤＲＡＭ内において、グラフィックデータと
アプリケーションプログラミングなどの表示されないデ
ータとの両者を格納するのが困難であるという問題があ
った。
【００４４】また、従来のＣＤＲＡＭの構成の場合、大
記憶容量のＤＲＡＭメインメモリを利用する場合、ブロ
ック分割構成が用いられる。この場合、図７６または図
７８に示すメモリアレイを１つのブロックとするブロッ
ク構成が利用される。ブロック分割構成の場合、選択さ
れたワード線を含むブロックのみが活性化される。残り
のブロックは不活性状態を維持する。したがって利用す
ることのできるデータレジスタの数も応じて少なくな
り、キャッシュの利用効率が低下する。
【００４５】さらに、図７６に示すＣＤＲＡＭの構成の
様に、データレジスタが１行しか設けられていない場合
には、マッピング方式としてはダイレクトマッピング方
式しか実現することができない。セットアソシャティブ
方式のマッピングを実現するためにはデータレジスタを
複数行設ける必要がある。ダイレクトマッピング方式お
よびセットアソシャティブ方式いずれにも対応すること
はできない。一方のマッピング方式のみを実現すること
ができるだけである。
【００４６】また上述の構成のＣＤＲＡＭの場合、ＤＲ
ＡＭアレイからデータレジスタのデータ転送と並行して
１ビットのデータレジスタへのアクセスを行なうことが
できる。しかしながら、通常のデュアルポートビデオＲ
ＡＭのように、ＤＲＡＭ部分とＳＲＡＭ部分とを独立に
駆動し、ＳＲＡＭアレイへのアクセス時にこのアクセス
操作と並行してこのアクセスに悪影響を及ぼすことなく
ＤＲＡＭ部分へアクセスすることはできない。
【００４７】それゆえ、この発明の目的は高速でデータ
の読出および書込を行なうことのできる新規な構成のＣ
ＤＲＡＭを提供することである。
【００４８】この発明の他の目的はグラフィックデータ
処理用途に特に適したＣＤＲＡＭを提供することであ
る。
【００４９】この発明のさらに他の目的は、キャッシュ
データに影響を及ぼすことなくＤＲＡＭに対しデータの
書込および読出を行なうことのできるＣＤＲＡＭを提供
することである。
【００５０】この発明のさらに他の目的は、高速動作す
るメモリシステムを構築することのできるＣＤＲＡＭを
提供することである。
【００５１】この発明のさらに他の目的は、通常動作モ
ード時にもセルフリフレッシュを実行することのできる
半導体記憶装置を提供することである。
【００５２】この発明のさらに他の目的は、容易に特殊
テストモードを設定することのできるＣＤＲＡＭを提供
することである。
【００５３】この発明のさらに他の目的は、高速かつ効
率的にＳＲＡＭアレイとＤＲＡＭアレイとの間でデータ
転送を行なうことのできるＣＤＲＡＭを提供することで
ある。
【００５４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行および列のマトリックス状に配列された複
数のダイナミック型メモリセルを含むＤＲＡＭアレイ
と、行および列のマトリックス状に配列された複数のス
タティック型メモリセルを含むＳＲＡＭアレイと、ＤＲ
ＡＭアレイの選択された複数のメモリセルとＳＲＡＭア
レイの選択された複数のメモリセルとの間でのデータ転
送を同時に行なうためのデータ転送手段とを含む。この
発明に係る半導体記憶装置はさらにＤＲＡＭアレイに関
連する動作の制御とＳＲＡＭアレイに関連する動作の制
御とを独立に実行する制御手段と、データ転送手段へ直
接外部からアクセスする手段とを備える。
【００５５】すなわち、請求項１に係る半導体記憶装置
は、ＤＲＡＭアレイと、ＳＲＡＭアレイと、ＤＲＡＭア
レイにおいて複数のメモリセルを同じに選択する第１の
選択手段と、ＳＲＡＭアレイにおいて複数のメモリセル
を同じに選択する第２の選択手段と、ＤＲＡＭアレイの
選択メモリセルとＳＲＡＭアレイの選択メモリセルとの
間で同時にデータ転送を行うデータ転送手段とを含む。
このデータ転送手段は、与えられたデータを一時的に格
納するための複数のラッチ手段を含みかつＤＲＡＭアレ
イへデータを転送するための書込み転送手段と、複数の
ラッチ手段各々に対応して設けられ、ラッチ手段からＤ
ＲＡＭアレイへのデータの転送に対しマスクをかけるた
めのマスク手段とを含む。
【００５６】請求項２に係る半導体記憶装置は、ＤＲＡ
Ｍアレイと、ＳＲＡＭアレイと、ＤＲＡＭアレイにおい
て複数のメモリセルを同じに選択する第１の選択手段
と、ＳＲＡＭアレイにおいて複数のメモリセルを同じに
選択する第２の選択手段と、ＤＲＡＭアレイの選択メモ
リセルとＳＲＡＭアレイの選択メモリセルとの間で同時
にデータ転送を行うデータ転送手段とを含む。このデー
タ転送手段が、与えられたデータを一時的に格納するた
めの複数のラッチ手段と、このラッチ手段に格納された
データを同時に転送するためのバッファ手段と、このバ
ッファ手段からＤＲＡＭアレイへのデータ転送に対しマ
スクをかけるか否かを示すマスクデータを格納するため
の一時マスクレジスタ手段と、ラッチ手段からバッファ
手段へのデータ転送と同期して一時マスクレジスタ手段
からマスクデータを受け、このバッファ手段からのＤＲ
ＡＭアレイへの一括データ転送時においてデータビット
に対しマスクをかけるためのマスタマスクレジスタ手段
と、ラッチ手段がＳＲＡＭアレイからのデータを受ける
かまたは外部からの書込データを受けるかのいずれかを
示す動作モード指示に応答して、一時マスクレジスタ手
段のマスクデータの値を設定する制御手段とを含む。
【００５７】請求項３に係る半導体記憶装置は、行およ
び列のマトリックス状に配列されたダイナミック型メモ
リセルを含むＤＲＡＭアレイと、行および列のマトリッ
クス状に配列された複数のスタティック型メモリセルを
含むＳＲＡＭアレイと、ＤＲＡＭアレイの複数のメモリ
セルへ同時にデータを転送するためのライト転送手段
と、このライト転送手段のＤＲＡＭアレイへの複数ビッ
トのデータ転送に対し各ビットごとにマスクをかけるた
めのマスクデータを格納するとともにこのマスクデータ
に従ってデータ転送に対しマスクをかけるためのマスク
データレジスタ手段を含むデータ転送手段と、電源投入
に応答して、このマスクデータレジスタのマスクデータ
をすべてデータ転送に対しマスクをかけるセット状態に
設定するための制御手段を含む。
【００５８】請求項４に係る半導体記憶装置は、請求項
３に係る半導体記憶装置がさらに、電源投入に応答して
周辺回路を所定回数初期化するとともにこの所定回数の
初期化の後制御手段を活性化する手段を含む。
【００５９】請求項５に係る半導体記憶装置は、複数の
ダイナミック型メモリセルを含むＤＲＡＭアレイと、複
数のスタティック型メモリセルを含むＳＲＡＭアレイ
と、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送
を行なうための第１の転送手段と、ＳＲＡＭアレイから
ＤＲＡＭアレイへのデータ転送を行なうための第２の転
送手段とを含む。第１および第２の転送手段は、それぞ
れ、少なくとも２段の直列に接続されたラッチ手段を含
む。
【００６０】請求項５に係る半導体記憶装置はさらに、
第１の転送指示に応答して、ＤＲＡＭアレイから第１の
転送手段へのデータ転送を行ないかつ第２の転送手段内
のラッチ手段間でのデータ転送を行なうための第１の転
送制御手段と、第２の転送指示に応答して、ＤＲＡＭア
レイから第１の転送手段へのデータ転送を行ないかつ第
２の転送手段のラッチ間のデータの転送を禁止する第２
の転送制御手段を備える。
【００６１】請求項６に係る半導体記憶装置は、複数の
ダイナミック型メモリセルを含むＤＲＡＭアレイと、複
数のスタティック型メモリセルを含むＳＲＡＭアレイ
と、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送
を行なうための第１の転送手段と、ＳＲＡＭアレイから
ＤＲＡＭアレイへのデータ転送を行なうための第２の転
送手段とを含む。第１および第２の転送手段の各々は、
少なくとも２段の直列に接続されたラッチ手段を含む。
【００６２】請求項６に係る半導体記憶装置はさらに、
第１の転送指示に応答してＳＲＡＭアレイから第２の転
送手段の１つのラッチ手段へデータ転送を行なうための
第１の転送制御手段と、第２の転送指示に応答してＳＲ
ＡＭアレイから第２の転送手段の複数のラッチ手段へデ
ータを転送するための第２の転送制御手段とを備える。
【００６３】請求項７に係る半導体記憶装置は、請求項
５または６の半導体記憶装置における第２の転送手段
が、Ｎ段のファースト・イン・ファースト・アウト型記
憶手段を備える。ここで、Ｎは２以上の自然数である。
【００６４】
【作用】要約すれば、この発明による半導体記憶装置に
おいては、ＤＲＡＭアレイとＳＲＡＭアレイとを互いに
独立に駆動するため、ＤＲＡＭのページモードを利用し
たＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ転送
を行なうことができ、かつデータ転送手段への直接アク
セスすなわちＳＲＡＭアレイを介さずにデータの書込お
よび読出をデータ転送手段へ対して行なうことができる
ため、ＳＲＡＭアレイに格納されたキャッシュデータへ
影響を及ぼすことなくＤＲＡＭアレイ内のデータの書込
および読出を行なうことができ、ＤＲＡＭアレイにグラ
フィックデータとキャッシュデータとをともに格納する
ことができる。
【００６５】具体的に、請求項１に係る発明に従えば、
ＤＲＡＭアレイとＳＲＡＭアレイとの間でデータ転送を
行うデータ転送手段が、複数のラッチ手段を含むライト
転送手段と、このライト転送手段それぞれのラッチ手段
に対するマスクをかけるためのマスク手段とを備えてお
り、これにより外部からデータ転送手段に書込まれたデ
ータのみを確実にＤＲＡＭアレイへ転送することができ
る。
【００６６】請求項２に係る発明に従えば、ＤＲＡＭア
レイとＳＲＡＭアレイの選択メモリセル間でのデータ転
送を行うデータ転送手段が、一時ラッチとバッファ手段
とを備え、またこのラッチ手段に格納されたデータにマ
スクをかけるためのマスク手段が一時マスクレジスタと
マスタマスクレジスタとを備えており、両者が同期的に
動作するため確実にＤＲＡＭアレイへのデータ転送に対
しマスクをかけることができるとともにＳＲＡＭアレイ
からＤＲＡＭアレイへのデータ転送時にはマスクをかけ
ることなくすべてのデータを転送することができる。こ
れにより外部からのデータ転送手段への直接アクセス時
のＤＲＡＭアレイへのデータ転送およびＳＲＡＭアレイ
からＤＲＡＭアレイへのデータ転送をともに確実に行な
うことが保証される。
【００６７】請求項３に係る半導体記憶装置において
は、電源投入後マスクデータを確実にすべてセット状態
とすることができ、ＤＲＡＭアレイへ不安定なデータが
書込まれるのを防止することができる。
【００６８】請求項４に係る発明に従えば、請求項３に
係る半導体記憶装置において、周辺回路を初期状態にリ
セットする内部サイクルの完了後マスクデータレジスタ
のマスクデータをセット状態に設定することができ、確
実にマスクデータをセット状態に設定することができ
る。
【００６９】請求項５に係る発明では、ＤＲＡＭアレイ
から第１のデータ転送手段へのデータ転送時に同時にＳ
ＲＡＭアレイへデータを転送するための第２の転送手段
においてラッチ手段のデータ転送が選択的に実行され
る。これにより、第２の転送手段をラッチ状態とするこ
とにより、ＤＲＡＭアレイからＳＲＡＭアレイへのデー
タ転送を行なう際に、ＳＲＡＭアレイのデータをラッチ
手段に退避させて外部ＣＰＵが要求したデータをＤＲＡ
ＭアレイからＳＲＡＭアレイへ転送することができ、ま
たラッチ手段間のデータ転送を行なうことによりＤＲＡ
Ｍアレイの同一行へ連続してＳＲＡＭアレイからデータ
転送を行なうことができ、高速でデータ転送を行なうこ
とができるとともに、キャッシュミス率を低減すること
ができる。これにより「ページモード」でのデータ転送
と「ファーストコピーバックモード」とを両立させるこ
とができる。
【００７０】請求項６に係る発明に従えば、ＳＲＡＭア
レイからＤＲＡＭアレイへのデータ転送時、第２の転送
手段において選択的にラッチ間のデータ転送を行なって
いる。これによりＤＲＡＭアレイの選択行に応じて第２
の転送手段からＤＲＡＭアレイへのデータ転送の中断／
実行を行なうことができ、ＤＲＡＭアレイにおける選択
行に応じて選択的にデータ転送をＳＲＡＭアレイからＤ
ＲＡＭアレイへ行なうことができ、高速かつ効率的にデ
ータ転送を行なうことができる。
【００７１】請求項７に係る発明に従えば、第２のデー
タ転送手段がＮ段のファースト・イン・ファースト・ア
ウト型記憶手段を備えており、このＮ段の記憶手段にＳ
ＲＡＭアレイデータを順次格納することにより、ＳＲＡ
Ｍアレイにおいてキャッシュミス時における転送ブロッ
クサイズを大きくすることができ、効率的にデータ転送
を行なうことができる。
【００７２】
【実施例】［実施例１］ 図１はこの発明の一実施例による半導体記憶装置の全体
の構成を示すブロック図である。この半導体記憶装置
は、ＤＲＡＭ部分とＳＲＡＭ部分とを備え、かつＳＲＡ
Ｍ部分はキャッシュメモリとして利用されるため、以下
の説明においては、キャッシュ内蔵半導体記憶装置（Ｃ
ＤＲＡＭ）と称す。
【００７３】図１において、ＣＤＲＡＭ１００は、行お
よび列のマトリックス状に配列された複数のダイナミッ
ク型メモリセルを備えるＤＲＡＭアレイ１０２と、行お
よび列のマトリックス状に配列された複数のスタティッ
ク型メモリセルを備えるＳＲＡＭアレイ１０４と、ＤＲ
ＡＭアレイ１０２とＳＲＡＭアレイ１０４との間でのデ
ータ転送を行なうためのデータ転送回路１０６とを含
む。ＣＤＲＡＭ１００は、４ビット単位でデータの入出
力を行なう構成をとるため、ＤＲＡＭアレイ１０２は、
４つのメモリプレーン１０２ａ、１０２ｂ、１０２ｃお
よび１０２ｄを含む。ＤＲＡＭアレイのメモリプレーン
１０２ａ〜１０２ｄはそれぞれ同時に入出力されるデー
タビットの異なるビットに対応する。
【００７４】ＳＲＡＭアレイ１０４も同様に、４つのメ
モリプレーン１０４ａ、１０４ｂ、１０４ｃ、および１
０４ｄを含む。またこのＤＲＡＭアレイメモリプレーン
１０２ａ〜１０２ｄとＳＲＡＭアレイメモリプレーン１
０４ａ〜１０４ｄとの間でそれぞれメモリプレーンごと
にデータの転送を行なうために、データ転送回路１０６
も４面１０６ａ、１０６ｂ、１０６ｃおよび１０６ｄを
含む。
【００７５】ＣＤＲＡＭ１００は、ＤＲＡＭアレイを駆
動するために、外部から与えられるＤＲＡＭ用アドレス
Ａｄ０〜Ａｄ１１を受け、内部アドレスを発生するＤＲ
ＡＭアドレスバッファ１０８と、ＤＲＡＭアドレスバッ
ファ１０８からの内部行アドレスＲＯＷ０〜１１を受
け、ＤＲＡＭアレイ１００における対応の行を選択する
ロウデコーダ１１０と、ＤＲＡＭアドレスバッファから
の内部列アドレス信号のうち所定のビットすなわちコラ
ムブロックアドレスＣｏｌ４〜９を受け、ＤＲＡＭアレ
イにおいて複数の列（本実施例においては１６ビットの
メモリセル）を同時に選択するコラムブロックデコーダ
１１２と、ＤＲＭＡアレイにおいて選択されたメモリセ
ルのデータを検知増幅するセンスアンプおよびＤＲＡＭ
アレイ１０２における選択されたメモリセルとデータ転
送回路との間でのデータ転送を行なうためのＩＯコント
ロールとを含む。図１においてはセンスアンプおよびＩ
Ｏコントロールを１つのブロック１１４で示す。
【００７６】ＤＲＡＭアドレスバッファ１０８が行アド
レスと列アドレスとをマルチプレクスして受ける。アド
レスＡｄ０〜Ａｄ３の４ビットのデータはデータ転送回
路におけるデータ転送モードおよびマスクをかける際の
マスクデータのセット／リセットを設定するためのコマ
ンドとして利用される。
【００７７】ＣＤＲＡＭ１００は、さらに、外部から与
えられるＳＲＡＭ用アドレス信号Ａｓ０〜Ａｓ１１を受
け、内部アドレスを発生するＳＲＡＭアドレスバッファ
１１６と、ＳＲＡＭアドレスバッファ１１６からのアド
レスＡｓ４〜Ａｓ１１をデコードし、ＳＲＡＭアレイ１
０４の対応の行を選択するロウデコーダ１１８と、ＳＲ
ＡＭアドレスバッファ１１６からの列アドレスＡｓ０〜
Ａｓ３をデコードし、ＳＲＡＭアレイ１０４の対応の列
を選択するとともに、データ転送回路１０６における対
応の転送ゲートを選択するコラムデコーダ１２０と、Ｓ
ＲＡＭアレイ１０４において選択されたメモリセルのデ
ータを検知増幅するとともにコラムデコーダ１２０の出
力によりＳＲＡＭアレイ１０４の選択列および選択され
た転送ゲートを内部データバスへ接続するＩＯ回路とを
含む。
【００７８】ＳＲＡＭ用のセンスアンプおよびＩＯ回路
はブロック１２２により示される。ＳＲＡＭアレイ１０
４の１行は１６ビットを備える。ＳＲＡＭアレイ１０４
において選択された１行の１６ビットと１６個の転送ゲ
ートを備えるデータ転送回路１０６との間でデータ転送
が同時に実行される。したがって、このＣＤＲＡＭは、
メモリプレーン１つに対し１６ビットのデータ転送、す
なわち合計６４ビットのデータ転送を同時に実行する。
【００７９】ＣＤＲＡＭ１００は、さらに、外部から与
えられるたとえばシステムクロックであるクロックＫを
受け内部クロックを発生するためのＫバッファ１２４
と、Ｋバッファ１２４からの内部クロックに対して外部
から与えられる制御信号ＣＭｄに従ってマスクをかける
ためのクロックマスク回路１２６と、クロックマスク回
路１２６からのクロック信号に同期して外部から与えら
れる制御信号ＲＡＳ＃、ＣＡＳ＃、およびＤＴＤ＃を取
込み各信号の状態に従って必要な制御信号を発生するＤ
ＲＡＭコントロール回路１２８と、Ｋバッファ１２４か
らの内部クロック信号に対し外部から与えられる制御信
号ＣＭｓに従ってマスクをかけるクロックマスク回路１
３０と、クロックマスク回路１３０からの内部クロック
信号に従って外部制御信号Ｅ＃、ＷＥ＃、ＣＣ１＃およ
びＣＣ２＃を取込み各制御信号の状態の組合せに従って
データ転送回路１０６、ＳＲＡＭアレイ１０４および後
に説明する入出力部の動作を制御するための制御信号を
発生するＳＲＡＭコントロール回路１３２と、外部から
与えられる制御信号Ｇ＃に同期して活性化され内部デー
タバス１２３上のデータから外部読出データを生成する
メインアンプ回路１３８と、外部書込データをＳＲＡＭ
コントロール回路１３２の制御の下にクロック信号に同
期して外部書込データを取込み内部書込データを生成す
るＤｉｎバッファ回路１３４と、外部から与えられるマ
スクデータを取込みＤｉｎバッファ回路１３４から内部
データ線１２３への書込データの伝達に対しマスクをか
けるためのマスクセット回路１３６を含む。マスクセッ
ト回路１３６はまたＳＲＡＭコントロール回路１３２の
制御の下にクロック信号に同期してマスクデータの取込
み行なう。
【００８０】ＣＤＲＡＭ１００は、データ入出力の構成
を変更することかできる。入力データ（書込データ）Ｄ
と出力データＱとを別々のピン端子を介して伝達するＤ
Ｑ分離構成と、書込データＤおよび読出データ（出力デ
ータ）Ｑを同一のピン端子を介して伝達するマスクトラ
イトモードを備える。書込データに対しマスクをかける
ことのできるのはデータ入力とデータ出力とが同一のピ
ン端子を介して行なわれるマスクライトモードである。
ＤＱ分離配置において書込データＤ０〜Ｄ３が与えられ
るピン端子がマスクトライトモード時におけるマスクデ
ータ（マスクイネーブル）Ｍ０〜Ｍ３を受けるためのピ
ン端子として用いられる。このピン端子の設定は、図面
の煩雑化を避けるために明確には示していないが後に説
明するコマンドレジスタにより実行される。
【００８１】［外部制御信号の定義］ 図１に示すＣＤＲＡＭ１００は、データの入力および外
部制御信号の取込みをすべて外部クロックＫに同期して
実行する。外部からの制御信号はすべてパルス状に与え
られる。外部クロック信号の立上がりエッジにおける外
部制御信号の状態の組合せにより動作モードが決定され
る。外部制御信号Ｇ＃の入力のみがクロックＫと非同期
的に実行される。次に各外部制御信号について説明す
る。
【００８２】マスタクロックＫ：マスタクロックＫはＣ
ＤＲＡＭ１００の基本的なタイミングすなわち入力信号
を取込むタイミングおよび動作クロック周波数を決定す
る。マスタクロックＫの立上がりエッジまたは立下がり
エッジを基準として各必要とされる外部信号のタイミン
グパラメータ（ただし後に説明するＧ＃は除く）が規定
される。
【００８３】ＤＲＡＭ用クロックマスクＣＭｄ：このＤ
ＲＡＭ用クロックマスクＣＭｄは、Ｋバッファ１２４か
ら発生される内部ＤＲＡＭマスタクロックの伝達を制御
する。ＤＲＡＭ用クロックマスクが外部クロックＫの立
上がりエッジで活性状態にあれば、次のクロックサイク
ルにおける内部ＤＲＡＭ用マスタクロックの発生が停止
される。これにより次のサイクルにおけるＤＲＡＭ部の
制御信号を取込む動作が行なわれずＤＲＡＭ部における
消費電力が低減される。
【００８４】ロウアドレスストローブＲＡＳ＃：このロ
ウアドレスストローブＲＡＳ＃はマスタクロックＫとと
もに用いられ（ただし、そのときの信号ＣＭｄ、ＣＡＳ
＃、ＤＴＤ＃の状態に依存する）、ＤＲＡＭ部分を活性
化する。すなわちＤＲＡＭ用ロウアドレスのラッチおよ
びＤＲＡＭアレイ１０２における行の選択またＤＲＡＭ
部分を初期状態に設定するプリチャージサイクルの開
始、ＤＲＡＭアレイとデータ転送回路との間のデータ転
送、コマンドレジスタへのデータの設定、オートリフレ
ッシュサイクルの開始、ＤＲＡＭ ＮＯＰサイクルの生
成およびＤＲＡＭ部分の動作停止（パワーダウン）など
を実行するために利用される。すなわちロウアドレスス
トローブＲＡＳ＃は、ＤＲＡＭ部分における基本動作サ
イクルを決定する。
【００８５】コラムアドレスストローブＣＡＳ＃：コラ
ムアドレスストローブＣＡＳ＃はマスタクロックＫとと
もに用いられてＤＲＡＭ用コラムアドレスをラッチする
ために用いられる。ＤＲＡＭアクセスサイクルにおいて
先にロウアドレスストローブＲＡＳ＃が与えられている
とき、次に与えられるコラムアドレスストローブＣＡＳ
＃によりＤＲＡＭアレイへのデータ転送回路からのデー
タの転送またはＤＲＡＭアレイからデータ転送回路への
データ転送が後に説明する制御信号ＤＴＤ＃に従って実
行される。
【００８６】データ転送指示ＤＴＤ＃：データ転送指示
ＤＴＤ＃はＤＲＡＭアレイ１０２とデータ転送回路１０
６との間のデータの転送およびその方向を決定する。先
のサイクルにおいてロウアドレスストローブＲＡＳ＃が
“Ｌ”のとき、コラムアドレスストローブＣＡＳ＃およ
びデータ転送指示ＤＴＤ＃がマスタクロックＫの立上が
りエッジでともに“Ｌ”であればデータ転送回路からＤ
ＲＡＭアレイへのデータ転送を行なうＤＲＡＭライト転
送サイクルが実行される。一方、データ転送指示ＤＴＤ
＃が“Ｈ”であれば、ＤＲＡＭアレイからデータ転送回
路へのデータ転送が実行される。ロウアドレスストロー
ブＲＡＳ＃と同期してデータ転送指示ＤＴＤ＃が“Ｌ”
に立下がれば、ＤＲＡＭはプリチャージモードに入り、
このプリチャージサイクルが完了するまですべてのＤＲ
ＡＭ部分へのアクセス動作を禁止する。
【００８７】ＤＲＡＭ用アドレスＡｄ０〜Ａｄ１１：Ｄ
ＲＡＭアレイ１０２は１６Ｍ（メガ）ビットの記憶容量
を備える。１つのＤＲＡＭメモリプレーンは４Ｋ行×６
４列×１６ブロックの構成を備える。１ブロックが６４
列を含む。ＤＲＡＭアドレスＡｄ０〜Ａｄ１１は、ＤＲ
ＡＭ行アドレスとＤＲＡＭ列アドレスとがマルチプレク
スして与えられる。マスタクロックＫの立上がりエッジ
でロウアドレスストローブＲＡＳ＃が“Ｌ”であれば、
ＤＲＡＭアドレスＡｄ０〜Ａｄ１１がロウアドレスとし
て取込まれ、ＤＲＡＭアレイの行を指定する。
【００８８】一方、マスタクロックＫの立上がりエッジ
でコラムアドレスストローブＣＡＳ＃が“Ｌ”にあれ
ば、ＤＲＡＭ用アドレスＡｄ４〜Ａｄ９はＤＲＡＭアレ
イにおける１６ビットのメモリセル（１６ブロックそれ
ぞれから１ビット）を指定するブロックアドレスとして
用いられる。またマスタクロックＫの立上がりエッジで
ロウアドレスストローブＲＡＳが“Ｌ”であれば、リフ
レッシュが指示された場合のリフレッシュアドレスを指
定してもよい。
【００８９】ＳＲＡＭクロックマスクＣＭｓ：ＳＲＡＭ
クロックマスクは、内部ＳＲＡＭマスタクロック（Ｋバ
ッファ１２４から発生される）の伝達を制御する。ＳＲ
ＡＭクロックマスクがマスタクロックＫの立上がりエッ
ジで活性状態にあれば、内部ＳＲＡＭマスタクロックは
次のサイクルでは停止され、ＳＲＡＭ部分はその前のサ
イクルの状態を維持する。ＳＲＡＭクロックマスクはま
た同じ入出力データを連続的に維持するためにも利用さ
れる。
【００９０】チップイネーブルＥ＃：チップイネーブル
Ｅ＃はＳＲＡＭ部分の動作を制御する。チップイネーブ
ルＥ＃がマスタクロックＫの立上がりエッジで“Ｈ”で
あれば、そのサイクルにおいてＳＲＡＭ部分は非選択状
態（スタンバイ状態）にされる。マスタクロックＫの立
上がりエッジでチップイネーブルＥ＃が“Ｌ”（ただし
ＳＲＡＭクロックマスクは前のサイクルにおいて
“Ｌ”）のとき、ＳＲＡＭ部分はそのサイクルにおいて
能動化される。出力イネーブル（後に説明する）Ｇ＃が
“Ｌ”の場合には、チップイネーブルＥ＃は出力インピ
ーダンスを制御するため、共通ＩＯ構成（共通ＤＱモー
ド）におけるデータの書込および読出を行なうことがで
きる。
【００９１】ライトイネーブルＷＥ＃：ライトイネーブ
ルＷＥ＃はＳＲＡＭ部とデータ転送回路とに対するデー
タの書込および読出動作を制御する。マスタクロックＫ
の立上がりエッジでチップイネーブルＥ＃が“Ｌ”であ
れば、“Ｈ”のライトイネーブルＷＥ＃によりデータ転
送回路からのデータの読出、ＳＲＡＭアレイからのデー
タの読出および／またはＳＲＡＭアレイへのデータ転送
回路からのデータの転送が行なわれる（後に説明する制
御信号ＣＣ１＃およびＣＣ２＃の状態により決定され
る）。またライトイネーブルＷＥ＃がこのとき“Ｌ”で
あれば、データ転送回路へのデータの書込、ＳＲＡＭア
レイの選択されたメモリセルへのデータの書込、データ
転送回路へのＳＲＡＭアレイからのデータの転送のいず
れかが行なわれる（制御信号ＣＣ１＃およびＣＣ２＃に
より決定される）。
【００９２】制御クロックＣＣ１＃、ＣＣ２＃：これら
の制御クロックＣＣ１＃およびＣＣ２＃はＳＲＡＭ部分
へのアクセスとデータ転送回路へのアクセスを制御す
る。マスタクロックＫの立上がりエッジでチップイネー
ブルＥ＃が“Ｌ”のときこの制御クロックＣＣ１＃およ
びＣＣ２＃により行なわれるべきモードが決定される。
この動作モードについては後に詳細に説明するが以下に
簡単に説明する。
【００９３】ＣＣ１＃＝ＣＣ２＃＝“Ｌ”；バッファリ
ード／ライト（ＷＥ＃＝Ｈ／Ｌ）サイクルが実行され、
データ転送回路からのデータの読出／データ転送回路へ
のデータの書込が実行される。
【００９４】ＣＣ１＃＝“Ｌ”、かつＣＣ２＃＝
“Ｈ”；バッファリード／ライト転送およびＳＲＡＭリ
ード／ライトサイクル（ＷＥ＃＝Ｈ／Ｌ）。このサイク
ルではデータ転送回路とＳＲＡＭアレイとの間でのデー
タ転送が行なわれ、かつＳＲＡＭアレイに対するデータ
の読出または書込が実行される。書込動作および読出動
作はライトイネーブルＷＥ＃の“Ｈ”および“Ｌ”によ
り決定される。
【００９５】ＣＣ１＃＝“Ｈ”、ＣＣ２＃＝“Ｌ”，バ
ッファリード／ライト転送サイクル（ＷＥ＃＝Ｈ／Ｌ）
が実行される。ＳＲＡＭアレイとデータ転送回路との間
でのデータ転送が実行される。
【００９６】ＣＣ１＃＝ＣＣ２＃＝“Ｈ”；ＳＲＡＭリ
ード／ライト（ＷＥ＃＝Ｈ／Ｌ）サイクルが行なわれ
る。ＳＲＡＭアレイに対するデータの読出／書込動作が
実行される。
【００９７】ＳＲＡＭアドレスＡｓ０〜Ａｓ１１：ＳＲ
ＡＭアレイは各々２５６行１６列に配列されたメモリセ
ルを含む４つのメモリプレーンを含む。ＳＲＡＭアレイ
をキャッシュメモリとして利用する場合、キャッシュの
ブロックサイズは１６×４（ＩＯが４ビット）となる。
ＳＲＡＭアドレスＡｓ０〜Ａｓ３は、１つのキャッシュ
ブロックにおいて１ビットを選択するブロックアドレス
として利用され、ＳＲＡＭアドレスＡｓ４〜Ａｓ１１
は、ＳＲＡＭアレイにおける行を選択するためのロウア
ドレスとして用いられる。
【００９８】出力イネーブルＧ＃：出力イネーブルＧ＃
のみは、マスタクロックＫと非同期的に与えられる。出
力イネーブルＧ＃が“Ｈ”となるとＤＱ分離モードおよ
び共通ＤＱモードのいずれにおいても、出力はハイイン
ピーダンス状態となる。
【００９９】入出力ＤＱ０〜ＤＱ３：入出力ＤＱ０〜Ｄ
Ｑ３は、コマンドレジスタにより共通ＤＱモードが選択
された場合に、ＣＤＲＡＭのデータとなる。マスタクロ
ックＫと非同期的に各データの状態が出力イネーブルＧ
＃により制御される。データの出力は、コマンドレジス
タによりトランスペアレントモード、ラッチモードおよ
びレジスタモードのいずれかで行なわれる。トランスペ
アレントモードは、内部読出データそのサイクルにクロ
ック信号と非同期で出力されるモードである。ラッチモ
ードは、内部読出データが、クロック信号に同期して次
のサイクルに出力されるモードである。レジスタモード
は、内部読出データが１サイクル遅れてクロック信号に
同期して出力される動作モードである。
【０１００】入力Ｄ０〜Ｄ３：ＤＱ分離モードがコマン
ドレジスタにより設定された場合の入力データを示す。
ライトバッファサイクルまたはライトＳＲＡＭモードな
どのデータ書込時においては、入力データＤ０〜Ｄ３が
マスタクロックＫの立上がりエッジでラッチされる。
【０１０１】マスクイネーブルＭ０〜Ｍ３：共通ＤＱモ
ードがコマンドレジスタに設定された場合にイネーブル
される。マスクイネーブルＭ０〜Ｍ３は、入出力データ
ＤＱ０〜ＤＱ３に対応しており、対応のＤＱビットに対
しマスクをかけるか否かを決定する。マスクデータの設
定はマスタクロックＫの立上がりエッジにおけるマスク
イネーブルＭ０〜Ｍ３の状態により決定される。それに
よりＳＲＡＭライトサイクルまたはバッファライトサイ
クル時のＳＲＡＭアレイへのデータの書込またはデータ
転送回路へのデータ書込時において所望の入力データに
対しマスクをかけることができる。
【０１０２】上述の制御信号の説明により明らかなよう
に、ＣＤＲＡＭ１００においては、ＤＲＡＭ部分に関連
する動作の制御とＳＲＡＭ部分に関連する動作とはそれ
ぞれ別々に実行される。またデータ転送回路へ直接デー
タを書込むとともにそこからデータを直接読出すことも
できる。これにより、ＤＲＡＭ部分とＳＲＡＭ部分とを
それぞれ独立に駆動することができ、制御が容易となる
とともに、ＤＲＡＭのページモードなどの高速モードを
利用したデータ転送などを実現することができ、キャッ
シュミス時におけるアクセスタイムの短縮およびバース
トモードの実現などが得られる。
【０１０３】また。データ転送回路１０６へ直接外部か
らアクセスすることができるため、ＳＲＡＭアレイ１０
４に格納されたデータはこのデータ転送回路への外部か
らの直接アクセス時に何ら影響を受けないため、グラフ
ィックデータとキャッシュデータ（外部処理装置である
ＣＰＵが利用するデータ）とをＤＲＡＭアレイ１０２内
にともに格納することができる。
【０１０４】前述の図１において、データ転送回路１０
６は１６個の転送ゲートを含む。転送ゲートの各々は、
ＤＲＡＭアレイ１０２からＳＲＡＭアレイまたは入出力
部へデータを伝達するためのリード転送バッファ１４０
と、ＳＲＡＭアレイ１０４または内部データバス１２３
上の書込データを格納するテンポラリーレジスタ１４２
と、テンポラリーレジスタ１４２の格納データをＤＲＡ
Ｍアレイに転送するためのライト転送バッファ１４４
と、ライト転送バッファ１４４からＤＲＡＭアレイへの
データ転送に対しマスクをかけるためのマスクレジスタ
１４６を含む。また、図１においてＣＤＲＭ１００は、
接地電位Ｖｓｓおよび電源電位Ｖｃｃを受ける。電源電
位ＶｃｃはそのままＣＤＲＡＭの内部動作電源電圧とし
て利用されてもよく、内部で降圧された電源電圧が、内
部動作電源電圧として利用されてもよい。次に、ＣＤＲ
ＡＭが実現する各種動作について説明し、その後にＣＤ
ＲＡＭの各部分の詳細構成について説明する。
【０１０５】図２は、ＳＲＡＭ部分に関連する動作を決
定するための制御信号の状態を一覧にして示す図であ
る。図２においてはマスタクロックＫの立上がりエッジ
における各制御信号の状態とそのときに行なわれる動作
サイクル（モード）とを示す。図２において“Ｘ”は任
意の状態を示す。図２から明らかなように、ＳＲＡＭア
レイに関連する動作を制御する場合、ＤＲＡＭアレイに
関連する動作を制御するための制御信号ＣＭｄ、ＲＡＳ
＃、ＣＡＳ＃およびＤＴＤ＃の状態は任意である。ＳＲ
ＡＭアレイに関連する動作の制御は図１に示すＳＲＡＭ
コントロール回路１３２が行なうためである。ＳＲＡＭ
アレイに関連する部分の動作サイクルとしては、ＳＲＡ
Ｍマスタクロックを１サイクル停止するＳＲＡＭパワー
ダウンサイクルと、出力部をハイインピーダンス状態に
設定するディセレクトＳＲＡＭサイクルと、ＳＲＡＭア
レイからデータを読出すＳＲＡＭリードサイクルと、Ｓ
ＲＡＭアレイへデータを書込むＳＲＡＭライトサイクル
を含む。
【０１０６】ＳＲＡＭ部に関連する動作として、さらに
ＳＲＡＭアレイとデータ転送回路との間でデータ転送を
行なうためのバッファリードトランスファサイクル、バ
ッファリードトランスファおよびリードサイクル、バッ
ファライトトランスファおよびライトサイクル、データ
転送回路へ直接アクセスするバッファリードサイクルお
よびバッファライトサイクルがある。次に、この図２に
一覧にして示す各動作サイクルについて説明する。
【０１０７】［ＳＲＡＭ系］ ［ＳＲＡＭパワーダウン］ ＳＲＡＭパワーダウンサイクルにおいては、１サイクル
期間ＳＲＡＭマスタクロックが停止される。ＳＲＡＭコ
ントロール回路１３２におけるクロックに同期した制御
信号の取込みが行なわれない。ＳＲＡＭセンスアンプは
その前のサイクルの状態を維持する。出力バッファはそ
のときの状態を維持する。連続的にデータを出力し続け
ることができる。
【０１０８】ＳＲＡＭパワーダウンサイクルのために
は、ＳＲＡＭクロックマスクＣＭｓをマスタクロックＫ
の立上がりエッジで“Ｈ”に設定する。次のクロックサ
イクルにおいてＳＲＡＭはＳＲＡＭパワーダウンサイク
ルに入る。マスタクロックＫの立上がりエッジでＳＲＡ
ＭクロックマスクＣＭｓが“Ｌ”であり、次のサイクル
のマスタクロックＫの立上がりエッジでチップイネーブ
ルＥ＃を“Ｌ”、ライトイネーブルＷＥ＃、制御クロッ
クＣＣ１＃およびＣＣ２＃をともに“Ｈ”に設定すれ
ば、ＳＲＡＭリードモードが設定される。この場合、次
のマスタクロックＫの立上がりエッジでＳＲＡＭのデー
タが読出される。この読出されたデータは、そのときＳ
ＲＡＭパワーダウンモードに入ると、持続的に出力され
る。
【０１０９】すなわち、図３において、マスタクロック
Ｋの第１サイクルにおいてＳＲＡＭクロックマスクＣＭ
ｓを“Ｈ”に設定すると、次のマスタクロックＫの第２
サイクルからＳＲＡＭパワーダウンモードに入る。マス
タクロックＫの第１サイクルにおいてＳＲＡＭはまだパ
ワーダウンモードに入っていないため、そのときのチッ
プイネーブル信号Ｅ＃、ライトイネーブルＷＥ＃、制御
クロックＣＣ１＃およびＣＣ２＃の状態の組合せにより
ＳＲＡＭリードモードが指定され、そのときにＳＲＡＭ
アドレスバッファ１１６へ与えられているＳＲＡＭアド
レスＡｓ０〜Ａｓ１１に従ってＳＲＡＭアレイにおける
メモリセルの選択が行なわれ、該選択されたメモリセル
のデータがマスタクロックＫの立上がりエッジで確定状
態となる。
【０１１０】マスタクロックＫの第２サイクルからＳＲ
Ｍはパワーダウンモードに入り、ＳＲＡＭマスタクロッ
クが供給されないため、内部動作は中断し、その状態を
維持する。出力バッファ（メインアンプ）はこの場合次
のＳＲＡＭマスタクロックが与えられるまでこの状態を
維持するため、マスタクロックＫの第２サイクルの立上
がりエッジにおいて確定したデータＱ１が持続的に出力
される。
【０１１１】マスタクロックＫの第４サイクルの立上が
りエッジでＳＲＡＭクロックマスクＣＭｓを“Ｌ”に設
定することによりＳＲＡＭは次のマスタクロックＫの第
５サイクルの立上がりエッジから始まるサイクルにおい
てパワーダウンモードから解放される。
【０１１２】マスタクロックＫの第５サイクルの立上が
りエッジにおいてチップイネーブルＥ＃、ライトイネー
ブルＷＥ＃および制御クロックＣＣ１＃およびＣＣ２＃
の状態の組合せにより再びＳＲＡＭリードサイクルが指
定される。マスタクロックＫの第５サイクルにおいては
パワーダウンモードから解放されているため、それまで
同じデータをＱ１を持続的に出力していた出力バッファ
（図１においてはメインアンプ）が、クロックＫを与え
られることにより一旦出力ハイインピーダンス状態とな
る。出力データの出現タイミングは、前述のトランスペ
アレントモード、ラッチモード、およびレジスタモード
で異なる。
【０１１３】マスタクロックＫの第５サイクルにおいて
与えられたＳＲＡＭアドレスＡｓ０〜Ａｓ１１に従って
ＳＲＡＭアレイのメモリセルの選択およびこの選択され
たメモリセルのデータの読出が行なわれる。
【０１１４】マスタクロックＫの第６サイクルの立上が
りエッジで出力データＱが確定状態となる。マスタクロ
ックＫの第５サイクルの立上がりエッジにおいてＳＲＡ
ＭクロックマスクＣＭｓは“Ｈ”であり、マスタクロッ
クＫの第６サイクルが規定するサイクルはパワーダウン
モードとなる。したがって、出力データＱ２が持続的に
出力される。この状態は、ＳＲＡＭクロックマスクＣＭ
ｓが“Ｈ”の状態にある限り持続される。マスタクロッ
クＫの第１３サイクルの立上がりエッジでＳＲＡＭクロ
ックマスクＣＭｓを“Ｌ”に立下げることにより、マス
タクロックＫの第１４サイクルはパワーダウンモードか
ら解放される。それにより、出力データＱがハイインピ
ーダンス状態となる。
【０１１５】上述のようにＳＲＡＭパワーダウンモード
を利用することにより、ＳＲＡＭ部分の動作を停止させ
ることができ、ＳＲＡＭ部分によるクロックＫに同期し
た動作による電流消費を削減することができる。
【０１１６】［ディセレクトＳＲＡＭ］ ディセレクトＳＲＡＭは、出力バッファ（図１のメイン
アンプ１３８）を出力ハイインピーダンス状態に設定す
る。ディセレクトＳＲＡＭモードは、マスタクロックＫ
の立上がりエッジでＳＲＡＭクロックマスクＣＭｓを
“Ｌ”に設定し、次のマスタクロックＫの立上がりエッ
ジでチップイネーブルＥ＃を“Ｈ”に設定する。これに
より次のサイクルからディセレクトＳＲＡＭモードに入
り、ＳＲＡＭアレイのデータ転送およびデータ入出力は
すべてディスエーブル状態となり、出力ハイインピーダ
ンス状態となる。このディセレクトＳＲＡＭモードは、
ＳＲＡＭ部を非選択状態（不動作状態）として、出力イ
ンピーダンスをハイインピーダンス状態に設定すること
ができるため、データ読出動作からデータ書込動作への
変更時において前のサイクルで読出されたデータが誤っ
てＳＲＡＭアレイに書込まれたりまた新たに与えられた
書込データと読出データとの衝突による誤データの書込
を防止することができる。
【０１１７】図４に示す動作波形図において、マスタク
ロックＫの第１サイクルの立上がりエッジでＳＲＡＭク
ロックマスクＣＭｓは“Ｌ”である。このときチップイ
ネーブルＥ＃が“Ｌ”であり、ライトイネーブルＷＥ
＃、制御クロックＣＣ１＃およびＣＣ２＃がすべて
“Ｈ”であるため、ＳＲＡＭリードモードが指定され
る。マスタクロックＫの第１サイクルで与えられたＳＲ
ＡＭアドレスＡｓ０〜Ａｓ１１が取込まれ、このアドレ
ス（図４においてはＣ１として示す）に対応するメモリ
セルのデータＱ１が読出される。
【０１１８】マスタクロックＫの第２サイクルにおいて
チップイネーブルＥ＃を“Ｈ”に立上げると、ＳＲＡＭ
はディセレクトＳＲＡＭモードに入る。この状態におい
ては、ＳＲＡＭ部は非選択状態となり、マスタクロック
Ｋの第３クロックにおいて出力はハイインピーダンス状
態となる。
【０１１９】チップイネーブルＥ＃を“Ｌ”に立下げる
と、ディセレクトＳＲＡＭモードは解除され、そのとき
の他の制御信号ＷＥ＃、ＣＣ１＃およびＣＣ２＃の状態
に従ってＳＲＡＭリードモードが制御され、そのときに
与えられたＳＲＡＭアドレス（図４においてＣ２）に従
ったデータの読出が行なわれ、出力データＱ２が与えら
れる。
【０１２０】マスタクロックＫの第６サイクルにおいて
Ｅ＃が“Ｈ”となると、このマスタクロックＫの第５サ
イクルからＳＲＡＭはディセレクトＳＲＡＭモードに入
る。このチップイネーブルＥ＃が“Ｈ”にある間（ＳＲ
ＡＭクロックマスクＣＭｓが“Ｌ”とする）、ディセレ
クトＳＲＡＭモードが持続され、出力ハイインピーダン
ス状態が維持される。
【０１２１】すなわちディセレクトＳＲＡＭモードにお
いては、ＳＲＡＭ部はマスタクロックＫの１サイクル期
間非選択状態となる。
【０１２２】図５は、ＳＲＡＭパワーダウンモードおよ
びディセレクトＳＲＡＭモードに関連する部分の構成を
示す図である。この図５に示す構成は、図１に示す構成
においてＳＲＡＭコントロール回路１３２およびクロッ
クマスク回路１３０のメインアンプ１３８の構成に対応
する。図５において、ＳＲＡＭコントロール回路１３２
は、マスタクロックＫを受け内部クロックＫｉを発生す
るＫバッファ１２４と、内部クロックＫｉとＳＲＡＭク
ロックマスクＣＭｓに応答してＳＲＡＭマスタクロック
ＳＫを発生するマスク回路１３０を含む。
【０１２３】マスク回路１３０は、内部クロックＫｉに
応答してＳＲＡＭクロックマスクＣＭｓを１クロックサ
イクル期間遅延させるシフトレジスタ１５２と、シフト
レジスタ１５２からのクロックマスクＣＭｓＲに応答し
て内部クロックＫｉを選択的に通過させるゲート回路１
６４を含む。ゲート回路１６４は、たとえばｐチャネル
ＭＯＳトランジスタからなる転送ゲートで構成される。
クロックマスクＣＭｓＲが“Ｈ”のとき、内部クロック
Ｋｉの伝達を禁止する。ゲート回路１６４はロジックゲ
ートを用いて構成されてもよい。マスク回路１３０から
ＳＲＡＭマスタクロックＳＫが発生される。
【０１２４】ＳＲＡＭコントロール回路１３２は、ＳＲ
ＡＭ用クロックＳＫに応答してチップイネーブルＥ＃を
ラッチするＥバッファ１５４と、ＳＲＡＭマスタクロッ
クＳＫとＥバッファからの内部チップイネーブルＥとに
応答してライトイネーブルＷＥ＃をラッチし内部ライト
イネーブルＷＥを発生するＷＥバッファ１５６と、内部
チップイネーブルＥとＳＲＡＭマスタクロックＳＫとに
応答して制御クロックＣＣ１＃およびＣＣ２＃をラッチ
して内部制御クロックＣＣ１およびＣＣ２をそれぞれ発
生するＣＣ１バッファ１５８およびＣＣ２バッファ１６
０を含む。
【０１２５】ＳＲＡＭコントロール１３２はさらに、Ｅ
バッファ１５４からの内部チップイネーブルＥに応答し
て活性化され、ＳＲＡＭマスタクロックＳＫによりタイ
ミングが規定されてバッファ１５６，１５８および１６
０から与えられたライトイネーブルＷＥ、制御クロック
ＣＣ１およびＣＣ２を受けてそれらの状態の組合せに従
って必要な制御信号を発生する制御信号発生回路１６６
を含む。
【０１２６】制御信号発生回路１６６からはＳＲＡＭア
レイをドライブするためのＳＲＡＭアレイドライブ用制
御信号とデータ転送回路を駆動するためのデータ転送ド
ライブ制御信号が発生される。ＳＲＡＭアレイとデータ
転送回路との間のデータ転送時にはマスタクロックによ
りその転送期間が規定される。データを確実に転送する
ためである。
【０１２７】ＣＤＲＡＭはさらに、出力イネーブルＧ＃
を受けて内部出力イネーブルＧを発生するＧバッファ１
６２と、内部出力イネーブルＧと制御信号発生回路１６
６からの制御信号とに応答してメインアンプ１３８を制
御する出力制御回路１６８を含む。出力制御回路１６８
は図１に示す構成においてＳＲＡＭコントロール回路１
３２に含まれる。出力制御回路１６８は、Ｇバッファ１
６２からの内部出力イネーブルＧと制御信号発生回路か
らのイネーブル信号Ｅ１とを受けるゲート回路１７６
と、ゲート回路１７６の出力とシフトレジスタ１５２か
らのクロックマスクＣＭｓＲを受けるゲート回路１７８
を含む。ゲート回路１７６は、その両入力に与えられた
信号がともに“Ｌ”のときに“Ｈ”の信号を発生する。
ゲート回路１７８は、少なくとも一方の入力が“Ｈ”と
なると“Ｈ”の信号を発生する。
【０１２８】メインアンプ１３８は、内部データバス１
２３ａ（図１に示す内部データバス１２３のうちの１ビ
ットのデータ線）上の信号を反転するインバータ回路１
７２と、出力制御回路１６８の出力に応答してイネーブ
ル状態とされる３状態インバータ回路１７０と、インバ
ータ回路１７４と、インバータ回路１７０の出力とイン
バータ回路１７４の入力とを内部クロックマスクＣＭｓ
Ｒにしたがって接続する接続ゲート１７３を含む。イン
バータ回路１７４の出力は３状態インバータ回路１７０
の入力に与えられる。クロックマスクＣＭｓＲが“Ｈ”
のときインバータ回路１７０とインバータ回路１７４と
がラッチ回路を構成する。
【０１２９】次に、動作について簡単に説明する。シフ
トレジスタ１５２からは１クロックサイクル遅れたクロ
ックマスクＣＭｓＲが出力される。この１クロックサイ
クル遅れたクロックマスクＣＭｓＲに従ってゲート回路
１６４が内部クロックＫｉを通過させる。したがって、
外部においてＳＲＡＭクロックマスクＣＭｓが発生され
た場合、次のクロックサイクルにおいてＳＲＡＭマスタ
クロックＳＫのＳＲＡＭコントロール回路１３２への伝
達が禁止される。制御信号発生回路１６６はＳＲＡＭマ
スタクロックＳＫにより動作タイミングが規定されて、
必要な内部制御信号を発生する。またバッファ回路１５
４、１５６、１５８および１６０は内部チップイネーブ
ルＥとＳＲＡＭマスタクロックＳＫとに従って与えられ
たデータのラッチを実行している。ＳＲＡＭマスタクロ
ックＳＫが与えられない場合には各バッファは新たなラ
ッチ動作を行なわない。
【０１３０】また同様にチップイネーブルＥが発生され
ない場合にもバッファはそれぞれ動作しない。チップイ
ネーブルＥが“Ｈ”の非選択状態を示している場合に
は、バッファ１５６、１５８および１６０は動作しな
い。このときまた制御信号発生回路１６６も動作しな
い。
【０１３１】ＳＲＡＭマスタクロックＳＫがクロックマ
スクＣＭｓによりマスクされるのはこのマスククロック
ＣＭｓが発生されてから次のサイクルである。したがっ
て外部においてＳＲＡＭクロックマスクＣＭｓが与えら
れた場合、そのサイクルにおいては内部チップイネーブ
ルＥおよびＳＲＡＭマスタクロックＳＫが発生されるた
め、与えられた制御信号に従った動作が実行される。次
のサイクルにおいては内部制御信号が発生されず、制御
信号発生回路１６６は前のサイクルの状態を維持する。
制御信号発生回路１６６はチップイネーブルＥを所定時
間遅延させて内部チップイネーブルＥ１を発生する。こ
れにより出力タイミングが正確に設定される（ＳＲＭＡ
ＭマスタクロックＳＫによりこの発生タイミングは規定
されるためである）。
【０１３２】クロックマスクＣＭｓＲが“Ｈ”のとき、
３状態インバータ回路１７０は動作状態にあり、また接
続ゲート１７３も導通状態となる。これによりインバー
タ回路１７０および１７４によりラッチ回路が構成され
る。Ｇバッファ１６２の出力が活性状態の間インバータ
回路１７０および１７４により出力データＤＱは、同一
データを保持し続ける。チップイネーブルＥ＃が“Ｌ”
に立下がると、内部チップイネーブルＥも“Ｌ”に立下
がり制御信号発生回路１６６はチップイネーブルＥ１を
“Ｈ”に初期化した後再び所定時間経過後に“Ｌ”に立
下げる。したがって、クロックマスクＣＭｓＲが“Ｌ”
の場合、インバータ回路１７０が出力ハイインピーダン
ス状態となり、所定時間経過後に内部出力イネーブルＧ
が“Ｌ”であれば内部チップイネーブルＥ１に従ってイ
ンバータ回路１７０が動作状態とされ、新たな出力デー
タが現われる。
【０１３３】上述のように、また、クロックマスクＣＭ
ｓＲおよびチップイネーブルＥ＃により出力のインピー
ダンス状態を設定することができる。
【０１３４】図６は、図５に示すバッファ回路の構成の
一例を示す図である。図６においては、図１に示され、
図５に示していないＳＲＡＭアドレスバッファの構成を
示す。バッファ１５６、１５８、および１６０は図６に
示すバッファと同じ構成を備える。図６において、バッ
ファ１１６は、ＳＲＡＭマスタクロックＳＫにより出力
状態が決定される３状態インバータ回路７０１１と、イ
ンバータ回路７０１１の出力を受けるインバータ回路７
０１３と、内部チップイネーブルＥに応答して、出力イ
ネーブル状態とされる３状態インバータ回路７０１４と
を含む。インバータ回路７０１３の出力はインバータ回
路７０１４の入力に接続される。インバータ回路７０１
４の出力はインバータ回路７０１３の入力に接続され
る。インバータ回路７０１３から内部アドレス信号ｉｎ
ｔ．Ａｓが発生される。次に動作について簡単に説明す
る。
【０１３５】３状態インバータ回路７０１１は、内部Ｓ
ＲＡＭマスタクロックＳＫが“Ｌ”の状態のときに活性
状態とされ、外部から与えられるアドレスＡｓを反転し
て通過させる。ＳＲＡＭマスタクロックＳＫが“Ｈ”の
ときにはインバータ回路７０１１は、出力ハイインピー
ダンス状態となる。したがって、このインバータ回路７
０１１は、ＳＲＡＭマスタクロックＳＫの立上がりエッ
ジでそれまでに与えられていたアドレスＡｓを取込む。
【０１３６】インバータ回路７０１４は、内部チップイ
ネーブルＥが“Ｌ”のチップ選択状態を示しているとき
にはイネーブル状態とされ、チップ非選択状態を示す
“Ｈ”にチップイネーブルＥがあるときにはインバータ
回路７０１４は出力ハイインピーダンス状態となる。し
たがって、内部クロックＳＫの立上がりエッジにおいて
チップイネーブルＥが“Ｌ”にあれば、インバータ回路
７０１１にそれまで与えられていたアドレスＡｓがその
インバータ回路７０１３および７０１４によりラッチさ
れ、内部ＳＲＡＭアドレスが発生される。
【０１３７】図７は、図５に示すＥバッファの構成を示
す図である。図７において、Ｅバッファ１５４は、電源
電位Ｖｃｃにソースが接続され、そのゲートにＳＲＡＭ
マスタクロックＳＫを受けるｐチャネルＭＯＳトランジ
スタＴｒ７００と、ｐチャネルＭＯＳトランジスタＴｒ
７００のドレインにそのソースが接続され、そのゲート
にチップイネーブルＥ＃を受けるｐチャネルＭＯＳトラ
ンジスタＴｒ７０１と、そのゲートにチップイネーブル
Ｅ＃を受け、そのドレインがＭＯＳトランジスタＴｒ７
０１のドレインに接続されるｎチャネルＭＯＳトランジ
スタＴｒ７０２と、そのドレインがＭＯＳトランジスタ
Ｔｒ７０２のソースに接続され、そのソースが接地電位
Ｖｓｓに接続され、そのゲートにＳＲＡＭマスタクロッ
クの反転信号／ＳＫを受けるｎチャネルＭＯＳトランジ
スタＴｒ７０３を含む。このＥバッファ１５４は、ＳＲ
ＡＭマスタクロックＳＫが“Ｈ”のときには出力ハイイ
ンピーダンス状態となり（トランジスタＴｒ７００およ
びＴｒ７０３がともにオフ状態）、ＳＲＭマスタクロッ
クＳＫが“Ｌ”のときにはチップイネーブルＥ＃を反転
して内部チップイネーブルＥの反転信号／Ｅを発生す
る。これにより、ＳＲＡＭマスタクロックＳＫにしたが
ってチップイネーブルＥ＃を内部へ取込むことができ
る。
【０１３８】上述のようなＳＲＡＭコントロール回路お
よびメインアンプ回路１３８の構成を利用することによ
り、ＳＲＡＭパワーダウンモードおよびディセレクトＳ
ＲＡＭモードを容易に実現することができる。
【０１３９】［ＳＲＡＭリード］ ＳＲＡＭリードモードは、ＳＲＡＭアレイからデータを
読出すモードである。この動作モードは、図８に示すよ
うに、マスタクロックＫの立上がりエッジにおいてチッ
プイネーブルＥ＃を“Ｌ”、ライトイネーブルＷ＃、制
御クロックＣＣ１＃およびＣＣ２＃をともに“Ｈ”に設
定する。ここで、以下の説明においてはＳＲＡＭクロッ
クマスクＣＭｓは、“Ｌ”にあると仮定する。このと
き、同時に取込まれたＳＲＡＭアドレスＡｓ０〜Ａｓ１
１にしたがってＳＲＡＭコントロール回路１３２（図１
参照）の制御の下にメモリセル選択動作が実行され、選
択されたＳＲＡＭアレイ内のメモリセルのデータが内部
データバス１２３（図１参照）上へ伝達される。このと
き出力イネーブルＧ＃が“Ｌ”にあれば、次のクロック
信号の立上がりエッジにおいて確定データが出力され
る。ＳＲＡＭは高速である。したがって各マスタクロッ
クＫの立上がりエッジにおいてこのＳＲＡＭリードモー
ドを設定することにより次のクロックサイクルの立上が
りエッジで確定データが出力される（ただし出力イネー
ブルＧ＃が“Ｌ”の場合）。
【０１４０】出力イネーブルＧ＃を“Ｈ”に設定すれ
ば、メインアンプ回路１３８は、出力ハイインピーダン
ス状態となる。
【０１４１】図９はＳＲＡＭリードモード時におけるデ
ータの流れを示す図である。図１に示すＳＲＡＭロウデ
コーダ１１８に対応するドライブ１１８ａが、ＳＲＡＭ
アドレスＡｓ４〜Ａｓ１１をデコードしＳＲＡＭアレイ
１０４における１行を選択する。ＳＲＡＭアレイ１０４
において１行には１６ビットのメモリセルが接続され
る。この１６ビットのうちの１つのメモリセルが、コラ
ムデコーダ１２０により選択される。コラムデコーダ１
２０はＳＲＡＭアドレスＡｓ０〜Ａｓ３をデコードし、
１６ビットのうちの１ビットのメモリセルを選択する。
ＳＡ＋ＩＯコントロール回路１２２はこのＳＲＡＭアレ
イ１０４において選択されたメモリセルのデータを読出
す。
【０１４２】［ＳＲＡＭライト］ ＳＲＡＭライトモードは、ＳＲＡＭアレイのメモリセル
へデータを書込む動作モードである。このＳＲＡＭライ
トモードのためには、図１０に示すように、マスタクロ
ックＫの立上がりエッジにおいてチップイネーブルＥ＃
およびライトイネーブルＷＥ＃をともに“Ｌ”に設定し
かつ制御クロックＣＣ１＃およびＣＣ２＃をともに
“Ｈ”に設定する。この場合においても、前のサイクル
においてはＳＲＡＭクロックマスクＣＭｓは“Ｌ”に設
定される。この条件は以降の説明においても同様であ
り、とくに断らない限りＳＲＡＭマスククロックＣＭｓ
は“Ｌ”に設定されているものとする。図１０において
は、マスクデータＭ０〜Ｍ３が用いられており、共通Ｄ
Ｑピン配置の状態におけるＳＲＡＭリードモードとＳＲ
ＡＭライトモードにおける動作波形が示される。
【０１４３】図１０において、マスタクロックＫの第１
サイクルの立上がりエッジにおいてチップイネーブルＥ
＃を“Ｌ”に設定し、ライトイネーブルＷＥ＃、および
制御クロックＣＣ１＃およびＣＣ２＃は“Ｈ”に設定す
ると、ＳＲＡＭリードモードが設定される。出力イネー
ブルＧ＃が“Ｌ”にあれば次のクロックＫの立上がりで
データが読出される。
【０１４４】ＳＲＡＭリードモードからＳＲＡＭライト
モードへ変換するために、マスタクロックＫの第３サイ
クルの立上がりエッジでチップイネーブルＥ＃を“Ｈ”
に立上げる。これによりＳＲＡＭ部分に対するディセレ
クトＳＲＡＭモードが設定され、クロックＫの第２サイ
クルにおいて指定されたＳＲＡＭメモリセルデータがマ
スタクロックＫの第３クロックの立上がりエッジで確定
状態となった後に出力ハイインピーダンス状態となる。
【０１４５】マスタクロックＫの第４サイクルにおいて
チップイネーブルＥ＃およびライトイネーブルＷＥ＃を
ともに“Ｌ”に設定しかつ制御クロックＣＣ１＃および
ＣＣ２＃を“Ｈ”に設定すると、ＳＲＡＭライトモード
が設定される。このときに与えられていたＳＲＡＭアド
レスＡｓ０〜Ａｓ１１が取込まれ、かつこのときの４ビ
ットのマスクデータＭ０〜Ｍ３（図１０においてＭ３と
して示す）と内部書込データＤ３が取込まれる。マスク
データＭ３に従って書込データＤ３の所定のビットに対
し書込みマスクがかけられる。以降、このチップイネー
ブルＥ＃およびライトイネーブルＷＥ＃が“Ｌ”にあ
り、制御クロックＣＣ１＃およびＣＣ２＃がともにマス
タクロックＫの立上がりエッジで“Ｈ”にあればＳＲＡ
Ｍライトモードが繰返され、かつクロックのＫの立上が
りエッジで書込データＤおよびマスクデータＭが取込ま
れ、データの書込が行なわれる。
【０１４６】マスタクロックＫの第９サイクルにおいて
チップイネーブルＥ＃は“Ｌ”、ライトイネーブルＷＥ
＃、制御クロックＣＣ１＃およびＣＣ２＃を“Ｈ”に設
定することによりＳＲＡＭリードモードが設定される。
出力イネーブルＧ＃が“Ｌ”にあればマスタクロックＫ
の第１０サイクルおよび第１１サイクルの立上がりエッ
ジにおいてＳＲＡＭリードモードにおいて読出されたデ
ータＱ８およびＱ９がそれぞれ確定状態となる。マスタ
クロック１２の立上がりエッジよりも先に出力イネーブ
ルＧ＃を“Ｈ”とすると、ライトイネーブルＷＥ＃が
“Ｈ”にあれば、入出力ピンＤＱはハイインピーダンス
状態となる。
【０１４７】上述のように、ＳＲＡＭアレイへのアクセ
スは高速であるため、データの書込もクロックＫの１サ
イクルで完了する。
【０１４８】また、この図１０に見られるように、ディ
セレクトＳＲＡＭモードを利用することにより、リード
動作からライト動作への切換時において、読出されたデ
ータ（Ｑ２）が次のサイクルの書込データ（Ｄ３）に悪
影響を及ぼすことがなく確実なデータの書込を実行する
ことができる。
【０１４９】図１１は、ＳＲＡＭライトモード時におけ
るデータの流れを示す図である。図１１において、ワー
ド線ドライブ回路１１８ａが駆動され、ＳＲＡＭアレイ
１０９における行選択動作を実行し、コラムデコーダ１
２０がまた動作し、ＳＲＡＭアレイ１０４の１つのメモ
リセルを選択する。この選択されたＳＲＡＭアレイ１０
４内のメモリセルへブロック１２２を介してデータが書
込まれる。
【０１５０】図９および図１１に示すようにＳＲＡＭリ
ードモードおよびＳＲＡＭライトモードにおいては、デ
ータ転送回路およびＤＲＡＭアレイの動作と無関係にＳ
ＲＡＭアレイへのデータの書込みおよびＳＲＡＭアレイ
からのデータの読出しが実行されている。したがって、
ＳＲＡＭアレイへのアクセス時において、これと並行し
てデータ転送回路とＤＲＡＭアレイとの間のデータ転送
を実行することができる。図１に示すようにＤＲＡＭコ
ントロール回路１２８とＳＲＡＭコントロール回路１３
２とが別々に設けられているために、このような動作を
実行することができる。
【０１５１】［バッファリードトランスファ］ バッファリードトランスファモードは、リード転送バッ
ファからＳＲＡＭへデータを転送するモードである。こ
のモードにおいては、データ転送回路から１６ビットの
データが同時にＳＲＡＭアレイへ転送される。図１２に
示すように、バッファリードトランスファモードは、マ
スタクロックＫの立上がりエッジにおいてチップイネー
ブルＥ＃および制御クロックＣＣ２＃を“Ｌ”に、ライ
トイネーブルＷＥ＃および制御クロックＣＣ１＃を
“Ｈ”に設定することにより実現される。図１２におい
ては他の動作モードをも併せて示す。
【０１５２】バッファリードトランスファモードにおい
ては、そのときに与えられるＳＲＡＭアドレスＡｓ０〜
Ａｓ３を“Ｌ”に設定することにより、このデータ転送
動作が保証される。すなわち、このＳＲＡＭ列アドレス
ビットＡｓ０〜Ａｓ３を“Ｌ”に設定することにより、
１６ビットの一括データ転送動作が保証される。次に、
図１２を参照してこのバッファリードトランスファモー
ドの動作を、他の動作モードとともに説明する。
【０１５３】図１２において、マスタクロックＫの第１
サイクルの立上がりエッジにおいては、ＳＲＡＭリード
モードが設定される。そのときに与えられたＳＲＡＭア
ドレスＣ１にしたがってＳＲＡＭリード動作が実行さ
れ、マスタクロックＫの第２サイクルの立上がりエッジ
で出力データＱ１が確定状態となる。
【０１５４】マスタクロックＫの第２サイクルの立上が
りエッジでチップイネーブルＥ＃が“Ｈ”に設定されて
いるため、このマスタクロックＫの第２サイクルはディ
セレクトＳＲＡＭモードとなり、マスタクロックＫの第
３クロックの立上がりにおいては、出力はハイインピー
ダンス状態である。このときまた、マスタクロックＫの
第３サイクルの立上がりエッジにおいてチップイネーブ
ルＥ＃および制御クロックＣＣ２＃がともに“Ｌ”に設
定されかつライトイネーブルＷＥ＃および制御クロック
ＣＣ１＃が“Ｈ”に設定される。これによりバッファリ
ードトランスファモードが設定される。このときＳＲＡ
ＭアドレスＡｓ０〜Ａｓ３が“Ｌ”に設定される。ＳＲ
ＡＭアドレスＡｓ４〜Ａｓ１１にしたがってＳＲＡＭア
レイにおいて行の選択動作が行なわれる。１行には１６
ビットのＳＲＡＭメモリセルが接続される。この選択さ
れた１６ビットのＳＲＡＭメモリセルへリード転送バッ
ファ１４０からデータが一括して転送される。
【０１５５】ＳＲＡＭアレイは、ビット線プリチャージ
などの動作のためのＲＡＳプリチャージ期間を必要とし
ない。リード転送バッファからデータを転送された後に
はすぐにＳＲＡＭアレイへアクセスすることができる。
図１２においては、マスタクロックＫの第４サイクルの
立上がりエッジにおいてチップイネーブルＥ＃が
“Ｌ”、ライトイネーブルＷＥ＃および制御クロックＣ
Ｃ１＃ならびにＣＣ２＃が“Ｈ”に設定され、ＳＲＡＭ
リードモードが設定されている。それによりマスタクロ
ックＫの第５サイクルの立上がりエッジにおいてＳＲＡ
Ｍメモリセルからデータが読出される。
【０１５６】次いでマスタクロックＫの第５サイクルの
立上がりエッジにおいてチップイネーブルＥ＃を“Ｈ”
に設定することによりディセレクトＳＲＡＭモードが設
定され、この第５サイクルはＳＲＡＭは非選択状態とな
り、出力は所定時間経過後ハイインピーダンス状態とな
る。
【０１５７】第６サイクルにおいてマスタクロックＫの
立上がりエッジにおいてチップイネーブルＥ＃および制
御クロックＣＣ２＃がともに“Ｌ”に設定され、ライト
イネーブルＷＥ＃および制御クロックＣＣ１＃が“Ｈ”
に設定されバッファリードモードが設定される。これに
よりＳＲＡＭアレイにおいて１６ビットのメモリセルが
選択され、選択された１６ビットのＳＲＡＭメモリセル
へリード転送バッファ１４０からデータが転送される。
次いで、マスタクロックＫの第７サイクルにおいて、チ
ップイネーブルＥ＃およびライトイネーブルＷＥ＃を
“Ｌ”に設定し、制御クロックＣＣ１＃およびＣＣ２＃
をともに“Ｈ”に設定すると、ＳＲＡＭのライトモード
が設定される。そのときに与えられているデータＤ５が
マスクデータＭ５に従ってＳＲＡＭ内の選択されたメモ
リセルへ書込まれる。
【０１５８】マスタクロックＫの第８サイクルにおいて
は、チップイネーブルＥ＃が“Ｌ”に設定され、ライト
イネーブルＷＥ＃、および制御クロックＣＣ１＃および
ＣＣ２＃がともに“Ｈ”に設定され、ＳＲＡＭリードモ
ードが設定される。しかしながら出力イネーブルＧ＃が
このとき“Ｈ”であるため装置外部においては出力ハイ
インピーダンス状態となる。
【０１５９】マスタクロックＫの第９サイクルにおいて
再びバッファリードトランスファ動作が行なわれ、リー
ド転送バッファからＳＲＡＭアレイへのデータ転送が行
なわれる。
【０１６０】マスタクロックＫの第１０サイクルにおい
てＳＲＡＭライトモードが設定され、この第１０サイク
ルにおいてＳＲＡＭアレイ内の選択されたメモリセルへ
データが書込まれる。
【０１６１】上述のように、バッファリードトランスフ
ァモードを設定することにより、キャッシュミス時にお
いて、高速でＳＲＡＭアレイへキャッシュブロックを一
括して転送することができ、キャッシュミス時における
アクセス時間を大幅に短縮することができる。バッファ
リード転送モードに従ってＳＲＡＭアレイにデータが転
送された後は高速でＳＲＡＭアレイへアクセスすること
ができるためである。
【０１６２】図１３は、バッファリードトランスファモ
ード時におけるデータの流れを示す図である。バッファ
リードトランスファモードにおいては、ワード線ドライ
ブ回路１１８ａが、ＳＲＡＭアレイ１０４における１行
を選択し、この選択された１行（１６ビット）へリード
転送バッファ１４０から一括して１６ビットのデータが
伝達される。リードデータ転送バッファ１４０は、後に
詳細に説明するが、１６ビットのデータを一括して転送
することができるように１６個のバッファを備えてい
る。
【０１６３】［バッファライトトランスファモード］ バッファライトトランスファモードはＳＲＡＭアレイか
らデータ転送回路に含まれるライトデータ転送バッファ
（テンポラリバッファを含む）へデータを転送するモー
ドである。図１４にバッファライトトランスファモード
時における制御信号の状態を示す。
【０１６４】バッファライトトランスファモードは、マ
スタクロックＫの立上がりエッジにおいてチップイネー
ブルＥ＃、ライトイネーブルＷＥ＃および制御クロック
ＣＣ２＃を“Ｌ”に設定し、かつ制御クロックＣＣ１＃
を“Ｈ”に設定することにより指定される。バッファラ
イトトランスファモードにおいてはＳＲＡＭアドレスＡ
ｓ０〜Ａｓ３をすべて“Ｌ”に設定する必要がある。デ
ータ転送動作を確実に行なうためである。バッファライ
トトランスファモード時においては、マスクレジスタ１
４６に含まれるマスクビット（マスクデータ）がすべて
リセット状態（“０”状態）に設定される。ＳＲＡＭア
レイからライト転送バッファ１４４に転送されたデータ
をすべてＤＲＡＭアレイへ転送する必要があるためであ
る。
【０１６５】以下、図１４を参照してバッファライトト
ランスファモードを含む動作について説明する。図１４
において、マスタクロックＫの第１サイクルの立上がり
エッジにおいてＳＲＡＭリードモードが指定される。こ
れによりＳＲＡＭアレイにおいてメモリセルの選択が行
なわれ、選択されたメモリセルのデータがマスタクロッ
クＫの第２サイクルの立上がりエッジで確定状態とな
る。
【０１６６】マスタクロックＫの第２サイクルの立上が
りエッジでチップイネーブルＥ＃が“Ｈ”に立上げら
れ、ディセレクトＳＲＡＭモードが指定され、ＳＲＡＭ
が非選択状態となり、出力は、ハイインピーダンス状態
となる。マスタクロックＫの第３サイクルにおいてチッ
プイネーブルＥ＃、ライトイネーブルＷＥ＃および制御
クロックＣＣ２＃が“Ｌ”に設定され、制御クロックＣ
Ｃ１＃が“Ｈ”に設定されバッファライトトランスファ
モードが指定される。バッファライトトランスファモー
ドにおいては、ＳＲＡＭアドレスＡｓ０〜Ａｓ３はすべ
て“Ｌ”に設定される。残りのＳＲＡＭアドレスＡｓ４
〜Ａｓ１１を用いて、ＳＲＡＭアレイにおいて１行（１
６ビット）が選択され、この選択された１６ビットのＳ
ＲＡＭメモリセルのデータが同時にライト転送バッファ
へ転送される（テンポラリバッファにラッチされる）。
【０１６７】マスタクロックＫの第４サイクルにおいて
ＳＲＡＭリードモードが指定され、ＳＲＡＭアドレスＡ
ｓ０〜Ａｓ１１に従ったメモリセルの選択動作が行なわ
れ、選択されたメモリセルのデータが読出される。マス
タクロックＫの第５サイクルにおいて再びディセレクト
ＳＲＡＭモードが指定され、マスタクロックＫの第５サ
イクルはＳＲＡＭは非選択状態とされ、出力はハイイン
ピーダンス状態となる。
【０１６８】マスタクロックＫの第７サイクルにおいて
ＳＲＡＭライトモードが指定される。このとき出力イネ
ーブルＧ＃は“Ｈ”であり、マスクデータＭ５（マスク
ビットＭ０〜Ｍ３）に従ったデータの書込がＳＲＡＭア
レイに対して実行される。
【０１６９】マスタクロックＫの第９サイクルにおいて
バッファライトトランスファモードが指定され、ＳＲＡ
Ｍアレイの１行が選択され、該選択された１行に接続さ
れるメモリセルのデータがライトデータ転送バッファへ
転送される。マスタクロックＫの第１０サイクルにおい
てＳＲＡＭライトモードが指定され、ＳＲＡＭアレイへ
のデータの書込が実行される。
【０１７０】図１５は、バッファライトトランスファモ
ードにおけるデータの流れを示す図である。図１５にお
いて、ワード線ドライブ回路１１８ａが駆動され、ＳＲ
ＡＭアレイ１０４において１行が選択され、この選択さ
れた１行に接続されるメモリセルデータがライトデータ
転送バッファへ転送される。ここで、ライトデータ転送
バッファには、与えられたデータを一時的に格納するた
めのテンポラリバッファが設けられており、実際にはテ
ンポラリバッファ１４２においてラッチされる。このテ
ンポラリバッファ１４２へＳＲＡＭアレイ１０４の転送
データを一旦ラッチする構成とすることにより、ＳＲＡ
Ｍアレイ１０４からデータを退避させ（キャッシュミス
時）、その動作と並行してＤＲＡＭアレイからキャッシ
ュデータをリードデータ転送バッファ１４０を介して転
送する並行動作を実行することができ、キャッシュミス
時におけるデータの転送を高速に行なうことができ、ア
クセス時間を短縮することができる。以下の説明におい
てもＳＲＡＭアレイからライトデータ転送バッファへの
データ転送は、データがテンポラリバッファに格納され
る状態を示す。
【０１７１】［バッファリードトランスファ／ＳＲＡＭ
リード］ バッファリードトランスファおよびＳＲＡＭリード（以
下、バッファリードトランスファ／ＳＲＡＭリードと称
す）モードにおいては、リードデータ転送バッファから
ＳＲＡＭアレイへデータが伝達され、さらにＳＲＡＭア
ドレスに従ってＳＲＡＭアレイからこの転送されたデー
タのうちの１ビット（×４ビットの場合合計４ビット）
のデータが出力される。
【０１７２】バッファリードトランスファ／ＳＲＡＭリ
ードモードは、マスタクロックＫの立上がりエッジでチ
ップイネーブルＥ＃および制御クロックＣＣ１＃を
“Ｌ”に設定し、かつライトイネーブルＷＥ＃および制
御クロックＣＣ２を“Ｈ”に設定することにより指定さ
れる。図１６に、バッファリードトランスファ／ＳＲＡ
Ｍリードモードを含む動作シーケンスにおける制御信号
の状態を示す。
【０１７３】図１６において、マスタクロックＫの第１
サイクルの立上がりエッジにおいて、ＳＲＡＭリードモ
ードが指定され、ＳＲＡＭアレイにおけるメモリセルの
選択動作が実行され、この選択されたＳＲＡＭメモリセ
ルのデータが読出される。
【０１７４】マスタクロックＫの第２サイクルの立上が
りエッジにおいてチップイネーブルＥ＃および制御クロ
ックＣＣ１＃を“Ｌ”に設定しライトイネーブルＷＥ＃
および制御クロックＣＣ２＃を“Ｈ”に設定する。この
制御信号の状態の組合せにより、バッファリードトラン
スファ／ＳＲＡＭリードモードが指定される。この動作
モード時においては、ＳＲＡＭアレイにおいて１行が選
択され、この選択された１行のメモリセルへリードデー
タ転送バッファ（ＤＴＢＲ）から同時にデータが伝達さ
れる。このデータ伝達後、ＳＲＡＭブロックアドレスＡ
ｓ０〜Ａｓ３に従ってメモリセル（列）の選択動作が実
行され、この選択されたメモリセルへ伝達されたデータ
が読出される。
【０１７５】マスタクロックＫの第３サイクルにおいて
も再びバッファリードトランスファ／ＳＲＡＭリードモ
ードが指定され、リードデータ転送バッファ（ＤＴＢ
Ｒ）からＳＲＡＭアレイへのデータの転送およびこの転
送されたデータ（１６ビット）からの１ビットの選択が
行なわれる。ここで、リードバッファトランスファ／Ｓ
ＲＡＭリードモードがマスタクロックＫの連続するサイ
クルで実行されるのは、後に説明するＤＲＡＭのページ
モードを利用してＤＲＡＭアレイからリードデータ転送
バッファへのデータ転送を各クロックサイクルごとに行
なうことができるためである。このＤＲＡＭのページモ
ードの実現は、ＤＲＡＭアレイ部の駆動を行なうための
制御回路部分と、ＳＲＡＭアレイに関連する動作を駆動
するための制御部分とを独立に設けたため可能となる。
【０１７６】マスタクロックＫの第５サイクルにおいて
ディセレクトＳＲＡＭモードが指定され、この第５サイ
クルにおいてＳＲＡＭは非選択状態となり、出力ハイイ
ンピーダンス状態となる。
【０１７７】マスタクロックのＫの第６サイクルにおい
てＳＲＡＭリードモードが指定され、マスタクロックＫ
の第７および第８サイクルそれぞれにおいてバッファリ
ードトランスファ／ＳＲＡＭリードモードが連続して行
なわれ、マスタクロックＫの第９サイクルにおいてＳＲ
ＡＭリードモードが指定される。
【０１７８】ＳＲＡＭリードモードおよびバッファリー
ドトランスファ／ＳＲＡＭリードモードを連続して実行
できるのは、後に詳細に説明するが、キャッシュヒット
時においてＳＲＡＭリードモードが実行され、キャッシ
ュミス時においてＤＲＡＭアレイにおいてセンスアンプ
のラッチ機能を利用し、ＤＲＡＭアレイにおいては１行
のメモリセルのデータがラッチ状態とされているためで
ある。外部装置であるたとえばＣＰＵが要求するデータ
がＳＲＡＭアレイに存在しないものの、ＤＲＡＭアレイ
においてセンスアンプがラッチしている場合にはこのＤ
ＲＡＭセンスアンプがラッチしているデータをリードデ
ータ転送バッファへ転送し、次いでこのリードデータ転
送バッファからＳＲＡＭアレイに転送しデータを読出す
動作を行なうことにより実現される。このような動作モ
ードを実現するための構成については後に詳細に説明す
る。
【０１７９】図１７は、バッファリードトランスファ／
ＳＲＡＭリードモード時におけるデータの流れを示す図
である。図１７において、ワード線ドライブ回路１１８
ａによりＳＲＡＭアレイ１０４における１行が選択され
る。この選択された１行に対しリードデータ転送バッフ
ァ（ＤＴＢＲ）１４０からデータが同時に伝達される。
次いで、コラムデコーダ１２０からの列選択信号にした
がって、ＳＲＡＭアレイ１０４おけるメモリセルが選択
され、この選択されたメモリセルのデータがセンスアン
プ／ＩＯコントロールブロック１２２を介して出力され
る。
【０１８０】［バッファライトトランスファ／ＳＲＡＭ
ライト］ バッファライトトランスファおよびＳＲＡＭライト（以
下、バッファライトトランスファ／ＳＲＡＭライトと称
す）モードには、ＳＲＡＭアレイへデータが書込まれる
とともに、このデータ書込みを受けたメモリセルを含む
行のデータがライトデータ転送バッファ（テンポラリバ
ッファ）（ＤＴＢＷ）へ転送される。この転送動作はマ
スタクロックＫの１クロックサイクルで完了する。バッ
ファライトトランスファ／ＳＲＡＭライトモード時にお
いては、マスクレジスタにおけるマスクビットはすべて
リセット状態とされ、ライトデータ転送バッファ（ＤＴ
ＢＷ）からすべてのデータがＤＲＡＭアレイへ転送され
る。
【０１８１】バッファライトトランスファ／ＳＲＡＭラ
イトモードの設定のためには、マスタクロックＫの立上
がりエッジでチップイネーブルＥ＃、ライトイネーブル
ＷＥ＃、および制御クロックＣＣ１＃をすべて“Ｌ”に
設定し、制御クロックＣＣ２＃を“Ｈ”に設定する。こ
れによりＳＲＡＭアレイへのデータの書込およびＳＲＡ
Ｍアレイからライトデータ転送バッファへのデータ転送
が実行される。このバッファライトトランスファ／ＳＲ
ＡＭライトモードを含む動作における外部信号の状態
を、図１８に示す。
【０１８２】図１８において、マスタクロックＫの第１
サイクルは、チップイネーブルＥ＃が“Ｈ”であり、Ｓ
ＲＡＭは非選択状態となる（ディセレクトＳＲＡＭモー
ド）。マスタクロックＫの第２サイクルにおいてチップ
イネーブルＥ＃、ライトイネーブルＷＥ＃および制御ク
ロックＣＣ１＃が“Ｌ”に設定され、かつ制御クロック
ＣＣ２＃が“Ｈ”に設定される。この信号の状態によ
り、バッファライトトランスファ／ＳＲＡＭライトモー
ドが指定される。このモードにおいては、そのときに与
えられているＳＲＡＭアドレスＡｓ０〜Ａｓ１１がすべ
て取込まれ、ＳＲＡＭアレイにおける行および列の選択
が実行され、選択されたＳＲＡＭメモリセルへ外部から
のデータが書込まれる。また、このとき、この書込み完
了後または並行してＳＲＡＭアレイにおいて選択された
１行に接続されるメモリセルのデータがライトデータ転
送バッファ（ＤＴＢＷ）（より正確にはテンポラリバッ
ファ）へ転送される。マスタクロックＫの第３サイクル
においても同様バッファライトトランスファ／ＳＲＡＭ
ライトモードが実行される。
【０１８３】マスタクロックＫの第４サイクルにおいて
ＳＲＡＭリードモードが指定されるものの、出力イネー
ブルＧ＃が“Ｈ”であり、出力はハイインピーダンス状
態とされる。
【０１８４】マスタクロックＫの第５サイクルにおいて
ＳＲＡＭリードモードが指定され、ＳＲＡＭアレイに対
するデータの読出が行なわれる。出力イネーブルＧ＃が
“Ｌ”であり、このサイクルで読出されたデータＱ３が
出力される。
【０１８５】マスタクロックＫの第７サイクルにおいて
出力イネーブルＧ＃を“Ｈ”とし、出力をハイインピー
ダンス状態とする。それにより次に行なわれるデータ書
込動作に対しマスタクロックＫの第６サイクルにおいて
読出されたデータが悪影響を及ぼすのを防止する。
【０１８６】マスタクロックＫの第８サイクルないし第
１０サイクルにおいてチップイネーブルＥ＃、ライトイ
ネーブルＷＥ＃および制御クロックＣＣ１＃が“Ｌ”で
あり、制御クロックＣＣ２が“Ｈ”に設定され、このサ
イクルにおいてバッファライトトランスファ／ＳＲＡＭ
ライトモードに従った動作が実行される。このバッファ
ライトトランスファ／ＳＲＡＭライトモードの動作を実
行することにより、キャッシュヒット時におけるライト
スルー動作（ＳＲＡＭアレイに書込まれたデータをその
ままＤＲＡＭアレイへ転送する）が実現される。
【０１８７】図１９は、バッファライトトランスファ／
ＳＲＡＭライトモード動作時におけるデータの流れを示
す図である。図１９において、ワード線ドライブ回路１
１８ａによりＳＲＡＭアレイ１０４における１行が選択
される。コラムデコーダ１２０によりＳＲＡＭアレイ１
０４における１列が選択される。この選択された列によ
りＳＡ＋ＩＯコントロールブロック１２２を介して書込
データが伝達される。この書込データの転送後、ＳＲＡ
Ｍアレイ１０４においてワード線ドライブ回路１１８ａ
により選択された１行のメモリセルのデータがライトデ
ータ転送バッファ（ＤＴＢＷ）１４４へ転送される。正
確にはテンポラリバッファ１４２に転送される。
【０１８８】［バッファリード］ バッファリードモード時においては、リードデータ転送
バッファから直接データが出力される。ＳＲＡＭアレイ
に対するデータの転送によるその内容の書換えは行なわ
れない。このバッファリードモードを実行することによ
り、ＳＲＡＭアレイに格納されたキャッシュデータに影
響を及ぼすことなくデータを読出すことができる。
【０１８９】バッファリードモードは、マスタクロック
Ｋの立上がりエッジにおいてチップイネーブルＥ＃、制
御クロックＣＣ１＃およびＣＣ２＃を“Ｌ”に設定し、
ライトイネーブルＷＥ＃を“Ｈ”に設定する。バッファ
リードモードにおいては、リードデータ転送バッファ
（ＤＴＢＲ）からデータ入出力ピンＤＱへデータが伝達
される。このバッファリードモードにおいては、ＳＲＡ
Ｍの行選択用アドレスＡｓ４−Ａｓ１１はすべて“Ｌ”
に設定される。バッファリードモード動作を保証し、Ｓ
ＲＡＭアレイのデータが変更しないことを確実にするた
めである。ＳＲＡＭアドレスＡｓ０〜Ａｓ３がこのリー
ドデータ転送バッファ（ＤＴＢＲ）における１つのバッ
ファを選択するために利用される。バッファリードモー
ド動作を含む動作シーケンスの一例を図２０に示す。
【０１９０】図２０において、マスタクロックＫの第１
サイクルにおいてＳＲＡＭリードモードが指定され、Ｓ
ＲＡＭアレイからデータが読出される。次いでマスタク
ロックＫの第２サイクルにおいてチップイネーブルＥ
＃、制御クロックＣＣ１＃およびＣＣ２＃が“Ｌ”に設
定され、ライトイネーブルＷＥ＃が“Ｈ”に設定され、
バッファリードモードが指定される。このバッファリー
ドモード時において、リードデータ転送バッファ（ＤＴ
ＢＲ）におけるデータがＳＲＡＭアレイを介して（ＳＲ
ＡＭアレイは非選択状態）データ入出力ピンＤＱ０〜Ｄ
Ｑ３へ伝達される。リードデータ転送バッファ（ＤＴＢ
Ｒ）におけるバッファの選択のためにはＳＲＡＭブロッ
クアドレスＡｓ０〜Ａｓ３が利用される。
【０１９１】このバッファリードサイクルはマスタクロ
ックＫの１サイクルで完了する。マスタクロックＫの第
３サイクルおよび第４サイクルにおいてＳＲＡＭリード
モードが指定され、ＳＲＡＭアレイからデータが読出さ
れる。
【０１９２】マスタクロックＫの第１０サイクルではＳ
ＲＡＭリードモードが指定されるものの、出力イネーブ
ルＧ＃が“Ｈ”であり、出力はハイインピーダンス状態
である。マスタクロックＫの第１１ないし第１３サイク
ルにおいてバッファライトトランスファ／ＳＲＡＭライ
トモード動作が実行される。
【０１９３】バッファリードモードにより、高速でＣＲ
Ｔ表示装置上にグラフィックデータを表示することがで
きる。一方、ＳＲＡＭリードモードにおいてＣＰＵがＳ
ＲＡＭアレイから必要なデータを読出し、データの処理
を行なった後、バッファライトモードとＤＲＡＭライト
トランスファモード動作によりこの処理後のデータをＤ
ＲＡＭアレイへ書込む。この動作によれば、ＣＤＲＡＭ
をグラフィック分野におけるビデオメモリとして効率的
に利用することができる。
【０１９４】図２１は、バッファリードモード時におけ
るデータの流れを示す図である。図２１において、この
バッファリードモード動作時においてワード線ドライブ
回路１１８ａは動作しない。ＳＲＡＭアレイ１０４は非
選択状態のプリチャージ状態を維持する。リードデータ
転送バッファ１４０からのデータはＳＲＡＭアレイ１０
４を通過する。ＳＲＡＭアレイ１０４における列をコラ
ムデコーダ１２０およびＳＡ＋ＩＯコントロールブロッ
ク１２２により選択しデータ入出力ピンＤＱへデータを
伝達する。この構成においても、ＳＲＡＭアレイ１０４
はプリチャージ状態または非選択状態であるため（ビッ
ト線電位は転送データにより変化するものの）、リード
データ転送バッファ１４０から転送されたデータはＳＲ
ＡＭアレイ１０４の格納するデータに何ら影響を及ぼさ
ない。
【０１９５】［バッファライト］ バッファライトモードは外部から与えられる書込データ
をＳＲＡＭメモリセルへ書込むことなくライトデータ転
送バッファ（ＤＴＢＷ）へ書込む動作モードである。バ
ッファライトモードのためには、チップイネーブルＥ
＃、ライトイネーブルＷＥ＃、制御クロックＣＣ１＃お
よびＣＣ２＃をすべて“Ｌ”に設定する。この制御信号
の状態においては、ＳＲＡＭアレイにおける行選択動作
は実行されない。バッファライトモード動作を保証する
ために、ＳＲＡＭアドレスＡｓ４〜Ａｓ１１をすべて
“Ｌ”にすることが要求される。バッファライトモード
動作を含む一連の動作シーケンスにおける制御信号の状
態を図２２に示す。
【０１９６】図２２において、マスタクロックＫの第１
サイクルの立上がりエッジにおいては、チップイネーブ
ルＥ＃が“Ｈ”でありＳＲＡＭは非選択状態となる（デ
ィセレクトＳＲＡＭモード）。マスタクロックＫの第２
サイクルの立上がりエッジでチップイネーブルＥ＃、ラ
イトイネーブルＷＥ＃および制御クロックＣＣ１＃およ
びＣＣ２＃がすべて“Ｌ”に設定され、バッファライト
モードが指定される。この状態においては、ＳＲＡＭア
レイは駆動されず、外部から与えられたデータ（Ｄ１）
がライトデータ転送バッファ（ＤＴＢＷ）へ書込まれ
る。アドレスＡｓ４−Ａｓ１１は“Ｌ”に設定される。
ＳＲＡＭブロックアドレスＡｓ０〜Ａｓ３にしたがって
ライトデータ転送バッファ（ＤＴＢＷ）の選択が行なわ
れ、選択されたライトデータ転送バッファ（ＤＴＢＷ）
へのデータの書込が行なわれる。バッファライトモード
が指定された場合、そのときの外部マスクデータＭ０〜
Ｍ３に従ってマスクレジスタにおけるマスクデータが修
正される。マスクデータＭ０〜Ｍ３が書込を示す“０”
であればマスクレジスタの対応のビットがマスク解除を
示すリセット状態とされる。データ書込を受ける転送バ
ッファに対応するマスクレジスタのマスクビットのみが
リセット状態とされる。
【０１９７】マスタクロックＫの第３サイクルおよび第
４サイクルにおいてＳＲＡＭリードモードが指定され、
ＳＲＡＭアレイからデータの読出が実行される。マスタ
クロックＫの第５サイクルにおいてチップイネーブルＥ
＃が“Ｈ”に設定され、ディセレクトＳＲＡＭモードが
指定される。
【０１９８】マスタクロックＫの第６サイクルないし第
１１サイクルにおいて、チップイネーブルＥ＃、ライト
イネーブルＷＥ＃、および制御クロックＣＣ１＃および
ＣＣ２＃がすべて“Ｌ”に設定され、バッファライトモ
ードが指定される。これにより各クロックサイクルにお
いてライトデータ転送バッファ（ＤＴＢＷ）へのデータ
の書込が実行される。
【０１９９】このバッファライトモード動作を実行する
ことにより、ＳＲＡＭアレイにおいてはメモリセル選択
が行なわれていないため、ＳＲＡＭアレイにおける格納
データに影響を及ぼすことなくライトデータ転送バッフ
ァ（ＤＴＢＷ）へデータを書込むことができる。この後
ライトデータ転送バッファ（ＤＴＢＷ）からＤＲＡＭア
レイへデータを転送することにより、ＳＲＡＭアレイに
格納されたデータ（キャッシュデータ）に対し影響を及
ぼすことなくＤＲＡＭアレイへデータを書込むことがで
きる。すなわちグラフィックデータの書込を高速で実行
することが可能となる。
【０２００】図２３は、バッファライトモード時におけ
るデータの流れを示す図である。バッファライトモード
時においては、ワード線ドライブ回路１１８ａが駆動さ
れない。コラムデコーダ１２０によりテンポラリバッフ
ァ１４２における対応のバッファが選択され、該選択さ
れたバッファへデータが書込まれる。次に、ＤＲＡＭア
レイ部を駆動する部分の動作について説明する。
【０２０１】［ＤＲＡＭ系］ 図２４は、ＤＲＡＭアレイに関連する動作モードおよび
各動作モードを実現するための制御信号の状態を一欄に
して示す図である。図２４に示すように、ＤＲＡＭアレ
イ部に関連する動作には、ＤＲＡＭ部へのクロックの伝
達を禁止し、ＤＲＡＭアレイの動作サイクルを実効的に
長くするためのＤＲＡＭパワーダウンモード、ＤＲＡＭ
の動作を禁止するＤＲＡＭ ＮＯＰモード、ＤＲＡＭア
レイを駆動するＤＲＡＭアクティベートモード、ＤＲＡ
Ｍアレイからリードデータ転送バッファへデータを転送
するＤＲＡＭリードトランスファモード、ＤＲＡＭアレ
イへライトデータ転送バッファからデータを転送するＤ
ＲＡＭライトトランスファモード、ＤＲＡＭをプリチャ
ージ状態にするためのＤＲＡＭプリチャージモード、お
よびＤＲＡＭアレイのオートリフレッシュを実行するた
めのＤＲＡＭオートリフレッシュモードを含む。このＤ
ＲＡＭアレイを駆動するための部分はさらに、ＣＢＲＡ
Ｍの特殊モード、およびデータ入出力ピンの配置などを
決定するコマンドデータをコマンドレジスタ（図１には
示さず）に設定するためのコマンドレジスタセットモー
ドを含む。以下各動作モードについて説明する。
【０２０２】［ＤＲＡＭパワーダウン］ ＤＲＡＭパワーダウンモードにおいては、ＤＲＡＭ部へ
はマスタクロックが与えられない。ＤＲＡＭの動作速度
は、ＳＲＡＭの動作速度よりも遅い。ＤＲＡＭアレイに
おける行選択およびアクセスには数クロックサイクル必
要とする。データ転送モードにおいても同様である。各
動作においては、マスタクロックＫにしたがって動作の
持続期間および制御信号発生タイミング等が決定され
る。したがってこのＤＲＡＭパワーダウンモードにおい
てマスタクロックがＤＲＡＭコントロール回路（図１の
参照符号１２８）へ与えられない場合には、その前のク
ロックサイクルにおける状態を維持する。
【０２０３】図２５に示すように、ＤＲＡＭパワーダウ
ンモードは、マスタクロックＫの立上がりエッジにおい
てＤＲＡＭクロックマスクＣＭｄを“Ｈ”に設定する。
次のサイクルからＤＲＡＭはパワーダウンモードとな
る。図２５においては、マスタクロックＫの第２サイク
ルのクロックの立上がりエッジでＤＲＡＭクロックマス
クＣＭｄを“Ｈ”に設定することにより、マスタクロッ
クＫの第３クロックサイクル以降ＤＲＡＭパワーダウン
モードになる状態が示される。ＤＲＡＭの動作を中断さ
せることにより消費電力の低減を図る。
【０２０４】［ＤＲＡＭ ＮＯＰ］ ＤＲＡＭ ＮＯＰモードは、ＤＲＡＭの新しい動作を禁
止するモードである。ＤＲＡＭ部分は前のサイクルのプ
リチャージ状態または活性状態を維持する。活性状態の
ときには、内部クロックに従って動作は進行する。
【０２０５】図２６に示すように、ＤＲＡＭ ＮＯＰモ
ードはマスタクロックＫの立上がりエッジにおいてＤＲ
ＡＭクロックマスクＣＭｄを“Ｌ”に設定し、次のサイ
クルにおいてマスタクロックＫの立上がりエッジでロウ
アドレスストローブＲＡＳ＃およびコラムアドレススト
ローブＣＡＳ＃をともに“Ｈ”に立上げる。ロウアドレ
スストローブＲＡＳ＃およびコラムアドレスストローブ
ＣＡＳ＃がともに“Ｈ”であり、ＤＲＡＭ部分は非選択
状態すなわちスタンバイのプリチャージ状態を維持する
（前のサイクルでプリチャージ状態が設定されたと
き）。
【０２０６】このＤＲＡＭアレイに関連する動作におい
ても、図２４に一欄にして示すようにＳＲＡＭアレイの
動作に関連する制御信号の状態は任意である。したがっ
てＤＲＡＭアレイの動作と独立にＳＲＡＭアレイにおけ
る動作を実行することができる。以下のＤＲＡＭアレイ
に関連する動作の説明においても同様である。またＤＲ
ＡＭアレイクロックマスクＣＭｄは“Ｌ”のとき次のク
ロックサイクルにおけるマスタクロックＫの伝達を可能
とする。ＤＲＡＭクロックマスクＣＭｄが“Ｈ”であれ
ば次のクロックサイクルにおけるマスタクロックＫのＤ
ＲＡＭコントロール回路への伝達が禁止される。ＤＲＡ
Ｍ ＮＯＰモードが指定された場合、ＤＲＡＭは、前の
サイクルでプリチャージ状態が指定された場合にはプリ
チャージ状態を維持し、活性状態とされた場合にはその
活性状態を維持する。ＤＲＡＭＮＯＰはＤＲＡＭ部分が
新しい動作モードに入らないことを保証する。
【０２０７】［ＤＲＡＭアクティベート］ ＤＲＡＭアクティベートモードにおいては、ＤＲＡＭア
レイが活性化される。ＤＲＡＭアクティベートモードの
指定には、前のクロックサイクルにおいてＤＲＡＭクロ
ックマスクＣＭｄが“Ｌ”のとき、次のクロックサイク
ルにおけるマスタクロックＫの立上がりエッジでロウア
ドレスストローブＲＡＳ＃を“Ｌ”に設定し、コラムア
ドレスストローブＣＡＳ＃を“Ｈ”およびデータ転送指
示ＤＴＤ＃を“Ｈ”に設定する。この状態においては、
ＤＲＡＭアドレスＡｄがＤＲＡＭアレイにおける行指定
用のロウアドレスとして取込まれ、行選択動作およびセ
ンスアンプによるメモリセルデータの検知、増幅および
ラッチが実行される。
【０２０８】［ＤＲＡＭプリチャージ］ ＤＲＡＭプリチャージモードは、ＤＲＡＭをスタンバイ
状態すなわちプリチャージ状態に設定する。このプリチ
ャージモードを実行することによりＤＲＡＭアクティベ
ートモードを終了させることができる。ＤＲＡＭプリチ
ャージモードは、マスタクロックＫの立上がりエッジに
おいてＤＲＡＭマスククロックＣＭｄを“Ｌ”とし、次
のクロックサイクルにおけるマスタクロックＫの立上が
りエッジにおいてロウアドレスストローブＲＡＳ＃およ
びデータ転送指示ＤＴＤ＃をともに“Ｌ”に設定しかつ
コラムアドレスストローブＣＡＳ＃を“Ｈ”に設定する
ことにより指定される。このＤＲＡＭプリチャージモー
ドが指定されるとＤＲＡＭはプリチャージ状態に復帰す
る。すなわちＤＲＡＭアレイにおいて活性状態の行（選
択行）が非選択状態とされ、次の活性サイクルを待つ状
態となる。ＤＲＡＭアレイにおいて異なる行を選択する
場合にはＤＲＡＭアクティベートモードを一旦ＤＲＡＭ
プリチャージサイクルで終了させた後に新たにＤＲＡＭ
アクティベートモードを実行することが必要とされる。
【０２０９】［ＤＲＡＭリードトランスファ］ ＤＲＡＭリードトランスファモードは、リードデータ転
送バッファ（ＤＴＢＲ）へＤＲＡＭアレイからデータを
転送するモードである。ＤＲＡＭアレイからリードデー
タ転送バッファ（ＤＴＢＲ）へのデータ転送とリードデ
ータ転送バッファからＳＲＡＭアレイおよびデータ入出
力回路へのデータ転送は別々の制御系により実行され
る。
【０２１０】ＤＲＡＭリードトランスファモードのため
には、ＤＲＡＭアクティベートモード指定中において、
マスタクロックＫの立上がりエッジでロウアドレススト
ローブＲＡＳ＃を“Ｌ”に設定し、データ転送指示ＤＴ
Ｄ＃を“Ｈ”に設定し、コラムアドレスストローブＣＡ
Ｓ＃を“Ｌ”に設定する。このときＤＲＡＭアドレス入
力Ａｄ４〜Ａｄ１１を列アドレスとして図１に示すコラ
ムブロックデコーダ１１２が動作し、ＤＲＡＭアレイに
おいて選択された行に接続されるメモリセルのうち対応
の列ブロック（データブロック）が選択され、この選択
されたデータブロックに含まれるメモリセルデータがリ
ードデータ転送バッファ（ＤＴＢＲ）へ転送される。
【０２１１】この転送動作を保証するために、アドレス
Ａｄ０〜Ａｄ３は“Ｌ”に設定することが要求される。
ＤＲＡＭリードトランスファモード設定時においては、
所定期間中他の動作はすべて禁止される。ＤＲＡＭリー
ドトランスファモードが指定されてから所定のクロック
期間が経過した後リード転送バッファ（ＤＴＢＲ）のデ
ータが確定状態となる。このＤＲＡＭリード転送モード
が指定されてからリードデータ転送バッファ（ＤＴＢ
Ｒ）内のデータが新しいデータにより確定状態となるま
でに要求される時間は「レイテンシ」と呼ばれ、後に説
明するコマンドレジスタに設定されたコマンドデータに
より決定される。
【０２１２】リードデータ転送バッファ（ＤＴＢＲ）は
ラッチ機能を備えており、前のサイクルのデータを保持
している。このレイテンシを設定しかつデータ転送時間
をマスタクロックＫにより決定することにより、確実に
リードデータ転送バッファ（ＤＴＢＲ）の内容を新しい
データに書換えかつ正確なデータの転送／読出ができ
る。このリードデータ転送バッファ（ＤＴＢＲ）のデー
タの変更時のアクセス動作を禁止することにより誤った
データがリードデータ転送バッファ（ＤＴＢＲ）に格納
されるまたはそこから読出されるのを防止する。
【０２１３】図２７は、ＤＲＡＭプリチャージモード、
ＤＲＡＭアクティベートモードおよびＤＲＡＭリードト
ランスファモード指定時における外部制御信号の状態お
よびリードデータ転送バッファの保持データの状態を示
す図である。以下、図２７を参照してＤＲＡＭの動作シ
ーケンスについて説明する。
【０２１４】図２７において、マスタクロックＫの第２
サイクルの立上がりエッジでＤＲＡＭクロックマスクＣ
Ｍｄが“Ｌ”となり、マスタクロックＫのＤＲＡＭコン
トロール回路（図１の参照番号１２８）への伝達が許可
される。
【０２１５】マスタクロックＫの第３サイクルにおける
立上がりエッジにおいてロウアドレスストローブＲＡＳ
＃およびデータ転送指示ＤＴＤ＃はともに“Ｌ”に設定
されかつコラムアドレスストローブＣＡＳ＃が“Ｈ”と
される。ＤＲＡＭプリチャージモードが指定される。
【０２１６】ＲＡＳプリチャージ時間ｔＲＰ（ＤＲＡＭ
部分の各信号線をプリチャージするのに最小限必要とさ
れる時間）が経過した後、マスタクロックＫの第７サイ
クルにおいてロウアドレスストローブＲＡＳ＃が“Ｌ”
に設定され、コラムアドレスストローブＣＡＳ＃および
ＤＴＤ＃がともに“Ｈ”に設定され、ＤＲＡＭアクティ
ベートモードが指定される。ここで、前のサイクル（第
６サイクル）においてＤＲＡＭクロックマスクＣＭｄは
“Ｌ”に立下がっている。以下の説明において、動作モ
ード指定時における前のサイクルではすべてＤＲＡＭク
ロックマスクＣＭｄは“Ｌ”であるため、とくに必要な
場合を除いて説明しない。
【０２１７】ＤＲＡＭアクティベートモードが指定され
ると、そのときに与えられていたＤＲＡＭアドレスＡｄ
０〜Ａｄ１１がＤＲＡＭアレイにおける行指定用ロウア
ドレスとして取込まれ行選択動作が実行され、選択され
たメモリセルのデータがセンスアンプにより検知増幅さ
れてラッチされる。
【０２１８】ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過し
た後、マスタクロックＫの第１０サイクルにおいて、ロ
ウアドレスストローブＲＡＳ＃およびデータ転送指示Ｄ
ＴＤ＃がともに“Ｈ”に設定され、コラムアドレススト
ローブＣＡＳ＃が“Ｌ”に設定される。これによりＤＲ
ＡＭリードトランスファモードが指定される。ＤＲＡＭ
アクティベートモードにより選択された行に接続される
メモリセルのうち、そのときに与えられていたＤＲＡＭ
アドレスＡｄ４〜Ａｄ１１にしたがってメモリセルブロ
ックが選択され、所定の時間経過後（図２７において２
クロックのレイテンシ）リードデータ転送バッファ（Ｄ
ＴＢＲ）のデータが新しいデータに変更される。
【０２１９】ＤＲＡＭリードトランスファモードが指定
されたとき、レイテンシがｎクロックサイクルならば、
ＤＲＡＭリードトランスファ開始サイクルから第（ｎ−
１）番目のクロックサイクルにおける新たな動作モード
の指定は禁止される。ＤＲＡＭアレイからリードデータ
転送バッファ（ＤＴＢＲ）へのデータ転送時において
は、リードデータ転送バッファはロックアウト状態とな
る。この期間中バッファリード動作（すなわちこのリー
ドデータ転送バッファ（ＤＴＢＲ）からデータを読出す
動作）はすべて禁止される。リードデータ転送バッファ
（ＤＴＢＲ）のデータが不安定なためである。
【０２２０】レイテンシが決定するクロックサイクルが
経過すると、新たな動作モードを指定することが可能と
なる。マスタクロックＫの第１２サイクルにおいて、ロ
ウアドレスストローブＲＡＳ＃およびデータ転送指示Ｄ
ＴＤ＃がともに“Ｌ”になり、コラムアドレスストロー
ブＣＡＳ＃が“Ｈ”となり、ＤＲＡＭプリチャージモー
ドが指定される。これによりＤＲＡＭアレイはプリチャ
ージ状態に復帰し、次のアクセスに備える。
【０２２１】図２８は、ＤＲＡＭリードトランスファモ
ードにおけるデータの流れを示す図である。図２８に示
すように、ＤＲＡＭリードトランスファモードにおいて
は、ＤＲＡＭアレイ１０２において選択された行のうち
所定数のメモリセルのブロックを選択し、この選択され
たメモリセルブロックのデータをリードデータ転送バッ
ファ１４０へ伝達する。ここで、ＤＲＡＭリード転送モ
ード動作を保証するために、ＤＲＡＭアドレスＡｄ０〜
Ａｄ３はすべて“Ｌ”に設定される。このＤＲＡＭアレ
イ部の動作において、ＤＴＢＲロックアウト期間を除い
てＳＲＡＭアレイに関連する動作は任意に実行すること
ができる。したがって、ＤＲＡＭアレイからのリードデ
ータ転送バッファ（ＤＴＢＲ）へのデータ転送と並行し
てＳＲＡＭアレイへアクセスしてデータの書込または読
出を行なうこともでき、またライトデータ転送バッファ
（ＤＴＢＷ）へのデータの書込も実行することができ
る。リードデータ転送バッファ（ＤＴＢＲ）へのデータ
転送に影響を及ばさなければよい。
【０２２２】［ＤＲＡＭライトトランスファ］ ＤＲＡＭライトトランスファモード時においては、ライ
トデータ転送バッファ（ＤＴＢＷ）に保持されているデ
ータがマスクレジスタに保持されているマスクデータに
したがってＤＲＡＭアレイにおける選択されたメモリセ
ルブロックへ書込まれる。図２９に示すように、ＤＲＡ
Ｍアクティベートサイクル実行後の所定時間経過後（Ｒ
ＡＳ−ＣＡＳ遅延時間ｔＲＣＤ経過後）のマスタクロッ
クＫの立上がりエッジにおいてロウアドレスストローブ
ＲＡＳ＃を“Ｈ”に設定しかつコラムアドレスストロー
ブＣＡＳ＃およびデータ転送指示ＤＴＤ＃をともに
“Ｌ”に設定する。それによりＤＲＡＭライトトランス
ファモードが指定される。そのときに与えられていたＤ
ＲＡＭアドレスＡｄ４〜Ａｄ１１が列ブロック（メモリ
セルブロック）選択用アドレスＣｏｌとして取込まれ、
メモリセルのブロックの選択動作が行なわれる。この選
択されたメモリセルのブロックに対しライトデータ転送
バッファ（ＤＴＢＷ）からデータが同時に伝達される。
ＤＲＡＭライトトランスファモードはその動作を保証す
るために、ＤＲＡＭアドレスＡｄ０〜Ａｄ３を“Ｌ”に
設定することが要求される。ＤＲＡＭライトトランスフ
ァモードが指定された最初の１クロックサイクル（図２
９の第１０クロックサイクル）においてはＤＲＡＭアレ
イに対する新たな動作はすべて禁止される。
【０２２３】ＤＲＡＭライトトランスファモードが指定
された最初のサイクルに続く次のサイクルにおいては、
マスクレジスタのマスクデータはすべてセット状態（デ
ータ転送禁止）に設定される。次のデータの誤重複書込
を禁止するためである。
【０２２４】図２９において、ＲＡＳサイクル期間ｔＲ
ＡＳが経過した後、マスタクロックＫの第１２サイクル
においてロウアドレスストローブＲＡＳ＃およびデータ
転送指示ＤＴＤ＃がともに“Ｌ”に設定され、コラムア
ドレスストローブＣＡＳ＃が“Ｈ”に設定されＤＲＡＭ
プリチャージモードが指定される。ここで、ＤＲＡＭラ
イトトランスファモードが指定された最初の１クロック
サイクルにおいてはライトデータ転送バッファ（ＤＴＢ
Ｗ）はロックアウト状態とされる。すなわちライトデー
タ転送バッファに対するアクセスはこのサイクル中すべ
て禁止される。ＳＲＡＭアレイに関連する動作は自由に
設定し実行することができる。
【０２２５】図３０は、ＤＲＡＭライトトランスファモ
ード時におけるデータの流れを示す図である。図３０に
おいて、ライトデータ転送バッファ１４４に格納された
データがマスクレジスタ１４６に設定されているマスク
データにしたがってＤＲＡＭアレイ１０２へ転送され
る。ＤＲＡＭアレイ１０２においては、すでに行が選択
されており、ＤＲＡＭライトトランスファモード時にお
いてこの選択された行における複数のメモリセルのブロ
ックが選択される。この選択された複数のメモリセルの
ブロックへライトデータ転送バッファ１４４からデータ
が転送される。図３０から明らかなように、ＳＲＡＭア
レイ１０４へはこの期間アクセスすることができ、また
リードデータ転送バッファ１４０へも外部からアクセス
することができる。
【０２２６】次にＤＲＡＭ部の具体的構造について説明
する。図３１は図１に示すＤＲＡＭコントロール回路と
マスク回路の構成の一例を示す図である。図３１におい
て、Ｋバッファ１２４は、外部クロックＫを受け内部マ
スタクロックＫｉを発生する。
【０２２７】マスク回路１２６は、ＤＲＡＭクロックマ
スクＣＭｄをＫバッファ１２４からの内部クロックＫｉ
を１クロック間遅延させるシフトレジスタ２０２と、こ
のシフトレジスタ２０２からの遅延クロックマスクＣＭ
ｄＲにしたがって内部マスタクロックＫｉを通過させる
ゲート回路２０４を含む。図３１においては、ゲート回
路２０４は遅延クロックマスクＣＭｄＲが“Ｈ”のとき
に内部マスタクロックＫｉの伝達を禁止するｐチャネル
ＭＯＳ（絶縁ゲート型電界効果）トランジスタにより示
される。あるサイクルにおいて、クロックマスクＣＭｄ
が“Ｈ”の状態に設定された場合には、次のサイクルに
おいて内部マスタクロックＫｉの伝達が禁止されるた
め、ＤＲＡＭマスタクロックＤＫの発生が停止される。
【０２２８】ＤＲＡＭコントロール回路１２８は、ＤＲ
ＡＭマスタクロックＤＫの立上がりエッジでロウアドレ
スストローブＲＡＳ＃を取込み内部ロウアドレスストロ
ーブＲＡＳ＃を発生するＲＡＳバッファ２０６と、ＤＲ
ＡＭマスタクロックＤＫの立上がりエッジでコラムアド
レスストローブＣＡＳ＃をラッチし内部コラムアドレス
ストローブＣＡＳ＃を発生するＣＡＳバッファ２０８
と、ＤＲＡＭマスタクロックＤＫに応答してこの立上が
りエッジでデータ転送指示ＤＴＤ＃を取込み内部転送指
示ＤＴＤを発生するＤＴＤバッファ２１０と、ＤＲＡＭ
マスタクロックＤＫの立上がりエッジで内部制御信号Ｒ
ＡＳ、ＣＡＳおよびＤＴＤを取込みその信号の状態によ
り指定されたモードを判別するとともに、判別された動
作モードにしたがって必要な制御信号を発生するＤＲＡ
Ｍ制御信号発生回路２１２を含む。
【０２２９】ＤＲＡＭ制御信号発生回路２１２は、また
ＤＲＡＭマスタクロックＤＫにしたがってデータ転送時
に必要とされるレイテンシの期間の監視などを実行す
る。ＤＲＡＭ制御信号発生回路２１２は、ＤＲＡＭアレ
イ部の駆動およびデータ転送回路（リードデータ転送バ
ッファおよびライトデータ転送バッファ）とＤＲＡＭア
レイとの間のデータ転送動作に必要とされる各制御信号
を発生する。図３１においては、転送系回路の動作を制
御するための転送制御信号φＤＴと、信号ＲＡＳに関連
する回路（ＤＲＡＭアレイにおける行選択動作等）の動
作を制御するためのＲＡＳ系制御信号φＲＡとＣＡＳ系
の動作（列選択動作等）に関連する回路部分の動作を制
御するための制御信号φＣＡを代表的に示す。
【０２３０】アドレスバッファ１０８は、ＤＲＡＭマス
タクロックＤＫとＲＡＳ系制御信号φＲＡに応答して外
部ＤＲＡＭアドレスＡｄを取込みＤＲＡＭロウアドレス
Ａｄｒを発生するロウバッファ２１４と、ＤＲＡＭマス
タクロックＤＫとＣＡＳ系制御信号φＣＡとに応答して
ＤＲＡＭアドレスＡｄをラッチしＤＲＡＭ列アドレスＡ
ｄｃを発生するコラムバッファ２１６を含む。ロウアド
レスＡｄｒは図１に示すロウデコーダ１１０へ与えら
れ、コラムバッファ２１６からの列アドレスのうち上位
の所定のビットが図１に示すコラムブロックデコーダ１
１２へ与えられる。また動作モードに応じては、後に説
明するが、コマンドレジスタへのコマンドデータとして
のこの列アドレスＡｄｃまたはＡｄｒが利用される。列
アドレスＡｄｃはまたデータ転送モードの種類（これも
後に説明する）を指定するために利用される。
【０２３１】上述のように、このＤＲＡＭコントロール
回路１２８は、ＤＲＡＭアレイの動作とＤＲＡＭアレイ
とデータ転送回路との間のデータ転送動作のみを制御す
る。ＳＲＡＭアレイ部分の動作とは独立である。これに
より、上述のように、ＳＲＡＭコントロール回路１３２
へ与えられる制御信号の状態と無関係に、ＤＲＡＭアレ
イの駆動およびＤＲＡＭアレイとデータ転送回路との間
のデータ転送を実行することができる。
【０２３２】［データ転送バッファ回路］ データ転送回路は、リードデータ転送バッファとライト
データ転送バッファとにより、ＤＲＡＭアレイとＳＲＡ
Ｍアレイとの間で双方向でデータを転送する。これらの
転送バッファは、単純な３状態バッファで構成すること
ができるが、これらの転送バッファに、ラッチ機能を設
ける。このライトデータ転送バッファおよびリードデー
タ転送バッファにラッチ機能を持たせることにより実現
される動作モードについて以下に説明する。
【０２３３】図３２は、双方向転送ゲートのより具体的
な構成を示す図である。この双方向転送ゲートは、ＤＲ
ＡＭアレイからのデータすなわちグローバルＩＯ線対Ｇ
ＩＯのデータを受けるためのリード転送バッファ２１０
と、ＳＲＡＭアレイからのデータ（ＳＲＡＭアレイに格
納されたデータまたは外部から与えられるデータ）を受
けるためのライト転送バッファ２５０を含む。
【０２３４】リード転送バッファ２１０は、データ転送
指示信号φＴＤＳ１に応答して導通するゲート２１２
と、ゲート２１２を介して与えられたデータをラッチす
るためのラッチ回路２３０と、ラッチ回路２３０のラッ
チデータを反転するインバータ回路２１８と、転送指示
信号φＴＤＳ２に応答して導通し、インバータ回路２１
８の出力データをＳＲＡＭビット線対ＳＢＬ上へ伝達す
るゲート２２０を含む。ラッチ回路２３０は、大きな駆
動能力を有するインバータ回路２１４と、小さな駆動力
を有するインバータ回路２１６を含む。インバータ回路
２１４の出力はインバータ回路２１６の入力に接続さ
れ、インバータ回路２１６の出力がインバータ回路２１
４の入力に接続される。このインバータ回路２１４およ
び２１６の駆動力に違いを設けることにより、データの
ラッチ機能とともに一方方向へのデータ転送を高速で実
行することができる。
【０２３５】ライト転送バッファ２５０は、転送指示信
号φＴＳＤ２に応答して導通し、ＳＲＡＭビット線対Ｓ
ＢＬ上のデータを伝達するゲート２６０と、ゲート２６
０を介して与えられるデータを反転するインバータ回路
２５８と、インバータ回路２５８の出力をラッチするた
めのラッチ回路２３２と、転送指示信号φＴＳＤ１に応
答してラッチ回路２３２の出力をグローバルＩＯ線対Ｇ
ＩＯ上へ伝達するゲート２５２を含む。ラッチ回路２３
２は、大きな駆動能力を有するインバータ回路２５４
と、小さな駆動能力を有するインバータ回路２５６を含
む。インバータ回路２５４の出力がインバータ回路２５
６の入力に接続され、インバータ回路２５６の出力がイ
ンバータ回路２５４の入力に接続される。
【０２３６】転送指示信号φＴＤＳ１およびφＴＳＤ１
は、ロウアドレスストローブＲＡＳ＃、コラムアドレス
ストローブＣＡＳ＃およびデータ転送指示ＤＴＤ＃に従
って、図１に示すＤＲＡＭコントロール回路から発生さ
れる。
【０２３７】転送指示信号φＴＤＳ２およびφＴＳＤ２
は、チップイネーブルＥ＃、ライトイネーブルＷＥ＃、
制御クロックＣＣ１＃およびＣＣ２＃にしたがって図１
に示すＳＲＡＭコントロール回路１３２から発生され
る。図３２に示す双方向転送バッファの動作について、
その動作波形図である図３３を参照して説明する。
【０２３８】上述のごとく、ＤＲＡＭアレイとＳＲＡＭ
アレイとはそれぞれ独立に駆動することができる。図３
３において、ＳＲＡＭ部分に対しては、マスタクロック
Ｋの第１サイクルないし第６サイクルまではチップイネ
ーブルＥ＃が“Ｌ”にあり、ライトイネーブルＷＥ＃お
よび制御クロックＣＣ１＃およびＣＣ２＃がともに
“Ｈ”であるため、ＳＲＡＭリードモードが指定されて
おり、マスタクロックＫの立上がりエッジで与えられた
ＳＲＡＭアドレスＡｓに従ってスタティック型メモリセ
ルの選択が行なわれ、この選択されたメモリセルのデー
タが読出される。
【０２３９】ＤＲＡＭ部分においては、マスタクロック
Ｋの第３クロックにおいてロウアドレスストローブＲＡ
Ｓ＃が“Ｌ”に立下がる。これによりＤＲＡＭアクティ
ベートモードが指定され、そのときに与えられているＤ
ＲＡＭアドレスＡｄが行アドレスとして取込まれ、行選
択動作が実行される。ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ
が経過すると、コラムアドレスストローブＣＡＳ＃が
“Ｌ”に立下がる。転送方向指示ＤＴＧ＃は“Ｈ”であ
る。これによりＤＲＡＭリードトランスファモードが指
定され、そのときに与えられていたＤＲＡＭアドレスＡ
ｄをブロックアドレスとして、ＤＲＡＭアレイにおいて
メモリセルブロックが選択され、この選択されたメモリ
セルのデータがリード転送バッファ２１０へ伝達される
（図３２において転送制御信号φＴＤＳ１が“Ｈ”とな
る）。
【０２４０】ＤＴＢＲロックアウト期間が経過すると
（この期間はレイテンシにより決定される）、ＳＲＡＭ
部分において、制御クロックＣＣ１＃が“Ｌ”に立下が
り、バッファリードトランスファ／リードモードが指定
される。これにより図３２に示す転送制御信号φＴＤＳ
２が“Ｈ”となり、ラッチ回路２３０にラッチされてい
たデータがＳＲＡＭビット線対ＳＢＬに伝達される。こ
のＳＲＡＭビット線対ＳＢＬに伝達されたデータは、Ｓ
ＲＡＭリードトランスファ／リードモード指示時に与え
られたＳＲＡＭアドレスＡｓによりさらに選択され、デ
ータが読出される。すなわち、図３３においてマスタク
ロックＫの第８サイクルからＤＲＡＭアレイから転送さ
れた新たなデータｂ１…が連続的に読出される。
【０２４１】マスタクロックＫの第８サイクルにおい
て、ロウアドレスストローブＲＡＳ＃および転送方向指
示ＤＴＤ＃がともに“Ｌ”となり、ＤＲＡＭプリチャー
ジモードが指定され、ＤＲＡＭはプリチャージ状態に復
帰する。
【０２４２】図３４は、ＤＲＡＭとＳＲＡＭの並列動作
を模式的に示す図である。図３４（Ａ）において、ＳＲ
ＡＭアレイにおいては、外部から与えられるＳＲＡＭア
ドレスＡｓにしたがってデータの読出が実行される。こ
のＳＲＡＭアレイにおけるデータ読出動作と並行して、
ＤＲＡＭにおいて行およびメモリセルブロックＭＤＢ０
の選択が実行され、この選択されたメモリセルブロック
ＭＤＢ０が転送バッファＤＴＢＲへ転送され、そこに保
持される。
【０２４３】図３４（Ｂ）において、バッファリードト
ランスファ／リード動作が実行され、リード転送バッフ
ァＤＴＢＲに配置されているデータがＳＲＡＭアレイへ
転送され、このメモリセルデータブロックＭＤＢ０（１
６ビット）から１ビットのデータが同時に読出される。
この動作を繰返すことにより、高速でアクセスすること
ができる。
【０２４４】特に、グラフィック用途においては、次に
アクセスされるべき番地は予め知ることができる。すな
わち、ＣＲＴディスプレイにおいては１走査線上のデー
タが順次アクセスされる。このＣＲＴ上に表示されるデ
ータのアドレスは連続している。したがって常に次にア
クセスされるべき番地を知ることができる。このＣＤＲ
ＡＭをグラフィック用途に利用することにより、ＤＲＡ
Ｍアレイにおいて次にアクセスされるべきデータを予め
選択し、リード転送バッファにおいてラッチしておく動
作を実行することにより、高速でグラフィックデータの
処理を実行することができる。
【０２４５】また後に説明するがこの動作モードを利用
することにより、ＤＲＡＭアレイにおけるセンスアンプ
を補助的なキャッシュとして利用することができ、キャ
ッシュミス時のペナルティを低減することもできる。こ
の動作については後に詳細に説明する。
【０２４６】図３５は、ＤＲＡＭアレイとＳＲＡＭアレ
イを並列に駆動する際の別の動作態様を示す図である。
図３５においては、図３３に示す動作と異なり、マスタ
クロックＫの第１０サイクルにおいて再びＤＲＡＭリー
ドトランスファモードを指定する。これによりリード転
送バッファへ現在選択されているＤＲＡＭの行のうちの
別のメモリセルブロックのデータが転送される。
【０２４７】マスタクロックＫの第（ｎ＋１）サイクル
において、制御クロックＣＣ１＃を“Ｌ”、制御クロッ
クＣＣ２＃を“Ｈ”に設定する。これによりバッファリ
ードトランスファ／リードモードが指定され、リード転
送バッファＤＴＢＲに格納されていたデータがＳＲＡＭ
アレイへ転送されるとともに、この転送されたメモリセ
ルデータブロックのうちのデータがさらに選択されて読
出される。この動作を繰返すことにより、大量のデータ
を高速で読出すことができる。
【０２４８】この動作モードすなわちＤＲＡＭの高速モ
ード（ページモード）を利用することにより、データ転
送動作を高速で実行することができる。すなわち図３４
（Ａ）および（Ｂ）に示す動作が繰返し実行される。Ｄ
ＲＡＭアレイのプリチャージモードが指定されるまで、
ページモード動作に従ってＤＲＡＭアレイからＳＲＡＭ
アレイへのデータ転送を実行することができる。このと
き逆にまたＳＲＡＭアレイからＤＲＡＭアレイへデータ
のブロックをページモードに従って転送することができ
る。さらに、ライトデータ転送バッファ回路へは外部か
ら直接データを書込むことができるため、バッファライ
トモードを行なって次いでＤＲＡＭライトトランスファ
モードを指定すればＤＲＡＭアレイへページモードに従
ってデータの書込を行なうことができる。
【０２４９】［マスクレジスタ］ 図１に示すように、ライトデータ転送バッファに対して
はマスクレジスタが設けられる。外部からバッファライ
トモードでデータをライトデータ転送バッファへ書込ん
だとき不要データがＤＲＡＭアレイへ転送されるのを防
止する必要があるためである。以下、このマスクレジス
タの機能について簡単に説明し、その詳細構成について
は後に双方向転送ゲートのより詳細な構成とともに説明
する。
【０２５０】図３６は１ビットのライトデータ転送バッ
ファ回路に対応するマスクレジスタの構成の一例を示す
図である。図３６において、マスクレジスタ２９０は、
インバータ回路２６６および２６８からなるラッチ回路
２６１と、セット指示信号φＳに応答してこのラッチノ
ードＬＮへ電源電位Ｖｃｃレベルの信号を伝達するゲー
ト２６２と、リセット指示信号φＲに応答してラッチノ
ードＬＮへ接地電位Ｖｓｓレベルの信号を伝達するゲー
ト２６４と、ラッチ回路２６１のラッチデータに従って
ライトデータ転送バッファ（ＤＴＢＷ）２５０の出力デ
ータを選択的にグローバルＩＯ線対ＧＩＯへ伝達するゲ
ート２７０を含む。グローバルＩＯ線対ＧＩＯは、ＤＲ
ＡＭアレイにおいて配置され、選択されたＤＲＡＭセル
が結合される。１６ビットの一括データ転送が行われる
ため、１６対のグローバルＩＯ線対ＧＩＯが配置され
る。セット指示信号φＳが与えられるとマスクレジスタ
２９０は、マスクセットデータを格納し、ライトデータ
転送バッファ（ＤＴＢＷ）２５０からの書込データの転
送を禁止する。リセット指示信号φＲが与えられると、
このマスクレジスタ２９０は、ライトデータ転送バッフ
ァ（ＤＴＢＷ）の出力するデータを通過させる。
【０２５１】図３７は、マスクデータセットおよびリセ
ット指示信号を発生するための制御回路の構成の一例を
示す図である。マスクデータセット／リセット指示信号
発生系は、ＳＲＡＭブロックアドレスＡｓ０〜Ａｓ３を
デコードするデコーダ２７２と、デコーダ２７２の列選
択信号ＣＤとバッファライトモード指示信号φＢＷとを
受けるＡＮＤ回路２７４と、ＡＮＤ回路２７４の出力と
バッファライトトランスファモード（バッファライトト
ランスファ／ライトモードを含む）指示信号φＢＷＴと
を受けるＯＲ回路２７８と、信号φＴＳＤ１の立下がり
に応答してワンショットのパルスを発生するパルス発生
回路２８０と、回路２８０の出力とマスクデータセット
指示信号φＭＳとを受けるＯＲ回路２８２を含む。ＯＲ
回路２７８からマスクデータリセット指示信号φＲが発
生され、ＯＲ回路２８２からマスクデータセット信号φ
Ｓが発生される。
【０２５２】バッファライトモードが指定されたときに
はこのデータが書込まれたライトデータ転送バッファに
対してのみマスクデータがリセット状態とされる。ＳＲ
ＡＭアレイからのデータ転送を示すときにはすべてのビ
ットに対するマスクデータがリセット状態とされる。ま
たマスクデータセット信号φＭＳ（これは後に説明する
コマンドレジスタから発生される）が発生されたときに
は、このマスクレジスタ２９０がセット状態となる。マ
スクイネーブルＭ０〜Ｍ３が利用されるとき、マスクイ
ネーブルＭ０〜Ｍ３が活性状態となるとゲート回路２７
４の出力を“Ｌ”に設定する構成が用いられる。
【０２５３】図３８（Ａ）および（Ｂ）は、マスクレジ
スタの機能を模式的に示す図である。図３８（Ａ）にお
いて、外部からの書込データ（ＤＱ）がライトデータ転
送バッファＤＴＢＷへ書込まれたとき、マスクレジスタ
ＭＲにおいて、この書込を受けたライト転送バッファに
対応するマスクデータのみがリセット状態とされる。し
たがって、ＤＲＡＭアレイ（ＤＲＡＭ）へデータを転送
するＤＲＡＭライトトランスファモード時においては、
このライトデータ転送バッファＤＴＢＷにおいて書込を
受けた転送バッファからのデータのみが伝達される。
【０２５４】図３８（Ｂ）においては、ＳＲＡＭアレイ
からライトデータ転送バッファＤＴＢＷへデータが転送
される。この状態において、マスクレジスタＭＲのマス
クデータはすべてリセット状態となる。したがってＳＲ
ＡＭアレイから伝達されたデータはすべてＤＲＡＭアレ
イへ伝達される。
【０２５５】上述のように、ライトデータ転送バッファ
（ＤＴＢＷ）に対してマスクレジスタを設けることによ
り、外部から直接ライトデータ転送バッファへデータを
書込むとき、必要なデータのみをＤＲＡＭアレイへ書込
むことが可能となる。
【０２５６】また、ライトデータ転送バッファに対しマ
スクレジスタを設けることにより、このＣＤＲＡＭをＣ
ＰＵのメインメモリとして用いる場合と、グラフィック
データ格納のために用いる場合との両方に容易に利用す
ることが可能となる。
【０２５７】また図３２に示すようにリード転送バッフ
ァとライト転送バッファとを別々に設けることにより、
読出されるべきデータがＤＲＡＭアレイからリードデー
タ転送バッファへ伝達される前にライトデータ転送バッ
ファへデータを格納することができ（ＳＲＡＭアレイか
らまたは外部から）、高速でアクセスを行なうことがで
きる。
【０２５８】さらに、このマスクレジスタを設けること
により、ＤＲＡＭアレイにおいて、必要なデータのみを
書換えることができ（マスクデータをリセットすること
ができるため）、リードモディファイライト動作を用い
て一旦ＤＲＡＭアレイからデータを読出し、このデータ
読出を受けたメモリセルのデータを外部から書換える必
要がなく、高速で必要なデータの書換を実行することが
できる。
【０２５９】図１に示す双方向データ転送バッファ回路
の構成において、ライトデータ転送バッファが一時レジ
スタを備えているのは、確実に必要なデータのみをＤＲ
ＡＭアレイへ転送するためである。通常、ＤＲＡＭライ
トトランスファモードが指定されたとき、ＤＲＡＭアレ
イが活性状態にあれば、このライトデータ転送バッファ
のデータがＤＲＡＭアレイ内の指定されたメモリセルブ
ロックに書込まれる。このときにはマスクレジスタによ
り書込みに対するマスクが実行される。マスクレジスタ
がセットされたビットに対しては書込は行なわれない。
ライトデータ転送バッファ（図１の符号１４４）と一時
レジスタ（図１の符号１４２）との間のデータの転送を
ＤＲＡＭアドレスＡｄの最下位２ビットを用いて制御す
る。このレジスタ１４２および１４４の間のデータ転送
は、ＤＲＡＭアクティベートコマンドが発行された後Ｒ
ＡＳ＃レイテンシが経過しなおかつこのＤＲＡＭライト
トランスファモードが指定された後ＣＡＳ＃レイテンシ
が経過したサイクルで終了する。ＤＲＡＭアドレスＡｄ
０が“０”のときこのレジスタ１４２および１４４の間
のデータ転送は実行されず、“１”であればデータ転送
が実行される。
【０２６０】［実施例２] データ出力に対して、ＤＱコントロールＤＱＣを設け
る。このＤＱコントロールＤＱＣによりデータの出力を
データ出力イネーブル状態および出力ハイインピーダン
ス状態に選択的に設定する。ディセレクト状態をこのＤ
ＱコントロールＤＱＣにより制御する。制御クロックＣ
Ｃ１＃を“Ｌ”に設定し、制御クロックＣＣ０＃、ライ
トイネーブルＷＥ＃を“Ｈ”に設定するとＳＲＡＭリー
ドモードが指定される。ＳＲＡＭアレイにおいてデータ
が選択される。このとき、ＤＱコントロールＤＱＣを
“Ｈ”に設定すると、このＳＲＡＭアレイから読出され
たデータが出力される。データコントロールＤＱＣを利
用するため、動作モードを指定する制御信号の状態が実
施例１と異なる。以下、実施例２におけるデータ転送に
関連する動作について簡単に転送データの流れを参照し
て説明する。
【０２６１】［ＳＲＡＭリード］ 図３９は、この発明の実施例２に従うデータ転送回路の
構成を概略的に示す図である。図３９において、ＤＲＡ
Ｍアレイ１０２とＳＲＡＭアレイ１０４との間で双方向
にデータを転送する双方向データ転送回路１５００と、
ＳＲＡＭアレイ１０４および双方向データ転送回路１５
００と外部との間でデータを転送する入出力回路１４３
５が設けられる。
【０２６２】データ転送回路１５００は、ＤＲＡＭアレ
イ１０２からＳＲＡＭアレイ１０４へデータを転送する
リードデータ転送バッファ(ＤＴＢＲ)１５１０と、ＤＲ
ＡＭアレイ１０２へ書込みデータを転送するライトデー
タ転送バッファ(ＤＴＢＷ)１５２０と、ライトデータ転
送バッファ１５１０およびＳＲＡＭアレイ１０４からの
データを増幅する第１のセンスアンプ１５１２と、第１
のセンスアンプ１５１２の出力データを列デコーダ１５
１６からの選択信号に従って選択してかつ増幅する第２
のセンスアンプ１５１４と、入出力回路１４３５からの
書込みデータをＳＲＡＭアレイへ転送するライトドライ
ブ回路１５１８とを含む。ライトデータ転送バッファ１
５２０へは、入出力回路１４３５からの書込みデータま
たは第１のセンスアンプ１５１２の出力データが与えら
れる。列デコーダ１５１６は、図示しないＳＲＡＭアド
レス信号にしたがって選択信号を生成して、第２のセン
スアンプ１５１４およびライトドライブ回路１５１８へ
この生成した選択信号を与える。
【０２６３】入出力回路１４３５は、第２のセンスアン
プ１５１４の出力データを受けて外部読出データを生成
するメインアンプ１４３８と、外部書込みデータから内
部書込データを生成してライトドライブ回路１５１８お
よびライトデータ転送バッファ１５２０へ与える入力バ
ッファ（Ｄｉｎバッファ）１４３４を含む。
【０２６４】図３９においては、ＳＲＡＭリードモード
動作時におけるデータの別の流れを併せて示す。図３９
において、ＳＲＡＭリードモード動作時においては、Ｓ
ＲＡＭアレイ１０４において行が選択され、この行に接
続されるメモリセルのデータが第１のセンスアンプ１５
１２で増幅された後第２のセンスアンプ１５１４へ伝達
される。列デコーダ１５１６がこの１６ビットのうちの
１ビット（ＩＯが４の場合）を選択し、対応の第２のセ
ンスアンプ１５１４を活性状態とする。選択された４ビ
ット（ＩＯが４ビット構成の場合、以下の説明において
も同様とする）が第２のセンスアンプ１５１４で増幅さ
れてメインアンプ回路１４３８へ伝達される。ＤＱコン
トロールＤＱＣが“Ｈ”であれば、メインアンプ回路１
４３８が活性状態とされ、この読出されたデータが入出
力端子ＤＱへ伝達される（ここで図３９においてはデー
タ入出力構成としては、共通ＤＱ配置が選択された状態
を示す。以下の説明においても同様とする）。
【０２６５】この状態において、ＤＱコントロールＤＱ
Ｃが“Ｌ”であれば、メインアンプ回路１４３８は動作
せず、ディセレクトＳＲＡＭモードと同様となる。
【０２６６】［ＳＲＡＭライトモード］ 制御クロックＣＣ０＃を“Ｈ”に設定し、制御クロック
ＣＣ１＃およびライトイネーブルＷＥ＃を“Ｌ”にセッ
トすると「ＳＲＡＭライトモード」が指定される。ＤＱ
コントロールＤＱＣが“Ｈ”にあれば、そのときに与え
られた外部データが取込まれ内部書込データが生成され
る。この生成された内部書込データはそのときに与えら
れているＳＲＡＭアドレスＡｓ０〜Ａｓ１１に従って選
択されたメモリセルへ書込まれる。
【０２６７】図４０に示すようにＳＲＡＭライトモード
動作においてＤＱ出力端子に与えられたデータは、Ｄｉ
ｎバッファ１４３４を介して書込ドライブ回路１５１８
へ与えられる。書込ドライブ回路１５１８は列デコーダ
１５１６からの列選択信号に応答してこの与えられたデ
ータをＳＲＡＭアレイ１０４における対応のメモリセル
へ書込む。
【０２６８】［バッファリードトランスファモード］ 制御クロックＣＣ０＃およびＤＱコントロールＤＱＣを
ともに“Ｌ”に設定し、制御クロックＣＣ１＃およびラ
イトイネーブルＷＥ＃を“Ｈ”に設定するとバッファリ
ードトランスファモードが指定される。ＤＱコントロー
ルＤＱＣを“Ｌ”に設定して出力ハイインピーダンス状
態とするのは、リード転送バッファ回路から転送された
データが誤って出力されるのを防止するためである。
【０２６９】このデータにおいて、リードデータ転送バ
ッファ回路（ＤＴＢＲ）にラッチされているデータがＳ
ＲＡＭアレイへ同時に転送される。この場合、ＳＲＡＭ
アドレスＡｓ４〜Ａｓ１１がＳＲＡＭロウアドレスとし
て利用され、行選択動作が実行される。
【０２７０】図４１に示すように、バッファリードトラ
ンスファモード動作時において、リードデータ転送バッ
ファ回路（ＤＴＢＲ）１５１０の１６ビットのデータが
ＳＲＡＭアレイ１０４の選択された行へ同時に伝達され
る。
【０２７１】［バッファライトトランスファモード］ 制御クロックＣＣ１＃を“Ｈ”に設定し、制御クロック
ＣＣ０＃、ライトイネーブルＷＥ＃およびＤＱコントロ
ールＤＱＣを“Ｌ”に設定するとバッファライトトラン
スファモードが指定される。この場合、ＳＲＡＭアレイ
からライトデータ転送バッファ回路へデータが伝達され
る。後に詳細に説明するが、ライトデータ転送バッファ
回路およびマスクレジスタ回路はともにテンポラリラッ
チ回路を含んでおり、２段のラッチ回路構成を備える。
バッファライトトランスファモードにおいてはこのライ
トデータ転送バッファ回路に含まれるテンポラリラッチ
にＳＲＡＭアレイからのデータが格納される。このとき
同様にマスクレジスタ回路においてこのテンポラリマス
クレジスタのマスクデータがすべてリセット状態とされ
る。ＳＲＡＭアドレスＡｓ４〜Ａｓ１１がＳＲＡＭロウ
アドレスとして取込まれてＳＲＡＭアレイにおける行選
択動作が実行され、選択された行のメモリセルのデータ
がライトデータ転送バッファ回路へ転送される。
【０２７２】図４２に示すように、バッファライトトラ
ンスファモード動作時において、ＳＲＡＭアレイ１０４
において選択された行に接続されるメモリセルのデータ
が第１のセンスアンプ１５１２により増幅された後にラ
イトデータ転送バッファ回路１５２０（正確にはそこに
含まれるテンポラリレジスタ）に格納される。
【０２７３】［バッファリードトランスファおよびリー
ドモード］ 制御クロックＣＣ０＃を“Ｌ”に設定し、かつ制御クロ
ックＣＣ１＃、ライトイネーブルＷＥ＃およびＤＱコン
トロールＤＱＣを“Ｈ”に設定するとバッファリードト
ランスファおよびリードモードが指定される。この場
合、リードデータ転送バッファ回路に格納されているデ
ータがＳＲＡＭアレイへ転送されるとともに、外部へデ
ータが伝達される。この場合には、ＳＲＡＭアドレスＡ
ｓ０〜Ａｓ１１がすべて利用される。バッファリードト
ランスファモードとバッファリードトランスファおよび
リードモードの指定時においては、制御信号の状態とし
ては、ＤＱコントロールＤＱＣの状態が異なっているだ
けである。このとき、ＤＱコントロールＤＱＣにより入
出力回路のみならず、列デコーダの活性／非活性をも制
御するように構成してもよい。
【０２７４】図４３に示すように、バッファリードトラ
ンスファおよびリードモード動作時においては、リード
データ転送バッファ回路１５１０から１６ビットのデー
タがＳＲＡＭアレイ１０４の選択された行へ伝達される
とともに、第１のセンスアンプ１５１２および第２のセ
ンスアンプ１５１４を介して、列デコーダ１５１６によ
り選択された１６ビットのうちの１ビット（正確にはＩ
Ｏが４であり、４ビット）のデータがデータ入出力端子
ＤＱへ伝達される。
【０２７５】［バッファライトトランスファおよびライ
トモード］ 制御クロックＣＣ０＃およびライトイネーブルＷＥ＃を
ともに“Ｌ”に設定し、制御クロックＣＣ１＃およびＤ
ＱコントロールＤＱＣを“Ｈ”に設定すると、バッファ
ライトトランスファおよびライトモードが指定される。
このモードにおいては、外部から与えられた書込データ
がＳＲＡＭアレイの対応のメモリセルへ書込まれるとと
もに、この書込まれたデータはまたライトデータ転送バ
ッファ回路に含まれる対応のレジスタに書込まれる。こ
の場合においても、ライトデータ転送バッファ回路にお
いてはテンポラリレジスタに対してこのデータ書込を受
けたメモリセルが接続される１行のデータが転送され
る。そのときマスクレジスタのマスクデータはすべてリ
セット状態とされる。
【０２７６】すなわち図４４に示すように、データ入力
端子ＤＱへ与えられたデータがＤｉｎバッファ１４３４
を介して書込ドライブ回路１５１８へ与えられ、この書
込ドライブ回路１５１８が列デコーダ１５１６からの列
選択信号に従って活性化されＳＲＡＭアレイ１０４の対
応のメモリセルへデータを書込む。データ書込を受けた
メモリセルを含む選択行の１行のメモリセルのデータが
第１のセンスアンプ１５１２を介してライトデータ転送
バッファ回路１５２０へ伝達される。ここで、図４４に
おいては、書込ドライブ回路１５１８を介して書込デー
タがＳＲＡＭアレイ１０４の対応のメモリセルへ書込ま
れた後に第１のセンスアンプ１５１２を介してライトデ
ータ転送バッファ回路１５２０へ１行のメモリセルのデ
ータが伝達されているように示している。
【０２７７】しかしながら、この書込ドライブ回路１５
１８のＳＲＡＭアレイ１０４のメモリセルへのデータ書
込と並行してＳＲＡＭアレイ１０４の選択された行のメ
モリセルのデータを第１のセンスアンプ１５１２を介し
てライトデータ転送バッファ回路１５２０へ転送すると
ともに、このライトデータ転送バッファ回路１５２０に
おいては書込ドライブ回路１５１８と同様のタイミング
で対応のレジスタへのデータの書込が実行される構成が
利用されてもよい。
【０２７８】ここで、この構成において列デコーダ１５
１６が書込ドライブ回路１５１８および第２のセンスア
ンプ１５１４のみを駆動するように示されている。しか
しながら列デコーダ１５１６はまたライトデータ転送バ
ッファ回路１５２０に含まれるレジスタの選択機能をも
備えている。
【０２７９】このバッファライトトランスファおよびラ
イトモード動作時においてもＤＱコントロールＤＱＣを
“Ｌ”に設定すればバッファライトトランスファ動作の
みが実行される。
【０２８０】［バッファリードモード］ 制御クロックＣＣ０＃およびＣＣ１＃をともに“Ｌ”に
設定し、ライトイネーブルＷＥ＃およびＤＱコントロー
ルＤＱＣを“Ｈ”に設定するとバッファリードモードが
指定される、バッファリードモード動作においては、Ｓ
ＲＡＭアドレス（ブロックアドレス）Ａｓ０〜Ａｓ３に
したがってリードデータ転送バッファ回路においてデー
タが選択され、該選択されたデータが出力される。この
場合、ＤＱコントロールＤＱＣを“Ｌ”に設定すれば、
データの読出が実行されず、ディセレクトＳＲＡＭモー
ド動作が行なわれる。
【０２８１】バッファリードモード動作時においては図
４５に示すようにリードデータ転送バッファ回路１５１
０からのデータが第１のセンスアンプ１５１２により増
幅された後、列デコーダ１５１６からの列選択信号に従
って対応の第２のセンスアンプのみが活性化され、活性
化された第２のセンスアンプの出力がメインアンプ回路
１４３８へ伝達され、次いでそのメインアンプ回路１４
３８から読出データがデータ入出力端子ＤＱへ伝達され
る。
【０２８２】［バッファライトモード］ 制御クロックＣＣ０＃、およびＣＣ１＃ならびにライト
イネーブルＷＥ＃を“Ｌ”に設定し、ＤＱコントロール
ＤＱＣを“Ｈ”に設定すると、バッファライトモードが
指定される。この場合、ブロックアドレスＡｓ０〜Ａｓ
３に従ってライトデータ転送バッファ回路における対応
のレジスタが選択され、該選択されたレジスタへ外部か
らのデータが書込まれる。この場合、ライトデータ転送
バッファ回路においては、データ書込を受けたレジスタ
に対するマスクデータのみがリセット状態とされる。
【０２８３】すなわち図４６に示すように、バッファラ
イトモード時においては、列デコーダ１５１６からの列
選択信号（この経路は示さず）によりライトデータ転送
バッファ回路１５２０における対応のレジスタが選択さ
れ、その選択されたレジスタへＤｉｎバッファ１４３４
からの書込データが書込まれる。
【０２８４】上述の動作モード設定時において説明した
制御信号の状態については、ＤＲＡＭアレイの動作に関
連する部分の制御信号およびそのＤＲＡＭアドレスの状
態を説明していない。ＳＲＡＭアレイの駆動とＤＲＡＭ
アレイの駆動とはそれぞれ独立に実行される。従って、
上述の動作モード設定時においては、ＤＲＡＭアレイの
動作に関連する制御信号およびＤＲＡＭアドレスの状態
は任意である。
【０２８５】図４７は、ＤＲＡＭアレイの動作モードと
そのときの制御信号の状態およびデータ転送バッファの
状態を一覧にして示す図である。図４７においては、Ｄ
ＲＡＭアレイ部の動作は、ＳＲＡＭアレイ部の動作およ
びデータ入出力と無関係であり、ＳＲＡＭに関連する制
御信号ＣＣ０＃、ＣＣ１＃、ＷＥ＃およびＤＱＣの状態
は任意である。したがってそれらの制御信号の状態を示
していない。
【０２８６】［ＤＲＡＭパワーダウンモード］ 先のサイクルにおいてＤＲＡＭクロックマスクＣＭｄ＃
が“Ｌ”であれば、ＤＲＡＭアレイはＤＲＡＭパワーダ
ウンモードに入り、先のサイクルで指定された状態を維
持する。チップセレクトＣＳ＃はＳＲＡＭ部分およびＤ
ＲＡＭ部分が新しい動作状態に入るのを防止するために
用いられる。第１の実施例において、チップイネーブル
Ｅ＃はＳＲＡＭコントロール部分に対してのみ与えられ
ており、ＤＲＡＭ部分においては用いられていない。第
２の実施例においては、チップセレクトＣＳ＃はＤＲＡ
Ｍコントロール部分にへも与えられている。このチップ
セレクトＣＳ＃を“Ｈ”の不活性状態とすれば、ＤＲＡ
Ｍは何ら動作しないノーオペレーション（ＮＯＰ）モー
ドとなる。ＤＲＡＭ系の動作を制御するコントロール回
路へ与えられる内部チップセレクトは、このＤＲＡＭコ
ントロール回路をリセット状態にする。このＤＲＡＭコ
ントロール回路の動作可能／不可能状態を制御するため
に、この動作モードが利用される。
【０２８７】チップセレクトＣＳがクロック入力バッフ
ァへ与えられており、このチップセレクトＣＳが“Ｈ”
の場合には、内部動作タイミングを決定するマスタクロ
ックはＤＲＡＭコントロール回路およびＳＲＡＭコント
ロール回路両者へ与えられない構成が用いられてもよ
い。さらに、これらのコントロール回路内部において
は、チップセレクトＣＳが“Ｈ”のとき新しい制御信号
の取込みを禁止する。
【０２８８】［ＤＲＡＭノーオペレーションモード］ チップセレクトＣＳ＃が“Ｌ”のとき（以下の動作説明
はすべてこの条件を満足するものとする）、先のサイク
ルにおいてクロックマスクＣＭｄ＃が“Ｈ”（この条件
は以下の動作説明においては同一であるとする）、ロウ
アドレスストローブＲＡＳ＃およびコラムアドレススト
ローブＣＡＳ＃がともに“Ｈ”にあれば、ＤＲＡＭのノ
ーオペレーションモード（ＤＮＯＰモード）が指定され
る。この場合、ＤＲＡＭアレイにおいては前のサイクル
の状態が維持され、新しい動作を実行しない。このモー
ドは、ＤＲＡＭ部分が新しい動作モードに入るのを防止
するために用いられる。先のサイクルにおいてある動作
モードが指定されていた場合ＤＲＡＭノーオペレーショ
ンモードが指定されてもその状態においては、内部で先
のサイクルで指定された動作が実行されている。
【０２８９】［ＤＲＡＭリードトランスファモード］ ロウアドレスストローブＲＡＳ＃およびデータ転送指示
ＤＴＤ＃をともに“Ｈ”に設定し、コラムアドレススト
ローブＣＡＳ＃を“Ｌ”に設定すると、ＤＲＡＭリード
トランスファモードが指定される。ＤＲＡＭリードトラ
ンスファモードにおいては、ＤＲＡＭアレイにおいてア
ドレスＡｄ４ないしＡｄ９を列ブロックアドレスとして
図１に示すブロックデコーダ１１２によりメモリセルブ
ロック（列ブロック）が選択され、この選択された列ブ
ロック（メモリセルブロック）のデータをリードデータ
転送バッファ回路へ転送する。
【０２９０】すなわち図４８に示すように、ＤＲＡＭア
レイ１０２において選択された列ブロック（メモリセル
ブロックまたはデータブロック）が選択され、該選択さ
れた列ブロックがリードデータ転送バッファ回路１５１
０へ転送されるとともにそこでラッチされる。
【０２９１】［ＤＲＡＭアクティベートモード］ ロウアドレスＲＡＳ＃を“Ｌ”に設定し、コラムアドレ
スストローブＣＡＳ＃およびデータ転送指示ＤＴＤ＃を
ともに“Ｈ”に設定すると、ＤＲＡＭアクティベートモ
ードが指定される。このモードにおいては、そのときに
与えられたアドレスＡｄ０〜Ａｄ１１がＤＲＡＭロウア
ドレスとして取込まれ、このロウアドレスに従ってＤＲ
ＡＭアレイ内における行選択動作が実行される。ＤＲＡ
Ｍアクティベートモードは、次に説明するＤＲＡＭプリ
チャージモードが指定されるまで行選択状態を維持す
る。このＤＲＡＭアクティベートモードを効果的に利用
することにより、ＤＲＡＭのセンスアンプをデータラッ
チ状態とすることができ、ページモードを利用したデー
タ転送を実現することができる（第１の実施例と同様で
ある）。
【０２９２】［ＤＲＡＭプリチャージモード］ ロウアドレスストローブＲＡＳ＃およびデータ転送指示
ＤＴＤ＃をともに“Ｌ”に設定し、コラムアドレススト
ローブＣＡＳ＃を“Ｈ”に設定すると、ＤＲＡＭプリチ
ャージモードが指定される。このモードにおいては、Ｄ
ＲＡＭアレイにおける選択ワード線が非選択状態へと移
行し、ＤＲＡＭは初期状態（スタンバイ状態）に復帰す
る。ＤＲＡＭアレイにおいて異なる行を選択する場合に
は、ＤＲＡＭアクティベートモードと次のＤＲＡＭアク
ティベートモードとの間にこのＤＲＡＭプリチャージモ
ードを実行することが必要とされる。
【０２９３】［オートリフレッシュモード］ アドレスストローブＲＡＳ＃およびＣＡＳ＃をともに
“Ｌ”に設定し、データ転送指示ＤＴＤ＃を“Ｈ”に設
定すると、ＤＲＡＭ部はオートリフレッシュモードが指
定される。このモードにおいては、ＣＤＲＡＭ内部に設
けられたアドレスカウンタ（図１においては明確に示さ
ず）からリフレッシュアドレスが発生され、このリフレ
ッシュアドレスに従ってメモリセルデータのリフレッシ
ュが実行される。第１の実施例と同様このオートリフレ
ッシュモードを完了させるためには、ＤＲＡＭプリチャ
ージモードを実行することが要求される。このときに与
えられたＤＲＡＭアドレスがリフレッシュアドレスとし
て利用されてもよい。
【０２９４】［ライトデータ転送バッファ回路からＤＲ
ＡＭアレイへのデータ転送動作モード］ このＤＲＡＭアレイへのライトデータ転送バッファ回路
からのデータの転送モードは４種類存在する。ライトデ
ータ転送バッファ回路からＤＲＡＭアレイへのデータ転
送動作は、ロウアドレスストローブＲＡＳ＃を“Ｈ”に
設定し、コラムアドレスストローブＣＡＳ＃およびデー
タ転送指示ＤＴＤ＃をともに“Ｌ”に設定することによ
り指定される。この状態においては、このときに与えら
れていたアドレスＡｄ４〜Ａｄ９が列ブロックデコーダ
１１２（図１参照）に与えられＤＲＡＭアレイにおいて
選択された列ブロック（メモリセルブロックまたはデー
タブロック）に対するデータの転送が実行される。
【０２９５】データ転送モードには４種類存在する。以
下この４つのデータ転送モード動作について説明する。
【０２９６】図４９はＤＲＡＭライトトランスファモー
ド（４つのデータ転送モードを総称的に表わす）におけ
る制御信号の状態を示す図である。マスタクロックＫの
第１サイクルに立上がりエッジにおいてロウアドレスス
トローブＲＡＳ＃が“Ｌ”に設定され、ＤＲＡＭアクテ
ィベートモードが指定される。このときに与えられてい
たアドレスＡｄ０〜Ａｄ１１がＤＲＡＭロウアドレスと
して取込まれ、ＤＲＡＭアレイにおける行選択動作が実
行される。
【０２９７】予め定められたレイテンシ（コラムアドレ
スストローブＣＡＳ＃を立下げてもよいのに必要とされ
るクロック数）が経過した後、マスタクロックＫの第４
サイクルにおいて、コラムアドレスストローブＣＡＳ＃
およびデータ転送指示ＤＴＤ＃がともに“Ｌ”に設定さ
れる。これによりＤＲＡＭライトトランスファモード
（ＤＷＴモード）が指定される。ライトトランスファモ
ードにおいては、ＤＲＡＭアレイにおいて列ブロック
（メモリセルのブロックまたはデータブロック）を選択
する動作が実行される。アドレスとしてはＡｄ４〜Ａｄ
１１が利用される。残りの下位アドレスＡｄ０〜Ａｄ３
がこのライトトランスファモードの形式を指定するため
のコマンドとして利用される。
【０２９８】図４７に示す一覧表においては、下位アド
レスビットＡｄ０〜Ａｄ１のみが利用される状態が示さ
れる。残りのアドレスビットＡｄ２およびＡｄ３は将来
の機能拡張のために保存される。このコラムアドレスス
トローブＣＡＳ＃の立下がり時に与えられるＤＲＡＭ列
ブロックアドレスと同時にＤＲＡＭライトトランスファ
モード指定用のコマンドデータを与える構成とすること
により、データ転送モード指定用に余分にピン端子を必
要とすることがなくなり、チップ面積を低減することが
できる。
【０２９９】また外部制御装置もこのライトトランスフ
ァモード指定時に必要とされるデータを容易に生成して
ＣＤＲＡＭへ与えることができ、システム全体としての
制御も容易となる。この間の事情についてライトトラン
スファモードの詳細説明に移る前に説明する。
【０３００】図５０は、ＣＤＲＡＭを用いるデータ処理
システムの構成の一例を示す図である。図５０におい
て、このデータ処理システムは、必要なデータの加工を
実行する外部処理装置としてのＣＰＵ２００２と、メイ
ンメモリおよびキャッシュメモリとして機能するＣＤＲ
ＡＭ２０００と、ＣＤＲＡＭ２０００の動作モードなど
を決定するキャッシュコントローラ２００４と、ＣＰＵ
２００２からのＳＲＡＭアドレスＡ０〜Ａ１１をラッチ
するＳＲＡＭアドレスラッチ２００６と、ＣＰＵ２００
０からのアドレスＡ１０〜Ａ２１をＤＲＡＭロウアドレ
スとしてラッチする行ラッチ２００８と、ＣＰＵ２００
２からのアドレスＡ４〜Ａ９をＤＲＡＭコラムブロック
アドレスとしてラッチする列ラッチ２０１０と、行ラッ
チ２００８および列ラッチ２０１０からのアドレスをマ
ルチプレクスしてＣＤＲＡＭ２０００へ与えるマルチプ
レクサ２０１４を含む。マルチプレクサ２０１４は列ラ
ッチ２０１０からのアドレスとコマンドラッチ２０１２
からのコマンドデータとを同一のタイミングでＣＤＲＡ
Ｍへ与える。
【０３０１】キャッシュコントローラ２００４は、ＣＰ
Ｕ２００２からのキャッシュアドレスＡ０〜Ａ１１にし
たがってキャッシュミス／キャッシュヒットを判定し該
判定結果に従った制御信号を発生する回路部分を含む。
ラッチ２００６からＣＤＲＡＭ２０００のＳＲＡＭアド
レスＡｓ０〜Ａｓ１１が発生される。マルチプレクサ２
０１４からはＣＤＲＡＭ２０００のＤＲＡＭアドレスＡ
ｄ０〜Ａｄ１１が発生される。
【０３０２】図５０に示すアドレスの構成においては、
ＣＰＵ２００２から与えられるアドレスビットＡ１２〜
Ａ２１がキャッシュのタグアドレスとして利用される。
ＣＰＵアドレスビットＡ１０およびＡ１１がウェイアド
レスとして利用される。ＣＰＵアドレスビットＡ４〜Ａ
９がセットアドレスとして利用される。ＣＰＵアドレス
ビットＡ０〜Ａ３がブロックアドレスとして利用され
る。ＣＰＵアドレスビットＡ２２〜Ａ３１（アドレスが
３２ビットの場合）はチップセレクトアドレスとして利
用される。すなわち図５０に示すアドレスの配置は４ウ
ェイセットアソシャティブ方式のマッピングがキャッシ
ュとメインメモリとの間で実現されている構成を示す。
【０３０３】キャッシュコントローラ２００４は、図示
しないチップセレクトアドレスをデコードしチップセレ
クト信号（またはチップイネーブル（第１の実施例の場
合））を発生する。
【０３０４】図５０に示す構成においては、マルチプレ
クサ２０１４は同じタイミングでＤＲＡＭ列アドレスと
ライトデータ転送モード用コマンドデータを発生するこ
とができる。したがって動作速度に悪影響を及ぼすこと
なくライトトランスファモードの種類を決定することが
できる。またライトトランスファモードの種類識別用の
コマンドデータの発生方法としても、この制御方法は容
易である。
【０３０５】次に、このライトトランスファモードの各
動作について説明する。 ［ＤＲＡＭライトトランスファ１モード］ このモードはＤＲＡＭ列アドレスと同時に与えられたア
ドレスビットＡｄ０およびＡｄ１をともに“０”に設定
することにより指定される。このモードにおいては、ラ
イトデータ転送バッファＤＴＢＷにテンポラリレジスタ
からのデータがロードされるとともにロードされたデー
タがＤＲＡＭアレイへ転送される。このライトデータ転
送バッファ回路におけるテンポラリレジスタからデータ
転送バッファＤＴＢＷへのデータ転送と同期して転送マ
スク回路においてもテンポラリレジスタからのマスクデ
ータがマスクレジスタへ転送され、このデータ転送に対
しマスクがかけられる。このモードにおいてはデータ転
送完了後テンポラリレジスタのマスクデータがセット状
態とされる。
【０３０６】ここで、ライトデータ転送バッファ回路の
テンポラリレジスタ１４２、ライトデータ転送バッファ
ＤＴＢＷは、図１において参照符号１４２および１４４
でそれぞれ示している。マスクレジスタ回路に対して
は、このテンポラリレジスタを示していない。この詳細
構成については後に説明する。現在の説明においては、
データ転送動作を明確にするために構成は少し簡略化さ
れる。
【０３０７】図５１に示すように、ＤＲＡＭライトトラ
ンスファ１モードにおいては、ライトデータ転送バッフ
ァ（ＤＴＢＷ）１５２０からデータがＤＲＡＭアレイ１
０２へ伝達される。ＤＲＡＭアレイ１０２においては、
列ブロック（メモリセルのブロックまたはデータブロッ
ク）が選択されており、この選択された列ブロックへデ
ータが同時に書込まれる。
【０３０８】［ＤＲＡＭライトトランスファ１／リード
モード］ このモードはアドレスビットＡｄ０およびＡｄ１をそれ
ぞれ“１”および“０”と設定することにより指定され
る。このモードにおいては、ライトデータ転送バッファ
回路（ＤＴＢＷ）のデータがＤＲＡＭアレイ内の選択さ
れた列ブロックへ伝達されるとともにさらにリードデー
タ転送バッファ回路へも転送される。このデータ書込を
受けたメモリセルを含む列ブロックからのデータをリー
ドデータ転送バッファ回路（ＤＴＢＲ）へ転送する。こ
れによりキャッシュミスライト動作時において、次に同
一ブロックが指定された場合データの読出をこのリード
データ転送バッファ回路から行なうことができるととも
に、リードデータ転送バッファ回路（ＤＴＢＲ）からＳ
ＲＭＡアレイ１０４へデータを書込むことにより、ミス
アクセスされたＳＲＡＭアレイ１０４内の内容を書換え
ることができ、キャッシュミス時におけるペナルティを
低減することができ、高速動作するＣＤＲＡＭが得られ
る。
【０３０９】すなわち図５２に示すように、ＤＲＡＭラ
イトトランスファ／リード１モード動作時において、ラ
イトデータ転送バッファ回路（ＤＴＢＷ）１５２０から
ＤＲＡＭアレイ１０２内の選択された列ブロックへデー
タが転送される（マスクレジスタのマスクデータに従っ
たマスクの動作が実行される）とともに、ＤＲＡＭアレ
イ１０２内のこの選択された列ブロックのデータがリー
ドデータ転送バッファ回路（ＤＴＢＲ）１５１０へ伝達
される。
【０３１０】［ＤＲＡＭライトトランスファ２モード］ このモードは列ブロックアドレスビットＡｄ０およびｄ
１をそれぞれ“０”および“１”と設定することにより
指定される。この動作モード時においては、ライトデー
タ転送バッファ回路（ＤＴＢＷ）からＤＲＡＭアレイ内
の選択された列ブロックへのデータ転送が実行される。
この場合、ライトデータ転送バッファ回路においては、
テンポラリレジスタからライトデータ転送バッファ（Ｄ
ＴＢＷ）へのデータの転送は行なわれない。マスクレジ
スタにおいても同様である。
【０３１１】ライトデータ転送バッファ回路において
は、テンポラリレジスタと実際にＤＲＡＭアレイへデー
タを転送するバッファレジスタ部分とは切離される。Ｄ
ＲＡＭライトトランスファ２モードを繰返し実行すれ
ば、同じデータがＤＲＡＭアレイへ伝達される。ＤＲＡ
Ｍアレイにおいてページモードで列ブロックを選択すれ
ば高速でＤＲＡＭアレイ内のデータを同一データで書換
えることができる。すなわちグラフィック処理用途にお
いていわゆる「塗りつぶし」を高速で実現することがで
きる。データ転送動作は見掛け上は図５１に示すものと
同じとなる。同一データが転送されるか否かの違いが生
じるだけである。
【０３１２】［ＤＲＡＭライトトランスファ２／リード
モード］ このモードはアドレスビットＡｄ０およびＡｄ１を
“１”に設定することにより指定される。この動作モー
ドにおいてはＤＲＡＭライトトランスファ２モードに加
えてさらにＤＲＡＭアレイの選択された列ブロックのデ
ータがリードデータ転送バッファ回路（ＤＴＢＲ）へ転
送される動作が付け加えられる。この動作モードにおい
ても高速で「塗りつぶし」を実現することができ、グラ
フィックデータ処理用途に極めて効果的なＣＤＲＡＭを
得ることができる。
【０３１３】［データ転送動作のまとめ］ 図５３はＤＲＡＭアレイからリードデータ転送バッファ
回路へのデータ転送動作シーケンスを示す波形図であ
る。以下図５３を参照してＤＲＡＭアレイからリードデ
ータ転送バッファ回路へのデータ転送動作について説明
する。
【０３１４】マスタクロックＫの第１サイクルにおいて
ロウアドレスストローブＲＡＳ＃を“Ｌ”に設定し、コ
ラムアドレスストローブＣＡＳ＃およびデータ転送指示
ＤＴＤ＃を“Ｈ”に設定すると、ＤＲＡＭアクティベー
トモード（ＡＣＴ）が指定される。ＤＲＡＭ部分におい
ては、そのときに与えられたアドレスＡｄ０〜Ａｄ１１
をロウアドレスとして行選択動作が実行される。
【０３１５】ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過し
たサイクル、すなわちマスタクロックＫの第４サイクル
において、コラムアドレスストローブＣＡＳ＃が“Ｌ”
に設定され、ロウアドレスストローブＲＡＳ＃およびデ
ータ転送指示ＤＴＤ＃が“Ｈ”に設定されると、ＤＲＡ
Ｍリードトランスファモード（ＤＲＴ）が指定される。
ＤＲＡＭアレイにおいて選択行のうち与えられたアドレ
スを列ブロックアドレス（Ｃ１）として列ブロック（メ
モリセルのブロックまたはデータブロック）の選択が行
なわれ、この選択された列ブロックのデータがリードデ
ータ転送バッファ回路へ伝達される。いまレイテンシと
して３クロックサイクルが仮定される。
【０３１６】レイテンシは、先の第１の実施例において
も述べたように、新しいデータがリードデータ転送バッ
ファ回路からＳＲＡＭアレイおよび／またはデータ入出
力ピンＤＱへ伝達するのに必要とされるクロック数であ
り、リードデータ転送バッファ回路のアクセス時間と考
えることができる。レイテンシをｎクロックサイクルと
した場合、第（ｎ−１）サイクルは「ＤＴＢＲロックア
ウト」状態とされる。すなわちリードデータ転送バッフ
ァ回路からのデータ転送が禁止される（このサイクルに
おいてはリードデータ転送バッファ回路へアクセスする
動作モードが禁止状態とされる）。
【０３１７】マスタクロックＫの第７サイクルにおいて
リードデータ転送バッファ回路のデータは確定状態とな
り、このサイクルにおいて、ＤＲＡＭ部分においては再
びＤＲＡＭリードトランスファモードが指定される。マ
スタクロックＫの第１サイクルにより指定された行にお
いて別の列ブロックの選択が列ブロックアドレス（Ｃ
２）にしたがって選択され、ＣＡＳレイテンシの経過後
その新たに選択された列ブロック（メモリセルのブロッ
クまたはデータブロック）のデータがリードデータ転送
バッファ回路へ転送される。
【０３１８】一方、ＳＲＡＭ部分においては、マスタク
ロックＫの第７サイクルにおいて制御クロックＣＣ０＃
およびＣＣ１＃がともに“Ｌ”に設定され、ライトイネ
ーブルＷＥ＃が“Ｈ”に設定される。ＤＱコントロール
ＤＱＣは“Ｈ”であり、データの入出力は可能状態であ
る。この状態においてはバッファリードモードが指定さ
れ、そのときに与えられているアドレスＡｓ０〜Ａｓ３
にしたがってコラムデコーダが選択動作を実行し、リー
ドデータ転送バッファ回路に格納されたデータのうち対
応のデータを読出す。すなわちマスタクロックＫの第８
サイクルにおいてデータＢ１が読出される。すなわち、
ＤＲＡＭリードトランスファモード動作を実行し、レイ
テンシ経過時のサイクルにおいてバッファリードモード
（ＢＲ）動作を実行することにより、このバッファリー
ドトランスファモード動作が指定されてから時間ｔＣＡ
Ｃ経過後に読出データを得ることができる。
【０３１９】マスタクロックＫの第１０サイクルにおい
て列ブロックアドレス（Ｃ２）により選択されたデータ
がリードデータ転送バッファ回路に格納される。このサ
イクルにおいて再びバッファリードモード動作（ＢＲ）
が実行され、各クロックサイクルごとにこのリードデー
タ転送バッファ回路に格納されたデータ（Ｂ２、Ｂ３、
Ｂ４およびＢ５）が順次読出される。
【０３２０】このバッファリードモード動作と並行し
て、マスタクロックＫの第１２サイクルにおいて再びＤ
ＲＡＭリードトランスファモードが指定され、３クロッ
クサイクル経過後にリードデータ転送バッファ回路のデ
ータが確定状態となる。ＳＲＡＭアレイ部分において、
この第１４サイクルはリードデータ転送バッファ回路へ
のアクセスが禁止状態とされるため、そのときに与えら
れているＳＲＡＭアドレスは無視される（ＤＴＢＲロッ
クアウト期間のため）。
【０３２１】マスタクロックＫの第１５サイクルにおい
て再びバッファリードモード動作が指定され、このリー
ドデータ転送バッファ回路に格納されたデータ（Ｂ６）
が読出される。
【０３２２】マスタクロックＫの第１５サイクルにおい
てロウアドレスストローブＲＡＳ＃およびデータ転送指
示ＤＴＤ＃が“Ｌ”に設定され、コラムアドレスストロ
ーブＣＡＳ＃が“Ｈ”に設定され、ＤＲＡＭプリチャー
ジモード（ＰＣＧ）が指定される。これによりＤＲＡＭ
アレイにおいて選択された行が非選択状態へと移行す
る。
【０３２３】上述のように、ＤＲＡＭリードトランスフ
ァモードとバッファリードモードを組合せて利用するこ
とにより、ＳＲＡＭアレイに何ら影響を及ぼすことなく
リードデータ転送バッファ回路を介してＤＲＡＭアレイ
のデータを読出すことができる。この動作モードは、Ｄ
ＲＡＭのページモードを利用して実行することができる
ため（ＤＲＡＭアクティベートモード動作がＤＲＡＭプ
リチャージモード動作が実行されるまで持続される）、
高速でデータの読出を行なうことができる。
【０３２４】図５４は、ライトデータ転送バッファ回路
からＤＲＡＭアレイへのデータ転送動作シーケンスを示
す波形図である。以下、図５４を参照してこのライトデ
ータ転送バッファ回路からＤＲＡＭアレイへデータを転
送するＤＲＡＭライトトランスファモード動作について
説明する。
【０３２５】マスタクロックＫの第１サイクルにおい
て、ロウアドレスストローブＲＡＳ＃が“Ｌ”に設定さ
れ、コラムアドレスストローブＣＡＳ＃およびデータ転
送指示ＤＴＤ＃がともに“Ｈ”に設定され、ＤＲＡＭア
クティベートモード（ＡＣＴ）が指定され、ＤＲＡＭア
レイにおいて行選択動作が実行される。
【０３２６】一方、ＳＲＡＭ部分においては、マスタク
ロックＫの第１サイクルないし第４サイクルにおいてバ
ッファライトモード（ＢＷ）動作が実行され、データＢ
１〜Ｂ４がそれぞれマスタクロックＫの第２サイクルな
いし第４サイクルにおいて順次ライトデータ転送バッフ
ァ回路に含まれるテンポラリレジスタに格納される。バ
ッファライトモード（ＢＷ）の指定は制御クロックＣＣ
０＃およびＣＣ１＃およびライトイネーブルＷＥ＃をす
べて“Ｌ”に設定し、かつＤＱコントロールＤＱＣは
“Ｈ”に設定することにより実現される。
【０３２７】マスタクロックＫの第４サイクルにおい
て、ロウアドレスストローブＲＡＳ＃を“Ｈ”に設定し
かつコラムアドレスストローブＣＡＳ＃およびデータ転
送指示ＤＴＤ＃をともに“Ｌ”に設定することによりＤ
ＲＡＭライトトランスファ１モード（ＤＷＴ１）動作が
指定される。このＤＲＡＭライトトランスファ１モード
か指定されると、テンポラリレジスタに格納されていた
データ（Ｂ１〜Ｂ４）がライトデータ転送バッファ（Ｄ
ＴＢＷ）へ転送される。ライトデータ転送バッファ（Ｄ
ＴＢＷ）へ転送されたデータはレイテンシ（３クロック
サイクル）経過後にＤＲＡＭアレイにおいて選択された
列ブロック（メモリセルのブロックまたはデータブロッ
ク）へ格納される。
【０３２８】このレイテンシが経過したとき、すなわち
マスタクロックＫの第７サイクルにおいて再びコラムア
ドレスストローブＣＡＳ＃およびデータ転送指示ＤＴＤ
＃が“Ｌ”に設定され、ロウアドレスストローブＲＡＳ
＃が“Ｈ”に設定される。このモードにおいて、そのと
きに与えられているＳＲＡＭアドレスＡｓ０〜Ａｓ３を
コマンドデータとして設定することによりＤＲＡＭライ
トトランスファ２（ＤＷＴ２）モードが指定される。こ
のＤＲＡＭライトトランスファ２モードが指定される
と、テンポラリレジスタとライトデータ転送バッファ
（ＤＴＢＷ）が切離され、テンポラリレジスタからライ
トデータ転送バッファ（ＤＴＢＷ）へのデータ転送が行
なわれない。ライトデータ転送バッファ（ＤＴＢＷ）に
格納されたデータがＤＲＡＭアレイ内において選択され
た列ブロックへレイテンシ経過後に伝達される。
【０３２９】ここで、図５４において、ＤＲＡＭライト
トランスファモードにおいて、モードの指定はＤＲＡＭ
ライトトランスファモード指定時におけるＤＲＡＭアド
レスＡｄ０〜Ａｄ３により行なわれる。したがって、Ｓ
ＲＡＭ部分における動作に悪影響を及ぼすことなくＤＲ
ＡＭライトトランスファモードの指定を行なうことがで
きる。
【０３３０】マスタクロックＫの第１０サイクルにおい
て再びバッファライトモード（ＢＷ）が指定され、デー
タＢ５、Ｂ６およびＢ７がマスタクロックＫの第１０な
いし第１２サイクルにおいてライトデータレジスタ（テ
ンポラリレジスタ）に格納される。
【０３３１】マスタクロックＫの第１２サイクルにおい
て再びＤＲＡＭライトトランスファ１モードが指定さ
れ、テンポラリレジスタに格納されたデータＢ５〜Ｂ７
がライトデータ転送バッファへ転送される。所定のレイ
テンシの期間が経過後この新しいデータＢ５〜Ｂ７がＤ
ＲＡＭの選択された列ブロックへ格納される。ここで、
マスタクロックＫの第１３サイクルにおいてＳＲＡＭ部
分においてはバッファライトモード（ＢＷ）モードが指
定されている。しかしながら、この動作モードは、ライ
トデータ転送バッファこのサイクルにおいてはテンポラ
リレジスタの格納データがライトデータ転送バッファへ
転送されているため、テンポラリレジスタへのアクセス
は禁止されている。したがってこのマスタクロックＫの
第１３サイクルにおいて指定されるバッファライトモー
ド動作は実行されない。
【０３３２】マスタクロックＫの第１５サイクルにおい
てＤＲＡＭプリチャージモード（ＰＣＧ）動作が指定さ
れ、ＤＲＡＭアレイはプリチャージ状態に復帰する。
【０３３３】すなわち、このＤＲＡＭライトトランスフ
ァモードにおいては、テンポラリレジスタとライトデー
タ転送バッファとが設けられているため、ＳＲＡＭ部分
における動作とパイプライン的または独立にＤＲＡＭア
レイのデータ転送を行なうことができる。ライトトラン
スファ１モードにおいてはその第１サイクルにおいてテ
ンポラリレジスタとライトデータ転送バッファとを接続
し、次のサイクルが始まる以前にこのテンポラリレジス
タとライトデータ転送バッファとを切離す。この切離し
時においてテンポラリレジスタに対応するマスクレジス
タ回路内のマスクデータをすべてセット状態に設定す
る。
【０３３４】このテンポラリレジスタとライトデータ転
送バッファとが切離された後にテンポラリレジスタへデ
ータをＳＲＡＭアレイからまたは外部から書込むことが
できる。
【０３３５】ＤＲＡＭライトトランスファ２モード動作
においては、テンポラリバッファとライトデータ転送バ
ッファとが切離されたままである。したがって、テンポ
ラリレジスタからライトデータ転送バッファへのデータ
転送は行なわれず、前のサイクルにおいてライトデータ
転送バッファに格納されたデータがＤＲＡＭアレイの選
択列へ転送される。
【０３３６】ＤＲＡＭライトトランスファモードにおい
て、ＤＲＡＭアレイへのデータ転送とともにリードデー
タ転送バッファ回路へ動作を転送するモードが設けられ
ている。これはキャッシュメモリとして利用する場合に
効果的である。
【０３３７】［ライトトランスファ動作制御系］ 図５５は、ＤＲＡＭライトトランスファ動作を制御する
ための構成を示す図である。図５５において、ライトト
ランスファ制御系は、内部のＤＲＡＭマスタクロックＤ
Ｋ、内部ロウアドレスストローブＲＡＳ、内部コラムア
ドレスストローブＣＡＳおよび内部データ転送指示ＤＴ
Ｄに応答してＤＲＡＭライトトランスファモードが指定
されたことを検出するライトトランスファ検出回路２１
１０と、信号ＤＫ、ＲＡＳ、ＣＡＳおよびＤＴＤに従っ
て、ＤＲＡＭライトトランスファモードが指定されたと
き、そのときに与えられたＤＲＡＭ列アドレスの下位２
ビットＡｄ０およびＡｄ１を格納するコマンドレジスタ
２１１２と、信号ＤＫ、ＲＡＳ、ＣＡＳ、およびＤＴＤ
に応答して、ＤＲＡＭアレイからリードデータ転送バッ
ファ回路２１０６へのデータ転送が指示されたことを検
出するリードトランスファ検出回路２１１４を含む。ラ
イトトランスファ検出回路２１１０、コマンドレジスタ
２１１２、およびリードトランスファ検出回路２１１４
は、図１に示すＤＲＡＭコントロール回路１２８に含ま
れる。コマンドレジスタ２１１２は下位ビットアドレス
Ａｄ0 およびａｄ１のみを受けるように示している。ア
ドレスビットＡｄ０〜ａｄ３が利用されてもよい（機能
拡張のために）。
【０３３８】ライトトランスファ検出回路２１１０は、
ＤＲＡＭライトトランスファモードが指定されたとき、
ライトデータ転送バッファ（ＤＴＢＷ）２１００からＤ
ＲＡＭアレイ（図５５においてグローバルＩＯ線対ＧＩ
Ｏを示す）へのデータ転送を指定する信号φＢＤと、Ｄ
ＲＡＭライトトランスファモードが指定されたとき、テ
ンポラリレジスタ２１０４からライトデータ転送バッフ
ァ（ＤＴＢＷ）２１００へのデータ転送を行なうための
転送信号φＴＢＥを発生する。
【０３３９】制御系はさらに、ライトトランスファ検出
回路２１１０からの信号φＴＢＥとコマンドレジスタ２
１１２からのアドレスビットＡｄ１を受け、ＤＲＡＭラ
イトトランスファ１モード（テンポラリレジスタからラ
イトデータ転送バッファへのデータ転送が行なわれる）
が指定されたとき、転送指示信号を発生するゲート回路
２１１６と、コマンドレジスタ２１１２からのアドレス
ビットＡｄ０と信号φＴＢＥとを受け、リードデータ転
送バッファ（ＤＴＢＲ）２１０６へのデータ転送を含む
ライトトランスファモードが指定されたときに該モード
検出信号を発生するゲート回路２１１８と、リードトラ
ンスファ検出回路２１１４からのリードトランスファモ
ード検出信号φＤＲＭとゲート回路２１１８との出力と
に応答して、ＤＲＡＭアレイからリードデータ転送バッ
ファへのデータ転送を指示する信号を発生するゲート回
路２１２０と、ゲート回路２１２０の出力に応答して、
リードデータ転送バッファ（ＤＴＢＲ）２１０６へのデ
ータ転送を駆動するドライブ信号φＤＲを発生するリー
ドトランスファドライブ回路２１２２を含む。リードト
ランスファドライブ回路２１１２は、ゲート回路２１１
８の出力およびリードトランスファモード検出信号φＤ
ＲＭの一方が活性状態となったときにリードデータ転送
バッファ（ＤＴＢＲ）２１０６へのデータ転送をドライ
ブする信号φＤＲを発生する。
【０３４０】ライトデータ転送バッファ（ＤＴＢＷ）２
１００とテンポラリレジスタ２１０４との間には転送ゲ
ート２１０２が設けられる。転送ゲート２１０２はゲー
ト回路２１１６の出力に応答してテンポラリレジスタ２
１０４の出力をライトデータ転送バッファ（ＢＴＤＷ）
２１００へ転送する。
【０３４１】上述の構成を利用することにより、ＤＲＡ
Ｍライトトランスファモードの種類を検出し、該検出さ
れた動作モードにしたがって正確にデータ転送動作を実
行することができる。
【０３４２】次に、このＤＲＡＭライトトランスファ２
モード（リードデータ転送バッファ回路へのデータ転送
を行なうモードを含む）の動作について説明する。
【０３４３】［ＤＲＡＭライトトランスファ２モード］ 今、図５６に示すように、バッファライト（ＢＷ）モー
ドにしたがってライトデータ転送バッファ回路へデータ
を書込み、続いてライトトランスファ１（ＤＷＴ１）モ
ードを実行し、続いて複数回ＤＲＡＭライトトランスフ
ァ２（ＤＷＴ２）モードを実行した場合を考える。ＤＲ
ＡＭライトトランスファモードの種類の指定は、各モー
ドにおいてＤＲＡＭアドレスＡｄの下位２ビットＡ０お
よびＡ１（Ａｄ０およびＡｄ１に対応）の値を指定する
ことにより、行なわれる。
【０３４４】図５７（Ａ）は、このＤＷＴ１モード時に
おけるデータの流れを示す図である。図５７（Ａ）に示
すように、ＤＲＡＭライトトランスファ１モードにおい
ては、テンポラリレジスタに格納された１６ビットのデ
ータＤ１〜Ｄ１６がライトデータ転送バッファ回路（Ｄ
ＴＢＷ）へ転送される。このとき、同様にマスクレジス
タにおいてもテンポラリレジスタとの階層構造を備えて
いるため、このテンポラリマスクレジスタのマスクデー
タが、マスクレジスタへ格納される。ライトデータ転送
バッファ回路（ＤＴＢＷ）に格納されたデータＤ１〜Ｄ
１６はマスクレジスタに格納されたマスクデータＭ１〜
Ｍ１６にしたがってマスクをかけられて、ＤＲＡＭアレ
イにおいて選択された列ブロック（斜線領域Ａ）に転送
される。テンポラリマスクレジスタのマスクデータは、
マスクレジスタへのマスクデータへの転送後すべてセッ
ト状態とされる。続いてバッファライト（ＢＷ）モード
でテンポラリレジスタにデータの書込みが行なわれたと
き対応のマスクデータがリセット状態とされるようにす
るためである。
【０３４５】図５７（Ｂ）は、ＤＲＡＭライトトランス
ファ２モードにおけるデータの流れを示す図である。こ
のＤＲＡＭライトトランスファ２モードにおいては、図
５７（Ｂ）に示すように、テンポラリレジスタからライ
トデータ転送バッファ回路（ＤＴＢＷ）へのデータ転送
は実行されない。したがって、ライトデータ転送バッフ
ァ回路（ＤＴＢＷ）における格納データは前のサイクル
にテンポラリレジスタから転送されたデータである。マ
スクレジスタにおいても、テンポラリマスクレジスタか
らのマスクデータの転送は実行されない。したがって、
前のサイクルと同じデータがＤＲＡＭアレイ内において
選択された行の異なる列ブロックに転送される。ＤＲＡ
Ｍアレイにおいては、列ブロック単位で同じデータが書
込まれる。
【０３４６】図５７（Ｂ）に示す動作を繰返し実行する
ことにより、図５８に示すように、ディスプレイ装置の
表示画面ＣＲＴの所定の領域Ｂを高速で同一のデータで
変更することができる。グラフィック処理におけるいわ
ゆる「塗りつぶし」動作を高速で実行することができ
る。なおマスクレジスタの構成については、後に詳細に
説明する。
【０３４７】このＤＲＡＭライトトランスファモードに
おいては、マスクレジスタのマスクデータによりＤＲＡ
Ｍアレイへのデータ転送にマスクをかけることができ
る。したがって、ＤＲＡＭアレイのデータを外部書込デ
ータで書換える場合、いわゆるリードモディファイライ
トモードを実行する必要がなく、高速でＤＲＡＭアレイ
の内容を変更することができる。
【０３４８】ＣＤＲＡＭは製造後チップ単体または回路
に組込んた状態において正常に動作しているかのテスト
が行なわれる。すなわち図５９に示すようにＣＤＲＡＭ
２５００に対しテスタ２５１０から様々なパターンを持
つテストパターンが与えられ、そのテストパターンによ
るＣＤＲＡＭ２５００の動作状態を識別することにより
ＣＤＲＡＭ２５００が正常に動作しているか否かを判別
する必要がある。この場合、ＣＤＲＡＭのテストが容易
に実現されるのがテストの信頼性およびテスト時間の短
縮の観点から好ましい。そこで、次にテストを容易に実
行するための構成について説明する。
【０３４９】［セットコマンドレジスタモード］ セットコマンドレジスタモード（ＳＣＲサイクル）は、
図６０に示すようにマスタクロックＫの立上がりエッジ
でロウアドレスストローブＲＡＳ＃、コラムアドレスス
トローブＣＡＳ＃、およびデータ転送指示ＤＴＤ＃をと
もに“Ｌ”に設定することにより指定される。このとき
ＤＲＡＭアドレスがコマンドデータとなる。コマンドデ
ータはコマンドレジスタに格納され、ＣＤＲＡＭのピン
配置（ＩＯ構成）、レイテンシおよび出力モード（トラ
ンスペアレント、レジスタ、およびラッチ）の設定が実
行される。このようなコマンドデータをテスタで容易に
発生することができるのが望ましい。
【０３５０】図６１は、セットコマンドレジスタサイク
ル時におけるコマンドデータの構成を示す図である。Ｄ
ＲＡＭアドレスＡｄのうち下位９ビットＡｄ０〜Ａｄ８
をコマンドの内容とし、コマンドレジスタへ格納する。
アドレスビットＡｄ９は、ＤＲＡＭライトトランスファ
モードにおけるリードデータ転送バッファ回路へのデー
タ転送の有無を示すビットとして利用される。
【０３５１】アドレスビットＡｄ１０は、ＤＲＡＭライ
トトランスファモードがＤＷＴ１モードを含むかＤＷＴ
２モードを含むかを示すために用いられる。アドレスビ
ットＡｄ１１はテストモードをセット／リセットするた
めに利用される。テストモードか指定された場合には、
ＤＲＡＭライトトランスファモード時においてコマンド
データＡｄ０〜Ａｄ３が設定されるが、そのときのコマ
ンドデータは無視される。
【０３５２】この構成とすれば、テスタは、ＤＲＡＭア
ドレスＡｄ０〜Ａｄ１１を用いてコマンドデータのみを
発生することができる。ＤＲＡＭ列ブロックアドレスと
ＤＲＡＭライトトランスファモードの種類を示すコマン
ドデータとを同時に与える必要はない。したがって、テ
スタの構成が容易となり、かつコマンドデータの設定を
容易に行なうことができ、信頼性の高いテストを実現す
ることができる。
【０３５３】図６２はテストモード時におけるコマンド
データとＤＲＡＭライトトランスファモードとの対応関
係を示す図である。図６２に示すように、セットコマン
ドレジスタモードにおいて、アドレスビットＡｄ１１が
“１”（“Ｈ”）であればテストモードがセットされ、
“０”であればテストモードはリセットされる。テスト
モードがセットされた状態において、アドレスビットＡ
ｄ１０およびＡｄ９がともに“０”であれば、ＤＷＴ１
モードが指定される。アドレスビットＡｄ１０およびＡ
ｄ９が“０”および“１”にそれぞれあれば、ＤＷＴ１
Ｒモードが指定される。
【０３５４】アドレスビットＡｄ１０およびＡｄ９がそ
れぞれ“１”および“０”であればＤＷＴ２モードが指
定される。アドレスビットＡｄ１０およびＡｄ９がとも
に“１”であればＤＷＴ２Ｒモードが指定される。
【０３５５】テストモード時においては、セットコマン
ドレジスタモードにしたがってテストモードリセットが
実行されるかまたはオートリフレッシュモードが実行さ
れるまで持続的にテストモード状態となる。テストモー
ド状態においてはＤＲＡＭアレイのオートリフレッシュ
が実行される。これに代えて、コマンドレジスタの設定
のみがセットコマンドレジスタサイクルにおいて実行さ
れるように構成されてもよい。
【０３５６】図６３はテストモードのセット／リセット
に応じてＤＲＡＭライトトランスファモードの指定を行
なうための回路構成例を示す図である。図６３におい
て、テストモード制御系は、内部制御信号ＲＡＳ、ＣＡ
Ｓ、ＤＴＤおよびＤＲＡＭマスタクロックＤＫを受け、
セットコマンドレジスタ（ＳＣＲ）モードが指定された
か否かを判別するＳＣＲモード検出器２６００と、ＳＣ
Ｒモード検出回路２６００からのＳＣＲモード検出に応
答してＤＲＡＭアドレスＡｄ０〜Ａｄ１１をコマンドデ
ータとしてラッチするコマンドレジスタ２６０２と、コ
マンドレジスタ２６０２からのアドレスＡｄ１１に対応
するデータを受け、テストモードが指定されたか否かを
判別するテストモード検出回路２６０４とを含む。
【０３５７】ＳＣＲモード検出回路２６００は、マスタ
クロックＤＫの立上がりエッジで信号ＲＡＳ、ＣＡＳお
よびＤＴＤがすべて“Ｌ”となったときにＳＣＲモード
が指定されたと判断する。コマンドレジスタ２６０２
は、このＳＣＲモード検出回路２６００からのＳＣＲモ
ード検出に応答してそのときに与えられていたＤＲＡＭ
アドレスＡｄ０〜Ａｄ１１をラッチする。コマンドレジ
スタ２６０２は、図６３において、単なるラッチ回路の
ように示される。ＤＷＴモード検出回路２１１０および
コマンドレジスタ２１１２は、図５４に示すものと同様
であり、ＤＲＡＭライトトランスファモードの種類を検
出するための回路構成である。コマンドレジスタ２１１
２はＤＲＡＭライトトランスファモードの種類を示すコ
マンドデータをＤＷＴモード検出回路２１１０からのＤ
ＷＴモード検出に応答してラッチする。
【０３５８】テストモード制御系はさらに、テストモー
ド検出回路２６０４の出力に応答して、コマンドレジス
タ２６０２からのアドレスＡｄ９およびＡｄ１０とコマ
ンドレジスタ２１１２からのアドレスＡｄ０およびＡｄ
１（ここで内部信号はアドレスと同じ符号を用いている
がコマンドデータである）の一方を通過させるための選
択ゲート回路２６０６を含む。選択ゲート回路２６０６
では、テストモード検出回路２６０４がテストモードを
検出している場合には転送ゲート２６１１と２６１３が
オン状態となり転送ゲート２６１５および２６１７がオ
フ状態となる。これにより図５５に示すゲート回路２１
１６および２１１８へはそれぞれアドレスＡｄ１０とＡ
ｄ９が伝達される。テストモードがリセット状態とされ
たとき、テストモード検出回路２６０４の出力は“Ｌ”
となり、転送ゲート２６１１および２６１３がオフ状
態、転送ゲート２６１５および２６１７がオン状態とな
る。
【０３５９】テストモード動作がＳＣＲモードにより指
定された場合、再びこのＳＣＲモードを用いてテストモ
ードリセット（ビットＡｄ１１を“０”に設定する）が
実行されるかまたはオートリフレッシュモード（ＡＲＦ
モード）が指定されるまでテストモードが維持される。
テストモード動作時においては、したがってテストモー
ド検出回路２６０４の出力が持続的に“Ｈ”となり、Ｄ
ＲＡＭライトトランスファモード指定時においてコマン
ドレジスタ２１１２からのコマンドデータは無視され、
ＳＣＲモード設定時において指定されたアドレスＡｄ１
０およびＡｄ９がＤＲＡＭライトトランスファモードの
種類識別ビットとして伝達される。
【０３６０】この図６３に示す構成では、コマンドレジ
スタ２６０２および２１１２へ外部アドレスＡｄ０〜Ａ
ｄ１１が与えられている。ＤＲＡＭアレイにおいてＳＣ
Ｒモードが指定されたときオートリフレッシュが実行さ
れるため内部アドレスとしてリフレッシュアドレスが発
生される場合も考えられ、この状態を防止するためであ
る。またこの外部アドレスをコマンドデータとして取込
む構成とすることにより、ＤＲＡＭアレイの活性状態
（ＤＲＡＭアクティベートモードが実行されている）に
おいてコマンドレジスタにこのＤＲＡＭの動作に悪影響
を及ぼすことなくコマンドデータを設定することができ
る。
【０３６１】［キャッシュ動作］ 図６４はキャッシュシステムの構成の一例を示す図であ
る。図６４において、キャッシュシステムは、外部処理
装置としてのＣＰＵ３０００と、メインメモリおよびキ
ャッシュメモリとして機能するＣＤＲＡＭ３２００と、
ＣＤＲＡＭ３２００へのアクセスを制御するためのキャ
ッシュ制御回路３１００を含む。ＣＤＲＡＭ３２００
は、それぞれ独立に駆動されるＳＲＡＭ部３２１０およ
びＤＲＡＭ部３２３０と、ＳＲＡＭ部分３２１０とＤＲ
ＡＭ部分３２３０との間のデータ転送および装置外部と
のデータの出力を行なうための双方向データ転送回路
（ＤＴＢ）３２２０を含む。
【０３６２】キャッシュ制御回路３１００は、ＣＰＵ３
０００から与えられるセットアドレスをデコードし、対
応のセットを選択する信号を発生するデコーダ３１０２
と、各セットごとにタグアドレスを格納するタグメモリ
３１０６と、タグメモリに格納されたタグアドレスに対
応するＳＲＡＭ部３２１０とＤＲＡＭ部３２３０の内容
が異なっているか否かを記憶するダーティビットメモリ
３１０４と、ＣＰＵ３０００からのチップセレクトおよ
びタグアドレスを受け、タグメモリ３１０６においてデ
コーダ３１０２により指定されたセットのタグアドレス
を読出し、タグアドレスが一致しているか否かを判別す
るとともにチップセレクトアドレスがＣＤＲＡＭ３２０
０を指定しているか否かを判断し、該判断結果に従って
制御信号を発生するコントローラ３１０８と、キャッシ
ュミス時（タグアドレスの不一致時）ＣＰＵ３００から
のタグアドレスをタグメモリ３１０６の対応のセットへ
格納するとともに、このタグメモリ３１０６から読出さ
れた内部アドレスをＣＤＲＡＭ３２００へ与える（コピ
ーバック動作）セレクタ３１００を含む。
【０３６３】ＣＤＲＡＭ３２００において、ＳＲＡＭ部
３２１０における１行はＤＲＡＭ部３２３０における任
意の列ブロックとデータの転送を行なうことができる。
したがって任意のマッピング（ダイレクトマッピング、
セットアソシャティブおよびフルアソシャティブ）を実
現することができる。
【０３６４】［双方向データ転送回路の実施例３］ 図６５は、双方向データ転送回路のさらに他の構成を示
す図である。図６５において、双方向データ転送回路
は、ＤＲＡＭ部分３５００へデータを転送するためのラ
イトデータ転送回路３５２０と、ライトデータ転送回路
３５２０の書込データの転送に対しマスクをかけるため
のマスク回路３５３０を含む。ライトデータ転送回路３
５２０は、一時的にデータを格納するためのテンポラリ
ライトデータレジスタＴＤＴＢＷと、テンポラリレジス
タＴＤＴＢＷからのデータを受けてＤＲＡＭ部３５００
へ転送するライトデータ転送バッファＤＴＢＷを含む。
ライトデータ転送バッファＤＴＢＷはまたときにはリー
ドデータ転送バッファＤＴＢＲへもデータを転送する。
【０３６５】マスク回路３５３０は、テンポラリマスク
レジスタＴＭＲと、テンポラリマスクレジスタＴＭＲか
らのマスクデータを受けるマスタマスクレジスタＭＲ
と、マスタマスクレジスタＭＲからのマスクデータを受
けて、ライトデータ転送バッファＤＴＢＷからのライト
データに対しマスクをかけるマスクゲート回路３５４０
を含む。まず、簡単にこのライトデータ転送に対しマス
クをかける動作について説明する。
【０３６６】まず、図６６を参照して、バーストライト
モード動作を実行した場合の動作について説明する。こ
の場合、外部から与えられるデータが、コラムデコーダ
の出力に従ってテンポラリレジスタＴＤＴＢＷの対応の
レジスタに書込まれる。このテンポラリレジスタＴＤＴ
ＢＷへのデータの書込と並行して、テンポラリマスクレ
ジスタＴＭＲにおいて、対応のレジスタのマスクデータ
がリセット状態とされる。リセットされたマスクデータ
はデータの通過を許可する。セット状態のマスクデータ
はデータの通過を禁止する。
【０３６７】次に、図６７を参照して、ＤＲＡＭアレイ
へのライトデータの転送動作について説明する。ＤＲＡ
Ｍライトトランスファ１モードが指定されたとき、テン
ポラリレジスタＴＤＴＢＷの格納するデータが、ライト
データ転送バッファＤＴＢＷへ転送される。この転送と
並行してテンポラリマスクレジスタＴＭＲのマスクレジ
スタがマスタマスクレジスタＭＲへ転送され、次いでマ
スクゲート回路３５４０へ伝達される。マスクゲート回
路３５４０は、この与えられたマスクデータに従ってラ
イトデータ転送バッファＤＴＢＷからのライトデータに
対しマスクをかけてＤＲＡＭアレイへ転送する。
【０３６８】テンポラリレジスタＴＤＴＢＷおよびＴＭ
Ｒから対応のバッファＤＴＢＷおよびＭＲへのデータの
転送は、データ転送が指定された最初のサイクルにおい
て実行される。この最初のサイクルの終了時、テンポラ
リマスクレジスタＴＭＲのマスクデータはすべてセット
状態とされる。次のサイクルからバッファライトモード
に従ってライトデータ転送回路（テンポラリデータレジ
スタ）へデータを書込むことが可能となる。このマスク
レジスタを設けることにより、必要なデータのみをＤＲ
ＡＭアレイへ書込むことが可能となる。ＳＲＭＡアレイ
からデータ転送を受けた場合、テンポラリマスクレジス
タのマスクデータはすべてリセットされる。この場合、
ライトデータ転送バッファのデータはすべてＤＲＡＭア
レイ部へ転送される。次に、具体的に、動作波形図を参
照してこのライトデータの転送動作について説明する。
【０３６９】図６８は、ＳＲＡＭアレイから転送された
データをＤＲＡＭアレイへ書込む際の双方向データ転送
回路の動作を示す波形図である。図６８において、まず
マスタクロックＫの第１サイクルにおいて、ＤＲＡＭ部
において、ＤＲＡＭアクティベートモード（ＡＣＴサイ
クル）動作が行なわれる。これによりＤＲＡＭアレイに
おいて行選択動作が実行される。一方、ＳＲＡＭアレイ
においては、制御クロックＣＣ０＃、ＣＣ１＃、および
ライトイネーブルＷＥ＃の条件により、バッファライト
トランスファモード（ＢＷＴサイクル）が指定される。
それによりＳＲＡＭアレイにおいて選択された１行のメ
モリセル（１６ビット）のデータが、テンポラリデータ
レジスタ（ｄａｔａ０〜ｄａｔａ１５）に転送される。
このＳＲＡＭアレイからテンポラリデータレジスタへの
データ転送サイクルにおいて、テンポラリマスクレジス
タのマスクデータｍａｓｋ１〜ｍａｓｋ１５がすべてリ
セットされる。
【０３７０】マスタクロックＫの第４サイクルにおい
て、コラムアドレスストローブＣＡＳ＃およびデータ転
送指示ＤＴＤ＃により、ＤＲＡＭライトトランスファ１
モード（ＤＷＴ１サイクル）が指定される。このＤＷＴ
１サイクルにおいて、テンポラリレジスタに格納された
データｄａｔａ０〜ｄａｔａ１５がライトデータ転送バ
ッファＤＴＢＷ＜０−１５＞（ＤＴＢＷ０〜ＤＴＢＷ１
５を示す）へ転送される。ＤＷＴ１サイクルの第１サイ
クル完了時においてテンポラリマスクレジスタのマスク
データはすべてセット状態とされる。マスタクロックＫ
の第５サイクルからＳＲＡＭアレイからテンポラリデー
タレジスタへのデータ転送が実行可能である。
【０３７１】ＤＷＴ１サイクルのレイテンシが経過した
後においては、ＤＲＡＭアレイへすでにライトデータ転
送バッファＤＴＢＷから書込データが、すべてマスクデ
ータに従って転送されている。マスタクロックＫの第７
サイクルにおいて、再びＢＷＴサイクルが決定され、テ
ンポラリマスクレジスタのマスクデータがすべてリセッ
トされる。マスタクロックＫの第８サイクルにおいて、
ＤＲＡＭライトトランスファ２（ＤＷＴ２）モード動作
が指定される。この場合、テンポラリデータレジスタと
ライトデータ転送バッファとの間のデータ転送動作は実
行されない。ライトデータ転送バッファに格納されたデ
ータが、ＤＲＡＭアレイの選択されたメモリセルブロッ
クへ伝達される。
【０３７２】マスタクロックＫの第９サイクル以降は、
ＮＯＰ（ノーオペレーション）モードが指定されてお
り、このＣＤＲＡＭの内部状態は変化しない。
【０３７３】ＳＲＡＭアレイからライトデータの転送時
において、テンポラリマスクレジスタのマスクデータ
は、すべてリセット状態とされる。一方、ライトデータ
転送バッファからＤＲＡＭアレイへのデータ転送時にお
いては、すなわち、テンポラリデータレジスタからライ
トデータ転送バッファへのデータ転送時においては、そ
のサイクル（クロックサイクル）完了時にテンポラリマ
スクレジスタのマスクデータがすべてセット状態とされ
る。
【０３７４】図６９は、バッファライトモード動作を行
なった場合のマスクデータの変化を示す信号波形図であ
る。図６９において、マスタクロックＫの第１クロック
サイクルにおいて、ＤＲＡＭアクティベートモード（Ａ
ＣＴサイクル）が実行される。一方において、ＳＲＡＭ
部分においては、バーストライトモード（ＢＷサイク
ル）が実行され、外部から与えられたデータが、アドレ
スＡｓ０〜Ａｓ３に従ってテンポラリデータレジスタの
対応のレジスタへ書込まれる（ｄａｔａ０として示
す）。このデータ書込と並行して、対応のテンポラリマ
スクレジスタのマスクデータ（ｍａｓｋ０）がリセット
される。以降繰返し最大１６ビットのデータをテンポラ
リデータレジスタへ書込むことができる（テンポラリデ
ータレジスタおよびライトデータ転送バッファは１６ビ
ットの幅を備える）。この各データの書込において、対
応のテンポラリマスクレジスタのマスクデータが、リセ
ットされる。
【０３７５】マスタクロックＫの第４サイクルにおい
て、ＤＲＡＭ部分において、ＤＷＴ１サイクルが発生さ
れる。この動作モードが指定されると、この第１サイク
ル（マスタクロックＫの第４クロックサイクル）におい
てテンポラリデータレジスタからライトデータ転送バッ
ファへのデータ転送が行なわれる。この第１サイクルの
完了時において、テンポラリマスクレジスタのマスクデ
ータがすべてセットされる。ライトデータ転送バッファ
へ転送された書込データは、次いでＤＲＡＭアレイの選
択されたメモリセルブロックへ伝達される。テンポラリ
データレジスタからライトデータ転送バッファへのデー
タ転送後、すなわちＤＷＴ１サイクルのモードの第２サ
イクルにおいて、テンポラリデータレジスタへデータを
書込むことができる。図６９においては、再びマスタク
ロックＫの第５サイクルからバッファライト（ＢＷ）動
作が実行される。データ書込と並行して、対応のテンポ
ラリマスクレジスタのマスクデータがリセットされる。
【０３７６】上述のような動作を実行することにより、
確実にマスクデータを転送してＤＲＡＭアレイへのデー
タ転送に対しマスクをかけることができる。また、テン
ポラリレジスタとライトデータ転送バッファと２段構成
とすることにより、ＤＲＡＭアレイへのデータ転送中に
おいても外部またはＳＲＡＭアレイからライトデータを
転送することができ、高速アクセスが可能となる。
【０３７７】図７０はライトデータ転送系の構成を示す
図である。図７０において、ライトデータ転送バッファ
回路３５２０は、テンポラリデータレジスタ４００２と
ライトデータ転送バッファ４００４を含む。テンポラリ
データレジスタ４００２とライトデータ転送バッファ４
００４はともにインバータラッチの構成を備える。
【０３７８】ライトデータ転送バッファ回路３５２０は
さらに、ＳＲＡＭセンスアンプの出力／ＳＳＡ０を受け
るトランスファゲート４０１０と、バッファライトトラ
ンスファイネーブル信号ＢＷＴＥに応答してオン状態と
なるトランスファゲート４０１２と、ＳＲＡＭセンスア
ンプの出力ＳＳＡ０に応答してオン状態となる転送ゲー
ト４０１８と、バッファライトトランスファイネーブル
信号ＢＷＴＥに応答してオン状態となる転送ゲート４０
２０と、バッファライトモード動作時において、選択さ
れたレジスタに対してのみ発生されるバッファゲートラ
イト信号ＤＹＷに応答してオン状態となるトランスファ
ゲート４０１４および４０１６を含む。このバッファゲ
ートライト信号ＤＹＷは、データ書込時においてデータ
書込を受けるレジスタに対してのみ発生される。ＳＲＡ
Ｍセンスアンプの出力ＳＳＡ０および／ＳＳＡ０は、図
３９に示す第１のセンスアンプ１５１２の出力に対応す
る。
【０３７９】転送ゲート４０１０および４０１２は直列
に接続され、両者がオン状態となったときテンポラリデ
ータレジスタ４００２のラッチノード／Ｅを接地電位レ
ベルに設定する。転送ゲート４０１８および４０２０は
ＳＲＡＭセンスアンプの出力ＳＳＡ０およびバッファラ
イトトランスファイネーブル信号ＢＷＴＥがともに
“Ｈ”となったときに、テンポラリデータレジスタ４０
０２のラッチノードＧを接地電位に設定する。センスア
ンプの出力／ＳＳＡ０およびＳＳＡ０は、互いに相補な
信号である。したがって、バッファライトトランスファ
モードが指定されたとき、接続ゲート４０１２および４
０２０がともにオン状態となり、テンポラリデータレジ
スタ４００２のラッチノード／ＥおよびＥに相補のデー
タがラッチされる。
【０３８０】バッファライトモードが指定された場合に
は、バッファゲートライト信号ＤＹＷが、データ書込を
受けるデータレジスタに対してのみ発生される。これに
より、ゲート４０１４および４０１６がオン状態とな
り、内部書込データ線ＤＢＷおよび／ＤＢＷ上のデータ
が、テンポラリデータレジスタ４００２によりラッチさ
れる。この内部書込データ線、ＤＢＷおよび／ＤＢＷに
も相補なデータが伝達される。
【０３８１】ライトデータ転送バッファ回路３５２０は
さらに、テンポラリデータレジスタ４００２のラッチノ
ード／Ｅの出力に応答してオン状態となる転送ゲート４
０２２と、ＤＲＡＭライトトランスファイネーブル信号
ＤＷＴＥに応答してオン状態となる転送ゲート４００４
と、テンポラリデータレジスタ４００２のラッチノード
Ｅの出力に応答してオン状態となる転送ゲート４０２６
と、ＤＲＡＭライトトランスファイネーブル信号ＤＷＴ
Ｅに応答してオン状態となる転送ゲート４０２４を含
む。転送ゲート４０２２および４０２３は直列に接続さ
れており、テンポラリデータレジスタ４００２のラッチ
ノード／Ｅにラッチされているデータの反転データを、
ライトデータ転送バッファ４００４のラッチノード／Ｆ
へＤＲＡＭライトトランスファイネーブル信号ＤＷＴＥ
に応答して伝達する。転送ゲート４０２４および４０２
６は直列に接続されており、テンポラリデータレジスタ
４００２のラッチノードＥの反転データを、ライトデー
タ転送バッファ４００４のラッチノードＦへＤＲＡＭラ
イトトランスファイネーブル信号ＤＷＴＥに応答して伝
達する。
【０３８２】マスク回路３５３０は、テンポラリマスク
レジスタ４００６と、マスタマスクレジスタ４００８
と、マスクゲート回路３５４０を含む。レジスタ４００
６および４００８はともにインバータラッチで構成され
る。
【０３８３】マスク回路３５３０はさらにバッファゲー
トライト信号ＤＹＷに応答してテンポラリマスクレジス
タ４００６のラッチノード／Ｇを接地電位に設定するた
めの転送ゲート４０２８と、バッファライトトランスフ
ァイネーブル信号ＢＷＴＥに応答してテンポラリマスク
レジスタ４００６のラッチノード／Ｇを接地電位に設定
するための転送ゲート４０３０と、コマンドレジスタか
ら発生されるマスクレジスタセットコマンド／ＭＲＳに
応答してオン状態となる転送ゲート４０３２と、バッフ
ァゲートライト信号ＢＹＷに応答してオン状態となる転
送ゲート４０３４と、ＤＲＡＭライトトランスファイネ
ーブル信号ＤＷＴＥに応答してオン状態となる転送ゲー
ト４０３６を含む。
【０３８４】転送ゲート４０３２、４０３４および４０
３６は互いに直列に接続されており、各ゲートに与えら
れる信号が“Ｌ”となったときにオン状態となる。ゲー
ト４０３２、４０３４および４０３６がすべてオン状態
となったときに電源電位レベルの信号がテンポラリマス
クレジスタ４００６のラッチノード／Ｇに伝達される。
【０３８５】マスク回路３５３０はさらに、テンポラリ
マスクレジスタ４００６のラッチノード／Ｇのデータに
応答してオン状態となる転送ゲート４０３７と、ＤＲＡ
Ｍライトトランスファイネーブル信号ＤＷＴＥに応答し
てオン状態となる転送ゲート４０３９と、テンポラリマ
スクレジスタ４００６のラッチノードＧの出力に応答し
てオン状態となる転送ゲート４０４０と、ＤＲＡＭライ
トトランスファイネーブル信号ＤＷＴＥに応答してオン
状態となる転送ゲート４０３０を含む。転送ゲート４０
３７および４０３９は直列に接続されており、両者がオ
ン状態となったとき、接地電位レベルの信号をマスタマ
スクレジスタ４００８のラッチノード／Ｈへ伝達する。
【０３８６】転送ゲート４０３８および４０４０は直列
に接続されており、両者がともにオン状態となったとき
にマスクレジスタ４００８のラッチノードＨへ“Ｌ（接
地電位レベル）”の信号を伝達する。テンポラリマスク
レジスタ４００６は、そのラッチノード／Ｇが“Ｈ”に
設定されたときセット状態となり、“Ｌ”に設定された
ときにリセット状態となる。
【０３８７】マスクゲート回路３５４０は、ＤＲＡＭラ
イトデータイネーブル信号ＤＷＤＥとライトデータ転送
バッファ４００４のラッチノード／Ｆの出力とマスクレ
ジスタ４００８のラッチノード／Ｈの出力とを受ける３
入力ゲート回路４０４２と、ゲート回路４０４２の出力
を反転するインバータ回路４０４６と、ＤＲＡＭライト
データイネーブル信号ＤＷＤＥと、ライトデータ転送バ
ッファ４００４のラッチノードＳのラッチデータとマス
クレジスタ４１００のラッチノード／Ｈのラッチデータ
とを受ける３入力ゲート回路４０４４と、ゲート回路４
０４４の出力を反転するインバータ回路４０４８を含
む。
【０３８８】ゲート回路４０４２は、その３入力がすべ
て“Ｈ”となったときにのみその出力を“Ｌ”に設定す
る（ＮＡＮＤ回路である）。ゲート回路４０４４はその
３入力がすべて“Ｈ”となったときのみに“Ｌ”の信号
を出力する。
【０３８９】マスクゲート回路３５４０とグローバルＩ
Ｏ線ＧＩＯａおよび／ＧＩＯａの間には、書込アンプ３
５５０が設けられる。書込アンプ３５５０は、インバー
タ回路４０４６の出力をそのゲートに受けるｎチャネル
ＭＯＳトランジスタ４０５２および４０５４と、インバ
ータ回路４０４８が出力をそのれぞれのゲートに受ける
ｎチャネルＭＯＳトランジスタ４０５０および４０５６
を含む。トランジスタ４０５０および４０５４は直列に
電源電位と接地電位との間に接続され、トランジスタ４
０５２とトランジスタ４０５６は電源電位との間に直列
に接続される。トランジスタ４０５０および４０５４の
接続部がグローバルＩＯ線ＧＩＯａに接続され、トラン
ジスタ４０５２および４０５６の接続点がグローバルＩ
Ｏ線／ＧＩＯａに接続される。
【０３９０】次に動作について簡単に説明する。ＳＲＡ
Ｍアレイからライトデータを転送する場合においては、
バッファゲートライト信号ＤＹＷは発生されず“Ｌ”の
状態にある。ＳＲＡＭビット線対ＳＢＬ上のデータがＳ
ＲＡＭセンスアンプにより増幅されて転送ゲート４０１
０および４０１６のゲートへ伝達される。今、仮に、セ
ンスアンプ出力ＳＳＡ０が“Ｈ”にあるとする。この場
合、転送ゲート４０１０がオフ状態となり転送ゲート４
０１８がオン状態となる。
【０３９１】ＳＲＡＭセンスアンプの出力が確定する
と、次いでバッファライトトランスファイネーブル信号
ＢＷＴＥが“Ｈ”に立上がり、転送ゲート４０１２およ
び４０２０がオン状態となる。今、転送ゲート４０１０
がオフ状態、転送ゲート４０１８がオン状態であるた
め、テンポラリデータレジスタ４００２のラッチノード
Ｅおよび／Ｅにはそれぞれ“Ｌ”および“Ｈ”の電位が
伝達されラッチされる。
【０３９２】一方、マスク回路３５３０においては、バ
ッファライトトランスファイネーブル信号ＢＷＴＥの立
上がりに応答して転送ゲート４０３０がオン状態とな
り、テンポラリマスクレジスタ４００６のラッチノード
／ＧおよびＧの電位がそれぞれ“Ｌ”および“Ｈ”とな
る。今、マスクレジスタセットビット／ＭＲＳが“Ｌ”
に設定されているとする。転送ゲート４０３２、４０３
４および４０３６は、オン状態である。転送ゲート４０
３０が、バッファライトトランスファイネーブル信号Ｂ
ＷＴＥに応答してオン状態となると、ラッチノード／Ｇ
の電位がラッチノードＧの電位よりも少し下がる。この
電位の低下がテンポラリマスクレジスタ４００６内のイ
ンバータにより増幅されて、それぞれラッチノードＧお
よび／Ｇの電位が“Ｈ”および“Ｌ”となる。
【０３９３】上述の一連の動作により、ＳＲＡＭアレイ
からライトデータ転送バッファ回路へのデータ転送にお
いて、テンポラリデータレジスタ４００２へのデータ転
送と同期してテンポラリマスクレジスタ４００６のマス
クデータがリセットされる。
【０３９４】バッファライトモード時すなわち外部から
のデータをライトデータ転送バッファ回路へ書込む場合
には、バッファゲートライト信号ＢＹＷが対応のライト
データ転送バッファに対してのみ発生される。この場合
には転送ゲート４０１４および４０１６を介して外部書
込データがテンポラリデータレジスタ４００２へ伝達さ
れ、一方、対応のテンポラリマスクレジスタ４００６が
リセットされる。
【０３９５】次いで、ライトデータ転送バッファからＤ
ＲＡＭアレイへのデータ転送を示すＤＲＡＭライトトラ
ンスファイネーブル信号（ＤＷＴＥ）が発生される（Ｄ
ＲＡＭライトトランスファモードの指定により）。これ
により転送ゲート４０２３、４０２４、４０３９および
４０３８がオン状態となる。今、テンポラリデータレジ
スタのラッチノードＥおよび／Ｅの電位はそれぞれ
“Ｌ”および“Ｈ”である（ＳＲＡＭセンスアンプ出力
ＳＳＡ０が“Ｈ”としている）。これにより、転送ゲー
ト４０２２がオン状態、転送ゲート４０２６がオフ状態
となり、データ転送バッファ４００４のラッチノードＦ
および／Ｆがそれぞれ“Ｈ”および“Ｌ”となる。
【０３９６】一方マスタマスクレジスタ４００８におい
ては、ラッチノード／Ｇの電位が“Ｌ”であり、転送ゲ
ート４０３７がオフ状態、転送ゲート４０４０がオン状
態である。したがってラッチノードＨ、／Ｈはそれぞれ
“Ｌ”および“Ｈ”となる。
【０３９７】ＤＲＡＭライトトランスファイネーブル信
号ＷＲＴＥが発生されている間、転送ゲート４０３６が
オフ状態となる。転送ゲート４０３０は、オフ状態であ
る。テンポラリマスクレジスタ４００６のラッチノード
／Ｇは、インバータラッチによりその電位がラッチされ
ているものの、この期間フローティング状態となる。次
いで、ＤＲＡＭライトトランスファイネーブル信号ＤＷ
ＴＥが“Ｌ”に立下がると、転送ゲート４０３６がオン
状態となり、電源電位レベルの信号がラッチノード／Ｇ
へ伝達され、テンポラリマスクレジスタ４００６の格納
するマスクデータがセット状態とされる（ラッチノード
／Ｇの電位が“Ｈ”）。
【０３９８】ライトデータ転送バッファ４００４および
マスタマスクレジスタ４００８へのデータの転送後、Ｄ
ＲＡＭライトデータイネーブル信号ＤＷＤＥが発生され
る。これにより、ライトデータ転送バッファ４００４の
格納データおよびマスタマスクレジスタ４００８の格納
するマスクデータが、マスクゲート回路３５４０へ与え
られる。今、ライトデータ転送バッファ４００４のラッ
チノードＦの電位が“Ｈ”にあり、ラッチノードＦの電
位は“Ｌ”である。また、マスクレジスタ４００８のラ
ッチノード／Ｈの電位は、“Ｈ”である。これにより、
ゲート回路４０４２の出力が“Ｈ”、ゲート回路４０４
４の出力が“Ｌ”となる。ゲート回路４０４２および４
０４４の出力は、インバータ回路４０４６および４０４
８により反転される。これにより、書込ドライバ（アン
プ）３５５０において、トランジスタ４０５０および４
０５６がオン状態、トランジスタ４０５２および４０５
４がオフ状態となる。グローバルＩＯ線ＧＩＯａの電位
が“Ｈ”となり、グローバルＩＯ線／ＧＩＯａの電位が
“Ｌ”となる。
【０３９９】マスタマスクレジスタ４００８のラッチノ
ード／Ｈの電位が“Ｌ”にあり、データ転送に対しマス
クをかける状態の場合には、ゲート回路４０４２および
４０４４の出力が、ともに“Ｈ”となり、インバータ回
路４０４６および４０４８の出力が、“Ｌ”となる。そ
れにより、書込アンプ３５５０のトランジスタ４０５
０、４０５２、４０５４および４０５６が、すべてオフ
状態となり、グローバルＩＯ線ＧＩＯａおよび／ＧＩＯ
ａの電位が変化せず、このライトデータ転送バッファ回
路からのデータは転送されない。
【０４００】上述の一連の動作を実行することにより、
高速かつ確実に書込データを転送することができる。ま
た、テンポラリレジスタからライトデータ転送バッファ
へデータ転送後テンポラリマスクレジスタのマスクデー
タは、常にセット状態とされる。バッファライトモード
においても、マスタマスクレジスタへのデータ転送後、
すなわち信号ＢＷＴＥが発生された後テンポラリマスク
レジスタ４００６のマスクデータはセット状態とされ
る。この一連の動作の信号波形を、図７１に示す。
【０４０１】なお、図７１において、ＳＷＬはＳＲＡＭ
ワード線を示し、ＳＢＬはＳＲＡＭビット線対を示し、
ＤＷＬはＤＲＡＭワード線を示す。破線はバッファライ
ト時の動作波形を示す。
【０４０２】図７２はリードデータ転送バッファ回路の
構成を示す図である。図７２において、リードデータ転
送バッファ回路は、ＤＲＡＭプリアンプイネーブル信号
ＤＰＡＥに応答してグローバルＩＯ線ＧＩＯａおよび／
ＧＩＯａ上の電位を増幅する読出アンプ５００４および
５００８と、読出アンプ５００４および５００８により
増幅されたデータをさらにＤＲＡＭプリアンプイネーブ
ル信号ＤＰＡＥに応答して増幅するプリアンプ５００６
と、プリアンプ５００６により増幅されたデータをラッ
チするためのスレーブデータレジスタ５０００と、スレ
ーブデータレジスタ５０００に格納されたデータをＤＲ
ＡＭリードトランスファイネーブル信号ＤＲＴＥに応答
して受けるマスタデータレジスタ５００２を含む。
【０４０３】読出アンプ５００４は、グローバルＩＯ線
ＧＩＯａ上の信号をゲートに受けるｐチャネルＭＯＳト
ランジスタ５０４０と、グローバルＩＯ線ＧＩＯａ上の
信号をそのゲートに受けるｎチャネルＭＯＳトランジス
タ５０４４と、ＤＲＡＭプリアンプイネーブル信号ＤＰ
ＡＥに応答して導通状態となるｎチャネルＭＯＳトラン
ジスタ５０４２を含む。トランジスタ５０４０、５０４
２、および５０４４は、電源電位ノードと接地電位ノー
ドとの間に直列に接続される。トランジスタ５０４０と
トランジスタ５０４２の接続ノードから増幅された出力
が得られる。
【０４０４】読出アンプ５００８は、グローバルＩＯ線
／ＧＩＯａ上の信号をそれぞれゲートに受けるｐチャネ
ルＭＯＳトランジスタ５０４１およびｎチャネルＭＯＳ
トランジスタ５０４５と、ＤＲＡＭプリアンプイネーブ
ル信号ＤＰＡＥに応答してオン状態となるｎチャネルＭ
ＯＳトランジスタ５０４３を含む。トランジスタ５０４
１、５０４３および５０４５が、電源電位ノードと接地
電位ノードとの間に直列に接続される。トランジスタ５
０４１とトランジスタ５０４３の接続ノードからグロー
バルＩＯ線／ＧＩＯａ上の信号の増幅したものが出力さ
れる。
【０４０５】プリアンプ５００６は、電源電位とノード
Ｊとの間に並列に接続されるｐチャネルＭＯＳトランジ
スタ５０６０および５０６２と、電源電位とノード／Ｊ
との間に並列に接続されるｐチャネルＭＯＳトランジス
タ５０６４および５０６６を含む。トランジスタ５０６
０および５０６６は、それぞれのゲートにＤＲＡＭプリ
アンプイネーブル信号ＤＰＡＥを受ける。トランジスタ
５０６２のゲートは、ノード／Ｊに接続され、トランジ
スタ５０６４のゲートは、ノードＪに接続される。
【０４０６】スレーブデータレジスタ５０００は、イン
バータラッチの構成を備える。プリアンプ５００６の出
力ノードＪおよび／Ｊとスレーブデータレジスタ５００
０のラッチノードＮおよび／Ｎとの間には、それぞれノ
ードＪおよび／Ｊの信号電位に応答して選択的にオン状
態となり、ノードＮおよび／Ｎへ電源電位を伝達するｐ
チャネルＭＯＳトランジスタ５０６８および５０７０が
設けられる。
【０４０７】スレーブデータレジスタ５０００に対しさ
らに、ＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応
答してオン状態となるｎチャネルＭＯＳトランジスタ５
０７２および５０７４と、ノードＪおよび／Ｊ上の信号
をゲートに受けるｎチャネルＭＯＳトランジスタ５０７
６および５０７８が設けられる。トランジスタ５０７２
および５０７６は、スレーブデータレジスタ５０００の
ラッチノードＮと接地電位との間に直列に接続される。
トランジスタ５０７４および５０７８はラッチノード／
Ｎと接地電位との間に直列に接続される。
【０４０８】マスタデータレジスタ５００２は、インバ
ータラッチの構成を備える。このマスタデータレジスタ
５００２に対し、ＤＲＡＭリードトランスファイネーブ
ル信号ＤＲＰＥに応答してオン状態となるｎチャネルＭ
ＯＳトランジスタ５０８０および５０８２と、スレーブ
データレジスタ５０００のラッチノードＮおよび／Ｎの
信号をそれぞれのゲートに受けるｎチャネルＭＯＳトラ
ンジスタ５０８４および５０８６が設けられる。トラン
ジスタ５０８０および５０８４が、マスタデータレジス
タ５００２のラッチノードＮと接地電位との間に直列に
接続される。トランジスタ５０８２および５０８６は、
ラッチノード／Ｎと接地電位との間に直列に接続され
る。
【０４０９】リードデータ転送バッファ回路はさらに、
マスクデータレジスタ５００２のラッチノードＮおよび
／Ｎの電位をそれぞれ反転増幅するインバータ回路５０
５２および５０５４と、バッファリードトランスファイ
ネーブル信号に応答してインバータ回路５０５２および
５０５４の出力をそれぞれＳＲＡＭビット線ＳＢＬａお
よび／ＳＢＬａへ伝達する転送ゲート５０５８および５
０５６を含む。マスタデータレジスタ５００２のラッチ
ノードＮおよび／Ｎの信号は信号線Ｂｕｆおよび／Ｂｕ
ｆを介して図３９に示す第１のセンスアンプ１５１２へ
伝達される。この信号線Ｂｕｆおよび／Ｂｕｆの経路
は、バッファリードモード動作時においてリードデータ
転送バッファからデータを読出す経路を与える。
【０４１０】次に、動作について説明する。ＤＲＡＭリ
ードトランスファモードが指定されると、ＤＲＡＭアレ
イにおいて行およびメモリセルブロックの選択が行なわ
れ、グローバルＩＯ線ＧＩＯａおよび／ＧＩＯａ上の信
号電位がこの読出されたＤＲＡＭメモリセルのデータに
応じて変化する。
【０４１１】次いで、ＤＲＡＭプリアンプイネーブル信
号ＤＰＡＥが発生されると、読出アンプ５００４および
５００８とプリアンプ５００６が、活性化される。今、
グローバルＩＯ線ＧＩＯａ上の信号電位が“Ｈ”、グロ
ーバルＩＯ線／ＧＩＯａの信号電位が“Ｌ”とする。こ
の場合、ノードＪおよび／Ｊの電位は、それぞれ“Ｌ”
および“Ｈ”となる。このノードＪおよび／Ｊに伝達さ
れた信号電位は、トランジスタ５０６２および５０６４
により高速で増幅される。トランジスタ５０６０および
５０６６は、ＤＲＡＭプリアンプイネーブル信号にＤＰ
ＡＥに応答してオフ状態となっている。トランジスタ５
０６０および５０６６は、ノードＪおよび／Ｊを電源電
位にプリチャージするために用いられる。トランジスタ
５０６２および５０６４は、プリチャージ状態（ＤＲＡ
Ｍプリアンプイネーブル信号が“Ｌ”のとき）のときノ
ードＪおよび／Ｊを同一電位に保持する機能を備える。
【０４１２】ノードＪおよび／Ｊに伝達された信号はト
ランジスタ５０６８、５０７０、５０７６、５０７８、
５０７２および５０７４を介してスレーブデータレジス
タ５０００へ転送される。トランジスタ５０７２および
５０７４は、ＤＲＡＭプリアンプイネーブル信号ＤＰＡ
Ｅに応答してオン状態にある。
【０４１３】今、ノードＪの電位が“Ｌ”、ノード／Ｊ
の電位が“Ｈ”である。したがって、トランジスタ５０
６８および５０７８がオン状態、トランジスタ５０７０
および５０７６がオフ状態となる。これにより、スレー
ブデータレジスタ５０００のラッチノードＮおよび／Ｎ
の電位は、それぞれ“Ｈ”、および“Ｌ”となる。この
一連の動作により、リードデータ転送バッファ回路にお
けるスレーブデータレジスタへのデータ転送動作が完了
する。
【０４１４】次いで、ＤＲＡＭリードトランスファイネ
ーブル信号が発生される。これにより、トランジスタ５
０８０および５０８２がオン状態となり、スレーブデー
タレジスタ５０００のラッチノードＮおよび／Ｎに格納
されているデータが、マスタデータレジスタ５００２の
ラッチノードＮおよび／Ｎへ伝達される。今、ラッチノ
ードＮの電位が“Ｈ”であるため、トランジスタ５０８
４がオン状態、トランジスタ５０８６がオフ状態とな
る。これにより、ラッチノードＮおよび／Ｎの信号電位
が、それぞれ“Ｌ”および“Ｈ”となる。この一連の動
作により、リードデータ転送バッファ回路におけるマス
タデータレジスタ５００２へのデータの格納が完了す
る。ラッチノードＮ、／Ｎの信号電位は、信号線Ｂｕｆ
および／Ｂｕｆを介して読出すことができる。すなわ
ち、レイテンシ経過後、バッファリードモード動作を行
なうことにより、このリードデータ転送バッファ回路に
格納されたデータを、高速で読出すことができる。
【０４１５】ＳＲＡＭアレイへのデータ転送時には、バ
ッファリードトランスファイネーブル信号ＢＲＴＥが発
生される。これにより、インバータ回路５０５２および
５０５４の出力が、ＳＲＡＭビット線ＳＢＬａおよび／
ＳＬＢａ上へゲート５０５８および５０５６を介して伝
達される。この図７２に示す構成において、インバータ
回路５０５２および５０５４はバッファリードトランス
ファイネーブル信号ＢＲＴＥに応答して活性状態とされ
る３状態インバータ回路の構成であってもよい。
【０４１６】図７３に、図７２に示すリードデータ転送
バッファ回路の動作波形図を示す。図７３において、グ
ローバルＩＯ線ＧＩＯａおよび／ＧＩＯａは、中間電位
（Ｖｃｃ／２：Ｖｃｃが電源電圧レベル）にプリチャー
ジされている状態が示されるが、図７３において破線で
示すように、電源電位レベルにプリチャージされる構成
が利用されてもよい。また図７３において、ＳＲＡＭビ
ット線ＳＢＬａおよび／ＳＢＬａのプリチャージ電位
が、中間電位の場合が示されるが、この場合においても
破線で示すようにクランプ回路を用いて電源電圧レベル
にプリチャージする構成が用いられてもよい。ＤＲＡＭ
ビット線の被選択期間は、レイテンシにより決定されて
もよい。信号ＤＷＤＥの発生タイミングは、レイテンシ
により決定される。信号ＤＰＡＥの発生期間が、マスタ
クロックにより決定されてもよい。それは図７１に示す
動作波形図においても同様である。
【０４１７】上述のように、リードデータ転送バッファ
回路も、スレーブデータレジスタとマスタレジスタと２
段のラッチ回路構成とすることにより、データ転送を確
実に行なうことができるものであって、レイテンシ制御
（確定データがＳＲＡＭアレイまたはデータ入出力ピン
ＤＱに上がるまでに要する時間の制御）を容易かつ確実
に行なうことが可能となる。
【０４１８】図７４は、このデータ転送に関連する制御
を行なうための回路構成を示す図である。図７４におい
て、ＳＲＡＭ制御回路６０００は、内部制御クロックＣ
Ｃ０、ＣＣ１およびライトイネーブルＷＥに応答してラ
イトデータ転送バッファ回路へのデータ書込動作モード
を指定する信号ＢＷＴ、リードデータ転送バッファ回路
からデータを読出す（データ入出力ピンまたはＳＲＡＭ
アレイへ）動作を示す信号ＢＲＴを発生し、かつデータ
の書込かデータの読出のいずれであるかを示す信号Ｗ／
Ｒを発生する。ＳＲＡＭドライブ回路６００６は、信号
ＢＷＴおよびＢＲＴに応答して必要な制御信号、バッフ
ァライトトランスファイネーブルＢＷＴＥ、バッファリ
ードトランスファイネーブルＢＲＴＥなどを発生すると
ともにＳＲＡＭアレイにおける行の選択およびセンスア
ンプ駆動を実行する。
【０４１９】コラムデコーダ６００２は、ブロックアド
レスＡｓ０〜Ａｓ３をデコードし、対応のビット位置を
選択する信号を発生する。ゲート回路６００４は、マス
クイネーブルＭの反転信号およびＳＲＡＭ制御回路６０
００からのデータの入出力動作を示す信号Ｗ／Ｒに応答
して、コラムデコーダ６００２から発生されたビット選
択信号を選択的に通過させてバッファゲートライト信号
ＢＹＷを発生する。ゲート回路６００４は、データ書込
が指定されたとき（ＢＷモード時）においてのみバッフ
ァゲートライト信号ＢＹＷとしてコラムデコーダ６００
２の出力を通過させる。コラムデコーダ６００２のビッ
ト選択信号ＲＹＷは、またデータ出力系におけるビット
選択のために用いられる。
【０４２０】コラムデコーダ６００２は、ＳＲＡＭ制御
回路６０００の制御の下に、装置外部とデータの入出力
を行なう動作モードすなわちＳＲＡＭリードモード、Ｓ
ＲＡＭライトモード、バッファリードモード、およびバ
ッファライトモードなどの装置外部とのデータの入出力
を行なうモードが指定されたときのみ活性化される構成
が利用されてもよい。ＳＲＡＭドライブ回路６００６に
おいてマスタクロックＫが与えられているのは、データ
転送時においてクロックに応答して転送制御信号を発生
する構成が利用されるためである。この構成によりレイ
テンシの制御が行なわれる。レイテンシの長さは、コマ
ンドレジスタに予め設定される。
【０４２１】ＤＲＡＭ制御回路６００８は、マスタクロ
ックＫと、ロウアドレスストローブＲＡＳとコラムアド
レスストローブＣＡＳとデータ転送指示ＤＴＤに従って
指定されたモードを判別し、ＤＲＡＭライトトランスフ
ァモードを示す信号ＤＷＴ、ＤＲＡＭリードトランスフ
ァモードを示す信号ＤＲＴなどを発生する。ＤＷＴ１Ｒ
モードおよびＤＷＴ２Ｒモードが指定された場合、この
信号ＤＷＴおよびＤＲＴ両者が発生される。ＤＲＡＭド
ライブ回路６００９は、信号ＤＷＴおよびＤＲＴに応答
して必要な信号、すなわちＤＲＡＭプリアンプイネーブ
ル信号ＤＰＡＥ、ＤＲＡＭリードトランスファイネーブ
ル信号ＤＲＴＥ、ＤＲＡＭライトトランスファイネーブ
ル信号ＤＷＴＥ、およびＤＲＡＭライトデータイネーブ
ル信号ＤＷＤＥなどを発生する。ＤＲＡＭドライブ回路
６００９は、またＤＲＡＭアレイにおける行および列の
選択動作をも駆動する（選択されたワード線電位の立上
げ、ＤＲＡＭセンスアンプの駆動等）。
【０４２２】図７０に示すマスクレジスタセット／ＭＲ
Ｓは、セットコマンドレジスタサイクルにおいてコマン
ドレジスタに設定される。図７４に示す反転マスクイネ
ーブル／Ｍは、データ書込時にマスクイネーブルピンＭ
０〜Ｍ３から与えられる。
【０４２３】
【発明の効果】以上のように、この発明によれば、ＤＲ
ＡＭ部分とＳＲＡＭ部分との動作制御を独立に実行する
ように構成し、かつＳＲＡＭアレイとＤＲＡＭアレイと
の間のデータ転送を行なう双方向転送回路へ外部から直
接アクセスすることができるように構成したため、メモ
リシステムにおいて、キャッシュメモリとしてもまたグ
ラフィック処理用途のビデオメモリとしても利用するこ
とのできる高機能高速の半導体記憶装置を実現すること
ができる。
【０４２４】すなわち、請求項１の発明に従えば、双方
向データ転送回路がＤＲＡＭアレイへデータを転送する
ための複数のラッチを備えるライト転送回路を含むとと
もに、このライト転送回路の各ラッチに対しデータ転送
に対しマスクをかけるためのマスク回路を設けたため、
ＤＲＡＭアレイの必要なメモリセルデータのみを変更す
ることができ、高速かつ容易にＤＲＡＭアレイの格納デ
ータを書換えることが可能となる。
【０４２５】請求項２の発明に従えば、ＤＲＡＭアレイ
とＳＲＡＭアレイとの間の双方向データ転送回路が、与
えられたデータを一時的に格納するためのテンポラリレ
ジスタ手段と、このテンポラリレジスタ手段から与えら
れたデータを受けてＤＲＡＭアレイへ転送するバッファ
回路と、ＤＲＡＭアレイに対するデータ転送に対しマス
クをそれぞれ各ビット独立にかけることのできるマスク
データを格納するテンポラリマスクレジスタ手段と、こ
のテンポラリマスクレジスタ手段のマスクデータを、テ
ンポラリデータレジスタからバッファレジスタへのデー
タ転送と同期して受けて、バッファレジスタ手段からＤ
ＲＡＭアレイへのデータ転送に対しマスクをかけるマス
タマスクレジスタとを備えており、このテンポラリマス
クレジスタ手段のマスクデータを外部からデータが与え
られたかＳＲＡＭアレイからデータが与えられたかに応
じて選択的に設定することができ、ＤＲＡＭアレイへ転
送されるべきデータのみを確実に高速で転送することが
できる。
【０４２６】請求項３に従う発明によれば、電源投入後
ＤＲＡＭアレイへのデータ転送に対しマスクをかけるた
めのマスクデータを、それぞれセット状態とするように
構成したため、確実にマスクデータをセット状態とする
ことができる。
【０４２７】請求項４に係る発明に従えば、請求項３に
係る半導体記憶装置において、電源投入に応答して周辺
回路に対し所定回数マスタクロックを与えて初期設定す
るように構成したため、確実に内部回路の状態を所定の
初期状態に設定することが可能となる。
【０４２８】請求項５に係る発明に従えば、ＤＲＡＭア
レイから第１のデータ転送手段へのデータ転送時にＳＲ
ＡＭアレイからＤＲＡＭアレイへデータを転送する第２
の転送手段において、この第２の転送手段内のラッチ間
でのデータ転送を選択的に実行するように構成したた
め、ページモードを用いてファーストコピーバックを実
行することができ、キャッシュのブロックサイズを大き
くすることができるとともに、ページモードとファース
トコピーバックモードとを両立させることができ、キャ
ッシュミスペナルティを少なくして高速アクセスを実現
することができる。
【０４２９】請求項６に係る発明に従えば、ＳＲＡＭア
レイからＤＲＡＭアレイへのデータ転送を行なうための
転送回路に複数のラッチ手段を設け、ＤＲＡＭアレイか
ら第１の転送手段へのデータ転送時に選択的にこの第２
の転送手段内でラッチ間での転送動作を実行するように
構成したため、キャッシュブロックサイズを大きくする
ことができ、キャッシュヒット率を改善することができ
る。また、ＳＲＡＭアレイとＤＲＡＭアレイとのデータ
転送をページモードに従って実行するとともに、キャッ
シュミス時におけるファーストコピーバック動作をもペ
ージモードで実行することができ、高速でデータ転送を
行なうことができる。
【０４３０】請求項７に係る発明に従えば、第２の転送
手段がＮ段のファースト・イン・ファースト・アウト型
記憶手段を備えているため、キャッシュのブロックサイ
ズを大きくすることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例に係る半導体記憶装
置の全体の構成を示すブロック図である。
【図２】 図１に示す半導体記憶装置の制御信号の状態
とそのときに行なわれる動作モードとの対応関係を一覧
にして示す図である。
【図３】 図１に示す半導体記憶装置のＳＲＡＭパワー
ダウンモードの動作を示す波形図である。
【図４】 図１に示す半導体記憶装置のディセレクトＳ
ＲＡＭモードの動作を示す信号波形図である。
【図５】 図１に示す半導体記憶装置におけるＳＲＡＭ
コントロール部の構成を示す図である。
【図６】 図１に示す半導体記憶装置における外部信号
を受けるバッファ回路の構成の一例を示す図である。
【図７】 図１に示す半導体記憶装置のチップイネーブ
ル信号を受けるバッファ回路の構成を示す図である。
【図８】 図１に示す半導体記憶装置のＳＲＡＭリード
モード動作を示す信号波形図である。
【図９】 ＳＲＡＭリードモード動作時におけるデータ
の流れを示す図である。
【図１０】 ＳＲＡＭライトモード動作を示す信号波形
図である。
【図１１】 ＳＲＡＭライトモード動作時におけるデー
タの流れを示す図である。
【図１２】 バッファリードトランスファモード動作を
示す信号波形図である。
【図１３】 バッファリードトランスファモード動作時
におけるデータの流れを示す図である。
【図１４】 バッファライトトランスファモード動作を
示す波形図である。
【図１５】 バッファライトトランスファモード時にお
けるデータの流れを示す図である。
【図１６】 バッファリードトランスファ／ＳＲＡＭリ
ードモード動作を示す信号波形図である。
【図１７】 バッファリードトランスファおよびＳＲＡ
Ｍリードモード動作時におけるデータの流れを示す図で
ある。
【図１８】 バッファライトトランスファおよびＳＲＡ
Ｍライト動作モードを示す波形図である。
【図１９】 バッファライトトランスファおよびＳＲＡ
Ｍライト動作モード時におけるデータの流れを示す図で
ある。
【図２０】 バッファリードモード動作を示す波形図で
ある。
【図２１】 バッファリードモード動作時におけるデー
タの流れを示す図である。
【図２２】 バッファライトモード動作を示す信号波形
図である。
【図２３】 バッファライトモード動作時におけるデー
タの流れを示す図である。
【図２４】 図１に示す半導体記憶装置のＤＲＡＭに関
連する動作とその動作を実現するための制御信号の状態
を一覧にして示す図である。
【図２５】 ＤＲＡＭパワーダウンモード動作を示す波
形図である。
【図２６】 ＤＲＡＭ ＮＯＰモードを示す信号波形図
である。
【図２７】 ＤＲＡＭリードトランスファモード動作を
示す信号波形図である。
【図２８】 ＤＲＡＭリードトランスファモード動作時
におけるデータの流れを示す図である。
【図２９】 ＤＲＡＭライトトランスファモード動作を
示す信号波形図である。
【図３０】 ＤＲＡＭライトトランスファモード動作時
におけるデータの流れを示す図である。
【図３１】 図１に示す半導体記憶装置においてＤＲＡ
Ｍ部分に関連する動作を制御するための構成を示す図で
ある。
【図３２】 この発明の一実施例である半導体記憶装置
における双方向データ転送回路の具体的構成の一例を示
す図である。
【図３３】 この発明の一実施例である半導体記憶装置
における動作シーケンスの一例を示す図である。
【図３４】 図３３に示す動作波形図により表わされる
動作を模式的に示す図である。
【図３５】 この発明の一実施例である半導体記憶装置
の他の動作シーケンスを示す図である。
【図３６】 ＤＲＡＭアレイへデータを転送する転送ゲ
ートに対してマスクをかけるマスク回路の構成の一例を
示す図である。
【図３７】 図３６に示すセット信号およびリセット信
号を発生するための回路構成例を示す図である。
【図３８】 図３６に示すマスク回路の動作を模式的に
示す図である。
【図３９】 ＳＲＡＭリードモード動作時におけるデー
タの流れを示す図である。
【図４０】 ＳＲＡＭライトモード動作時におけるデー
タの流れを示す図である。
【図４１】 バッファリードトランスファモード動作時
におけるデータの流れを示す図である。
【図４２】 バッファライトトランスファモード動作時
におけるデータの流れを示す図である。
【図４３】 バッファリードトランスファおよびリード
モード動作時におけるデータの流れを示す図である。
【図４４】 バッファライトトランスファおよびライト
モード動作時におけるデータの流れを示す図である。
【図４５】 バッファリードモード動作時のデータの流
れを示す図である。
【図４６】 バッファライトモード動作時におけるデー
タの流れを示す図である。
【図４７】 ＤＲＡＭアレイに関連する動作とその動作
を実現する制御信号との対応関係を一覧にして示す図で
ある。
【図４８】 ＤＲＡＭリードトランスファモード動作時
におけるデータの流れを示す図である。
【図４９】 ＤＲＡＭライトトランスファモード指定時
における動作を示す波形図である。
【図５０】 この発明の他の実施例である半導体記憶装
置を利用するデータ処理システムの構築例を示す図であ
る。
【図５１】 ＤＲＡＭライトトランスファ１モード動作
時におけるデータの流れを示す図である。
【図５２】 ＤＲＡＭライトトランスファ１／リードモ
ード動作時におけるデータの流れを示す図である。
【図５３】 ＤＲＡＭリードトランスファモード動作を
示す波形図である。
【図５４】 ＤＲＡＭライトトランスファモード動作を
示す波形図である。
【図５５】 この発明の他の実施例である半導体記憶装
置における双方向データ転送回路の動作を制御するため
の制御信号を発生する回路構成例を示す図である。
【図５６】 この発明の他の実施例である半導体記憶装
置の動作シーケンスの例を示す図である。
【図５７】 図５５に示すＤＷＴ１モード動作時におけ
る動作、およびＤＷＴ２モード動作時におけるデータの
流れを模式的に示す図である。
【図５８】 図５７に示すＤＷＴ２モードの効果を説明
するための図である。
【図５９】 半導体記憶装置の機能テスト時におけるテ
スタとの接続状態を示す図である。
【図６０】 この発明の他の実施例である半導体記憶装
置におけるセットコマンドレジスタサイクルにおける外
部制御信号の状態を示す図である。
【図６１】 図６０に示すコマンドデータの構成を示す
図である。
【図６２】 図６１に示すコマンドデータとそのときに
指定される動作モードとの対応関係を一覧に示す図であ
る。
【図６３】 図６１に示すコマンドデータに従って半導
体記憶装置内部動作を制御する回路系の構成を示す図で
ある。
【図６４】 この発明の他の実施例である半導体記憶装
置を利用するデータ処理システムの構成例を示す図であ
る。
【図６５】 この発明の他の実施例である半導体記憶装
置における双方向データ転送回路の構成例を示す図であ
る。
【図６６】 この発明の他の実施例である半導体記憶装
置におけるバッファライトモード動作時におけるデータ
の流れを示す図である。
【図６７】 この発明の他の実施例である半導体記憶装
置におけるＤＲＡＭライトトランスファモード動作時に
おけるデータの流れを示す図である。
【図６８】 この発明の他の実施例である半導体記憶装
置におけるマスクレジスタのセットおよびリセット動作
を示す信号波形図である。
【図６９】 この発明の他の実施例である半導体記憶装
置におけるマスクレジスタのマスクデータのセット／リ
セット動作を示す信号波形図である。
【図７０】 この発明に従う半導体記憶装置において用
いられる双方向データ転送回路におけるライトデータ転
送バッファ回路の具体的構成を示す図である。
【図７１】 図７０に示すライトデータ転送バッファ回
路の動作を示す信号波形図である。
【図７２】 この発明に従う半導体記憶装置において用
いられる双方向データ転送回路におけるリードデータ転
送バッファ回路の具体的構成を示す図である。
【図７３】 図７２に示すリードデータ転送バッファ回
路の動作を示す信号波形図である。
【図７４】 図７０および７２に示すデータ転送バッフ
ァ回路において利用される制御信号を発生するための構
成を示す図である。
【図７５】 従来のキャッシュ内蔵半導体記憶装置の全
体の構成を概略的に示す図である。
【図７６】 図７５に示す半導体記憶装置の要部の構成
を示す図である。
【図７７】 従来のキャッシュ内蔵半導体記憶装置の動
作シーケンスを説明する波形図である。
【図７８】 従来のキャッシュ内蔵半導体記憶装置にお
けるデータの転送を模式的に示す図である。
【図７９】 キャッシュ内蔵半導体記憶装置を用いる表
示装置を含むデータ処理システムの構成例を示す図であ
る。
【符号の説明】
１００ キャッシュ内蔵半導体記憶装置（ＣＤＲＡ
Ｍ）、１０２ ＤＲＡＭアレイ、１０４ ＳＲＡＭアレ
イ、１０６ 双方向データ転送回路、１０８ ＤＲＡＭ
アドレスバッファ、１１０ ロウデコーダ、１１２ コ
ラムブロックデコーダ、１１４ センスアンププラスＩ
Ｏコントロールブロック、１１６ ＳＲＡＭアドレスバ
ッファ、１２２ センスアンププラスＩＯコントロール
ブロック、１２０ コラムデコーダ、１２３ 内部デー
タバス、１２４ Ｋバッファ、１２６マスク回路、１３
２ ＳＲＡＭコントロール回路、１３４ Ｄｉｎバッフ
ァ、１３６ マスクセット回路、１３８ メインアンプ
回路、１４０ リードデータ転送バッファ、１４２ テ
ンポラリデータレジスタ、１４４ ライトデータ転送バ
ッファ、１４６ マスクレジスタ、ＧＩＯ グローバル
ＩＯ線対、ＳＢＬ ＳＲＡＭビット線対、２１０ リー
ドデータ転送バッファッ回路、２３０ リードデータ転
送バッファラッチ、２３２ ライトデータ転送バッファ
ラッチ、２５０ライトデータ転送バッファ回路、２６１
マスクレジスタ、４００ ＳＣＲモード検出回路、１
４３５ データ入出力回路、１４３４ Ｄｉｎバッフ
ァ、１４３６ マスク回路、１４３８ メインアンプ回
路、２１００ ライトデータ転送バッファ回路、２１０
２ 転送ゲート、２１０４ テンポラリデータレジス
タ、２１０６ リードデータ転送バッファ回路、２１１
０ ライトトランスファ検出回路、２１１２ コマンド
レジスタ、２１１４ リードトランスファ検出回路、２
１１６ ゲート回路、２１１８ ゲート回路、２１２０
ゲート回路、２６００ ＳＣＲモード検出回路、２６
０２ コマンドレジスタ、２６０４ テストモード検出
回路、２６０６ 選択ゲート、３０００ ＣＰＵ、３１
００ キャッシュ制御回路、３２００ ＣＤＲＡＭ、３
３００ マルチプレクス回路、３５２０ライトデータ転
送バッファ回路、３５３０ マスク回路、３５５０ 書
込アンプ、４００２ テンポラリデータレジスタ、４０
０４ ライトデータ転送バッファ、４００６ テンポラ
リマスクデータレジスタ、４００８ マスタマスクレジ
スタ、３５４０ マスクゲート回路、５０００ スレー
ブデータレジスタ、５００２ マスタデータレジスタ、
６０００ ＳＲＡＭ制御回路、６００２ コラムデコー
ダ、６００４ ゲート回路、６００６ ＳＲＡＭドライ
ブ回路、６００８ＤＲＡＭ制御回路、６００９ ＤＲＡ
Ｍドライブ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３６２Ｈ 11/409 ３６２Ｓ ３６２Ａ ３５４Ｒ (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平４−252486（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 行および列のマトリックス状に配列され
    た複数のダイナミック型メモリセルを備えるＤＲＡＭア
    レイと、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 前記ＤＲＡＭアレイにおいて、複数のメモリセルを同時
    に選択するための第１の選択手段と、 前記ＳＲＡＭアレイにおいて複数のメモリセルを同時に
    選択するための第２の選択手段と、 前記ＤＲＡＭアレイの選択された複数のメモリセルと前
    記ＳＲＡＭアレイにおける選択された複数のメモリセル
    との間での同時データ転送を行なうためのデータ転送手
    段とを備え、 前記データ転送手段は、与えられたデータを一時的に格
    納するための複数のラッチ手段を含み、与えられたデー
    タを前記ＤＲＡＭアレイへ転送するための書込転送手段
    と、前記書込転送手段の前記ラッチ手段のそれぞれに対
    応して設けられて各ラッチ手段の前記ＤＲＡＭアレイへ
    のデータ転送に対しマスクをかけるためのマスク手段と
    を含む、半導体記憶装置。
  2. 【請求項２】 行および列のマトリックス状に配列され
    た複数のダイナミック型メモリセルを備えるＤＲＡＭア
    レイと、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 前記ＤＲＡＭアレイにおいて、複数のメモリセルを同時
    に選択するための第１の選択手段と、 前記ＳＲＡＭアレイにおいて複数のメモリセルを同時に
    選択するための第２の選択手段と、 前記ＤＲＡＭアレイの選択された複数のメモリセルと前
    記ＳＲＡＭアレイにおける選択された複数のメモリセル
    との間での同時データ転送を行なうためのデータ転送手
    段とを備え、 前記データ転送手段は、 与えられたデータを一時的に格納するための複数のラッ
    チ手段と、 前記ラッチ手段からのデータを受けて前記ＤＲＡＭアレ
    イへ転送するためのバッファ手段と、 前記複数のラッチ手段それぞれに対応して設けられ、対
    応のラッチ手段が格納するデータの前記ＤＲＡＭアレイ
    に対する転送に対しマスクをかけるか否かを示マスクデ
    ータを格納するための一時マスクレジスタ手段と、 前記一時マスクレジスタ手段からのマスクデータを前記
    ラッチ手段から前記バッファ手段へのデータ転送と同期
    して受け、前記バッファ手段から前記ＤＲＡＭアレイへ
    のデータ転送に対しマスクをかけるためのマスタマスク
    レジスタ手段と、 前記ラッチ手段が前記ＳＲＡＭアレイからデータを受け
    たかまたは外部から与えられる書込データを受けたかを
    示す動作モード指示に応答して、前記一時マスクレジス
    タ手段のマスクデータを設定するための制御手段とを備
    える、半導体記憶装置。
  3. 【請求項３】 行および列のマトリックス状に配列され
    る複数のダイナミック型メモリセルを備えるＤＲＡＭア
    レイと、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 与えられたデータを一時的に格納しかつ該格納したデー
    タを前記ＤＲＡＭアレイの選択されたメモリセルへ伝達
    するためのライト転送手段と、 前記ライト転送手段の前記ＤＲＡＭアレイの選択された
    メモリセルへのデータ転送に対しマスクをかけるための
    マスクデータを格納するためのマスクデータレジスタ手
    段と、 電源投入に応答して、前記マスクデータレジスタ手段の
    マスクデータをすべてデータ転送に対しマスクをかける
    セット状態に設定するための制御手段とを備える、半導
    体記憶装置。
  4. 【請求項４】 前記電源投入に応答して周辺回路のリセ
    ット動作を所定回数繰返しかつ次いで前記制御手段を活
    性化するための手段をさらに備える、請求項３記載の半
    導体記憶装置。
  5. 【請求項５】 複数のダイナミック型メモリセルを含む
    ＤＲＡＭアレイ、 複数のスタティック型メモリセルを含むＳＲＡＭアレ
    イ、 少なくとも２段の直列に接続されたラッチ手段を含み、
    前記ＤＲＡＭアレイから前記ＳＲＡＭアレイへのデータ
    転送を行なうための第１の転送手段、 少なくとも２段の直列に接続されたラッチ手段を含み、
    前記ＳＲＡＭアレイから前記ＤＲＡＭアレイへのデータ
    転送を行なうための第２の転送手段、 第１の転送指示に応答して、前記ＤＲＡＭアレイから前
    記第１の転送手段へのデータ転送を行ないかつ前記第２
    の転送手段のラッチ手段間でのデータ転送を行なうため
    の第１の転送制御手段、および第２の転送指示に応答し
    て、前記ＤＲＡＭアレイから前記第１の転送手段へのデ
    ータ転送を行ないかつ前記第２の転送手段のラッチ間の
    データの転送を禁止する第２の転送制御手段を備える、
    半導体記憶装置。
  6. 【請求項６】 複数のダイナミック型メモリセルを含む
    ＤＲＡＭアレイと、 複数のスタティック型メモリセルを含むＳＲＡＭアレ
    イ、 少なくとも２段の直列に接続されたラッチ手段を含み、
    前記ＤＲＡＭアレイから前記ＳＲＡＭアレイへのデータ
    転送を行なうための第１の転送手段、 少なくとも２段の直列に接続されたラッチ手段を含み、
    前記ＳＲＡＭアレイから前記ＤＲＡＭアレイへのデータ
    転送を行なうための第２の転送手段、 第１の転送指示に応答して、前記ＳＲＡＭアレイから前
    記第２の転送手段の１つのラッチ手段へのみデータ転送
    を行なうための第１の転送制御手段、および第２の転送
    指示に応答して、前記ＳＲＡＭアレイから前記第２の転
    送手段の複数のラッチ手段へデータを転送するための第
    ２の転送制御手段を備える、半導体記憶装置。
  7. 【請求項７】 前記第２の転送手段は、Ｎ段のファース
    ト・イン・ファースト・アウト型記憶手段を備え、ここ
    でＮは２以上の自然数である、請求項５または６に記載
    の半導体記憶装置。
JP16026593A 1992-11-06 1993-06-04 半導体記憶装置 Expired - Lifetime JP3400824B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP16026593A JP3400824B2 (ja) 1992-11-06 1993-06-04 半導体記憶装置
DE4345429A DE4345429C2 (de) 1992-11-06 1993-11-05 Synchrone Helbleiterspeichervorrichtung
DE4337740A DE4337740B4 (de) 1992-11-06 1993-11-05 Halbleiterspeichervorrichtung und Verfahren zum Treiben einer Halbleiterspeichervorrichtung
KR1019930023516A KR960006482B1 (ko) 1992-11-06 1993-11-06 공통칩위에형성된다이나믹메모리와스태틱메모리를포함하는반도체메모리장치와그의동작방법
US08/149,680 US5777942A (en) 1992-11-06 1993-11-08 Semiconductor memory device including dynamic type memory and static type memory formed on the common chip and an operating method thereof
US09/007,229 US6151269A (en) 1992-11-06 1998-01-14 Semiconductor memory device including dynamic type memory and static type memory formed on the common chip and an operating method thereof
US09/618,568 US6347063B1 (en) 1992-11-06 2000-07-17 Semiconductor memory device including dynamic type memory and static type memory formed on the common chip and an operating method thereof

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP32265692 1992-11-06
JP4-322656 1992-11-06
JP16026593A JP3400824B2 (ja) 1992-11-06 1993-06-04 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH06195261A JPH06195261A (ja) 1994-07-15
JP3400824B2 true JP3400824B2 (ja) 2003-04-28

Family

ID=26486815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16026593A Expired - Lifetime JP3400824B2 (ja) 1992-11-06 1993-06-04 半導体記憶装置

Country Status (3)

Country Link
US (3) US5777942A (ja)
JP (1) JP3400824B2 (ja)
KR (1) KR960006482B1 (ja)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
JP3666671B2 (ja) 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
EP0935252B1 (en) * 1996-10-28 2004-04-21 Mitsubishi Denki Kabushiki Kaisha Memory integrated circuit device with structure compatible with logic
EP0845788B1 (en) * 1996-11-27 2003-09-10 Texas Instruments Incorporated A memory array test circuit with failure notification
US5996106A (en) 1997-02-04 1999-11-30 Micron Technology, Inc. Multi bank test mode for memory devices
JPH10228770A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体集積回路
US5913928A (en) 1997-05-09 1999-06-22 Micron Technology, Inc. Data compression test mode independent of redundancy
JPH10340599A (ja) * 1997-06-05 1998-12-22 Mitsubishi Electric Corp 半導体記憶装置
KR100440408B1 (ko) * 1997-07-29 2005-09-28 삼성전자주식회사 비디오 데이터의 변환방법 및 변환회로
JP3161385B2 (ja) * 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置
JP3161383B2 (ja) * 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置
US6401167B1 (en) * 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
AU9604698A (en) 1997-10-10 1999-05-03 Rambus Incorporated Method and apparatus for two step memory write operations
JPH11149770A (ja) * 1997-11-14 1999-06-02 Mitsubishi Electric Corp 同期型半導体記憶装置
US6049887A (en) * 1997-12-04 2000-04-11 Intel Corporation Method and apparatus for propagating a signal between synchronous clock domains operating at a non-integer frequency ratio
US5959916A (en) * 1998-02-06 1999-09-28 International Business Machines Corporation Write driver and bit line precharge apparatus and method
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
JP3786521B2 (ja) * 1998-07-01 2006-06-14 株式会社日立製作所 半導体集積回路及びデータ処理システム
JP3358612B2 (ja) * 1999-03-15 2002-12-24 日本電気株式会社 半導体集積回路
JP3319429B2 (ja) * 1999-04-23 2002-09-03 日本電気株式会社 半導体記憶装置
KR20010003827A (ko) * 1999-06-25 2001-01-15 윤종용 데이터 멀티플렉싱 및 데이터 마스킹 기능을 갖는 반도체 장치
US7069406B2 (en) * 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
JP2001035188A (ja) * 1999-07-26 2001-02-09 Fujitsu Ltd 半導体装置の試験方法及び半導体装置
KR100326086B1 (ko) * 2000-02-03 2002-03-07 윤종용 반도체 메모리 장치 및 이 장치의 프리차지 방법
JP3940539B2 (ja) 2000-02-03 2007-07-04 株式会社日立製作所 半導体集積回路
JP3788248B2 (ja) * 2000-03-27 2006-06-21 セイコーエプソン株式会社 デジタル駆動装置およびこれを用いた画像表示装置
US6867876B1 (en) * 2000-04-24 2005-03-15 International Business Machines Corporation Remote database support in a multifunction office device
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
US6862654B1 (en) * 2000-08-17 2005-03-01 Micron Technology, Inc. Method and system for using dynamic random access memory as cache memory
JP3726660B2 (ja) * 2000-09-01 2005-12-14 セイコーエプソン株式会社 半導体メモリ装置のリフレッシュ制御
JP2002093159A (ja) * 2000-09-08 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置
US6779076B1 (en) * 2000-10-05 2004-08-17 Micron Technology, Inc. Method and system for using dynamic random access memory as cache memory
US7023747B2 (en) * 2000-11-29 2006-04-04 Nec Electronics Corp. Semiconductor memory device and address conversion circuit
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
US6941414B2 (en) * 2001-05-15 2005-09-06 International Business Machines Corporation High speed embedded DRAM with SRAM-like interface
US6707740B2 (en) * 2001-08-03 2004-03-16 Fujitsu Limited Semiconductor memory
US6621755B2 (en) * 2001-08-30 2003-09-16 Micron Technology, Inc. Testmode to increase acceleration in burn-in
US6798711B2 (en) * 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
US6880056B2 (en) * 2002-03-28 2005-04-12 Hewlett-Packard Development, L.P. Memory array and method with simultaneous read/write capability
DE10392539T5 (de) * 2002-04-10 2005-06-02 Hynix Semiconductor Inc., Ichon Speicherchiparchitektur mit nichtrechteckigen Speicherbänken und Verfahren zum Anordnen von Speicherbänken
JP3792602B2 (ja) * 2002-05-29 2006-07-05 エルピーダメモリ株式会社 半導体記憶装置
US20040044508A1 (en) * 2002-08-29 2004-03-04 Hoffman Robert R. Method for generating commands for testing hardware device models
JP4077295B2 (ja) * 2002-10-23 2008-04-16 株式会社東芝 同期型半導体記憶装置及びその動作方法
EP1568036B1 (en) * 2002-11-20 2008-08-27 Nxp B.V. Sdram address mapping optimized for two-dimensional access
DE10307548A1 (de) * 2003-02-21 2004-09-09 Infineon Technologies Ag Synchrones Speichersystem sowie Verfahren und Protokoll zur Kommunikation in einem synchronen Speichersystem
US7502901B2 (en) * 2003-03-26 2009-03-10 Panasonic Corporation Memory replacement mechanism in semiconductor device
US6954387B2 (en) * 2003-07-15 2005-10-11 International Business Machines Corporation Dynamic random access memory with smart refresh scheduler
US7167952B2 (en) * 2003-09-17 2007-01-23 International Business Machines Corporation Method and system for performing a memory-mode write to cache
US7360023B2 (en) * 2003-09-30 2008-04-15 Starcore, Llc Method and system for reducing power consumption in a cache memory
US7779212B2 (en) 2003-10-17 2010-08-17 Micron Technology, Inc. Method and apparatus for sending data from multiple sources over a communications bus
EP1544630B1 (en) * 2003-12-17 2008-05-14 STMicroelectronics Limited TAP time division multiplexing
KR100668506B1 (ko) * 2004-05-06 2007-01-12 주식회사 하이닉스반도체 위치에 따른 오버드라이빙 구동량을 테스트하기 위한반도체메모리소자
JP3982520B2 (ja) * 2004-06-02 2007-09-26 コニカミノルタビジネステクノロジーズ株式会社 アクセス管理システムおよび方法、画像形成装置、およびコンピュータプログラム
US7082049B2 (en) * 2004-11-19 2006-07-25 Infineon Technologies North America Corp. Random access memory having fast column access
US7778812B2 (en) * 2005-01-07 2010-08-17 Micron Technology, Inc. Selecting data to verify in hardware device model simulation test generation
US7640398B2 (en) * 2005-07-11 2009-12-29 Atmel Corporation High-speed interface for high-density flash with two levels of pipelined cache
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
TWI543185B (zh) 2005-09-30 2016-07-21 考文森智財管理公司 具有輸出控制之記憶體及其系統
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US8429356B2 (en) 2005-11-02 2013-04-23 Ati Technologies Ulc Write data mask method and system
CN101310442A (zh) * 2005-11-28 2008-11-19 太阳诱电株式会社 半导体器件
JP2008097715A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc 半導体メモリ及びメモリモジュール
JP5116337B2 (ja) * 2007-03-30 2013-01-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7729191B2 (en) 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same
JP5228472B2 (ja) * 2007-12-19 2013-07-03 富士通セミコンダクター株式会社 半導体メモリおよびシステム
JP5731730B2 (ja) * 2008-01-11 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びその半導体記憶装置を含むデータ処理システム
JP2010015328A (ja) * 2008-07-02 2010-01-21 Tama Tlo Ltd メモリ・論理共役システム
US8116153B2 (en) * 2009-02-17 2012-02-14 Freescale Semiconductor, Inc. Read only memory and method of reading same
US20120246380A1 (en) * 2009-10-21 2012-09-27 Avidan Akerib Neighborhood operations for parallel processing
KR20110083859A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템
KR101752154B1 (ko) * 2010-11-02 2017-06-30 삼성전자주식회사 로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법
US8171186B1 (en) * 2011-01-31 2012-05-01 Texas Instruments Incorporated On-chip interconnect fabric
US8451679B1 (en) * 2011-08-17 2013-05-28 Lattice Semiconductor Corporation Dual-port SRAM with bit line clamping
US8788756B2 (en) * 2011-11-28 2014-07-22 Xilinx, Inc. Circuit for and method of enabling the transfer of data by an integrated circuit
US8923069B2 (en) * 2012-06-01 2014-12-30 Lsi Corporation Memory having self-timed edge-detection write tracking
EP2873075A4 (en) 2012-07-10 2016-03-23 Hewlett Packard Development Co STATIC DIRECT ACCESS MEMORY WITH LISTING
KR101975528B1 (ko) 2012-07-17 2019-05-07 삼성전자주식회사 패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리
US9467150B2 (en) * 2015-03-02 2016-10-11 Sandisk Technologies Llc Dynamic clock rate control for power reduction
US9753522B2 (en) 2015-03-02 2017-09-05 Sandisk Technologies Llc Dynamic clock rate control for power reduction
US9824030B2 (en) * 2015-10-30 2017-11-21 International Business Machines Corporation Adjusting active cache size based on cache usage
JP6680978B2 (ja) * 2016-04-15 2020-04-15 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US10204057B2 (en) * 2016-08-09 2019-02-12 Atmel Corporation Memory emulation mechanism
US10540295B2 (en) 2017-06-21 2020-01-21 International Business Machines Corporation Processing cache miss rates to determine memory space to add to an active cache to reduce a cache miss rate for the active cache
KR20190001097A (ko) * 2017-06-26 2019-01-04 에스케이하이닉스 주식회사 어드레스 제어회로 및 이를 포함하는 반도체 장치
US10332582B2 (en) 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
KR102638791B1 (ko) * 2018-09-03 2024-02-22 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
TWI801510B (zh) * 2018-10-22 2023-05-11 韓商愛思開海力士有限公司 半導體裝置以及包括該半導體裝置的半導體系統
CN113597599A (zh) 2019-03-18 2021-11-02 拉姆伯斯公司 具有高速缓存模式的dram部件的系统应用
KR20210111107A (ko) * 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 데이터 전송 회로 및 그 동작 방법
KR20210143078A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 커맨드 입력을 제어하기 위한 전자장치
US11380372B1 (en) * 2020-12-17 2022-07-05 Micron Technology, Inc. Transferring data between DRAM and SRAM
JP6999791B1 (ja) 2020-12-28 2022-01-19 華邦電子股▲ふん▼有限公司 半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069114B2 (ja) * 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
US5444665A (en) * 1985-06-17 1995-08-22 Hitachi, Ltd. Semiconductor memory device
JPS6238590A (ja) * 1985-08-13 1987-02-19 Fujitsu Ltd 半導体記憶装置
US4894770A (en) * 1987-06-01 1990-01-16 Massachusetts Institute Of Technology Set associative memory
JP2714944B2 (ja) * 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
US5226147A (en) * 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
JPH01146187A (ja) * 1987-12-02 1989-06-08 Mitsubishi Electric Corp キヤッシュメモリ内蔵半導体記憶装置
US5093807A (en) * 1987-12-23 1992-03-03 Texas Instruments Incorporated Video frame storage system
EP0463164A4 (en) * 1989-03-14 1992-12-16 Kabushiki Kaisha Dainichi Data retrieval device and data editing apparatus using this device
KR920000962B1 (ko) * 1989-05-26 1992-01-31 삼성전자 주식회사 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로
US5151997A (en) * 1989-08-10 1992-09-29 Apple Computer, Inc. Computer with adaptable video circuitry
JPH03142779A (ja) * 1989-10-27 1991-06-18 Nec Corp センスアンプ駆動回路
JPH0799619B2 (ja) * 1989-12-28 1995-10-25 三菱電機株式会社 半導体記憶装置
JP2938511B2 (ja) * 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
JP2568455B2 (ja) * 1990-08-16 1997-01-08 三菱電機株式会社 半導体記憶装置
US5208779A (en) * 1991-04-15 1993-05-04 Micron Technology, Inc. Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
US5535174A (en) * 1992-12-04 1996-07-09 Analog Devices, Incorporated Random access memory with apparatus for reducing power consumption

Also Published As

Publication number Publication date
US5777942A (en) 1998-07-07
US6347063B1 (en) 2002-02-12
JPH06195261A (ja) 1994-07-15
KR960006482B1 (ko) 1996-05-16
US6151269A (en) 2000-11-21
KR940012130A (ko) 1994-06-22

Similar Documents

Publication Publication Date Title
JP3400824B2 (ja) 半導体記憶装置
US8908466B2 (en) Multi-column addressing mode memory system including an integrated circuit memory device
KR100348925B1 (ko) 멀티뱅크동기형반도체기억장치
US7120754B2 (en) Synchronous DRAM with selectable internal prefetch size
KR100391730B1 (ko) 캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템
JP3178423B2 (ja) バーチャルチャネルｓｄｒａｍ
US6330636B1 (en) Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
JP4569915B2 (ja) 半導体記憶装置
US5783958A (en) Switching master slave circuit
US8730759B2 (en) Devices and system providing reduced quantity of interconnections
KR100816053B1 (ko) 셀프 카피 기능을 가지는 메모리 장치, 메모리 시스템 및듀얼 포트 메모리 장치
JP3304413B2 (ja) 半導体記憶装置
US7447109B2 (en) Semiconductor storage device
JP2003297080A (ja) 半導体記憶装置
US6477631B1 (en) Memory device with pipelined address path
KR20040022378A (ko) 리프레시 동작이 필요한 반도체 기억 장치
JPWO2002080180A1 (ja) Ｄｒａｍ及びアクセス方法
US5923604A (en) Method and apparatus for anticipatory selection of external or internal addresses in a synchronous memory device
JPH08235852A (ja) 半導体記憶装置
US6917563B2 (en) Integrated memory
US6735674B2 (en) Method of maintaining data coherency in late-select synchronous pipeline type semiconductor memory device and data coherency maintaining circuit therefor
JPH0745068A (ja) 同期型半導体記憶装置
JP2003317470A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030204

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090221

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090221

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100221

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110221

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120221

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130221

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140221

Year of fee payment: 11

EXPY Cancellation because of completion of term