CN101310442A - 半导体器件 - Google Patents

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CN101310442A
CN101310442A CNA2005800520664A CN200580052066A CN101310442A CN 101310442 A CN101310442 A CN 101310442A CN A2005800520664 A CNA2005800520664 A CN A2005800520664A CN 200580052066 A CN200580052066 A CN 200580052066A CN 101310442 A CN101310442 A CN 101310442A
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memory cells
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佐藤正幸
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Taiyo Yuden Co Ltd
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Taiyo Yuden Co Ltd
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Abstract

本发明的半导体器件(110)具有多个存储单元块，该存储单元块具有多个存储预定量的数据的存储单元。并且，各上述存储单元块在其存储单元中存储用于将所期望的逻辑值输出给预定的地址输入的真值表数据，作为逻辑电路进行工作。另外，上述存储单元块的输入数量和输出数量在3个以上，上述存储单元块彼此连接为来自1个存储单元块的3个以上的输出被输入至3个以上的其他存储单元块。

Description

半导体器件
技术领域
本发明涉及可以使存储器作为逻辑电路进行工作的半导体器件。
背景技术
以往，LSI(Large Scale Integration)等半导体器件经功能设计、逻辑电路设计、晶片制造、组装等多个工序进行制造。而且，虽然其制造步骤适于相同产品的大量生产，但对于多种产品的每次少量生产，由于成本较高，因此并不适合。
因此，作为适于多种半导体器件的少量生产的技术，开发了FPGA(Field Programmable Gate Array)等制造技术。所谓FPGA是能在制造后对逻辑电路进行编程的LSI等半导体器件。
但是，FPGA由逻辑电路、布线、开关等多种部件构成，因此存在需要半导体工艺上的布线层数的多层布线结构、高度的制造技术这样的问题。
为解决该问题，在专利文献1中公开有涉及如下的半导体器件的技术，即该半导体器件在SRAM(Static Random Access Memory)等存储器中写入真值表数据，以地址为输入，以输出为输出，由此作为逻辑器件进行工作。
专利文献1：日本特开2003-224468号公报
发明内容
但是，在专利文献1的半导体器件中，汇集了多个存储预定量的数据的存储单元的存储单元块排列呈阵列状，来自一个存储单元块的数据只被输出到相邻的4个存储单元块中的2个(例如，上下左右之中的右和下)，因此难以使其作为使数据返回(返回至源存储单元块)的逻辑电路进行工作。另外，也无法考虑存储单元块的规模(输入数量和输出数量)的合理化。
因此，本发明是鉴于上述问题而完成的发明，是作为逻辑电路进行工作的存储器，目的在于提供能容易地进行数据返回、使存储单元块的规模合理化的半导体器件。
为解决上述问题，本发明的半导体器件具有多个存储单元块，该存储单元块具有多个存储预定量的数据的存储单元。并且，各上述存储单元块在其存储单元中存储用于对预定的地址输出所期望的逻辑值的真值表数据，作为逻辑电路进行工作。另外，上述存储单元块彼此连接为，来自1个存储单元块的3个以上的输出被输入至3个以上的其他存储单元块。
采用本发明的半导体器件，在作为逻辑电路进行工作的存储器中，能够容易进行数据的返回，使存储单元块的规模合理化。
附图说明
图1是表示半导体器件和信息处理装置的结构的图。
图2是作为构成图1的半导体器件110的存储元件的存储单元的结构图。
图3是存储单元块的结构图。
图4是表示半导体器件110中的读出端口的连接状况的图。
图5是半导体器件110的内部结构图。
图6是3位加法器的结构例。
图7(a)是存储单元块300的简略图，(b)是在存储单元块300d、300e和300f中存储的真值表。
图8(a)是存储单元块300的简略图，(b)是在存储单元块300g、300j、300k和300l中存储的真值表。
图9(a)是存储单元块300的简略图，(b)是在存储单元块300h和300i中存储的真值表。
图10是表示半导体器件110a中的读出端口的连接状况的图。
图11是半导体器件110a的内部结构图。
图12是表示在半导体器件上装载用于使之作为逻辑电路进行工作的位数据时的处理流程的流程图。
符号说明
100            信息处理装置
110            半导体器件
200            存储单元
201、202       读出字线
211            写入字线
221、222       读出数据线
231、232       写入数据线
300            存储单元块
301            选择线
311、312       读出地址译码器
401            写入/读出电路
600、700、800  真值表
具体实施方式
以下，参照附图说明本发明实施方式的半导体器件。
图1是表示半导体器件和信息处理装置的结构的图。信息处理装置100是计算机装置，包括键盘等输入部101、硬盘等存储部102、RAM(Random Access Memory)等存储器103、CRT(Cathode RayTube)等输出部104、通信装置即通信部105、以及CPU(CentralProcessing Unit)等处理部106。
另外，可以将在信息处理装置100中生成的位数据(在图12的步骤S1104中后述)保存在未图示的ROM(Read Only Memory)中。
半导体器件110与信息处理装置100的通信部105连接。半导体器件110硬件上为与例如通常的SRAM(static Random AccessMemory)相同的存储器件，详细情况在图2之后进行说明。
图2是作为构成图1的半导体器件110的存储元件的存储单元的结构图。存储单元200包括：读出字线201、202；写入字线211；读出数据线221、222；写入数据线231、232；选通门241、242、251、252、261、262和触发器271。
选通门241、242、251、252、261和262由N-MOS(Negative-Metal Oxide Semiconductor)来构成，但也可取而代之由P-MOS(Positive-Metal Oxide Semiconductor)来构成，进一步，也可以为N-MOS和P-MOS的复合选通门。在那种情况下，根据需要适当变更外围电路来使之对应即可。
读出字线201、202是在从外部读出存储单元200的数据时施加电压的布线。当施加读出字线201的电压时，选通门241和选通门242开启，当施加读出字线202的电压时，选通门251和选通门252开启。
写入字线211是在从外部对存储单元200写入数据时施加电压的布线。当施加写入字线211的电压时，选通门261和选通门262开启。
读出数据线221、222是用于在读出字线201和读出字线202上施加预定电压、选通门241、242、251和252开启时，读出在触发器271保持的数据的布线。另外，进行如下的差动信号的工作：当从读出数据线221读出数据“0”时，从读出数据线222读出数据“1”，当从读出数据线221读出数据“1”时，从读出数据线222读出数据“0”。
写入数据线231、232是用于在施加写入字线211的电压、选通门261和选通门262开启时，对触发器271写入数据的布线。当从写入数据线231写入数据“0”时，从写入数据线232写入数据“1”，当从写入数据线231写入数据“1”时，从写入数据线232写入数据“0”。
触发器271是保持在上述意义的存储单元200中存储的“0”或“1”数据的存储电路。
图3是图1的半导体器件110中的内部结构的一部分的存储单元块的结构图(适当参照图2)。
存储单元块300包括呈阵列状排列而连接的多个存储单元200、读出地址译码器311、312。另外，如上述那样，在左右具有2维读出字线201、202的读出地址译码器311、312，从而能够使之具有如下所述的布线功能。
在存储单元块300中，在最上级的外侧的存储单元200、即存储单元200(Cell31，1)和存储单元200(Cell31，2)的上侧、与最下级的内侧的存储单元200、即存储单元200(Cell0，0)和存储单元200(Cell0，3)的下侧，读出数据线221、222与其他地存储单元块300(未图示)连接。
在存储单元块300中，在最上级的内侧的存储单元200、即存储单元200(Cell31，1)和存储单元200(Cell31，2)的上侧、与最下级的外侧的存储单元200、即存储单元200(Cell0，0)和存储单元200(Cell0，3)的下侧，读出数据线221、222被切断。
即在存储单元块300中，构成为读出数据线外侧的多对在上方、内侧的多对在下方连接。这样，能够将存储单元块300的输出(读出)的规模抑制为需要的最小限度，能够减轻各种数据处理的负担，另外，能够在多个方向上进行多个输出。
在存储单元块300内，在左侧配置有读出地址译码器311，从地址输入线322接受多个地址差动信号。另外，在存储单元块300内，在右侧配置有读出地址译码器312，从地址输入线323接受多个地址差动信号。
另外，权利要求书中的“输入数量”和“输出数量”的“3个”或“ 4个”相当于差动信号的情况下的“3对”或“4对”的含义。
在存储单元块300中，能根据来自这些地址输入线322、地址输入线323和选择线(特定的地址选择线)301的输入，从符号331至符号362的多条读出字线(对应于图2的读出字线202)中选择任意一条，施加其读出字线的电压。
另外，在选择线301上具有反相器302。而且，在读出地址译码器311上具有多个逻辑电路(逻辑与电路)370。另外，写入字线371(对应于图2的写入字线211)连接在写入地址译码器411(参照图5)上。
读出地址译码器312的逻辑电路等也与读出地址译码器311的情况相同，因此省略说明(例如，逻辑电路380连接在读出字线381上)。
如图3所示那样，例如当从选择线301输入“1”时，存储单元块300的存储单元200的上半部分工作，当从选择线301输入“0”时，存储单元块300的存储单元200的下半部分工作。
因此，例如当设定为以存储单元块300的存储单元200的上半部分为加法器、以存储单元200的下班部分为减法器来进行工作，则可以仅切换来自选线301的信号来瞬时进行加法器和减法器的切换。另外，同样地，在其之外也可进行加法器和通常的存储装置的切换等。
以上说明了存储单元块300的整体和细节，但像这样若使存储单元200为纵向32×横向4的结构，则通过缩短读出数据线221、222(参照图2)能省略读出放大器，简化电路。
图4是表示半导体器件110(参照图1)中的读出端口(图3的读出数据线的上下每2输出和来自地址输入线322、323的每2输入)的连接状况的图。另外，图4示出俯视半导体器件110时的左上的一部分。
在存储单元块300d～3001中，输入A0(以下称为“A0”，A1～A3也是同样)是为了简化标记而表示组合了图3的A0和/A0的符号，A1～A3也同样如此。
另外，在存储单元块300d～3001中，输出D0(以下称为“D0”，D1～D3也同样如此)是为了简化标记而表示组合了图3的存储单元200(Cell31，0)的两条读出数据线的符号，D1～D3也同样如此。
存储单元块300d～3001的A0～A3和D0～D3如图4所示那样进行连接。
驱动电路420用于将从外部装置输入本器件(半导体器件110)的信号变换为差动信号。另外，放大器430用于将所输入的差动信号放大、变换为通常的信号而输出至外部装置。
通过采用这样的布线，在半导体器件110中，能容易进行数据的返回。具体而言，例如在从存储单元块300d的D3向存储单元块300g的A1发送数据时，若预先将真值表写入存储单元块300g，以使在存储单元块300g中将从A1输入的数据从D1输出，则可使其数据返回至存储单元块300d的A3。
另外，仅变更写入存储单元块300d～3001中的真值表，就可以不变更布线而使半导体器件110作为各种逻辑电路进行工作。
这样的布线的弯曲次数和状态并不特别限于该图4，也可以适当变更。
图5是半导体器件110(参照图1)的内部结构图。各个存储单元块300呈阵列状排列，在左侧配置有写入地址译码器411，在下侧配置有写入/读出电路401，它们如图所示地进行连接。也即是，图5是表示在与图4相同的半导体器件110中，读出端口的连接状况以外的情况的图。
写入地址译码器411是在对存储单元块300写入数据时，用于确定存储单元块300的x地址(图5的半导体器件110的纵向地址)的装置。
在写入地址译码器411，用于确定多个存储单元块300中的某个存储单元块300的x地址被输入至上位地址(此时为A4w以后的A5w、A6w、......)，用于确定其被确定的存储单元块300的内部(存储单元200)的x地址被输入至下位地址(此时为A0w～A3w)。
另外，写入/读出电路401是确定进行数据的读写的存储单元块300的y地址，进而对存储单元块300进行数据的读写的装置。
具体而言，向写入/读出电路401输入用于确定多个存储单元块300中的任意一个存储单元块300的y地址(图5的半导体器件110的横向的地址)(此时为至Ayw2)，用于确定其被确定的存储单元块300的内部(存储单元200)的y地址被输入(此时为至Ayw0、Ayw1)。另外，从输入402向写入/读出电路401输入多个位数(此时为4位)的数据。
这样，能恰当地选择特定的存储单元块300中的特定存储单元200，进行真值表数据的重写。
即，半导体器件110可在重写了多个存储单元块300中的一部分存储单元块300的存储单元200所存储的真值表数据后，按照该重写后的真值表数据来变更工作。
接着，参照图6～图9说明将半导体器件110(参照图4)作为3位加法器使用时的例子。
图6是3位加法器的结构例。该图6中的存储单元块彼此的连接与图4的情况相同。
在此，说明将3位的2个数E、F相加，将其结果作为Y的情况。设E的最低位为E0、次低位为E1、最高位为E2。另外，设F的最低位为F0、次低位为F1、最高位为F2。进一步，设Y的最低位为Y0、次低位为Y1、最高位为Y2。另外，设最低位的加法的进位为C0、次低位的加法的进位为C1、最高位的加法的进位为C2。另外，各个信号为差动信号，但记载上进行简略记述。
在存储单元块300d中，从A0输入E0，从A1输入F0，进行加法运算，从D3输出Y0，从D2输出C0。
在存储单元块300e中，从A0输入E1，从A1输入F1，另外，从A3输入C0，进行加法运算，从D3输出Y1，从D2输出C1。
在存储单元块300f中，从A0输入E2，从A1输入F2，另外，从A3输入C1，进行加法运算，从D3输出Y2，从D2输出C2。
从存储单元块300d的D3输出的Y0经图示的路径，从存储单元块300j的D3输出。
从存储单元块300e的D3输出的Y1经图示的路径，从存储单元块300k的D3输出。
从存储单元块300f的D3输出的Y2经图示的路径，从存储单元块300l的D3输出。
这样，能得到作为加法运算结果的Y0、Y1和Y2。
在图7中，(a)是存储单元块300的简略图，(b)是在存储单元块300d、300e和300f中存储的真值表(适当参照图6)。
如图7(a)所示，在存储单元块300中，当A0～A3有输入时，根据其输入而从D0～D3输出真值表中定义的数据。
如图7(b)所示，当A0、A1、A2有E(E0～E2)、F(F0～F2)、Cin(C0～C2)的输入时，作为它们的3个加法运算结果，将其位值作为Y(Y0～Y2)输出至D3，将进位作为Cout(C0～C2)输出至D2。
D0和D1在此不使用，因此所有情况下为输出“0”。
另外，从上开始的第1级～第4级、第5级～第8级、第9级～第12级、第13级～第16级，除A2以外的真值相同，但这是因为即使对A2输入“ 0”和“1”的任意一个数据也能得到正确的输出结果。
在图8中，(a)是存储单元块300的简略图，(b)是在存储单元块300g、300j、300k和300l中存储的真值表(适合参照图6)。
如图8(a)所示，在存储单元块300中，当A0～A3有输入时，根据其输入而从D0～D3输出真值表中定义的数据。
如图8(b)所示，当A1有Y(Y0～Y2)的输入时，将该值原样输出至D3。
另外，D0～D2在此不使用，因此所有情况下为输出“0”。
实际上，具有从A1至D3为“0”→“0”、“1”→“1”这样的2种(2级)的真值表即可，但为了即使对A0、A2、A3输入“0”和“1”的任意一个数据也能得到正确的输出结果，而为16级的真值表。
在图9中，(a)是存储单元块300的简略图，(b)是在存储单元块300h和300i中存储的真值表(适合参照图6)。
如图9(a)所示，在存储单元块300中，当A0～A3有输入时，根据其输入而从D0～D3输出真值表中定义的数据。
如图9(b)所示，当A0有C(C0～C2)的输入时，将该值原样输出至D1。另外，当A1有Y(Y0～Y2)的输入时，将该值输出至D3。
此外，D0和D2在此不使用，因此所有情况下为输出“0”。
另外，与图8(b)的情况相同，即使对A2和A3输入“0”和“1”的任意一个数据也能得到正确的输出结果。
图10是表示作为图4的半导体器件110的变形例的半导体器件110a中的读出端口的连接状况的图。在半导体器件110a中，与最左列的存储单元块300m～300o和从左边开始第3列的存储单元块300s～300u相比，其间的列的存储单元块300p～300r在纵向上错开存储单元块的一半而进行配置。另外，各个存储单元块A0～A3和D0～D3如图10所示那样进行连接。
这样，通过将存储单元块错开配置，与图4的半导体器件110的情况相比，能够缩短从各个存储单元块的D0～D3输入至其他的存储单元块A0～A3的布线的长度。
这样的布线的弯曲次数和状态并不特别限于该图10，也可以适当变更。
另外，半导体器件110a的内部结构图(对应于图5)如图11所示。
如上所述，根据本发明的半导体器件，在能作为逻辑电路进行工作的存储器中，通过从1个存储单元块向4个存储单元块提供输出，能够容易进行数据的返回。
另外，在现有的FPGA制造中，例如生成C语言程序，根据该程序生成HDL(Hardware Description Language)。根据该HDL进行逻辑合成，产生逻辑电路。根据该逻辑电路在该FPGA中进行逻辑配置和布线配置。也就是说需要复杂、高度的作业工序。
而本实施方式的半导体器件是作为存储器的存储器件，因此可编译C语言程序来载入其数据作为真值，因此，容易简化作业步骤。另外，本实施方式的半导体器件为存储装置，因此即使在实现不同的逻辑电路的情况下，保持布线不变而仅重写在存储单元200中写入的真值数据即可。
参照图12对其进行更具体的说明(适合参照图1)。图12是表示在半导体器件上载入用于使之作为逻辑电路进行工作的位数据时的处理流程的流程图。
首先，信息处理装置100从输入部101输入记述了要实现的功能的C语言程序(步骤S1101)，存储在存储部102中。
另外，存储部102预先存储有各种功能(加法运算、减法运算等)的程序。
信息处理装置100的操作者为了引用在存储部102中存储的程序中需要的程序，使用输入部101添加调用代码(Include代码)(步骤S1102)。
处理部106根据添加了Include代码的C语言程序生成真值表(图7的真值表600等)(步骤S1103)，根据该真值表生成位数据(步骤S1104)，进一步，经由通信部105而在半导体器件110中载入位数据(步骤S1105)。
这样，根据本实施方式的半导体器件110，用于使半导体器件110作为逻辑电路进行工作的作业简单地就完成了。
而且，根据本实施方式的半导体器件，不使用实际的逻辑电路，因此即使存储器的一部分发生故障，也能够避免使用其位置而容易进行其应对(挽救)。
另外，当如本实施方式那样将对应于1个存储单元块的字线取为32条时，则能够抑制数据(信号)的衰减，不需要使用读出放大器。但是，当重视半导体器件的功能时，也可以使用读出放大器或在读出数据线间使用中间缓冲器，字线的条数也可以为33条以上。
而且，根据本实施方式的半导体器件，能通过使用多个存储器，在其中的某几个存储器输入检测程序，检测其他1个存储器。并且，检测结束后，通过从输入了检测程序的存储器中删除检测程序，能将那些存储器作为通常的存储器使用。
另外，内置存储器的系统LSI中，通过采用本实施方式的半导体器件结构来自检其存储器，并且在该部分记述以C语言记述的检测程序来构成逻辑电路，能检测系统LSI中的其他逻辑电路。
而且，存储单元块彼此的连接不限于1个存储单元块与其他4个存储单元块连接的情况，也可为进行数据返回那样的与其他3个以上的存储单元块连接的其他结构。
而且，虽然采用差动的读出数据线，但考虑半导体布局和读出地址译码器的逻辑电路，也可以为仅以一侧的读出数据线进行布线。
以上完成本实施方式的说明，但本发明的实施方式并不限于这些实施方式。
例如，本发明的半导体器件也可以代替SRAM而使用DRAM(Dynamic Random Access Memory)和闪烁存储器来实现。
另外，并不限制用于提高存储器的性能的预充电功能等功能的载入。
此外，可以在不脱离本发明主旨的范围内进行适当的变更。

Claims (11)

1.一种半导体器件，具有多个存储单元块，该存储单元块具有多个用于存储预定量的数据的存储单元，
该半导体器件的特征在于：
各上述存储单元块被构成为：在其存储单元中存储用于向预定的输入地址输出所期望的逻辑值的真值表数据，并作为逻辑电路而进行工作，
上述存储单元块的输入数量和输出数量在3个以上，
上述存储单元块彼此连接为：使来自1个存储单元块的3个以上的输出被输入至3个以上的其他存储单元块。
2.根据权利要求1所述的半导体器件，其特征在于：
上述存储单元块的输入数量和输出数量为4个，
上述存储单元块彼此连接为：使来自1个存储单元块的4个输出被输入至4个其他存储单元块。
3.根据权利要求1所述的半导体器件，其特征在于：
多个上述存储单元块分别呈同样大小的长方形形状，通过至少使一部分从阵列状的配置中错开而配置来进行上述存储单元块彼此之间的连接。
4.根据权利要求1所述的半导体器件，其特征在于：
多个上述存储单元块被配置为阵列状，利用布线来进行上述存储单元块彼此之间的连接。
5根据权利要求1所述的半导体器件，其特征在于：
上述存储单元块在其内部还具有2个读出地址译码器，
上述存储单元与上述2个读出地址译码器对应地具有2条读出字线，当被施加该2条读出字线的两方的电压时，从读出数据线读出此时所保持的数据。
6.根据权利要求1所述的半导体器件，其特征在于，还包括：
写入地址译码器，该写入地址译码器与多个上述存储单元块连接，用于指定关于多个存储单元块及其内部的上述存储单元的x地址；以及
写入/读出电路，该写入/读出电路与多个上述存储单元块连接，用于指定关于多个存储单元块及其内部的上述存储单元的y地址，并向上述存储单元写入数据，
上述存储单元在被上述写入地址译码器和上述写入/读出电路指定的情况下，由上述写入/读出电路写入数据。
7.根据权利要求1所述的半导体器件，其特征在于：
上述存储单元块的存储单元在没有存储上述真值表时，作为通常的存储器件进行工作。
8.根据权利要求7所述的半导体器件，其特征在于：
上述存储单元块的进行工作的上述存储单元的区域被分为两部分，
当上述读出地址译码器中的特定的地址选择线被切换时，上述存储单元块的上述进行工作的存储单元的区域被切换，被瞬时切换为作为两种逻辑电路的工作、或者、作为逻辑电路的工作和作为通常的存储器件的工作、的任意一种。
9.根据权利要求1所述的半导体器件，其特征在于：
当多个上述存储单元块中的一部分上述存储单元块的存储单元存储的真值表数据被重写时，根据其重写后的真值表数据来变更工作。
10.根据权利要求1所述的半导体器件，用于构成系统LSI，其特征在于：
可进行自检，并且可检测上述系统LSI中的其他逻辑电路。
11.根据权利要求1所述的半导体器件，其特征在于：
利用记述了工作的C语言程序进行编译。
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