JP5890733B2 - 再構成可能な半導体装置の配置配線方法、そのプログラム、及び配置配線装置 - Google Patents
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Description
1.再構成可能な半導体装置の配置配線方法であって、
前記半導体装置は、アレイを構成するとともに互いに接続する複数のメモリセルユニットを備え、前記メモリセルユニットは、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び/又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
回路構成を記述した回路記述に基づいて、ネットリストを生成し、
前記ネットリストから、スキャン化すべき順序回路データセットを抽出し、
前記スキャン化すべき順序回路データセットから、前記複数のメモリセルユニットのうち第1セットに書き込むための第1真理値表データセットを生成し、
前記ネットリストの組合せ論理回路データセットから、前記複数のメモリセルユニットのうち第2セットに書き込むための第2真理値表データセットを生成することを特徴とする再構成可能な半導体装置の配置配線方法。
2.前記第1真理値表データセットが割り当てられるメモリセルユニットを、クロックに同期させた実行をシミュレーションし、及び/又は、前記複数の第2真理値表データセットを、クロックに非同期で実行をシミュレーションして、前記半導体装置が所定の動作速度を実現するか評価する、項目1に記載の配置配線方法。
3.前記半導体装置は、N本(Nは2以上の整数)のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダを各メモリセルユニット毎に有し、
前記メモリセルユニットは、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有し、
前記メモリセルユニットのN本のアドレス線は、前記メモリセルユニットの他のN個のメモリセルユニットのデータ線に、それぞれ接続する、項目1又は2に記載の配置配線方法。
4.再構成可能な半導体装置の配置配線を行う配置配線装置であって、
前記半導体装置は、アレイを構成する複数のメモリセルユニットを備え、前記メモリセルユニットは、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び/又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作すし、
前記配置配線装置は、プロセッサを備え、
前記プロセッサは、
回路構成を記述した回路記述に基づいて、ネットリストを生成し、
前記ネットリストから、スキャン化すべき順序回路データセットを抽出し、
前記スキャン化すべき順序回路データセットから、前記複数のメモリセルユニットのうち第1セットに書き込むための第1真理値表データセットを生成し、
前記ネットリストの組合せ論理回路データセットから、前記複数のメモリセルユニットのうち第2セットに書き込むための第2真理値表データセットを生成することを特徴とする配置配線装置。
5.前記プロセッサは、前記第1真理値表データセットが割り当てられるメモリセルユニットを、クロックに同期させた実行をシミュレーションし、及び/又は、前記複数の第2真理値表データセットを、クロックに非同期で実行をシミュレーションして、前記半導体装置が所定の動作速度を実現するか評価するように構成される、項目4に記載の配置配線装置。
6.再構成可能な半導体装置を配置配線するためのプログラムであって、前記半導体装置は、アレイを構成する複数のメモリセルユニットを備え、前記メモリセルユニットは、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び/又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
プロセッサに、
回路構成を記述した回路記述に基づいて、ネットリストを生成する処理、
前記ネットリストから、スキャン化すべき順序回路データセットを抽出する処理、
前記スキャン化すべき順序回路データセットから、前記複数のメモリセルユニットのうち第1セットに書き込むための第1真理値表データセットを生成する処理、
前記ネットリストの組合せ論理回路データセットから、前記複数のメモリセルユニットのうち第2セットに書き込むための第2真理値表データセットを生成する処理を、実行させることを特徴とするプログラム。
7.前記第1真理値表データセットが割り当てられるメモリセルユニットを、クロックに同期させた実行をシミュレーションし、及び/又は、前記複数の第2真理値表データセットを、クロックに非同期で実行をシミュレーションして、前記半導体装置が所定の動作速度を実現するか評価する処理をプロセッサに実行させる項目6に記載のプログラム。
8.前記半導体装置は、N本(Nは2以上の整数)のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダを各メモリセルユニット毎に有し、
前記メモリセルユニットは、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有し、
前記メモリセルユニットのN本のアドレス線は、前記メモリセルユニットの他のN個のメモリセルユニットのデータ線に、それぞれ接続する、項目6又は7に記載のプログラム。
以下、同期又は非同期切替可能なMLUTを有する再構成可能な半導体装置について、2つの例を用いて説明する。
図1は、同期/非同期切替可能なMLUTの第1例である。再構成可能な半導体装置としてのMPLD20は、MLUTと呼ぶ配線要素と論理要素の双方を実現するメモリ回路を相互に接続することにより論理を構成する。MPLD20は、図1のようにMLUTをアレイ状に敷き詰め、アドレス線LAとデータ線LDの対を用いてMLUT同士を相互接続させた構成になっている。メモリセルユニットから構成されるMLUT30を複数有するとともに、MLUTを特定するアドレスをデコードして、動作対象となるMLUTを特定するMLUTデコーダ12を有する。MPLD20は、MLUT30の記憶素子に、真理値表を構成するデータがそれぞれ記憶することで、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。
図8は、同期/非同期切替可能なMLUTの第2例である。図8に示すMLUTは、非同期用のメモリセルユニット40aと、同期用のメモリセルユニット40bのペアから構成され、同期用のメモリセルユニット40bの後段には、クロックCLKと同期するF/F41を有する。非同期用のメモリセルユニット40a及び同期用のメモリセルユニット40bには、それぞれ、アドレスデコーダ9a及び9bが設けられ、さらに、動作切替信号によって、メモリ動作か、論理動作かを選択するアドレス切替回路10、及び、動作切替信号によって、読み出しデータRDか論理動作用データLDかを選択する出力データ切替回路11が設けられる。
図9は、同期/非同期切替可能なMLUTを用いたMPLDの一例を示す図である。図9に示すMPLD20は、複数のMLUT30を有する。MLUT30内の矩形は、半導体メモリ装置で説明した選択信号で切り替え可能なデータ出力線毎に設けられるF/Fである。この、F/Fは、データ入出力部140のF/Fに相当する。
MPLDの配置配線を行うには、抽象的な回路の動作に関するハードウェア記述言語からネットリスト(素子間を接続する配線情報)を生成し、それを、実際のデジタル回路に割り当てる(以下「論理合成」と言う)配置配線方法が必要である。MPLDの機能搭載例として、論理合成された回路群を選択して入力ピンから逐次配置する方法が考えられる。しかし、配置についてはその後の回路の配置エリアを確保して配置しなければならない。また、組み合わせ回路と順序回路を仕分けせず行なうと、F/FのないMLUTに配置した場合は配置失敗となって再度配置検討しなければならない。その時、F/Fを有したMLUTに行き着くまでは配線論理となり、MLUTを多く使い配置配線効率が悪い状態になる。
A.論理要素
図16は、論理要素として動作するMLUTの一例を示す図である。図16に示すMLUT30a、30bは、4つの論理動作用アドレス線A0〜A3と、4つの論理動作用データ線D0〜D3と、4×16=64個の記憶素子40と、アドレスデコーダ9とをそれぞれ有する。論理動作用データ線D0〜D3は、24個の記憶素子40をそれぞれ直列に接続する。アドレスデコーダ9は、論理動作用アドレス線A0〜A3に入力される信号に基づき、24本のワード線のいずれかに接続される4つの記憶素子を選択するように構成される。この4つの記憶素子はそれぞれ、論理動作用データ線D0〜D3に接続され、記憶素子に記憶されるデータを論理動作用データ線D0〜D3に出力する。例えば、論理動作用アドレス線A0〜A3に適当な信号が入力される場合は、4つの記憶素子40a、40b、40c、及び40dを選択するように構成することができる。ここで、記憶素子40aは、論理動作用データ線D0に接続され、記憶素子40bは、論理動作用データ線D1に接続され、記憶素子40dは、論理動作用データ線D2に接続され、記憶素子40dは、論理動作用データ線D3に接続される。そして、論理動作用データ線D0〜D3には、記憶素子40a〜40dに記憶される信号が出力される。このように、MLUT30a、30bは、論理動作用アドレス線A0〜A3から論理動作用アドレスを受け取り、その論理動作用アドレスによってアドレスデコーダ9が選択する4つの記憶素子40に記憶される値を、論理動作用データ線D0〜D3に論理動作用データとしてそれぞれ出力する。なお、MLUT30aの論理動作用アドレス線A2は、隣接するMLUT30bの論理動作用データ線D0と接続しており、MLUT30aは、MLUT30bから出力される論理動作用データを、論理動作用アドレスとして受け取る。また、MLUT30aの論理動作用データ線D2は、MLUT30bの論理動作用アドレス線A0と接続しており、MLUT30aが出力する論理動作用データは、MLUT30bで論理動作用アドレスとして受け取られる。例えば、MLUT30aの論理動作用データ線D2は、MLUT30aの論理動作用アドレス線A0〜A3に入力される信号に基づき、論理動作用データ線D2に接続される24個の記憶素子のいずれか1つに記憶される信号をMLUT30bの論理動作用アドレスA0に出力する。同様に、MLUT30bの論理動作用データ線D0は、MLUT30bの論理動作用アドレス線A0〜A3に入力される信号に基づき、論理動作用データ線D0に接続される24個の記憶素子のいずれか1つに記憶される信号をMLUT30aの論理動作用アドレスA2に出力する。このように、MPLD同士の連結は、1対のアドレス線とデータ線とを用いる。
図19は、接続要素として動作するMLUTの一例を示す図である。図19では、接続要素としてのMLUTは、論理動作用アドレス線A0の信号を論理動作用データ線D1に出力し、論理動作用アドレス線A1の信号を論理動作用データ線D2に出力し、論理動作用アドレス線A2の信号を論理動作用データ線D3に出力するように動作する。接続要素としてのMLUTはさらに、論理動作用アドレス線A3の信号を論理動作用データ線D1に出力するように動作する。
図22は、1つのMLUTが、論理要素及び接続要素として動作する一例を示す図である。図22に示す例では、論理動作用アドレス線A0及びA1を2入力NOR回路121の入力とし、2入力NOR回路121の出力と、論理動作用アドレス線A2とを2入力NAND回路122の入力とし、2入力NAND回路122の出力を論理動作用データ線D0に出力する論理回路を構成する。また同時に、論理動作用アドレス線A3の信号を論理動作用データ線D2に出力する接続要素を構成する。
30 MLUT
100 半導体装置
Claims (9)
- 再構成可能な半導体装置の配置配線方法であって、
前記半導体装置は、アレイを構成するとともに互いに接続する複数のメモリセルユニットを備え、前記メモリセルユニットは、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び/又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
プロセッサが、回路構成を記述した回路記述に基づいて、ネットリストを生成し、
前記プロセッサが、前記ネットリストから、スキャン化すべき順序回路データセットを抽出し、
前記プロセッサが、前記スキャン化すべき順序回路データセットから、前記複数のメモリセルユニットのうち第1セットに書き込むための第1真理値表データセットを生成し、
前記プロセッサが、前記ネットリストの組合せ論理回路データセットから、前記複数のメモリセルユニットのうち第2セットに書き込むための第2真理値表データセットを生成することを特徴とする再構成可能な半導体装置の配置配線方法。 - 前記プロセッサが、前記第1真理値表データセットが割り当てられるメモリセルユニットを、クロックに同期させた実行をシミュレーションし、及び/又は、
前記プロセッサが、前記複数の第2真理値表データセットを、クロックに非同期で実行をシミュレーションして、前記半導体装置が所定の動作速度を実現するか評価する、請求項1に記載の配置配線方法。 - 前記半導体装置は、N本(Nは2以上の整数)のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダを各メモリセルユニット毎に有し、
前記メモリセルユニットは、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有し、
前記メモリセルユニットのN本のアドレス線は、前記メモリセルユニットの他のN個のメモリセルユニットのデータ線に、それぞれ接続する、請求項1又は2に記載の配置配線方法。 - 再構成可能な半導体装置の配置配線を行う配置配線装置であって、
前記半導体装置は、アレイを構成する複数のメモリセルユニットを備え、前記メモリセルユニットは、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び/又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
前記配置配線装置は、プロセッサを備え、
前記プロセッサは、
回路構成を記述した回路記述に基づいて、ネットリストを生成し、
前記ネットリストから、スキャン化すべき順序回路データセットを抽出し、
前記スキャン化すべき順序回路データセットから、前記複数のメモリセルユニットのうち第1セットに書き込むための第1真理値表データセットを生成し、
前記ネットリストの組合せ論理回路データセットから、前記複数のメモリセルユニットのうち第2セットに書き込むための第2真理値表データセットを生成することを特徴とする配置配線装置。 - 前記プロセッサは、前記第1真理値表データセットが割り当てられるメモリセルユニットを、クロックに同期させた実行をシミュレーションし、及び/又は、前記複数の第2真理値表データセットを、クロックに非同期で実行をシミュレーションして、前記半導体装置が所定の動作速度を実現するか評価するように構成される、請求項4に記載の配置配線装置。
- 再構成可能な半導体装置を配置配線するためのプログラムであって、前記半導体装置は、アレイを構成する複数のメモリセルユニットを備え、前記メモリセルユニットは、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び/又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
プロセッサに、
回路構成を記述した回路記述に基づいて、ネットリストを生成する処理、
前記ネットリストから、スキャン化すべき順序回路データセットを抽出する処理、
前記スキャン化すべき順序回路データセットから、前記複数のメモリセルユニットのうち第1セットに書き込むための第1真理値表データセットを生成する処理、
前記ネットリストの組合せ論理回路データセットから、前記複数のメモリセルユニットのうち第2セットに書き込むための第2真理値表データセットを生成する処理を、実行させることを特徴とするプログラム。 - 前記第1真理値表データセットが割り当てられるメモリセルユニットを、クロックに同期させた実行をシミュレーションし、及び/又は、前記複数の第2真理値表データセットを、クロックに非同期で実行をシミュレーションして、前記半導体装置が所定の動作速度を実現するか評価する処理をプロセッサに実行させる請求項6に記載のプログラム。
- 前記半導体装置は、N本(Nは2以上の整数)のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダを各メモリセルユニット毎に有し、
前記メモリセルユニットは、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有し、
前記メモリセルユニットのN本のアドレス線は、前記メモリセルユニットの他のN個のメモリセルユニットのデータ線に、それぞれ接続する、請求項6又は7に記載のプログラム。 - 請求項6〜8の何れか1項に示すプログラムを格納するコンピュータが読み取り可能な記憶媒体。
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