JP5260077B2 - プログラマブル論理デバイスおよびその構築方法およびその使用方法 - Google Patents
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Description
吉原理記、外4名、「再構成デバイスとしても動作するメモリ(MPLD)の一実装例」、信学技法、広島市立大学大学院、平成19年9月、RECONF2007−16、pp.7−12
このように、1ポートメモリ25を採用することにより、アドレス・データ対ADの数N=8の場合で約15%、N=4の場合で約40%の面積削減効果が得られる。
2 基本論理ブロック(SMLUT)
3 行デコーダ
4 列デコーダ
10 MPLD
11 メモリ用アドレス線
12 メモリ用データ入出力線
13 論理用アドレス線
14 論理用データ線
15 2ポートメモリ
16、17 デコーダ
18A 第1入力ポート
18D 第1出力ポート
19A 第2入力ポート
19D 第2出力ポート
25 1ポートメモリ
22 第1配線切替器
23 第2配線切替器
27 デコーダ
28A 入力ポート
28D 出力ポート
130、131、132、133、134 単位アドレス線
140、141、142、143、144 単位データ線
AD、AD1、AD2、AD3、AD4 アドレス・データ対
Claims (11)
- 複数のマルチルックアップテーブルを有し、コンフィギュレーション情報に応じて複数の論理回路が構成されるプログラマブル論理デバイスであって、
それぞれの前記マルチルックアップテーブルは、記憶手段と、メモリ用アドレス線と、メモリ用データ入出力線と、論理用アドレス線と、論理用データ線を有し、
該論理用アドレス線および論理用データ線は、論理用入出力データのビット数に応じてそれぞれ1ビットごとに分配して単位アドレス線および単位データ線とし該単位アドレス線および単位データ線を対にして各対毎に前記マルチルックアップテーブルから異なる方向に配線され、
前記単位アドレス線および前記単位データ線と、前記メモリ用アドレス線および前記メモリ用データ入出力線により近接する前記マルチルックアップテーブルが接続されて、論理回路要素及びメモリ要素を備える論理ブロック群が構成され、
少なくとも1つの前記マルチルックアップテーブルは、追加の単位アドレス線および/または追加の単位データ線を有することを特徴とするプログラマブル論理デバイス。 - 前記マルチルックアップテーブル群の第1の領域の前記記憶手段に所望の論理回路を実現するコンフィギュレーション情報が保持され、前記マルチルックアップテーブル群の第2の領域の前記記憶手段に前記第1の領域の前記マルチルックアップテーブルを選択的に切り替えるスイッチ情報が保持されて前記マルチルックアップテーブル群が前記論理回路要素となることを特徴とする請求項1に記載のプログラマブル論理デバイス。
- 前記マルチルックアップテーブル群の第3の領域、あるいは前記論理回路要素として非動作の領域に所望のデータが保持されて、前記マルチルックアップテーブル群の少なくとも一部がメモリ要素となることを特徴とする請求項2に記載のプログラマブル論理デバイス。
- 前記追加の単位アドレス線および/または追加の単位データ線は、前記マルチルックアップテーブル同士を接続することを特徴とする請求項1に記載のプログラマブル論理デバイス。
- 前記追加の単位アドレス線および/または追加のデータ線に記憶要素を接続することを特徴とする請求項1に記載のプログラマブル論理デバイス。
- 前記記憶手段は1ポートメモリであり、前記マルチルックアップテーブルは、前記メモリ用アドレス線と前記単位アドレス線とを切り替えて前記第1ポートメモリの入力ポートに割り当てる第1配線切替器と、前記メモリ用データ入出力線と前記単位データ線とを切り替えて前記1ポートメモリの出力ポートに割り当てる第2配線切替器とを備え、前記第1配線切替器および前記第2配線切替器によって論理回路動作時には前記単位アドレス線および前記単位データ線が選択され、メモリ動作時には前記メモリ用アドレス線および前記メモリ用データ入出力線が選択されることを特徴とする請求項1に記載のプログラマブル論理デバイス。
- 前記論理ブロック群は前記記憶手段として1ポートメモリを有する第1のマルチルックアップテーブルと前記記憶手段として複数ポートメモリを有する第2のマルチルックアップテーブルとが混在することを特徴とする請求項1に記載のプログラマブル論理デバイス。
- 記憶手段と、メモリ用アドレス線と、メモリ用データ入出力線と、論理用アドレス線と、論理用データ線とを有しマルチルックアップテーブルを相互に接続して、コンフィギュレーション情報に応じて複数の論理回路を構築するプログラマブル論理デバイスの構築方法であって、
前記記憶手段のポートを前記メモリ用アドレス線、メモリ用データ入出力線と、論理用アドレス線および論理用データ線に割り当てるステップと、
前記論理用アドレス線および論理用データ線を、論理用入出力データのビット数に応じてそれぞれ1ビット単位で分配して単位アドレス線および単位データ線とし該単位アドレス線および単位データ線を対にするステップと、
前記各対毎に前記マルチルックアップテーブルから異なる方向に配線するステップと、
少なくとも1つの前記マルチルックアップテーブルに、追加の単位アドレス線および/または追加の単位データ線を接続するステップと、
前記メモリ用アドレス線および前記メモリ用データ入出力線と、前記単位アドレス線および前記単位データ線により近接する前記マルチルックアップテーブルを接続し、前記追加の単位アドレス線及び/又は追加の単位データ線を前記マルチルックアップテーブルまたは前記マルチルックアップテーブル群内の他の要素に接続して論理回路要素及びメモリ要素を備えた論理ブロック群を構成するステップと、
を具備することを特徴とするプログラマブル論理デバイスの構築方法。 - 前記記憶手段に1ポートメモリを用い、前記マルチルックアップテーブルに、前記メモリ用アドレス線と前記単位アドレス線とを切り替えて前記第1ポートメモリの入力ポートに割り当てる第1配線切替器と、前記メモリ用データ入出力線と前記単位データ線とを切り替えて前記1ポートメモリの出力ポートに割り当てる第2配線切替器とを配置することを特徴とする請求項8に記載のプログラマブル論理デバイスの構築方法。
- 記憶手段と、メモリ用アドレス線と、メモリ用データ入出力線と、論理用アドレス線と、論理用データ線によりマルチルックアップテーブルを構成し、
前記記憶手段のポートが前記メモリ用アドレス線およびメモリ用データ入出力線と、論理用アドレス線および論理用データ線に割り当てられ、
前記論理用アドレス線および論理用データ線を、論理用入出力データのビット数に応じてそれぞれ1ビット単位で分配して単位アドレス線および単位データ線とし該単位アドレス線および単位データ線を対にして前記各対毎に前記マルチルックアップテーブルから異なる方向に配線し、
前記メモリ用アドレス線および前記メモリ用データ入出力線と、前記単位アドレス線および前記単位データ線により近接する前記マルチルックアップテーブルを相互に接続して論理回路要素及びメモリ要素を備えた論理ブロック群を構成し、
少なくとも1つの前記マルチルックアップテーブルに、追加の単位アドレス線および/または追加の単位データ線を接続し、
前記追加の単位アドレス線および/または追加の単位データ線を近接しない前記マルチルックアップテーブルまたは前記マルチルックアップテーブル群内の他の要素と接続したプログラマブル論理デバイスの使用方法であって、
前記メモリ用アドレス線およびメモリ用データ入出力線を利用して、マルチルックアップテーブル群の第1の領域の前記記憶手段に所望の論理回路を実現するコンフィギュレーション情報を保持させるステップと、
前記メモリ用アドレス線およびメモリ用データ入出力線を利用して論理ブロック群の第2の領域の前記記憶手段に前記第1の領域の前記マルチルックアップテーブルを選択的に切り替えるスイッチ情報を保持させるステップと、
前記論理用アドレス線と、論理用データ線を利用して論理回路動作を行わせるステップと、
前記メモリ用アドレス線を利用して前記マルチルックアップテーブル群の第3の領域あるいは前記論理回路要素として非動作の領域に所望のデータを保持させて、前記マルチルックアップテーブル群の少なくとも一部をメモリ動作させるステップと、
を具備することを特徴とするプログラマブル論理デバイスの使用方法。 - 前記マルチルックアップテーブルの前記記憶手段として1ポートメモリを用い、前記マルチルックアップテーブルに、前記メモリ用アドレス線と前記単位アドレス線とを切り替えて前記第1ポートメモリの入力ポートに割り当てる第1配線切替器と、前記メモリ用データ入出力線と前記単位データ線とを切り替えて前記1ポートメモリの出力ポートに割り当てる第2配線切替器とを配置し、前記第1配線切替器と、前記第2配線切替器を操作して、前記論理回路動作または前記メモリ動作させることを特徴とする請求項10に記載のプログラマブル論理デバイスの使用方法。
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JP2016178551A (ja) * | 2015-03-20 | 2016-10-06 | 株式会社Pfu | 通信装置及び制御方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN102859878B (zh) * | 2010-02-16 | 2015-09-02 | 株式会社电装 | 集成电路和使用该集成电路的方法 |
CN104617944B (zh) * | 2010-06-24 | 2018-03-16 | 太阳诱电株式会社 | 半导体装置 |
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Family Cites Families (6)
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---|---|---|---|---|
JPH07176616A (ja) * | 1993-12-17 | 1995-07-14 | Toshiba Corp | プログラム可能な論理回路 |
US5894565A (en) * | 1996-05-20 | 1999-04-13 | Atmel Corporation | Field programmable gate array with distributed RAM and increased cell utilization |
US6020759A (en) * | 1997-03-21 | 2000-02-01 | Altera Corporation | Programmable logic array device with random access memory configurable as product terms |
JP2002026133A (ja) * | 2000-07-12 | 2002-01-25 | Nec Corp | 多層配線構造を有する半導体集積回路およびその製造方法 |
JP4425243B2 (ja) * | 2005-10-17 | 2010-03-03 | Okiセミコンダクタ株式会社 | 半導体記憶装置 |
CN101310442A (zh) * | 2005-11-28 | 2008-11-19 | 太阳诱电株式会社 | 半导体器件 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016096407A (ja) * | 2014-11-13 | 2016-05-26 | 太陽誘電株式会社 | 再構成可能オペアンプ |
JP2016178551A (ja) * | 2015-03-20 | 2016-10-06 | 株式会社Pfu | 通信装置及び制御方法 |
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