JP5365638B2 - 半導体プログラマブルデバイス及び半導体プログラマブルデバイスにおける信号転送方法 - Google Patents
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Description
図1Bは本発明の第1の実施形態に係る半導体プログラマブルデバイスを備えた半導体集積回路装置の構成を示すブロック図である。
図2は本発明の第1の実施形態に係る半導体プログラマブルデバイスのメモリマクロの構成を示すブロック図である。
図3は本発明の第1の実施形態に係る半導体プログラマブルデバイスのメモリ入出力部の構成を示すブロック図である。
図4は本発明の第1の実施形態に係るスイッチファブリックの構成を示すブロック図である。
図5は本発明の第1の実施形態に係る別の半導体プログラマブルデバイスを備えた半導体集積回路装置の構成を示すブロック図である。
図6は本発明の第1の実施形態に係る別の半導体プログラマブルデバイスのスイッチファブリックの構成を示すブロック図である。
図7は本発明の第2の実施形態に係る半導体集積回路装置の構成を示すブロック図である。
図8は本発明の第3の実施形態に係る半導体プログラマブルデバイスを備えた半導体集積回路装置の構成を示すブロック図である。
図9は本発明の第4の実施形態に係るスイッチファブリックの構成を示すブロック図である。
図10は本発明の第4の実施形態に係る半導体プログラマブルデバイスのメモリマクロの構成を示すブロック図である。
図11は本発明の第5の実施形態に係る半導体プログラマブルデバイスの構成を示すブロック図である。
図12は本発明の第5の実施形態に係るNAND回路を備えたスイッチファブリックの構成を示すブロック図である。
図13は本発明の第5の実施形態に係るNOR回路を備えたスイッチファブリックの構成を示すブロック図である。
図14は関連する半導体プログラマブルデバイスの一例を示すブロック図である。
図15は関連する半導体プログラマブルデバイスのスイッチファブリックの構成を示すブロック図である。
10、50、80、300 半導体プログラマブルデバイス
11、51、91、111、311、311A、311B メモリマクロ
11a、111a 制御部
11b、111b アドレスデコーダ
11c、111c ワード線ドライバ
11d、111d センスアンプ
11e、111e ライトバッファ
11f、111f リードバッファ
11g、111g メモリセルアレイ
11h、111h インバータ
11i、113a OR回路
12、52、82、312 メモリ入出力部
13、33、53、83、113、213、313 スイッチファブリック
13a、111i AND回路
14、54、84、214 列配線
15、55、85、215 行配線
20、60、90 ロジックデバイス
21、61、91 ロジックマクロ
34 出力スイッチ
62 ロジック入出力部
81 プロセッサ
90 メモリデバイス
211 回路ブロック
213−1 セレクタ
213−2 選択論理回路
313A NAND回路を備えたスイッチファブリック
313B NOR回路を備えたスイッチファブリック
320 NAND回路
330 NOR回路
図1Aは、本発明の第1の実施形態に係る半導体プログラマブルデバイスの構成を示すブロック図である。半導体プログラマブルデバイス10は、チップ上に配置された複数の列配線14と複数の行配線15と、列配線14と行配線15との交点に設けられ、入力されたデータ信号を転送する複数のスイッチファブリック13を有する。各スイッチファブリック13にはそれぞれ回路ブロックが直接接続されており、各回路ブロックはスイッチファブリックを介してデータ信号の入出力を行う。
次に、本発明の第2の実施形態について説明する。第1の実施形態では、半導体プログラマブルデバイスと、ロジックデバイスとが同一のチップ上に集積されている半導体集積回路装置について説明した。第2の実施形態では、半導体プログラマブルデバイスと、ロジックデバイスとをそれぞれ別のチップ上に集積し、それらのチップを積層した半導体集積回路装置について説明する。
次に、本発明の第3の実施形態について説明する。第1の実施形態及び第2の実施形態では、半導体プログラマブルデバイスがメモリマクロで構成される場合について説明した。本実施形態では、半導体プログラマブルデバイスがプロセッサで構成されることとした。つまり、本実施形態においてはプロセッサが回路ブロックとなる。
次に、本発明の第4の実施形態について説明する。上述した第1〜第3の実施形態では、スイッチファブリックにAND回路を備えた場合について説明した。第4の実施の形態では、スイッチファブリックにOR回路を備えた場合について説明する。
次に、本発明の第5の実施形態について説明する。第1〜第4の実施形態では、スイッチファブリックにAND回路または、OR回路を備えた場合について説明した。本実施形態による半導体プログラマブルデバイス300は、図11に示すように、NAND回路を備えたスイッチファブリック313AとNOR回路を備えたスイッチファブリック313Bが互い違いに配置された構成となっている。
本発明の第6の実施形態に係る半導体プログラマブルデバイスは、チップ上に敷設された複数の行配線と複数の列配線との交点に設けられ、入力されたデータ信号の転送を行う複数のスイッチファブリックと、複数のスイッチファブリックのそれぞれと直接接続され、複数のスイッチファブリックを介してデータ信号の入出力を行う複数の回路ブロックとを有し、スイッチファブリックは、入力された複数の信号のAND演算をビット毎に行うAND回路を備え、回路ブロックは、他の回路ブロックがデータ信号を出力している場合、全てのビットがハイレベルのビットであるハイレベル信号を出力し、スイッチファブリックは、直接接続された回路ブロックと、行配線上及び列配線上で隣接するスイッチファブリックとから入力されたデータ信号及びハイレベル信号をAND回路に入力し、このAND回路によるAND演算後の信号を出力する。
本発明の第7の実施形態に係る半導体プログラマブルデバイスは、チップ上に敷設された複数の行配線と複数の列配線との交点に設けられ、入力されたデータ信号の転送を行う複数のスイッチファブリックと、複数のスイッチファブリックのそれぞれと直接接続され、複数のスイッチファブリックを介してデータ信号の入出力を行う複数の回路ブロックとを有し、スイッチファブリックは、入力された複数の信号のOR演算をビット毎に行うOR回路を備え、回路ブロックは、他の回路ブロックがデータ信号を出力している場合、全てのビットがローレベルのビットであるローレベル信号を出力し、スイッチファブリックは、直接接続された回路ブロックと、行配線上及び列配線上で隣接するスイッチファブリックとから入力されたデータ信号及びローレベル信号をOR回路に入力し、このOR回路によるOR演算後の信号を出力する。
本発明の第8の実施形態に係る半導体プログラマブルデバイスにおける信号転送方法は、チップ上に敷設された複数の行配線と複数の列配線との交点に設けられ、入力されたデータ信号の転送を行う複数のスイッチファブリックと、複数のスイッチファブリックのそれぞれと直接接続され、複数のスイッチファブリックを介してデータ信号の入出力を行う複数の回路ブロックとを有する半導体プログラマブルデバイスにおける信号転送方法であって、回路ブロックが、他の回路ブロックがデータ信号を出力している場合、全てのビットがハイレベルのビットであるハイレベル信号を出力する処理と、スイッチファブリックが、直接接続された回路ブロックと、行配線上及び列配線上で隣接するスイッチファブリックとから入力されたデータ信号及びハイレベル信号のAND演算をビット毎に行い、このAND演算後の信号を出力する処理を行う。
本発明の第9の実施形態に係る半導体プログラマブルデバイスにおける信号転送方法は、チップ上に敷設された複数の行配線と複数の列配線との交点に設けられ、入力されたデータ信号の転送を行う複数のスイッチファブリックと、複数のスイッチファブリックのそれぞれと直接接続され、複数のスイッチファブリックを介してデータ信号の入出力を行う複数の回路ブロックとを有する半導体プログラマブルデバイスにおける信号転送方法であって、回路ブロックが、他の回路ブロックがデータ信号を出力している場合、全てのビットがローレベルのビットであるローレベル信号を出力する処理と、スイッチファブリックが、直接接続された回路ブロックと、行配線上及び列配線上で隣接するスイッチファブリックとから入力されたデータ信号及びローレベル信号のOR演算をビット毎に行い、このOR演算後の信号を出力する処理を行う。
Claims (10)
- チップ上に配置された複数の行配線と複数の列配線と、前記行配線と前記列配線との交点に設けられ、入力されたデータ信号の転送を行う複数のスイッチファブリックと、前記複数のスイッチファブリックのそれぞれと直接接続され、前記複数のスイッチファブリックを介して前記データ信号の入出力を行う複数の回路ブロックとを有し、
前記回路ブロックは、他の回路ブロックが前記データ信号を出力している場合は擬似データ信号として全てのビットが同一の値の信号を出力し、
前記複数のスイッチファブリックは、直接接続された回路ブロックと、前記行配線上及び前記列配線上で隣接するスイッチファブリックとから前記擬似データ信号と前記データ信号の入力を受け、入力される前記データ信号と前記擬似データ信号に対し、前記データ信号に応じた値が出力されるように演算を行い、前記データ信号を出力する
半導体プログラマブルデバイス。 - 請求項1に記載の半導体プログラマブルデバイスにおいて、
前記擬似データ信号は、全てのビットがハイレベルのビットであるハイレベル信号であり、
前記演算は、前記データ信号と前記ハイレベル信号に対し、ビット毎に行うAND演算である
半導体プログラマブルデバイス。 - 請求項1に記載の半導体プログラマブルデバイスにおいて、
前記擬似データ信号は、全てのビットがローレベルのビットであるローレベル信号であり、
前記演算は、前記データ信号と前記ローレベル信号に対し、ビット毎に行うOR演算である
半導体プログラマブルデバイス。 - 請求項1に記載の半導体プログラマブルデバイスにおいて、
前記擬似データ信号は、全てのビットがハイレベルのビットであるハイレベル信号であり、
前記演算は、前記データ信号と前記ハイレベル信号に対し、ビット毎に行うNAND演算である
半導体プログラマブルデバイス。 - 請求項1に記載の半導体プログラマブルデバイスにおいて、
前記擬似データ信号は、全てのビットがローレベルのビットであるローレベル信号であり、
前記演算は、前記データ信号と前記ローレベル信号に対し、ビット毎に行うNOR演算である
半導体プログラマブルデバイス。 - 請求項1から5のいずれか一項に記載の半導体プログラマブルデバイスにおいて、前記回路ブロックがメモリマクロである半導体プログラマブルデバイス。
- 請求項1から5のいずれか一項に記載の半導体プログラマブルデバイスにおいて、前記回路ブロックがプロセッサである半導体プログラマブルデバイス。
- チップ上に配置された複数の行配線と複数の列配線と、前記行配線と前記列配線との交点に設けられ、入力されたデータ信号の転送を行う複数のスイッチファブリックと、前記複数のスイッチファブリックのそれぞれと直接接続され、前記複数のスイッチファブリックを介して前記データ信号の入出力を行う複数の回路ブロックとを有する半導体プログラマブルデバイスにおける信号転送方法であって、
前記回路ブロックは、他の回路ブロックが前記データ信号を出力している場合は擬似データ信号として全てのビットが同一の値の信号を出力し、
前記複数のスイッチファブリックは、直接接続された回路ブロックと、前記行配線上及び前記列配線上で隣接するスイッチファブリックとから前記擬似データ信号と前記データ信号の入力を受け、入力される前記データ信号と前記擬似データ信号に対し、前記データ信号に応じた値が出力されるように演算を行い、前記データ信号を出力する
半導体プログラマブルデバイスにおける信号転送方法。 - 請求項8に記載の半導体プログラマブルデバイスにおける信号転送方法において、
前記擬似データ信号は、全てのビットがハイレベルのビットであるハイレベル信号であり、
前記演算は、前記データ信号と前記ハイレベル信号に対し、ビット毎に行うAND演算である
半導体プログラマブルデバイスにおける信号転送方法。 - 請求項8に記載の半導体プログラマブルデバイスにおける信号転送方法において、
前記擬似データ信号は、全てのビットがローレベルのビットであるローレベル信号であり、
前記演算は、前記データ信号と前記ローレベル信号に対し、ビット毎に行うOR演算である
半導体プログラマブルデバイスにおける信号転送方法。
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