JP2000232354A - プログラマブルデバイス - Google Patents
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- Logic Circuits (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】
【課題】 従来技術によるプログラマブルデバイスの欠
点である論理回路の実現効率を改善し、より大規模な回
路を実現する。具体的には、従来のデバイスでは不可能
であったプログラマブルセルでの複数ポートメモリを提
供する。 【解決手段】 入出力ポートを２セット化し、２セット
の４入力１出力回路（２読み出し）、又は１６ビット２
ポート（１読み出し１書き込み）ＲＡＭを実現する回路
を例示する。記憶素子１０１はマトリクス状に配置さ
れ、２組のワード線及びデータ線対により接続される。
接続されたワード線はデコーダ１０２に接続される。セ
ンスアンプ１０３は、記憶素子１０１のデータ線対とセ
レクタ１０４に接続される。セレクタ１０４はセンスア
ンプ１０３のデータを信号ＩＮａ３、ＩＮａ４、ＩＮｂ
３、ＩＮｂ４により選択しＯＵＴａ及びＯＵＴｂに出力
する。
点である論理回路の実現効率を改善し、より大規模な回
路を実現する。具体的には、従来のデバイスでは不可能
であったプログラマブルセルでの複数ポートメモリを提
供する。 【解決手段】 入出力ポートを２セット化し、２セット
の４入力１出力回路（２読み出し）、又は１６ビット２
ポート（１読み出し１書き込み）ＲＡＭを実現する回路
を例示する。記憶素子１０１はマトリクス状に配置さ
れ、２組のワード線及びデータ線対により接続される。
接続されたワード線はデコーダ１０２に接続される。セ
ンスアンプ１０３は、記憶素子１０１のデータ線対とセ
レクタ１０４に接続される。セレクタ１０４はセンスア
ンプ１０３のデータを信号ＩＮａ３、ＩＮａ４、ＩＮｂ
３、ＩＮｂ４により選択しＯＵＴａ及びＯＵＴｂに出力
する。
Description
【０００１】
【発明が属する技術分野】本発明は、プログラマブルデ
バイスに関し、特に、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のプログ
ラマブルデバイスを構成するプログラマブルセルと配線
ネットワークに関する。
バイスに関し、特に、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のプログ
ラマブルデバイスを構成するプログラマブルセルと配線
ネットワークに関する。
【０００２】
【従来の技術】従来、ＦＰＧＡを代表とするプログラマ
ブルデバイスは、ハードウェアをどのように構成するか
を指定するコンフィグレーション情報を内部に保持し、
このコンフィグレーション情報の指示に従って所望のハ
ードウェアを実現するＬＳＩである。近年半導体製造技
術の進歩によってプログラマブルデバイスで実現可能な
ハードウェアの規模が拡大するに伴い、ゲートアレイＬ
ＳＩからプログラマブルデバイスへの置き換えが進んで
おり、大きな注目を集める様になってきている。この様
なプログラマブルデバイスは、一般的に任意の機能のハ
ードウェアを実現することが求められるが、その汎用性
から任意の論理を実現するプログラマブルセルの回路規
模が大きくなる為に大規模な回路を実現することが難し
く、より大きな規模の回路を搭載するセル及びチップア
ーキテクチャが要求されている。
ブルデバイスは、ハードウェアをどのように構成するか
を指定するコンフィグレーション情報を内部に保持し、
このコンフィグレーション情報の指示に従って所望のハ
ードウェアを実現するＬＳＩである。近年半導体製造技
術の進歩によってプログラマブルデバイスで実現可能な
ハードウェアの規模が拡大するに伴い、ゲートアレイＬ
ＳＩからプログラマブルデバイスへの置き換えが進んで
おり、大きな注目を集める様になってきている。この様
なプログラマブルデバイスは、一般的に任意の機能のハ
ードウェアを実現することが求められるが、その汎用性
から任意の論理を実現するプログラマブルセルの回路規
模が大きくなる為に大規模な回路を実現することが難し
く、より大きな規模の回路を搭載するセル及びチップア
ーキテクチャが要求されている。
【０００３】又、実現する回路によっては論理ゲート間
の配線が大規模となって、プログラマブルセルの配線リ
ソースが不足することから、より多くの配線リソースが
求められている。
の配線が大規模となって、プログラマブルセルの配線リ
ソースが不足することから、より多くの配線リソースが
求められている。
【０００４】この様な要請に応える為に、例えば平成１
０年特許願３０９２８５号には、任意の論理とメモリ、
結線手段をプログラマブルセルで実現することにより、
ハードウェア規模及び配線リソースの要求に応える技術
が開示されている。具体的には、この技術は、プログラ
マブルセルのモードとしてメモリと結線手段を持たせる
ことにより、論理ゲートで実現するには効率が悪いメモ
リを効率良く実現し、配線リソースが不足した場合には
セルを配線リソースとして用いることにより大規模な回
路を効率良く実現するものである。
０年特許願３０９２８５号には、任意の論理とメモリ、
結線手段をプログラマブルセルで実現することにより、
ハードウェア規模及び配線リソースの要求に応える技術
が開示されている。具体的には、この技術は、プログラ
マブルセルのモードとしてメモリと結線手段を持たせる
ことにより、論理ゲートで実現するには効率が悪いメモ
リを効率良く実現し、配線リソースが不足した場合には
セルを配線リソースとして用いることにより大規模な回
路を効率良く実現するものである。
【０００５】又、特願平７−２７３６４０号公報（「フ
ィールドプログラマブルゲートアレイ素子」）において
は、プログラマブル論理回路は、図８に示すように、比
較器１０４への入力の一つをメモリセル１０２に格納さ
れたデータと外部データ信号の間で切り替えるためのマ
ルチプレクサ１０３を含ませている。このようなプログ
ラマブル論理回路と図示しない復号器とを２次元配列し
て、小型ＲＯＭ、連想メモリ、マルチポートレジスタフ
ァイルを構成している。
ィールドプログラマブルゲートアレイ素子」）において
は、プログラマブル論理回路は、図８に示すように、比
較器１０４への入力の一つをメモリセル１０２に格納さ
れたデータと外部データ信号の間で切り替えるためのマ
ルチプレクサ１０３を含ませている。このようなプログ
ラマブル論理回路と図示しない復号器とを２次元配列し
て、小型ＲＯＭ、連想メモリ、マルチポートレジスタフ
ァイルを構成している。
【０００６】又、特開平９−８３３４７号公報（「マル
チポートＲＡＭを有するフィールド・プログラマブル・
ゲート・アレ」）においては、図９に示すように、第
１、第２ＲＡＭセル１０２、１０８は、対応する第１、
第２読み出し／書込みポート１０４、１１０に接続され
る。ＲＡＭセルは、スイッチングデバイス１１４によっ
て切り離される時シングルポートＲＡＭとして独立して
機能する。しかし、ＲＡＭセルは、スイッチングデバイ
ス１１４によって接続される時、二重ポートＲＡＭとし
て集合適に機能するためデータを分け合う。 又、特開
平９−１８６５８１号公報（「フィールド・プログラマ
ブル・メモリ・アレイ」）においては、図１０に示すよ
うに、アドレス・デコーダ、階層ビット線配列、入出力
配置、はプログラム可能であり、アレイのそれぞれの部
分を選択モードにプログラムすることができる。
チポートＲＡＭを有するフィールド・プログラマブル・
ゲート・アレ」）においては、図９に示すように、第
１、第２ＲＡＭセル１０２、１０８は、対応する第１、
第２読み出し／書込みポート１０４、１１０に接続され
る。ＲＡＭセルは、スイッチングデバイス１１４によっ
て切り離される時シングルポートＲＡＭとして独立して
機能する。しかし、ＲＡＭセルは、スイッチングデバイ
ス１１４によって接続される時、二重ポートＲＡＭとし
て集合適に機能するためデータを分け合う。 又、特開
平９−１８６５８１号公報（「フィールド・プログラマ
ブル・メモリ・アレイ」）においては、図１０に示すよ
うに、アドレス・デコーダ、階層ビット線配列、入出力
配置、はプログラム可能であり、アレイのそれぞれの部
分を選択モードにプログラムすることができる。
【０００７】又、特開平１０−２４０６７８号公報
（「拡張入出力バス」）においては、図１１に示すよう
に、マスタプロセッサ１とスレーブプロセッサ４との間
に配置されたＦＰＧＡ３は、コンフィグレーション信号
Ｄを選択することにより、任意の数のレジスタからなる
ＦＩＦＯ（先入れ先出しメモリ）として動作する。複数
のコンフィグレーション信号Ｄは、コンフィグレーショ
ンＲＯＭ７から読み出され、セレクタ６で其の中の一つ
が選択される。
（「拡張入出力バス」）においては、図１１に示すよう
に、マスタプロセッサ１とスレーブプロセッサ４との間
に配置されたＦＰＧＡ３は、コンフィグレーション信号
Ｄを選択することにより、任意の数のレジスタからなる
ＦＩＦＯ（先入れ先出しメモリ）として動作する。複数
のコンフィグレーション信号Ｄは、コンフィグレーショ
ンＲＯＭ７から読み出され、セレクタ６で其の中の一つ
が選択される。
【０００８】
【発明が解決しようとする課題】しかし、従来の技術で
は、プログラマブルセルを配線リソースやメモリとして
使う必要がない場合、プログラマブルセルの配線リソー
スモードとメモリモードが不要となり、プログラマブル
セルに生じた回路及び面積のオーバーヘッドが無駄であ
るという問題がある。又、モード追加により１つのプロ
グラマブルセルの回路および面積が増加しチップに載せ
るプログラマブルセルが少なくなるために、実現出来る
回路規模が小さくなるという問題がある。又、例えばＦ
ＩＦＯ回路を実現する場合メモリの書き込みと読み出し
が同時に出来ないプログラマブルセルでは、多くのプロ
グラマブルセルが必要になる。
は、プログラマブルセルを配線リソースやメモリとして
使う必要がない場合、プログラマブルセルの配線リソー
スモードとメモリモードが不要となり、プログラマブル
セルに生じた回路及び面積のオーバーヘッドが無駄であ
るという問題がある。又、モード追加により１つのプロ
グラマブルセルの回路および面積が増加しチップに載せ
るプログラマブルセルが少なくなるために、実現出来る
回路規模が小さくなるという問題がある。又、例えばＦ
ＩＦＯ回路を実現する場合メモリの書き込みと読み出し
が同時に出来ないプログラマブルセルでは、多くのプロ
グラマブルセルが必要になる。
【０００９】ここで、プログラマブルセルのモード追加
に伴うオーバーヘッドについて説明しておく。
に伴うオーバーヘッドについて説明しておく。
【００１０】図１２は任意の論理を実現する４入力１出
力論理と１６ビットＲＡＭをモードの切り替えによって
実現する構成の１例である。本回路が４入力１出力回路
として動作する場合、記憶素子８０１中の記憶情報は任
意の論理を可能にするルックアップテーブルの内容とる
ため書き換えの必要はない。よって動作としてはデータ
がＩＮ１〜４に入力されると入力されたアドレスに対応
する記憶素子８０１の情報が読み出されることにより任
意の論理を実現する。次に本回路が１６ビットＲＡＭと
して動作する場合、読み出し動作はアドレスがＩＮ１〜
４に入力されるとアドレスに対応する記憶素子８０１の
情報が読み出され、４入力１出力回路の動作と全く同じ
である。しかしながらデータを書き込む場合は新たな経
路が必要となり書き込みバッファ８０５及びそれに付随
する配線がオーバーヘッドとなる。
力論理と１６ビットＲＡＭをモードの切り替えによって
実現する構成の１例である。本回路が４入力１出力回路
として動作する場合、記憶素子８０１中の記憶情報は任
意の論理を可能にするルックアップテーブルの内容とる
ため書き換えの必要はない。よって動作としてはデータ
がＩＮ１〜４に入力されると入力されたアドレスに対応
する記憶素子８０１の情報が読み出されることにより任
意の論理を実現する。次に本回路が１６ビットＲＡＭと
して動作する場合、読み出し動作はアドレスがＩＮ１〜
４に入力されるとアドレスに対応する記憶素子８０１の
情報が読み出され、４入力１出力回路の動作と全く同じ
である。しかしながらデータを書き込む場合は新たな経
路が必要となり書き込みバッファ８０５及びそれに付随
する配線がオーバーヘッドとなる。
【００１１】図１３は任意の論理を実現する４入力１出
力回路と１６ビットＲＡＭ、縦４本横４本のクロスバー
スイッチをモード切り替えにより実現するプログラマブ
ルセルの１例である。本プログラマブルセルは、隣接し
た上下左右のプログラマブルセル及び配線ネットワーク
とを入出力ポート９０１により直結させる。又プログラ
マブルセルの上下左右にセレクタを有し、入出力ポート
とメモリ手段との接続を制御する。動作としては、プロ
グラマブルセルが任意の論理を実現する４入力１出力回
路又は１６ビットＲＡＭとして動作する場合、データ及
びアドレス信号はアドレス入力端子から入力され、デー
タ出力端子から出力される。又プログラマブルセルがク
ロスバースイッチとして動作する場合は、隣接するプロ
グラマブルセル及び配線ネットワークとメモリ手段が縦
横４本ずつの配線により接続され、記憶素子の情報によ
り縦配線と横配線が接続される。よって縦と横の配線と
スイッチ素子がクロスバースイッチモードの主なオーバ
ーヘッドである。
力回路と１６ビットＲＡＭ、縦４本横４本のクロスバー
スイッチをモード切り替えにより実現するプログラマブ
ルセルの１例である。本プログラマブルセルは、隣接し
た上下左右のプログラマブルセル及び配線ネットワーク
とを入出力ポート９０１により直結させる。又プログラ
マブルセルの上下左右にセレクタを有し、入出力ポート
とメモリ手段との接続を制御する。動作としては、プロ
グラマブルセルが任意の論理を実現する４入力１出力回
路又は１６ビットＲＡＭとして動作する場合、データ及
びアドレス信号はアドレス入力端子から入力され、デー
タ出力端子から出力される。又プログラマブルセルがク
ロスバースイッチとして動作する場合は、隣接するプロ
グラマブルセル及び配線ネットワークとメモリ手段が縦
横４本ずつの配線により接続され、記憶素子の情報によ
り縦配線と横配線が接続される。よって縦と横の配線と
スイッチ素子がクロスバースイッチモードの主なオーバ
ーヘッドである。
【００１２】そこで、本発明は、従来技術によるプログ
ラマブルデバイスの欠点である論理回路の実現効率を改
善し、より大規模な回路を実現することを課題としてい
る。
ラマブルデバイスの欠点である論理回路の実現効率を改
善し、より大規模な回路を実現することを課題としてい
る。
【００１３】又、本発明は、従来技術によるプログラマ
ブルデバイスでは不可能であったプログラマブルセルで
の複数ポートメモリを提供することを課題としている。
ブルデバイスでは不可能であったプログラマブルセルで
の複数ポートメモリを提供することを課題としている。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、内部に記憶手段を有し、記憶手段によっ
てプログラマブル論理またはメモリとして動作するプロ
グラマブルセルと、複数の配線により構成され記憶手段
によって配線群の結線状態を決定する配線ネットワーク
を有するプログラマブルデバイスにおいて、プログラマ
ブルセルの入出力ポート群をｎセット（ｎは２以上の整
数）設け、配線ネットワークをｍセット（ｍは２以上の
整数）設けている。
めの本発明は、内部に記憶手段を有し、記憶手段によっ
てプログラマブル論理またはメモリとして動作するプロ
グラマブルセルと、複数の配線により構成され記憶手段
によって配線群の結線状態を決定する配線ネットワーク
を有するプログラマブルデバイスにおいて、プログラマ
ブルセルの入出力ポート群をｎセット（ｎは２以上の整
数）設け、配線ネットワークをｍセット（ｍは２以上の
整数）設けている。
【００１５】又、本発明は、記憶素子の２次元配列と、
前記記憶素子を選択するデコーダと、書込み信号を入力
するバッファと、前記記憶素子の出力を選択して出力す
るセレクタとを備えたプログラマブルデバイスであっ
て、前記デコーダ及び前記セレクタを２以上の組に組織
し、前記２以上の組の制御信号を前記デコーダ及び前記
セレクタに入力し、前記記憶素子を、前記書込み信号を
書き込む前記組と、前記記憶素子に既に書き込まれた信
号を読み出す前記組とに組織している。
前記記憶素子を選択するデコーダと、書込み信号を入力
するバッファと、前記記憶素子の出力を選択して出力す
るセレクタとを備えたプログラマブルデバイスであっ
て、前記デコーダ及び前記セレクタを２以上の組に組織
し、前記２以上の組の制御信号を前記デコーダ及び前記
セレクタに入力し、前記記憶素子を、前記書込み信号を
書き込む前記組と、前記記憶素子に既に書き込まれた信
号を読み出す前記組とに組織している。
【００１６】又、本発明は、プログラマブルセルの２次
元配列と、２以上の配線ネットワーク群とを備えたプロ
グラマブルデバイスであって、前記プログラマブルセル
の入出力ポート群の各々を、前記配線ネットワーク群の
各々に結線し、前記配線群の各々に、同一又は異なる機
能の制御信号を入力している。
元配列と、２以上の配線ネットワーク群とを備えたプロ
グラマブルデバイスであって、前記プログラマブルセル
の入出力ポート群の各々を、前記配線ネットワーク群の
各々に結線し、前記配線群の各々に、同一又は異なる機
能の制御信号を入力している。
【００１７】又、本発明は、記憶素子・スイッチ素子の
対の２次元配列と、前記対を選択するセレクタとを備え
たプログラマブルデバイスであって、前記セレクタに、
データ信号、アドレス信号、及び制御信号を入力し、前
記制御信号に基いて、前記対を記憶素子又はスイッチ素
子のいずれかとして機能させ、前記対の出力ポートから
の出力を前記セレクタから出力している。
対の２次元配列と、前記対を選択するセレクタとを備え
たプログラマブルデバイスであって、前記セレクタに、
データ信号、アドレス信号、及び制御信号を入力し、前
記制御信号に基いて、前記対を記憶素子又はスイッチ素
子のいずれかとして機能させ、前記対の出力ポートから
の出力を前記セレクタから出力している。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１９】図１は、入出力ポートを２セット化し、２
セットの４入力１出力回路（２読み出し）、又は１６ビ
ット２ポート（１読み出し１書き込み）ＲＡＭを実現す
る回路の構成を示している。
セットの４入力１出力回路（２読み出し）、又は１６ビ
ット２ポート（１読み出し１書き込み）ＲＡＭを実現す
る回路の構成を示している。
【００２０】本回路において、記憶素子１０１はマトリ
クス状に配置され、２組のワード線及びデータ線対によ
り接続される。
クス状に配置され、２組のワード線及びデータ線対によ
り接続される。
【００２１】接続されたワード線はデコーダ１０２に接
続される。
続される。
【００２２】センスアンプ１０３は、記憶素子１０１の
データ線対とセレクタ１０４に接続される。
データ線対とセレクタ１０４に接続される。
【００２３】セレクタ１０４はセンスアンプ１０３のデ
ータを信号ＩＮａ３、ＩＮａ４、ＩＮｂ３、ＩＮｂ４に
より選択しＯＵＴａ及びＯＵＴｂに出力する。
ータを信号ＩＮａ３、ＩＮａ４、ＩＮｂ３、ＩＮｂ４に
より選択しＯＵＴａ及びＯＵＴｂに出力する。
【００２４】書き込みバッファ１０５は、記憶素子１０
１のデータ線対のどちらか一方に接続され、ｗｒｉｔｅ
Ｅｎａ１〜４が活性化された時にＷｒｉｔｅＤａｔａを
データ線対に伝搬する。
１のデータ線対のどちらか一方に接続され、ｗｒｉｔｅ
Ｅｎａ１〜４が活性化された時にＷｒｉｔｅＤａｔａを
データ線対に伝搬する。
【００２５】よって本回路が４入力１出力回路として動
作する場合、２組の入力ポート群ＩＮａ１〜４とＩＮｂ
１〜４はそれぞれ１６個の記憶素子１０１の１つを選択
し、情報をＯＵＴａ及びＯＵＴｂに出力する。この時、
記憶素子１０１の情報は入力ポートによらず共通である
ため４入力１出力回路としての論理は同一である。
作する場合、２組の入力ポート群ＩＮａ１〜４とＩＮｂ
１〜４はそれぞれ１６個の記憶素子１０１の１つを選択
し、情報をＯＵＴａ及びＯＵＴｂに出力する。この時、
記憶素子１０１の情報は入力ポートによらず共通である
ため４入力１出力回路としての論理は同一である。
【００２６】又本回路が１６ビット２ポートＲＡＭとし
て動作する場合、データの読み出しは入力ポート群ＩＮ
ａ１〜４とＩＮｂ１〜４から入力されたデータに従って
記憶素子１０１の情報が読み出されるが、データの書き
込みは書き込みバッファ１０５により一方のポートから
行われる為、残りのポートは読み出し動作となる。
て動作する場合、データの読み出しは入力ポート群ＩＮ
ａ１〜４とＩＮｂ１〜４から入力されたデータに従って
記憶素子１０１の情報が読み出されるが、データの書き
込みは書き込みバッファ１０５により一方のポートから
行われる為、残りのポートは読み出し動作となる。
【００２７】この様に本回路では書き込みバッファ１０
５及び記憶素子１０１の大部分を共通化し面積オーバー
ヘッドを抑えつつ２倍の論理及び２ポートＲＡＭを実現
出来る。
５及び記憶素子１０１の大部分を共通化し面積オーバー
ヘッドを抑えつつ２倍の論理及び２ポートＲＡＭを実現
出来る。
【００２８】図２は、３組の入出力ポート群（ｐｏｒｔ
−ａ、ｐｏｒｔ−ｂ、ｐｏｒｔ−ｃ）を持ったプログラ
マブルセル２０１をアレイ状に配置し、３組の配線群
（配線ネットワークａ２０２、配線ネットワークｂ２０
３、配線ネットワークｃ２０４）を用いてプログラマブ
ルセル２０１を接続した場合のプログラマブルデバイス
を示している。
−ａ、ｐｏｒｔ−ｂ、ｐｏｒｔ−ｃ）を持ったプログラ
マブルセル２０１をアレイ状に配置し、３組の配線群
（配線ネットワークａ２０２、配線ネットワークｂ２０
３、配線ネットワークｃ２０４）を用いてプログラマブ
ルセル２０１を接続した場合のプログラマブルデバイス
を示している。
【００２９】本回路では、各プログラマブルセルの３つ
の入出力ポート群がそれぞれ別の配線ネットワークで接
続されており、プログラマブルセルの同一入出力ポート
群間（例えばｐｏｒｔ−ａとｐｏｒｔ−ａ）の任意の接
続を可能とする。
の入出力ポート群がそれぞれ別の配線ネットワークで接
続されており、プログラマブルセルの同一入出力ポート
群間（例えばｐｏｒｔ−ａとｐｏｒｔ−ａ）の任意の接
続を可能とする。
【００３０】よって、例えばプログラマブルセル２０１
の入出力ポート群と３組の配線群を同一に構成、接続す
ることにより、プログラマブルデバイスを同一機能の３
つの回路として用いることができ面積オーバーヘッドを
抑えつつ３倍の性能を実現出来る。
の入出力ポート群と３組の配線群を同一に構成、接続す
ることにより、プログラマブルデバイスを同一機能の３
つの回路として用いることができ面積オーバーヘッドを
抑えつつ３倍の性能を実現出来る。
【００３１】図３は、本発明の一実施の形態として、２
組の４入力１出力回路と２ポート１６ビットＲＡＭ、２
組の縦４本横４本のクロスバースイッチをモード切り替
えにより実現するプログラマブルセルの構成を示してい
る。
組の４入力１出力回路と２ポート１６ビットＲＡＭ、２
組の縦４本横４本のクロスバースイッチをモード切り替
えにより実現するプログラマブルセルの構成を示してい
る。
【００３２】本回路において回路外部又は内部を選択的
に接続するセレクタ３０４は、隣接するプログラマブル
セルとの接続を実現する為に、本回路の上下左右、場合
によっては右上右下左上左下に配置される。
に接続するセレクタ３０４は、隣接するプログラマブル
セルとの接続を実現する為に、本回路の上下左右、場合
によっては右上右下左上左下に配置される。
【００３３】セレクタ３０４は、専用配線により他のセ
レクタ３０４、メモリ手段３０３、入出力ポート群（ａ
ポート入出力３０１、ｂポート入出力３０２）に接続さ
れ、接続された信号を任意に接続出来る。
レクタ３０４、メモリ手段３０３、入出力ポート群（ａ
ポート入出力３０１、ｂポート入出力３０２）に接続さ
れ、接続された信号を任意に接続出来る。
【００３４】動作としては、プログラマブルセルが２つ
の４入力１出力回路か２ポート１６ビットＲＡＭの場
合、データ及びアドレス信号は入出力ポート群からセレ
クタ３０４を通ってａポートデータ入力端子３０６及び
ｂポートデータ入力端子３０７に入力され、ａポートデ
ータ出力端子３０８及びｂポートデータ出力端子３０９
からセレクタ３０４を通って入出力ポート群に出力され
る。
の４入力１出力回路か２ポート１６ビットＲＡＭの場
合、データ及びアドレス信号は入出力ポート群からセレ
クタ３０４を通ってａポートデータ入力端子３０６及び
ｂポートデータ入力端子３０７に入力され、ａポートデ
ータ出力端子３０８及びｂポートデータ出力端子３０９
からセレクタ３０４を通って入出力ポート群に出力され
る。
【００３５】又、モードがクロスバースイッチの場合、
隣接するプログラマブルセル及び配線ネットワークとメ
モリ手段３０４が縦横４本ずつの配線により接続され、
記憶素子３１０の情報により縦配線と横配線を接続する
クロスバースイッチとして動作する。この時、本図に示
すメモリ手段３０３ではａポート入出力３０１及びｂポ
ート入出力３０２から接続された縦横４本の配線の交点
全てにスイッチ素子３１１がマトリクス状に配置されて
おり、１ビットの記憶素子を使ってａポート配線群とｂ
ポート配線群の同位置のスイッチ素子３１１を２つ制御
している。
隣接するプログラマブルセル及び配線ネットワークとメ
モリ手段３０４が縦横４本ずつの配線により接続され、
記憶素子３１０の情報により縦配線と横配線を接続する
クロスバースイッチとして動作する。この時、本図に示
すメモリ手段３０３ではａポート入出力３０１及びｂポ
ート入出力３０２から接続された縦横４本の配線の交点
全てにスイッチ素子３１１がマトリクス状に配置されて
おり、１ビットの記憶素子を使ってａポート配線群とｂ
ポート配線群の同位置のスイッチ素子３１１を２つ制御
している。
【００３６】よって本プログラマブルセルでは、記憶素
子３１０を共通化することにより面積オーバーヘッドを
抑えつつ２組の４入力１出力回路、２ポート１６ビット
ＲＡＭ、２組のクロスバースイッチのいずれかを実現で
きる。
子３１０を共通化することにより面積オーバーヘッドを
抑えつつ２組の４入力１出力回路、２ポート１６ビット
ＲＡＭ、２組のクロスバースイッチのいずれかを実現で
きる。
【００３７】図４は、プログラマブルセルを２組のクロ
スバースイッチとして用いた時のメモリ手段におけるス
イッチ素子３１１と記憶素子３１０の配置を示してい
る。
スバースイッチとして用いた時のメモリ手段におけるス
イッチ素子３１１と記憶素子３１０の配置を示してい
る。
【００３８】本回路においてスイッチ素子３１１は、マ
トリクス状に配置された記憶素子３１０の情報を用いて
縦横に８本ずつ配置された配線群を接続出来る。
トリクス状に配置された記憶素子３１０の情報を用いて
縦横に８本ずつ配置された配線群を接続出来る。
【００３９】よって、本図に示すようにプログラマブル
セルをクロスバースイッチとして用いる場合、スイッチ
素子３１１を接続したい任意の位置に配置し、クロスバ
ースイッチのサブモードとして図４（ａ）〜（ｉ）を切
り替えることにより、同一ポート同士（ａポート縦配線
４０１とａポート横配線４０３、ｂポート縦配線４０２
とｂポート横配線４０４）の接続だけでなく他ポート間
の接続（ａポート配線とｂポート配線）を実現でき、ポ
ートを問わず任意の接続を実現するクロスバースイッチ
を実現できる。
セルをクロスバースイッチとして用いる場合、スイッチ
素子３１１を接続したい任意の位置に配置し、クロスバ
ースイッチのサブモードとして図４（ａ）〜（ｉ）を切
り替えることにより、同一ポート同士（ａポート縦配線
４０１とａポート横配線４０３、ｂポート縦配線４０２
とｂポート横配線４０４）の接続だけでなく他ポート間
の接続（ａポート配線とｂポート配線）を実現でき、ポ
ートを問わず任意の接続を実現するクロスバースイッチ
を実現できる。
【００４０】更にこのクロスバースイッチを用いれば、
２組の論理ゲート又は２ポートＲＡＭを接続する際に多
く用いられるデータのコピー、乗り換え、入れ替え、通
過をプログラマブルセルで実現出来る為、従来配線リソ
ースで持っていたデータのコピー、乗り換え、入れ替
え、通過の機能を縮小又は削減でき面積を削減すること
が出来る。
２組の論理ゲート又は２ポートＲＡＭを接続する際に多
く用いられるデータのコピー、乗り換え、入れ替え、通
過をプログラマブルセルで実現出来る為、従来配線リソ
ースで持っていたデータのコピー、乗り換え、入れ替
え、通過の機能を縮小又は削減でき面積を削減すること
が出来る。
【００４１】図５は、プログラマブルセル５０１をアレ
イ状に配置したプログラマブルセルブロック５０２を、
３組の配線群（配線ネットワークａ５０３、配線ネット
ワークｂ５０４、配線ネットワークｃ５０５）で接続し
た場合のプログラマブルデバイスを示している。
イ状に配置したプログラマブルセルブロック５０２を、
３組の配線群（配線ネットワークａ５０３、配線ネット
ワークｂ５０４、配線ネットワークｃ５０５）で接続し
た場合のプログラマブルデバイスを示している。
【００４２】本回路において、プログラマブルセル５０
１は、ａポート入出力群（ｎａ、ｓａ、ｗａ、ｅａ）と
ｂポート入出力群（ｎｂ、ｓｂ、ｗｂ、ｅｂ）により隣
接したプログラマブルセル５０１に接続され、プログラ
マブルセルブロック５０２を構成する。
１は、ａポート入出力群（ｎａ、ｓａ、ｗａ、ｅａ）と
ｂポート入出力群（ｎｂ、ｓｂ、ｗｂ、ｅｂ）により隣
接したプログラマブルセル５０１に接続され、プログラ
マブルセルブロック５０２を構成する。
【００４３】プログラマブルセルブロック５０２は、ａ
ポート入出力群により配線ネットワークａ５０３と配線
ネットワークｂ５０４に、ｂポート入出力群により配線
ネットワークｂ５０４と配線ネットワークｃ５０５に接
続される。又場合によっては隣接するプログラマブルセ
ルブロック５０２にも接続される。
ポート入出力群により配線ネットワークａ５０３と配線
ネットワークｂ５０４に、ｂポート入出力群により配線
ネットワークｂ５０４と配線ネットワークｃ５０５に接
続される。又場合によっては隣接するプログラマブルセ
ルブロック５０２にも接続される。
【００４４】よってプログラマブルセル５０２のａポー
ト入出力群とｂポート入出力群は配線ネットワークｂ５
０４を用いて自由に乗り換えが出来る様になり、例えば
ａポート入出力群とｂポート入出力群に共通なデータを
配線ネットワークｂ５０４で接続することにより効率の
よい配線が可能になる。
ト入出力群とｂポート入出力群は配線ネットワークｂ５
０４を用いて自由に乗り換えが出来る様になり、例えば
ａポート入出力群とｂポート入出力群に共通なデータを
配線ネットワークｂ５０４で接続することにより効率の
よい配線が可能になる。
【００４５】又、本構成は、プログラマブルセル５０１
のクロスバースイッチモードと組み合わせることによ
り、更に自由度が高く配線リソースと論理の比率が任意
に変更出来るプログラマブルデバイスを実現出来る。
のクロスバースイッチモードと組み合わせることによ
り、更に自由度が高く配線リソースと論理の比率が任意
に変更出来るプログラマブルデバイスを実現出来る。
【００４６】図６は、図３のプログラマブルセルにより
２個の全加算器を実現し、２つの全加算器を接続するこ
とにより２ビット分の加算器１つのプログラマブルセル
で構成している。
２個の全加算器を実現し、２つの全加算器を接続するこ
とにより２ビット分の加算器１つのプログラマブルセル
で構成している。
【００４７】本回路は、太線で示すデータ経路からも分
かるように、プログラマブルセルの左側のａポート入出
力３０１から入力されたデータ（ＡｎとＢｎ）とｂポー
ト入出力３０２から入力されたデータ（Ａｎ＋１とＢｎ
＋１）はセレクタ３０４によりメモリ手段３０３に入力
する。この時、一方の全加算器の入力にはＡｎとＢｎ以
外に下位ビットからのキャリー信号であるＣａｒｒｙ
（ｎ−１）がプログラマブルセル外部から入力され、Ｓ
ｕｍ（ｎ）とＣａｒｒｙ（ｎ）が出力される。又他方の
全加算器は上位ビットの演算になるためＡｎ＋１とＢｎ
＋１とＣａｒｒｙ（ｎ）が入力され、Ｓｕｍ（ｎ＋１）
とＣａｒｒｙ（ｎ＋１）が出力される。
かるように、プログラマブルセルの左側のａポート入出
力３０１から入力されたデータ（ＡｎとＢｎ）とｂポー
ト入出力３０２から入力されたデータ（Ａｎ＋１とＢｎ
＋１）はセレクタ３０４によりメモリ手段３０３に入力
する。この時、一方の全加算器の入力にはＡｎとＢｎ以
外に下位ビットからのキャリー信号であるＣａｒｒｙ
（ｎ−１）がプログラマブルセル外部から入力され、Ｓ
ｕｍ（ｎ）とＣａｒｒｙ（ｎ）が出力される。又他方の
全加算器は上位ビットの演算になるためＡｎ＋１とＢｎ
＋１とＣａｒｒｙ（ｎ）が入力され、Ｓｕｍ（ｎ＋１）
とＣａｒｒｙ（ｎ＋１）が出力される。
【００４８】この様に本発明のプログラマブルセルを使
えば複数ビットの演算回路を低面積で実現することが出
来る。
えば複数ビットの演算回路を低面積で実現することが出
来る。
【００４９】図７は、図３のプログラマブルセルにより
クロスバースイッチを実現し、２ビットのデータをコピ
ーすると同時に出力ポートの位置を入れ替える場合の構
成を示している。
クロスバースイッチを実現し、２ビットのデータをコピ
ーすると同時に出力ポートの位置を入れ替える場合の構
成を示している。
【００５０】ここでメモリ手段３０３としては図４の
（ｂ）を用い、ａポート配線とｂポート配線の乗り換え
を可能とした。
（ｂ）を用い、ａポート配線とｂポート配線の乗り換え
を可能とした。
【００５１】動作としては、プログラマブルセルの左側
のａポート入出力３０１から入力されたＡ信号とＢ信号
が、クロスバースイッチの通過機能を用いてプログラマ
ブルセル右側のａポート入出力３０１から出力される。
又、スイッチ素子３１１の黒丸部分を接続することによ
り、Ａ信号とＢ信号の出力位置を入れ替えながらｂポー
ト入出力３０２にも信号を出力出来る。
のａポート入出力３０１から入力されたＡ信号とＢ信号
が、クロスバースイッチの通過機能を用いてプログラマ
ブルセル右側のａポート入出力３０１から出力される。
又、スイッチ素子３１１の黒丸部分を接続することによ
り、Ａ信号とＢ信号の出力位置を入れ替えながらｂポー
ト入出力３０２にも信号を出力出来る。
【００５２】よって、このプログラマブルセルの右側に
隣接するプログラマブルセルに減算器を構成すれば、絶
対値減算回路に必要なＡ−ＢとＢ−Ａの１ビット分の演
算が１つのプログラマブルセルで実現出来る。
隣接するプログラマブルセルに減算器を構成すれば、絶
対値減算回路に必要なＡ−ＢとＢ−Ａの１ビット分の演
算が１つのプログラマブルセルで実現出来る。
【００５３】
【発明の効果】以上説明した本発明によれば、従来技術
によるプログラマブルデバイスの欠点である論理回路の
実現効率を改善し、より大規模な回路を実現することが
できる。
によるプログラマブルデバイスの欠点である論理回路の
実現効率を改善し、より大規模な回路を実現することが
できる。
【００５４】又、本発明によれば、従来技術によるプロ
グラマブルデバイスでは不可能であったプログラマブル
セルでの複数ポートメモリを提供することができる。
グラマブルデバイスでは不可能であったプログラマブル
セルでの複数ポートメモリを提供することができる。
【図１】本発明による２つの同一論理の４入力１出力回
路又は１６ビット２ポート（２読み出し、又は１読み出
し１書き込み）ＲＡＭの実施の形態を示したブロック図
である。
路又は１６ビット２ポート（２読み出し、又は１読み出
し１書き込み）ＲＡＭの実施の形態を示したブロック図
である。
【図２】本発明によるプログラマブルデバイスの実施の
形態を示したブロック図である。
形態を示したブロック図である。
【図３】本発明による２組の４入力１出力回路と２ポー
ト１６ビットＲＡＭ、２組の縦４本横４本のクロスバー
スイッチをモード切り替えにより実現するプログラマブ
ルセルの実施の形態を示したブロック図である。
ト１６ビットＲＡＭ、２組の縦４本横４本のクロスバー
スイッチをモード切り替えにより実現するプログラマブ
ルセルの実施の形態を示したブロック図である。
【図４】本発明によるプログラマブルセルを２組のクロ
スバースイッチとして用いた時のメモリ手段におけるス
イッチ素子と記憶素子の配置の実施の形態を示したブロ
ック図である。
スバースイッチとして用いた時のメモリ手段におけるス
イッチ素子と記憶素子の配置の実施の形態を示したブロ
ック図である。
【図５】本発明によるプログラマブルデバイスの別の実
施の形態を示したブロック図である。
施の形態を示したブロック図である。
【図６】本発明によってプログラマブルセルにより２個
の全加算器を実現し、２つの全加算器を接続することに
より２ビット分の加算器１つのプログラマブルセルで構
成した時の実施の形態を示したブロック図である。
の全加算器を実現し、２つの全加算器を接続することに
より２ビット分の加算器１つのプログラマブルセルで構
成した時の実施の形態を示したブロック図である。
【図７】本発明によってプログラマブルセルによりクロ
スバースイッチを実現し、２ビットのデータをコピーす
ると同時に出力ポートの位置を入れ替える場合の実施の
形態を示したブロック図である。
スバースイッチを実現し、２ビットのデータをコピーす
ると同時に出力ポートの位置を入れ替える場合の実施の
形態を示したブロック図である。
【図８】従来のＦＰＧＡのブロック図である。
【図９】従来のもう一つのＦＰＧＡのブロック図であ
る。
る。
【図１０】従来の他のＦＰＧＡのブロック図である。
【図１１】従来の更に他のＦＰＧＡのブロック図であ
る。
る。
【図１２】任意の論理を実現する４入力１出力論理と１
６ビットＲＡＭをモードの切り替えによって実現する従
来例の具体的な例を示したブロック図である。
６ビットＲＡＭをモードの切り替えによって実現する従
来例の具体的な例を示したブロック図である。
【図１３】任意の論理を実現する４入力１出力回路と１
６ビットＲＡＭ、縦４本横４本のクロスバースイッチを
モード切り替えにより実現するプログラマブルセルの従
来例の具体的な例を示したブロック図である。
６ビットＲＡＭ、縦４本横４本のクロスバースイッチを
モード切り替えにより実現するプログラマブルセルの従
来例の具体的な例を示したブロック図である。
１０１ 記憶素子 １０２ デコーダ １０３ センスアンプ １０４ セレクタ １０５ 書込みバッファ ３０１ ａポート入出力 ３０２ ｂポート入出力 ３０３ メモリ手段 ３０４ セレクタ ３０６，３０８ ａポートデータ入力端子 ３０７、３０９ ｂポートデータ入力端子 ３１０ 記憶素子 ３１１ スイッチ素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本村 真人 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5J042 AA10 BA02 BA04 BA08 CA00 CA02 CA19 CA20 CA27 CA28 DA00 DA04
Claims (10)
- 【請求項１】 内部に記憶手段を有し、前記憶手段によ
ってプログラマブル論理又はメモリとして動作するプロ
グラマブルセルと、複数の配線により構成され記憶手段
によって配線群の結線状態を決定する配線ネットワーク
とを有するプログラマブルデバイスにおいて、 前記プログラマブルセルの入出力ポート群をｎセット
（ｎは２以上の整数）設け、 前記配線ネットワークをｍセット（ｍは２以上の整数）
設けることを特徴とするプログラマブルデバイス。 - 【請求項２】 前記プログラマブルセルのｎセットの入
出力ポート群の一部又は全部と、前記ｍセットの配線ネ
ットワークの一部又は全部を、共通に接続することを特
徴とする請求項１記載のプログラマブルデバイス。 - 【請求項３】 前記プログラマブルセルは、記憶情報に
よってプログラマブル結線手段となることを特徴とする
請求項１、２のいずれか一つに記載されたプログラマブ
ルデバイス。 - 【請求項４】 前記プログラマブルセルの入出力ポート
が、記憶情報によってプログラマブルセル内で他の入出
力ポートと接続されることを特徴とする請求項１、２の
いずれか一つに記載されたプログラマブルデバイス。 - 【請求項５】 前記プログラマブルセルをアレイ状に配
置し、隣接するプログラマブルセル間の入出力ポート同
士を直結することを特徴とする請求項１乃至４のいずれ
か一つに記載されたプログラマブルデバイス。 - 【請求項６】 前記プログラマブルセルが記憶情報によ
ってプログラマブル結線手段として動作する時に、前記
記憶情報によって同一セット内及びセット間の配線接続
を決定することを特徴とする請求項５記載のプログラマ
ブルデバイス。 - 【請求項７】 前記記憶情報は、同一セット内及びセッ
ト間の接続をプログラマブルセル内で一括に制御する配
線モード情報と、同一セット内及びセット間の接続の一
部を制御する配線マトリクス接続情報とからなることを
特徴とする請求項６記載のプログラマブルデバイス。 - 【請求項８】 記憶素子の２次元配列と、前記記憶素子
を選択するデコーダと、書込み信号を入力するバッファ
と、前記記憶素子の出力を選択して出力するセレクタと
を備えたプログラマブルデバイスであって、 前記デコーダ及び前記セレクタを２以上の組に組織し、 前記２以上の組の制御信号を前記デコーダ及び前記セレ
クタに入力し、 前記記憶素子を、前記書込み信号を書き込む前記組と、
前記記憶素子に既に書き込まれた信号を読み出す前記組
とに組織することを特徴とするプログラマブルデバイ
ス。 - 【請求項９】 プログラマブルセルの２次元配列と、２
以上の配線ネットワーク群とを備えたプログラマブルデ
バイスであって、 前記プログラマブルセルの入出力ポート群の各々を、前
記配線ネットワーク群の各々に結線し、 前記配線群の各々に、同一又は異なる機能の制御信号を
入力することを特徴とするプログラマブルデバイス。 - 【請求項１０】 記憶素子・スイッチ素子の対の２次元
配列と、前記対を選択するセレクタとを備えたプログラ
マブルデバイスであって、 前記セレクタに、データ信号、アドレス信号、及び制御
信号を入力し、 前記制御信号に基いて、前記対を記憶素子又はスイッチ
素子のいずれかとして機能させ、 前記対の出力ポートからの出力を前記セレクタから出力
することを特徴とするプログラマブルデバイス。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03325299A JP3616518B2 (ja) | 1999-02-10 | 1999-02-10 | プログラマブルデバイス |
| GB0003080A GB2346723B (en) | 1999-02-10 | 2000-02-10 | Programmable device |
| US09/500,846 US6356109B1 (en) | 1999-02-10 | 2000-02-10 | Programmable device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03325299A JP3616518B2 (ja) | 1999-02-10 | 1999-02-10 | プログラマブルデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000232354A true JP2000232354A (ja) | 2000-08-22 |
| JP3616518B2 JP3616518B2 (ja) | 2005-02-02 |
Family
ID=12381318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03325299A Expired - Lifetime JP3616518B2 (ja) | 1999-02-10 | 1999-02-10 | プログラマブルデバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6356109B1 (ja) |
| JP (1) | JP3616518B2 (ja) |
| GB (1) | GB2346723B (ja) |
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| JP4450737B2 (ja) * | 2005-01-11 | 2010-04-14 | 富士通株式会社 | 半導体集積回路 |
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