JP4191218B2 - メモリ回路及び半導体装置 - Google Patents

メモリ回路及び半導体装置 Download PDF

Info

Publication number
JP4191218B2
JP4191218B2 JP2006279299A JP2006279299A JP4191218B2 JP 4191218 B2 JP4191218 B2 JP 4191218B2 JP 2006279299 A JP2006279299 A JP 2006279299A JP 2006279299 A JP2006279299 A JP 2006279299A JP 4191218 B2 JP4191218 B2 JP 4191218B2
Authority
JP
Japan
Prior art keywords
circuit
data
input
memory
logic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006279299A
Other languages
English (en)
Other versions
JP2008097735A (ja
Inventor
一彦 梶谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2006279299A priority Critical patent/JP4191218B2/ja
Priority to US11/907,208 priority patent/US7663936B2/en
Publication of JP2008097735A publication Critical patent/JP2008097735A/ja
Application granted granted Critical
Publication of JP4191218B2 publication Critical patent/JP4191218B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Description

本発明は、複数のメモリセルを含むメモリセルアレイを備えたメモリ回路とこのメモリ回路を備えた半導体装置に関し、特に、メモリ回路により構成される複数のルックアップテーブルを用いて論理機能を実行する構成を備えた半導体装置に関するものである。
近年、多様な用途にＬＳＩを利用するために、ユーザが構成を自在に変更可能な技術が実現されている。例えば、プログラマブルロジックＬＳＩは、多数の論理回路を配置し、コンフィギュレーションデータに応じて論理機能と接続関係を設定し、コンフィギュレーションデータを変更することで多様な論理機能を実現可能に構成されている。一般に、論理回路の論理機能を実現するには、所望の論理関数に対応するルックアップテーブル（ＬＵＴ：Look-Up Table）をメモリ上に構成することにより、所定ビット数の論理入力に対応する出力が得られる任意の論理関数を実現することができる。
一方、プログラマブルロジックＬＳＩの回路規模が大きくなると再コンフィギュレーションに長時間を要することが課題になることから、ＤＲＡＭ等の大容量のメモリを搭載して短時間に再コンフィギュレーションを行うことができるプログラマブルロジックＬＳＩの構成が提案されている（例えば、特許文献１参照）。特許文献１に開示された構成によれば、ＤＲＡＭ等を用いたメモリエレメントに対しコンフィギュレーションデータを一括して書き込み、そのコンフィギュレーションデータをロジックエレメント内のコンフィギュレーションメモリに転送することにより、高速な再コンフィギュレーションを実現している。
特開平１０−２８５０１４号公報
しかしながら、上記従来の構成によれば、ルックアップテーブルがコンフィギュレーションメモリに構成されるので、メモリエレメントに書き込んだルックアップテーブルのデータをコンフィギュレーションメモリに転送する必要があり迅速な再コンフィギュレーションに支障を来たす。そして、メモリエレメントをワークＲＡＭとして用いる場合は、ロジックエレメントとの間に専用のバスが必要となるので、チップ面積の増大を招く。さらに、コンフィギュレーションメモリには論理情報に加えて接続情報が保持されるので、論理機能によるアクセス効率が低下する。このように、従来の構成によれば、論理機能を実現するために変更可能なルックアップテーブルをＤＲＡＭ等の大規模なメモリ回路に構成しても、それを有効に活用することは困難であった。
そこで、本発明はこれらの問題を解決するためになされたものであり、大規模なメモリ回路を用いて必要に応じて変更可能なルックアップテーブルを構成し、それにより多様な論理機能を実現し、柔軟かつ有効に活用可能なメモリ回路と、このメモリ回路を有する半導体装置を提供することを目的としている。
上記課題を解決するために、本発明のメモリ回路は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイと、選択ワード線に接続する各々の前記メモリセルのデータを前記複数のビット線を介して増幅する複数のセンスアンプと、前記複数のセンスアンプから転送されるデータをそれぞれ保持する複数のデータ保持回路と、前記複数のデータ保持回路を所定数ごとに区分した単位のデータ保持回路群のうち、論理入力データに基づいて選択された前記データ保持回路の一端を外部接続する複数のセレクタと、を備えて構成される。
このような構成により、メモリセルアレイの一端の複数のセレクタのそれぞれに論理入力データを供給すると、それに応じて所定数のセンスアンプのデータを保持する所定数のデータ保持回路を選択的に外部接続することができる。この場合、各々のセレクタに対応するワード線ごとに所定数のメモリセルにルックアップテーブルを構成すれば、論理入力データに対応する論理出力データを得られる複数の論理関数を実現することができる。従って、メモリ回路を他の用途に利用しつつ、ルックアップテーブルとして用いて多様な論理機能を実現し、柔軟かつ有効に活用可能なメモリ回路を実現することができる。
本発明のメモリ回路は、入力されたカラムアドレスに応じて複数の選択制御線を選択的に活性化するカラムデコーダと、前記複数のセンスアンプと入出力線の間に接続され、活性化された前記選択制御線により導通制御される選択回路とをさらに備えて構成することができる。
このような構成により、上述の作用、効果に加えて、メモリ回路のルックアップテーブルを利用しながら、他の領域をワークエリア等として用い、高速かつ効率的なアクセスを実現することができる。
本発明において、前記複数の選択制御線を前記複数のビット線と略平行に配線し、前記入出力線を前記複数のビット線と交差する方向に配線してもよい。
本発明において、前記論理入力データをＫビットとし、前記単位のデータ保持回路群を２Ｋ個の前記データ保持回路を含めて構成してもよい。
本発明において、前記メモリセルアレイの全部又は一部に、前記ワード線ごとに、前記複数のセレクタの各々に対応する所定の論理関数を実現するための２Ｋ個のデータからなる複数のルックアップテーブルを構成してもよい。
本発明において、前記メモリセルアレイの読み出し時は、前記セレクタにより選択された前記データ保持回路を介して前記ルックアップテーブルから論理出力データが外部に読み出され、前記メモリセルアレイの書き込み時は、外部からの入力データが前記セレクタにより選択された前記データ保持回路を介して所定のメモリセルに書き込まれるようにしてもよい。
本発明において、前記メモリセルアレイにて相補対をなす２本の前記ビット線によりビット線ペアを構成し、当該ビット線ペアと前記ワード線の２つの交点の一方に前記メモリセルを形成し、前記センスアンプ及び前記データ保持回路を前記ビット線ペアに対応して配置してもよい。
本発明において、各々の前記データ保持回路は、１組の前記ビット線ペアを介して前記センスアンプから転送されるデータを保持するラッチ回路と、転送制御信号に応じて前記ビット線ペアの２本のビット線と前記ラッチ回路の間の導通状態を切り替え制御する２個のスイッチトランジスタとを含む構成としてもよい。
本発明において、各々の前記データ保持回路は、Ｐ組の前記ビット線ペアを介してＰ個の前記センスアンプから転送されるデータを選択的に保持するラッチ回路と、互いに異なる転送制御信号に応じて前記Ｐ組のビット線ペアの各組の２本のビット線と前記ラッチ回路の間の導通状態を切り替え制御するそれぞれ２個の第１乃至第Ｐのスイッチトランジスタとを含む構成としてもよい。
本発明において、前記複数のセンスアンプ、前記複数のデータ保持回路、前記複数のセレクタを、ビット線延伸方向の両端側に略対称的に配置してもよい。
本発明において、前記複数のセンスアンプ、前記選択回路、前記入出力線、前記複数のデータ保持回路、前記複数のセレクタを、ビット線延伸方向の両端側に略対称的に配置してもよい。
上記課題を解決するために、本発明の半導体装置は、上述のメモリ回路により構成された複数のルックアップテーブルと、前記複数のセレクタを介して前記複数のルックアップテーブルを選択的に読み出して所定の論理機能を実行する論理回路を含む複数の論理ブロックと、前記複数の論理ブロック間の接続状態を変更可能に設定する複数の接続回路と、を備えて構成される。
本発明の半導体装置において、前記メモリ回路をＤＲＡＭ回路としてもよい。
上記課題を解決するために、本発明の半導体装置は、上述のメモリ回路により構成された複数のルックアップテーブルと、前記複数のセレクタを介して前記複数のルックアップテーブルを選択的に読み出して所定の論理機能を実行する論理回路を含む複数の論理ブロックと、少なくとも前記メモリ回路の前記入出力線を経由して外部との間でデータを入出力する入出力回路と、前記複数の論理ブロック間及び前記複数の論理ブロックと前記入出力回路との間の接続状態を変更可能に設定する複数の接続回路と、を備えて構成される。
本発明の半導体装置において、前記メモリ回路を、汎用的な入出力インターフェースを備えたＤＲＡＭ回路としてもよい。
本発明によれば、メモリ回路に、複数のセンスアンプから転送されるデータを保持する複数のデータ保持回路と、所定数のデータ保持回路を選択的に外部接続する複数のセレクタを付加して構成し、論理関数を実現する複数のルックアップテーブルに適した構成を有するメモリ回路を提供することができる。このようなメモリ回路により、簡単な構成で外部から迅速にルックアップテーブルにアクセスでき、かつメモリ回路を他の用途にも併用でき、柔軟かつ有効に活用可能なメモリ回路を実現することができる。また、このようなメモリ回路を搭載して半導体装置を構成することにより、ルックアップテーブルを速やかに変更可能で、多機能かつ使い勝手に優れた半導体装置を提供することができる。
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、所望の論理関数を実現する複数のルックアップテーブル（以下、ＬＵＴと呼ぶ）をＤＲＡＭ回路により構成する場合の２つの実施形態を説明する。
（第１実施形態）
第１実施形態では、メモリセルアレイに複数のＬＵＴが構成されたＤＲＡＭ回路を半導体装置に組み込む場合を説明する。図１は、第１実施形態の半導体装置の一例としてのプログラマブルロジックＬＳＩの全体構成を示すブロック図である。図１に示すプログラマブルロジックＬＳＩは、それぞれが所定の論理機能を担う複数の論理ブロック１と、これらの論理ブロック１に入出力されるデータの接続経路を切り替える複数の接続回路２と、半導体装置の内部と外部の間でデータを入出力する２つの入出力回路３を備えている。また、各論理ブロック１と接続回路２の間を接続する入出力線４と、各接続回路２同士又は各接続回路２と入出力回路３の間を接続する接続バス５が配線されている。図１の構成のうち、論理ブロック１と接続回路２の構成を図２及び図３に示している。
論理ブロック１は、ＬＵＴにより表現される論理関数を用いた所定の論理機能を実現する回路である。図２に示すように、論理ブロック１は、複数のＬＵＴとして機能するＤＲＡＭマクロ回路１０と、所定の論理演算を実行する論理回路１１から構成される。複数のＬＵＴが構成されたＤＲＡＭマクロ回路１０は、ワード線ごとに異なるＬＵＴデータを書き換え可能に記憶し、所望のＬＵＴデータを選択的に読み出し可能となっている。論理ブロック１に接続される入出力線４には、後述するように所定ビット数の入出力データが伝送され、入出力線４を介して論理ブロック１がＬＵＴを利用した論理演算を実行可能に構成されている。なお、図２では、入出力線４に８本の配線が含まれる例を示しているが、実際のビット幅はビット線の配置数に応じて変わる。
図３に示すように、接続回路２は、コンフィギュレーションデータを記憶するコンフィギュレーションメモリ２０と、マトリクス状に配置された多数のスイッチからなるスイッチングマトリクス２１から構成される。コンフィギュレーションメモリ２０に記憶されるコンフィギュレーションデータに基づいて、スイッチマトリクス２１における接続状態が指定される。スイッチマトリクス２１では、指定された接続状態に応じて多数のスイッチを水平接続バス５ｈ又は垂直接続バス５ｖと選択的に接続することができる。それぞれ、水平接続バス５ｈは水平方向の延伸される配線群であり、垂直接続バス５ｖは垂直方向に延伸される配線群である。この場合、コンフィギュレーションメモリ２１のコンフィギュレーションデータを書き換えることにより、スイッチングマトリクス２１の接続状態を自在に変更することができる。
図１に戻って、２０個の接続回路２のうち、１０個は水平方向に隣接する論理ブロック１と入出力線４を介して接続され、残りの１０個は、水平方向又は垂直方向に隣接する接続回路２又は入出力回路３と接続バス５を介して接続される。このような接続により、任意の論理ブロック１から、複数の接続回路２及び入出力回路３を経由して外部との間でデータを入出力することができる。
なお、図１のプログラマブルロジックＬＳＩの例は、８個の論理ブロック１と、２０個の接続回路２が含まれるが、論理ブロック１の個数と接続回路２の個数は自在に選択することができる。また、論理ブロック１、接続回路２、入出力回路３の配置と接続形態についても、図１に限られることなく多様な選択が可能である。
次に、論理ブロック１に含まれるＤＲＡＭマクロ回路１０に関し、具体的な構成及び動作を説明する。図４は、ＤＲＡＭマクロ回路１０の概略構成を示すブロック図を示している。図４に示すＤＲＡＭマクロ回路１０は、メモリセルアレイ３０と、２つのカラム系周辺回路３１Ｌ、３１Ｒと、ロウデコーダ３２と、複数のセレクタＳＬ、ＳＲを含んで構成される。簡単のため、図４では１つのメモリセルアレイ３０を示しているが、複数の領域又はバンクに区分されたメモリセルアレイ３０に対しても本発明の適用が可能である。
図４において、メモリセルアレイ３０は、複数のビット線とこれに直交する複数のワード線の交点に形成された多数のメモリセルからなる。カラム系周辺回路３１Ｌ、３１Ｒは、メモリセルアレイ３０のビット線延伸方向の両端にそれぞれ配置され、センスアンプやラッチ回路等の回路群を含んでいる。なお、メモリセルアレイ３０とカラム系周辺回路３１Ｌ、３１Ｒの詳細な構成については後述する。一方、ロウデコーダ３２は、メモリセルアレイ３０のワード線延伸方向の一端に配置され、入力されたロウアドレスに対応するワード線を選択的に活性化する。
本発明の構成において特徴的なセレクタＳＬ、ＳＲとして、一方のカラム系周辺回路３１Ｌに接続されるＮ個のセレクタＳＬ（１）〜ＳＬ（Ｎ）と、他方のカラム系周辺回路３１Ｒに接続されるＮ個のセレクタＳＲ（１）〜ＳＲ（Ｎ）がそれぞれ図４に表記される。これら２Ｎ個のセレクタＳＬ、ＳＲには、それぞれ所定ビット数からなる論理入力データＡＬ、ＡＲが入力され、メモリセルアレイ３０における選択ワード線に対応する所定ビット数のＬＵＴデータのうち、論理入力データＡＬ、ＡＲに対応する１ビットの論理出力データＢＬ、ＢＲが選択的に出力される。例えば、図２の論理回路１１が論理出力データＢＬ、ＢＲを読み出す際は、それぞれのセレクタＳＬ、ＳＲに論理入力データＡＬ、ＡＲを供給し、論理回路１１において、セレクタＳＬ、ＳＲから出力される論理出力データＢＬ、ＢＲを用い、所望の論理関数を実現することができる。
図５は、図４のメモリセルアレイ３０の具体的な構成を示している。メモリセルアレイ３０は、複数のワード線Ｗとそれに直交する複数のビット線Ｂが配置され、ワード線Ｗとビット線Ｂの交点には、多数のメモリセルＭＣが形成されている。図５においては、メモリセルアレイ３０とともに、両側の複数のセンスアンプＳＡ及びロウデコーダ３２を併せて示している。なお、説明の便宜上、メモリセルアレイ３０内に８本のワード線Ｗと１６本のビット線Ｂが配置される例を示しているが、実際のメモリセルアレイ３０は、より多数のワード線Ｗとビット線Ｂを配置して構成することができる。
ビット線Ｂは２本１組となってビット線ペアＢＰを構成する。図５に示すように、各ビット線ペアＢＰと１本のワード線Ｗの２つの交点のうち、いずれかの交点にのみ１つのメモリセルＭＣが形成される。従って、図５では１２８個（８×１６）の交点が存在するので、その半数の６４個のメモリセルＭＣが形成されることになる。なお、図５のメモリセルＭＣの各交点への配置パターンは一例であり、同様のデータを記憶保持し得る多様な配置パターンを採用することができる。
図５に示すように、各々のビット線ペアＢＰは、両側のセンスアンプＳＡのいずれかに互い違いに接続される。すなわち、４組のビット線ペアＢＰが左側のセンスアンプＳＡに接続され、残りの４組のビット線ペアＢＰが右側のセンスアンプＳＡに接続される。一方、全てのワード線Ｗは、その一端がロウデコーダ３２に接続される。
図６は、図４のカラム系周辺回路３１Ｌ、３１Ｒ及びセレクタＳＬ、ＳＲの具体的な構成を示している。図６においては、セレクタＳＬ、ＳＲのうち図４の上部からｉ番目に位置する両側の２つのセレクタＳＬ（ｉ）、ＳＲ（ｉ）に対応する回路部分のみを示している。この場合のメモリセルアレイ３０のビット線ペアＢＰは８組となるので、図６においても同様の回路部分に対応するビット線ペアＢＰが含まれている。
カラム系周辺回路３１Ｌ、３１Ｒの各々には、１組のビット線ペアＢＰごとに付随する構成要素として、メモリセルアレイ３０に近い側から、１個のセンスアンプＳＡと、２個のスイッチトランジスタ４１と、１個のラッチ回路４２が含まれる。なお、両側のカラム系周辺回路３１Ｌ、３１Ｒについて、これらのセンスアンプＳＡ、スイッチトランジスタ４１、ラッチ回路４２はいずれも略対称的な配置となっている。
図６の構成において、センスアンプＳＡは、図５の配置と同様であり、２つの入力端子がビット線ペアＢＰの２本のビット線Ｂの間に接続される。センスアンプＳＡは、メモリセルＭＣの蓄積電荷により生じるビット線ペアＢＰの微小電位を増幅してメモリセルＭＣに再書き込みするように動作する。
スイッチトランジスタ４１は、各ビット線Ｂに直列に挿入され、ゲートに接続された制御線４３に応じてオン／オフ制御される。ラッチ回路４２は、２つの入力端子がそれぞれスイッチトランジスタ４１に接続され、センスアンプＳＡにより増幅されたデータを保持する。このラッチ回路４２は、スイッチトランジスタ４１と相まって本発明のデータ保持回路として機能する。各々のビット線ペアＢＰに対応する２個のスイッチトランジスタ４１がオンのときは、センスアンプＳＡとラッチ回路４２が直結されてセンスアンプＳＡのデータがそのままラッチ回路４２に転送されるが、２個のスイッチトランジスタ４１がオフのときは、センスアンプＳＡとラッチ回路４２が切り離された状態になる。
図６に示すように、制御線４３はカラム系周辺回路３１Ｌの全てのスイッチトランジスタ４１のゲートに共通接続されている。そして、図示しない制御回路から制御線４３に転送制御信号ＴＬが印加され、各センスアンプＳＡの増幅動作が完了した時点で転送制御信号ＴＬがハイに制御される。これにより、各ビット線ペアＢＰに関し、この時点のセンスアンプＳＡのデータがスイッチトランジスタ４１を介してラッチ回路４２に転送される。その後、所定のタイミングでスイッチトランジスタ４１がオフに制御され、センスアンプＳＡとラッチ回路４２が切り離される。これ以降は、センスアンプＳＡの動作状態が変わったとしても、ラッチ回路４２は元のデータを保ち続ける。
なお、右側のカラム系周辺回路３１Ｒでは、上記の制御回路から制御線４３に転送制御信号ＴＲが印加され、左側のカラム系周辺回路３１Ｌと同様の制御が可能である。この場合、２つの転送制御信号ＴＬ、ＴＲが異なるので、両側のカラム系周辺回路３１Ｌ、３１Ｒにおけるラッチ回路４２への転送動作を独立に制御することができる。
左側のセレクタＳＬ（ｉ）は、２ビットの論理入力データＡＬ（ｉ）の４通りのパターンに応じて、４個のラッチ回路４２を単位として、それぞれの一端の４本のビット線Ｂの中から１本のビット線Ｂを選択し、論理出力データＢＬ（ｉ）の配線と接続する。図６においては、左側のセレクタＳＬ（ｉ）に接続される４個のラッチ回路の一端に対応する各ノードＮｄを、それぞれＮｄ（０）、Ｎｄ（１）、Ｎｄ（２）、Ｎｄ（３）として示している。選択ワード線Ｗに対応して、上記の４つのノードＮｄに出力される４個のメモリセルＭＣには、任意の論理関数を実現するＬＵＴデータが記憶される。これにより、図１の接続回路２又は図２の論理回路１１から見た場合、セレクタＳＬ（ｉ）は２入力１出力の論理関数として機能する。
上述の論理入力データＡＬ（ｉ）に基づくセレクタＳＬ（ｉ）の接続関係の例としては、例えば、ＡＬ（ｉ）＝（０、０）が入力されたときに最上部のノードＮｄ（０）が接続され、ＡＬ（ｉ）＝（０、１）が入力されたときに２番目のノードＮｄ（１）が接続され、ＡＬ（ｉ）＝（１、０）が入力されたときに３番目のノードＮｄ（２）が接続され、ＡＬ（ｉ）＝（１、１）が入力されたときに４番目のノードＮｄ（３）が接続されるように構成可能である。選択的に接続された１個のノードＮｄ以外の３個のノードＮｄは非接続となる。仮に、上記の接続順に対応して論理出力データＢＬ（ｉ）として、０、０、０、１が順番に出力されるとすると、上記の論理関数としてＡＮＤ関数が実現されることになる。
右側のセレクタＳＲ（ｉ）についても、２ビットの論理入力データＡＲ（ｉ）の４通りのパターンに応じて、同様に選択制御が行われる。この場合、両側のセレクタＳＬ（ｉ）、ＳＲ（ｉ）に対しては、異なる論理関数を実現する独立のＬＵＴとして利用でき、かつ異なる論理入力データＡＬ（ｉ）、ＡＲ（ｉ）により制御することができる。
一方、各セレクタＳＬ（ｉ）、ＳＲ（ｉ）は、ＬＵＴデータの選択的な読み出し動作に加えて、ＬＵＴデータの書き込み動作の際にも用いることができる。例えば、所望の論理入力データＡＬ（ｉ）に応じて、外部から入力された論理出力データＢＬ（ｉ）を、４つのノードＮｄに対応する各ラッチ回路４２に選択的に転送することができる。その後、ラッチ回路４２のデータを、対応するビット線ペアＢＰのメモリセルＭＣに書き込むことで、所望のＬＵＴを書き換え可能に構成することができる。
図６に示されるセレクタＳＬ（ｉ）、ＳＲ（ｉ）の構成及び動作は、両側のカラム系周辺回路３１Ｌ、３１Ｒの全体における２Ｎ個のセレクタＳＬ、ＳＲについて共通である。従って、図４の左側のＮ個のセレクタＳＬに対しては、全部で４Ｎ個のラッチ回路４２に対応するビット線ペアＢＰを介して、Ｎビットの論理出力データ群が選択される。図４の右側のセレクタＳＲについても同様であるので、メモリセルアレイ３０の全体には８Ｎ組のビット線ペアＢＰが配置され、１本のワード線Ｗに対応して８Ｎビットの論理出力データ群をセレクタＳＬ、ＳＲを介して選択的に読み出すことができる。
また、メモリセルアレイ３０に含まれるワード線Ｗの本数をＭ本とすると、ワード線ＷごとにメモリセルＭＣに保持される８ＮビットのＬＵＴの内容を変えることができるので、最大で８Ｎ×ＭビットのＬＵＴデータをメモリセルアレイ３０に記憶させることができる。ただし、メモリセルアレイ３０の一部の領域をＬＵＴデータ用に割り当て、他の領域を一般的なワークエリアとして用いてもよい。この場合、メモリセルアレイ３０においてワークエリアとして用いる領域に対しても、上述の各セレクタＳＬ、ＳＲを経由してデータを入出力することができる。
以上の説明において、各セレクタＳＬ、ＳＲは、２ビットの論理入力データＡＬ、ＡＲに基づき４ビットのＬＵＴデータの中から１ビットの論理出力データＢＬ、ＢＲを選択する構成を説明したが、各セレクタＳＬ、ＳＲの構成は自在に変更することができる。Ｋビットの論理入力データに基づき、２ＫビットのＬＵＴデータの中から１ビットの論理出力データを選択する構成を採用することができる。この場合、セレクタＳＬ、ＳＲをＮ個ずつ設けるとすると、メモリセルアレイ３０には２Ｎ・２Ｋ組のビット線ペアＢＰが配置される関係にある。
次に、図６の構成に対応する変形例を説明する。図７は、ＤＲＡＭマクロ回路１０の変形例において、カラム系周辺回路３１Ｌ、３１Ｒ及びセレクタＳＬ、ＳＲの具体的な構成を示している。図７においては、カラム系周辺回路３１Ｌ、３１Ｒにおいて、ビット線ペアＢＰに対応する構成が１組置きに異なっている。すなわち、メモリセルアレイ３０に近い側から、センスアンプＳＡ、２個のスイッチトランジスタ４１ａ、ラッチ回路４２が配置されるビット線ペアＢＰの側と、センスアンプＳＡ、２個のスイッチトランジスタ４１ｂが配置されるビット線ペアＢＰの側とが交互に繰り替えされる。
左側のカラム系周辺回路３１Ｌにおいて、一方のスイッチトランジスタ４１ａのゲートには制御線４３ａが共通接続され、他方のスイッチトランジスタ４１ｂのゲートには制御線４３ｂが共通接続されている。そして、図示しない制御回路から制御線４３ａに転送制御信号ＴＬａが印加され、かつ制御線４３ｂに転送制御信号ＴＬｂが印加される。この場合、転送制御信号ＴＬａ又はＴＬｂのいずれかがハイに制御され、４個のセンスアンプＳＡのうちの２個のセンスアンプＳＡのデータが２個のラッチ回路４２に転送される。このように、転送制御信号ＴＬａ、ＴＬｂに応じて、転送対象のセンスアンプＳＡを切り替えることができる。
また、左側のセレクタＳＬ（ｉ）には、１ビットの論理入力データＡＬ（ｉ）が入力される。そして、セレクタＳＬ（ｉ）には、２個のラッチ回路４２の一端に対応する２つのノードＮｄ（０）、Ｎｄ（１）が接続され、２ビットのＬＵＴデータのうちの１ビットが選択される。図７の構成を図６の構成と比べると、セレクタＳＬ（ｉ）ごとの論理関数に対応するＬＵＴデータの数が半分になるが、転送制御信号ＴＬａ、ＴＬｂを切り替えることにより２種類の論理関数に対応するＬＵＴデータを切り替え可能であるため、トータルのデータの数は等しくなる。
一方、右側のカラム系周辺回路３１Ｒにおいて、上述のスイッチトランジスタ４１ａ、４１ｂ及び制御線４３ａ、４３ｂが左側のカラム系周辺回路３１Ｌと対称的に配置されている。そして、図示しない制御回路から制御線４３ａに転送制御信号ＴＲａが印加され、かつ制御線４３ｂに転送制御信号ＴＲｂが印加される。この場合、転送制御信号ＴＲａ又ＴＲｂのいずれかがハイに制御され、４個のセンスアンプＳＡのうちの２個のセンスアンプＳＡのデータが２個のラッチ回路４２に転送される。このように、右側のセレクタＳＲ（ｉ）は、転送制御信号ＴＲａ、ＴＲｂに応じて左側のセレクタＳＬ（ｉ）とは独立に制御することができる。
ここで、図７の変形例においては、２組のビット線ペアＢＰと２個のセンスアンプＳＡが１個のラッチ回路４２に共通接続される構成を示したが、かかる構成を拡張して、Ｐ組のビット線ペアＢＰとＰ個のセンスアンプＳＡが１個のラッチ回路４２に共通接続されるように構成してもよい。この場合、スイッチトランジスタ４１は、Ｐ種の異なる転送制御信号に応じて、Ｐ個のセンスアンプＳＡの各々とラッチ回路４２の間に接続されるＰ組（２Ｐ個）を設ける必要がある。
次に、第１実施形態のＤＲＡＭマクロ回路１０の概略構成の変形例を示す。図４では、メモリセルアレイ３０の両側にカラム系周辺回路３１Ｌ、３１Ｒ及びセレクタＳＬ、ＳＲが配置される場合を説明したが、これらの要素がメモリセルアレイ３０の片側にのみ配置される変形例を図８に示している。図８の変形例では、メモリセルアレイ３０の右側にのみカラム系周辺回路３１Ｒ及びＮ個のセレクタＳＲ（１）〜ＳＲ（Ｎ）が配置されている。一方、図４の場合と異なり、メモリセルアレイ３０の左側のカラム系周辺回路３１Ｌ及びＮ個のセレクタＳＬ（１）〜ＳＬ（Ｎ）が設けられていない。
図８の変形例は、ビット線ペアＢＰとセンスアンプＳＡが互い違いに接続されず、ビット線ペアＢＰの一方の側にのみ多数のセンスアンプＳＡを配置する場合の構成に対応する。図８を図４と比べると、ビット線ペアＢＰの組数が同じである限り、ワード線Ｗごとに保持可能なＬＵＴデータのサイズは等しくなる。図８のカラム系周辺回路３１Ｒ及び各セレクタＳＲ（１）〜ＳＲ（Ｎ）の具体的な構成は、図６又は図７に示される右側の回路部分と同様に考えることができる。なお、図８の左右を入れ替え、メモリセルアレイ３０の左側にのみカラム系周辺回路３１Ｌ及びＮ個のセレクタＳＬ（１）〜ＳＬ（Ｎ）が配置される構成としてもよい。
以上のように、第１実施形態のＤＲＡＭマクロ回路１０により、論理ブロック１における多様な論理機能を実現するための複数のＬＵＴが構成され、論理演算の際に必要なＬＵＴデータを迅速に読み出すことができる。よって、ＬＵＴ専用のメモリを設けることなく、ＤＲＡＭマクロ回路１０のメモリセルアレイ３０の全部又は一部にＬＵＴデータを格納でき、例えば、メモリセルアレイ３０をＬＵＴデータ用とワークエリア用に共用するなど、効率的かつ柔軟にＤＲＡＭマクロ回路１０を活用することができる。また、第１実施形態のＤＲＡＭマクロ回路１０を組み込んでプログラマブルロジックＬＳＩ等の半導体装置を構成することにより、それぞれ複数のＬＵＴとして機能するＤＲＡＭマクロ回路１０を多数の論理回路１１と一体的に配置して多様な論理機能を迅速に実行でき、かつ簡単にＬＵＴデータを変更可能な構成を実現し、チップ全体の集積度を高めることができる。
（第２実施形態）
第２実施形態では、第１実施形態の構成に加えて、汎用的な入出力インターフェースの機能を有するＤＲＡＭ回路を構成する場合を説明する。図９は、第２実施形態の半導体装置の一例としてのプログラマブルロジックＬＳＩの全体構成を示すブロック図である。図９に示すプログラマブルロジックＬＳＩは、複数の論理ブロック１と、複数の接続回路２と、２つの入出力回路３を備え、基本的な構成は図１（第１実施形態）と共通する。一方、図１と同様の入出力線４、接続バス５に加えて、論理ブロック１同士又は論理ブロック１と一方の入出力ブロック３の間を接続する入出力線６が配線されている点で、第１実施形態とは相違する。
以下、第２実施形態において、論理ブロック１に含まれるＤＲＡＭマクロ回路１０に関し、具体的な構成及び動作を説明する。なお、図２及び図３に示すように、論理ブロック１に含まれる論理回路１１と、接続回路２に含まれるコンフィギュレーションメモリ２０、スイッチングマトリクス２１の構成及び機能については第１実施形態と同様であるので、その説明を省略する。
図１０は、第２実施形態のＤＲＡＭマクロ回路１０の概略構成を示すブロック図を示している。図１０に示すＤＲＡＭマクロ回路１０は、メモリセルアレイ３０と、２つのカラム系周辺回路５１Ｌ、５１Ｒと、ロウデコーダ３２と、カラムデコーダ３３と、複数のセレクタＳＬ、ＳＲを含んで構成される。図１０においては、第１実施形態の図４と比べると、ロウデコーダ３２に加えてカラムデコーダ３３が配置される点と、両側のカラム系周辺回路５１Ｌ、５１ＲにおいてＤＲＡＭ回路の汎用的な入出力インターフェースを実現可能に構成される点が異なっている。また、このような相違を反映して、カラム系周辺回路５１Ｌ、５１Ｒの構成は、第１実施形態のカラム系周辺回路３１Ｌ、３１Ｒと異なるが、詳細については後述する。
カラムデコーダ３３は、入力されたカラムアドレスに対応して、複数の選択制御線の中の１本を選択的に活性化する。活性化された選択制御線により、所定のビット線ペアＢＰが、後述する選択トランジスタを介して後述する入出力ポートに接続される。よって、カラムデコーダ３３は、セレクタＳＬ、ＳＲの動作とは別個に、汎用的な入出力インターフェースを利用する場合に動作するものである。なお、メモリセルアレイ３０とロウデコーダ３２の構成及び動作は、第１実施形態と同様である。また、図１０のセレクタＳＬ、ＳＲについては、図４のセレクタＳＬ、ＳＲと同様に配置される例を示している。
図１１は、図１０のカラム系周辺回路５１Ｌ、５１Ｒ及びセレクタＳＬ、ＳＲの具体的な構成を示している。図１１においては、図６と同様、上部からｉ番目に位置する両側の２つのセレクタＳＬ（ｉ）、ＳＲ（ｉ）に対応する回路部分のみを示し、８組のビット線ペアＢＰとその周辺の回路が示されている。
カラム系周辺回路５１Ｌ、５１Ｒの各々には、１組のビット線ペアＢＰごとに付随する構成要素として、メモリセルアレイ３０に近い側から、１個のセンスアンプＳＡと、２個の選択トランジスタＳＴと、２個のスイッチトランジスタ４１と、１個のラッチ回路４２が含まれる。なお、両側のカラム系周辺回路５１Ｌ、５１Ｒについて、これらのセンスアンプＳＡ、選択トランジスタＳＴ、スイッチトランジスタ４１、ラッチ回路４２はいずれも略対称的な配置となっている。
図１１の構成において、センスアンプＳＡ、スイッチトランジスタ４１、ラッチ回路４２については図６の構成と共通するが、これらに加えて選択トランジスタＳＴを配置した点が特徴である。各々の選択トランジスタＳＴは、センスアンプＳＡとスイッチトランジスタ４１の間に配置され、ビット線ペアＢＰごとに異なる選択制御線ＹＳがゲートに接続されている。選択トランジスタＳＴは、一端がビット線Ｂに接続され、他端が１対の入出力線６のいずれかに接続される。
左側のカラム系周辺回路５１Ｌでは、１対の入出力線６の端部に１対の端子Ｄ−０Ｔ、Ｄ−０Ｂが設けられる。同様に、右側のカラム系周辺回路５１Ｒでは、１対の入出力線６の端部に１対の端子Ｄ−１Ｔ、Ｄ−１Ｂが設けられる。１対の端子Ｄ−０Ｔ、Ｄ−０Ｂ又は１対の端子Ｄ−１Ｔ、Ｄ−１Ｂにより、それぞれ１組のビット線ペアＢＰに対応するデータが入出力される。ＤＲＡＭマクロ回路１０では、これらの２対の端子Ｄ−０Ｔ、Ｄ−０Ｂ、Ｄ−１Ｔ、Ｄ−１Ｂからなる入出力ポートが規定され、全部で２ビットのデータを担う。この入出力ポートがＤＲＡＭマクロ回路１０の外部で入出力線６を経由して外部接続され、汎用的なＤＲＡＭインターフェースに従ったデータ入出力が可能となる。
なお、入出力線６は、ビット線Ｂと交差する方向に配線され、全てのビット線ペアＢＰに対応する複数の選択トランジスタＳＴに共通接続される。よって、ビット線Ｂの本数の増減によらず、入出力ポートのビット幅が一定となる。例えば、図１１の構成では、ビット線Ｂの本数に関わらず、入出力ポートのビット幅が２ビットに保たれる。
図１１においては、メモリセルアレイ３０の上部からｉ番目に位置するセレクタＳＬ（ｉ）、ＳＲ（ｉ）に対応して、上部から８ｉ−７番目から８ｉ番目までの８組のビット線ペアＢＰが配置される。よって、これらのビット線ペアＢＰに対応して、図１０のカラムデコーダ３３から出力される４本の選択制御線ＹＳ（４ｉ−３）、ＹＳ（４ｉ−２）、ＹＳ（４ｉ−１）、ＹＳ（４ｉ）が示される。例えば、１本の選択制御線ＹＳ（４ｉ−３）が活性化されると、図１１の上部の２組のビット線ペアＢＰに接続される両側２個ずつ計４個の選択トランジスタＳＴがオンとなり、これらを経由して２ビットのデータが入出力ポートに出力される。他の選択制御線ＹＳ（４ｉ−２）、ＹＳ（４ｉ−１）、ＹＳ（４ｉ）についても、同様の動作となる。
一方、センスアンプＳＡ、スイッチトランジスタ４１、ラッチ回路４２のそれぞれの動作と、これに対応するセレクタＳＬ（ｉ）、ＳＲ（ｉ）の選択動作については、第１実施形態の場合と共通である。
次に、図１１の構成に対応する変形例を説明する。図１２は、第１実施形態の図７と同様の観点による図１１の構成の変形例を示している。図１２に示す両側のカラム系周辺回路５１Ｌ、５１Ｒ及びセクレタＳＬ（ｉ）、ＳＲ（ｉ）の構成及び動作は、図７と共通であるので説明を省略する。
次に、第２実施形態のＤＲＡＭマクロ回路１０の概略構成の変形例を示す。図１３は、第１実施形態の図８と同様の観点からの変形例を示している。図１３に示される変形例では、メモリセルアレイ３０の右側にのみ配置されたカラム系周辺回路５１Ｒ及びＮ個のセレクタＳＲ（１）〜ＳＲ（Ｎ）と、カラムデコーダ３３を備えている。かかる構成の意味については、図８の場合と同様であるので、説明を省略する。
以上のように、第２実施形態のＤＲＡＭマクロ回路１０により、第１実施形態と同様、多様な論理機能を実現するための複数のＬＵＴが構成されることに加えて、汎用的なＤＲＡＭインターフェースに従ったデータ入出力を実現することができる。ＤＲＡＭマクロ回路１０のメモリセルアレイ３０の全部又は一部に格納したＬＵＴデータを利用しながら、同時に汎用的なＤＲＡＭインターフェースによりメモリセルアレイ３０にアクセスすることができる。例えば、メモリセルアレイをＬＵＴデータ用とワークエリア用に共用する場合に、異なるアクセスパスにより高速に双方のデータ入出力を行うことができ、ＤＲＡＭマクロ回路１０を有効に活用することができる。また、第２実施形態のＤＲＡＭマクロ回路１０を組み込んでプログラマブルロジックＬＳＩを構成することにより、例えば、バックグラウンドでＬＵＴデータを更新したり、論理機能に支障を来たすことなくメモリセルアレイ１０のテスティングを円滑に実行することができる。
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の２つの実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。上記の各実施形態では、メモリ回路としてのＤＲＡＭ回路を用いて本発明を適用する場合を説明したが、ＤＲＡＭ回路に限られず、ＳＲＡＭや不揮発ＲＡＭをメモリ回路として広く本発明を適用することができる。また、上記の各実施形態では、本発明のメモリ回路をプログラマブルロジックＬＳＩに搭載する構成を説明したが、同様の機能を実現可能な他の半導体装置に対して広く本発明を適用することができる。
第１実施形態の半導体装置の一例としてのプログラマブルロジックＬＳＩの全体構成を示すブロック図である。 図１の論理ブロックの構成を示すブロック図である。 図１の接続回路の構成を示すブロック図である。 第１実施形態のＤＲＡＭマクロ回路の概略構成を示すブロック図である。 図４のメモリセルアレイの具体的な構成を示す図である。 図４のカラム系周辺回路及び各セレクタの具体的な構成を示す図である。 図６の構成の対応する変形例の構成を示す図である。 第１実施形態のＤＲＡＭマクロ回路の概略構成に関する変形例を説明するブロック図である。 第２実施形態の半導体装置の一例としてのプログラマブルロジックＬＳＩの全体構成を示すブロック図である。 第２実施形態のＤＲＡＭマクロ回路の概略構成を示すブロック図である。 図１０のカラム系周辺回路及び各セレクタの具体的な構成を示す図である。 第２実施形態のＤＲＡＭマクロ回路の変形例を説明するブロック図である。 第２実施形態のＤＲＡＭマクロ回路の概略構成に関する変形例を説明するブロック図である。
符号の説明
１…論理ブロック
２…接続回路
３…入出力回路
４、６…入出力線
５…接続バス
１０…ＤＡＲＭマクロ回路
１１…論理回路
２０…コンフィギュレーションメモリ
２１…スイッチングマトリクス
３０…メモリセルアレイ
３１Ｌ、３１Ｒ、５１Ｌ、５１Ｒ…カラム系周辺回路
３２…ロウデコーダ
３３…カラムデコーダ
４１…スイッチトランジスタ
４２…ラッチ回路
４３…制御線
Ｗ…ワード線
Ｂ…ビット線
ＢＰ…ビット線ペア
ＭＣ…メモリセル
ＳＬ、ＳＲ…セレクタ
ＡＬ、ＡＲ…論理入力信号
ＢＬ、ＢＲ…論理出力信号
ＴＬ、ＴＲ…転送制御信号
ＹＳ…選択制御線
ＳＴ…選択トランジスタ

Claims (15)

  1. 複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイと、
    選択ワード線に接続する各々の前記メモリセルのデータを前記複数のビット線を介して増幅する複数のセンスアンプと、
    前記複数のセンスアンプから転送されるデータをそれぞれ保持する複数のデータ保持回路と、
    前記複数のデータ保持回路を所定数ごとに区分した単位のデータ保持回路群のうち、論理入力データに基づいて選択された前記データ保持回路の一端を外部接続する複数のセレクタと、
    を備えることを特徴とするメモリ回路。
  2. 入力されたカラムアドレスに応じて複数の選択制御線を選択的に活性化するカラムデコーダと、
    前記複数のセンスアンプと入出力線の間に接続され、活性化された前記選択制御線により導通制御される選択回路と、
    をさらに備えることを特徴とする請求項１に記載のメモリ回路。
  3. 前記複数の選択制御線は、前記複数のビット線と略平行に配線され、前記入出力線は、前記複数のビット線と交差する方向に配線されることを特徴とする請求項２に記載のメモリ回路。
  4. 前記論理入力データはＫビットであり、前記単位のデータ保持回路群は２Ｋ個の前記データ保持回路を含むことを特徴とする請求項１又は２に記載のメモリ回路。
  5. 前記メモリセルアレイの全部又は一部には、前記ワード線ごとに、前記複数のセレクタの各々に対応する所定の論理関数を実現するための２Ｋ個のデータからなる複数のルックアップテーブルが構成されることを特徴とする請求項４に記載のメモリ回路。
  6. 前記メモリセルアレイの読み出し時は、前記セレクタにより選択された前記データ保持回路を介して前記ルックアップテーブルから論理出力データが外部に読み出され、
    前記メモリセルアレイの書き込み時は、外部からの入力データが前記セレクタにより選択された前記データ保持回路を介して所定のメモリセルに書き込まれることを特徴とする請求項５に記載のメモリ回路。
  7. 前記メモリセルアレイにおいて、相補対をなす２本の前記ビット線によりビット線ペアが構成され、当該ビット線ペアと前記ワード線の２つの交点の一方に前記メモリセルが形成され、前記センスアンプ及び前記データ保持回路は前記ビット線ペアに対応して配置されることを特徴とする請求項１又は２に記載のメモリ回路。
  8. 各々の前記データ保持回路は、１組の前記ビット線ペアを介して前記センスアンプから転送されるデータを保持するラッチ回路と、転送制御信号に応じて前記ビット線ペアの２本のビット線と前記ラッチ回路の間の導通状態を切り替え制御する２個のスイッチトランジスタと、を含むことを特徴とする請求項７に記載のメモリ回路。
  9. 各々の前記データ保持回路は、Ｐ組の前記ビット線ペアを介してＰ個の前記センスアンプから転送されるデータを選択的に保持するラッチ回路と、互いに異なる転送制御信号に応じて前記Ｐ組のビット線ペアの各組の２本のビット線と前記ラッチ回路の間の導通状態を切り替え制御するそれぞれ２個の第１乃至第Ｐのスイッチトランジスタと、を含むことを特徴とする請求項７に記載のメモリ回路。
  10. 前記複数のセンスアンプ、前記複数のデータ保持回路、前記複数のセレクタは、ビット線延伸方向の両端側に略対称的に配置されることを特徴とする請求項１に記載のメモリ回路。
  11. 前記複数のセンスアンプ、前記選択回路、前記入出力線、前記複数のデータ保持回路、前記複数のセレクタは、ビット線延伸方向の両端側に略対称的に配置されることを特徴とする請求項２に記載のメモリ回路。
  12. 請求項１に記載のメモリ回路により構成された複数のルックアップテーブルと、前記複数のセレクタを介して前記複数のルックアップテーブルを選択的に読み出して所定の論理機能を実行する論理回路を含む複数の論理ブロックと、
    前記複数の論理ブロック間の接続状態を変更可能に設定する複数の接続回路と、
    を備える半導体装置。
  13. 前記メモリ回路は、ＤＲＡＭ回路であることを特徴とする請求項１２に記載の半導体装置。
  14. 請求項２に記載のメモリ回路により構成された複数のルックアップテーブルと、前記複数のセレクタを介して前記複数のルックアップテーブルを選択的に読み出して所定の論理機能を実行する論理回路を含む複数の論理ブロックと、
    少なくとも前記メモリ回路の前記入出力線を経由して外部との間でデータを入出力する入出力回路と、
    前記複数の論理ブロック間及び前記複数の論理ブロックと前記入出力回路との間の接続状態を変更可能に設定する複数の接続回路と、
    を備える半導体装置。
  15. 前記メモリ回路は、汎用的な入出力インターフェースを備えたＤＲＡＭ回路であることを特徴とする請求項１４に記載の半導体装置。
JP2006279299A 2006-10-12 2006-10-12 メモリ回路及び半導体装置 Expired - Fee Related JP4191218B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006279299A JP4191218B2 (ja) 2006-10-12 2006-10-12 メモリ回路及び半導体装置
US11/907,208 US7663936B2 (en) 2006-10-12 2007-10-10 Memory circuit and semiconductor device including the memory circuit, the memory circuit including selectors for selecting a data holding circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006279299A JP4191218B2 (ja) 2006-10-12 2006-10-12 メモリ回路及び半導体装置

Publications (2)

Publication Number Publication Date
JP2008097735A JP2008097735A (ja) 2008-04-24
JP4191218B2 true JP4191218B2 (ja) 2008-12-03

Family

ID=39302922

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006279299A Expired - Fee Related JP4191218B2 (ja) 2006-10-12 2006-10-12 メモリ回路及び半導体装置

Country Status (2)

Country Link
US (1) US7663936B2 (ja)
JP (1) JP4191218B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153292B2 (en) * 2013-03-07 2015-10-06 Xilinx, Inc. Integrated circuit devices having memory and methods of implementing memory in an integrated circuit device
JP6844013B2 (ja) * 2017-09-07 2021-03-17 パナソニック株式会社 半導体記憶素子を用いたニューラルネットワーク演算回路及び動作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69122293T2 (de) * 1990-04-27 1997-04-24 Nec Corp Halbleiterspeicheranordnung
JPH07211077A (ja) * 1993-12-03 1995-08-11 Toshiba Micro Electron Kk 半導体記憶装置
JP3106998B2 (ja) 1997-04-11 2000-11-06 日本電気株式会社 メモリ付加型プログラマブルロジックｌｓｉ

Also Published As

Publication number Publication date
US20080089106A1 (en) 2008-04-17
US7663936B2 (en) 2010-02-16
JP2008097735A (ja) 2008-04-24

Similar Documents

Publication Publication Date Title
JP4191219B2 (ja) メモリ回路、半導体装置及びメモリ回路の制御方法
JP3106998B2 (ja) メモリ付加型プログラマブルロジックｌｓｉ
KR100284742B1 (ko) 입출력 센스앰프의 개수가 최소화된 메모리장치
CA2415281A1 (en) Architecture and method for partially reconfiguring an fpga
JP3616518B2 (ja) プログラマブルデバイス
US5406138A (en) Programmable interconnect architecture using fewer storage cells than switches
US6366526B2 (en) Static random access memory (SRAM) array central global decoder system and method
US6567290B2 (en) High-speed low-power semiconductor memory architecture
JP5412032B2 (ja) 半導体記憶装置
JP4191218B2 (ja) メモリ回路及び半導体装置
US7898895B2 (en) Semiconductor device
JP4215795B2 (ja) ルックアップテーブルカスケード回路、ルックアップテーブルカスケードアレイ回路及びそのパイプライン制御方法
JP4002749B2 (ja) 半導体装置
US7916572B1 (en) Memory with addressable subword support
JP2982902B2 (ja) 半導体メモリ
JP2008097675A (ja) 半導体装置
KR100546297B1 (ko) 반도체 집적회로
KR0164879B1 (ko) 반도체 기억 장치
JP5365638B2 (ja) 半導体プログラマブルデバイス及び半導体プログラマブルデバイスにおける信号転送方法
JP5365639B2 (ja) 半導体プログラマブルデバイス及び半導体プログラマブルデバイスにおける信号転送方法
JP2008078315A (ja) 半導体装置
JPH10302470A (ja) 半導体記憶装置
JPH06195964A (ja) 半導体メモリ
JPS6398048A (ja) 半導体記憶装置
JPH04289591A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080822

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080902

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080917

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130926

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees