JPH10302470A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH10302470A JPH10302470A JP9111396A JP11139697A JPH10302470A JP H10302470 A JPH10302470 A JP H10302470A JP 9111396 A JP9111396 A JP 9111396A JP 11139697 A JP11139697 A JP 11139697A JP H10302470 A JPH10302470 A JP H10302470A
- Authority
- JP
- Japan
- Prior art keywords
- output
- read
- areas
- semiconductor memory
- cell array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 チップサイズを削減しつつも、従来と同様の
機能を有する半導体記憶装置を提供する。 【解決手段】 ２次元の繰り返しパターンで配置された
メモリセルアレイＭＡ１〜ＭＡｎ、ＭＢ１〜ＭＢｎから
成る半導体記憶装置においてリード−ライト回路を領域
Ａ，Ｂの境界線に関して千鳥状に配置する。ワード線駆
動回路はＡ，Ｂ領域で共有させる。リード−ライト回路
に接続されるデータ線対は領域Ａ，Ｂで共有させる。各
領域のリード−ライト回路はその領域に対応する入出力
制御回路を通して上位及び下位のパッド群に接続され
る。
機能を有する半導体記憶装置を提供する。 【解決手段】 ２次元の繰り返しパターンで配置された
メモリセルアレイＭＡ１〜ＭＡｎ、ＭＢ１〜ＭＢｎから
成る半導体記憶装置においてリード−ライト回路を領域
Ａ，Ｂの境界線に関して千鳥状に配置する。ワード線駆
動回路はＡ，Ｂ領域で共有させる。リード−ライト回路
に接続されるデータ線対は領域Ａ，Ｂで共有させる。各
領域のリード−ライト回路はその領域に対応する入出力
制御回路を通して上位及び下位のパッド群に接続され
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に上位ビット用と下位ビット用の入出力を有する
ＤＲＡＭのセルへの書き込み、及びセルからの読み出し
に使用するデータ線及びリード−ライト回路の配置方法
に関する。
し、特に上位ビット用と下位ビット用の入出力を有する
ＤＲＡＭのセルへの書き込み、及びセルからの読み出し
に使用するデータ線及びリード−ライト回路の配置方法
に関する。
【０００２】
【従来の技術】従来のＤＲＡＭのメモリセルアレイ及び
データ線対及びリード−ライト回路の簡略図を図３に示
す。
データ線対及びリード−ライト回路の簡略図を図３に示
す。
【０００３】図中のＭＣがメモリセルの存在位置を示
す。ＷＬ0 〜ＷＬi はワード線を示し、入力されたロウ
アドレスに応じていずれか１本が活性化されるようにな
っている。（Ｄ0 ，Ｄ0 Ｂ）〜（Ｄj ，Ｄj Ｂ）、（Ｄ
j+1 ，Ｄj+1 Ｂ）はセルのデータが出力されるディジッ
ト線を示す。ＳＡ0 〜ＳＡj 、ＳＡj+1 は各ディジット
線対の差電位を増幅するセンスアンプを示し、ワード線
が１本選択されると図中のセンスアンプは全て動作する
ようになっている。ＹＳＷ０〜ＹＳＷｍはカラムアドレ
ス選択スイッチを示し、入力されたカラムアドレスに応
じていずれか１本が活性化されるようになっている。Ｄ
Ｔ１及びＤＴ２はデータの入出力線対を示している。セ
ンスアンプとデータ線の接続はカラムアドレス選択スイ
ッチを介して行われる。
す。ＷＬ0 〜ＷＬi はワード線を示し、入力されたロウ
アドレスに応じていずれか１本が活性化されるようにな
っている。（Ｄ0 ，Ｄ0 Ｂ）〜（Ｄj ，Ｄj Ｂ）、（Ｄ
j+1 ，Ｄj+1 Ｂ）はセルのデータが出力されるディジッ
ト線を示す。ＳＡ0 〜ＳＡj 、ＳＡj+1 は各ディジット
線対の差電位を増幅するセンスアンプを示し、ワード線
が１本選択されると図中のセンスアンプは全て動作する
ようになっている。ＹＳＷ０〜ＹＳＷｍはカラムアドレ
ス選択スイッチを示し、入力されたカラムアドレスに応
じていずれか１本が活性化されるようになっている。Ｄ
Ｔ１及びＤＴ２はデータの入出力線対を示している。セ
ンスアンプとデータ線の接続はカラムアドレス選択スイ
ッチを介して行われる。
【０００４】レイアウトの都合上、センスアンプは千鳥
状に配置されており、図中に示すように例えばＳＡ0
（ＳＡ2 ，…，ＳＡj ）がカラムアドレス選択スイッチ
を介してＤＴ１に接続されるときはＳＡ1 （ＳＡ3 ，
…，ＳＡj+1 ）は前記と同じカラムアドレス選択スイッ
チを介してＤＴ２に接続される。ここでセンスアンプ及
びデータ線の存在領域をセンスアンプ列と呼ぶことにす
る。図３においては単位センスアンプ列につき１対のデ
ータ線しか存在してないが、接続方法及び必要とされる
ビット数に応じて１対以上存在する場合もある。
状に配置されており、図中に示すように例えばＳＡ0
（ＳＡ2 ，…，ＳＡj ）がカラムアドレス選択スイッチ
を介してＤＴ１に接続されるときはＳＡ1 （ＳＡ3 ，
…，ＳＡj+1 ）は前記と同じカラムアドレス選択スイッ
チを介してＤＴ２に接続される。ここでセンスアンプ及
びデータ線の存在領域をセンスアンプ列と呼ぶことにす
る。図３においては単位センスアンプ列につき１対のデ
ータ線しか存在してないが、接続方法及び必要とされる
ビット数に応じて１対以上存在する場合もある。
【０００５】上記メモリセルアレイは通常、図４に示す
ように２次元の繰り返しパターンで構成されている。Ｍ
Ａ１１，ＭＡ１２，…，ＭＡ１ｎ及びＭＡ２１，ＭＡ２
２，…，ＭＡ２ｎ及びＭＢ１１，ＭＢ１２，…，ＭＢ１
ｎ及びＭＢ２１，ＭＢ２２，…，ＭＢ２ｎは各々、図３
に示した単位メモリセルアレイに対応する。Ａ領域中を
横切るワード線駆動回路Ａ及びＢ領域中を横切るワード
線駆動回路Ｂは上位のロウアドレスに対応してそれぞれ
のワード線の上部もしくは下部のセルアレイを活性化す
るようになっている。活性化されたメモリセルアレイは
Ａ及びＢ領域においてそれぞれ独立に１本ずつ活性化さ
れるカラムアドレス選択スイッチ（ＹＳＷＡ及びＹＳＷ
Ｂ）を介して対応するデータ線にセルデータが伝達され
る。ＲＷＡ１〜ＲＷＡｎ＋１、ＲＷＢ１〜ＲＷＢｎ＋１
はリード−ライト回路を示しており、データ線のレベル
をリード時及びライト時に制御している。
ように２次元の繰り返しパターンで構成されている。Ｍ
Ａ１１，ＭＡ１２，…，ＭＡ１ｎ及びＭＡ２１，ＭＡ２
２，…，ＭＡ２ｎ及びＭＢ１１，ＭＢ１２，…，ＭＢ１
ｎ及びＭＢ２１，ＭＢ２２，…，ＭＢ２ｎは各々、図３
に示した単位メモリセルアレイに対応する。Ａ領域中を
横切るワード線駆動回路Ａ及びＢ領域中を横切るワード
線駆動回路Ｂは上位のロウアドレスに対応してそれぞれ
のワード線の上部もしくは下部のセルアレイを活性化す
るようになっている。活性化されたメモリセルアレイは
Ａ及びＢ領域においてそれぞれ独立に１本ずつ活性化さ
れるカラムアドレス選択スイッチ（ＹＳＷＡ及びＹＳＷ
Ｂ）を介して対応するデータ線にセルデータが伝達され
る。ＲＷＡ１〜ＲＷＡｎ＋１、ＲＷＢ１〜ＲＷＢｎ＋１
はリード−ライト回路を示しており、データ線のレベル
をリード時及びライト時に制御している。
【０００６】Ａ，Ｂ各領域に対応するリード−ライト回
路中を通過するデータ線はメモリセルアレイの活性化に
応じて開閉されるスイッチを介して入出力制御回路Ａ及
びＢに接続される。入出力制御回路はリード時はデータ
線対からのデータをＩ／Ｏパッドに出力し、ライト時は
Ｉ／Ｏパッドに与えられたデータをデータ線対に送り込
む。パッケージのピン配置より、通常はＡ領域のセルは
上位Ｉ／Ｏへ、図中Ｂ領域のセルは下位Ｉ／Ｏへ出力さ
れる構成になっている。
路中を通過するデータ線はメモリセルアレイの活性化に
応じて開閉されるスイッチを介して入出力制御回路Ａ及
びＢに接続される。入出力制御回路はリード時はデータ
線対からのデータをＩ／Ｏパッドに出力し、ライト時は
Ｉ／Ｏパッドに与えられたデータをデータ線対に送り込
む。パッケージのピン配置より、通常はＡ領域のセルは
上位Ｉ／Ｏへ、図中Ｂ領域のセルは下位Ｉ／Ｏへ出力さ
れる構成になっている。
【０００７】メモリセルアレイの選択方法及びデータ線
対と対応メモリセルアレイの接続方法、等のアレイ分割
方法はメモリ容量及び出力ビット構成によって異なるの
で一概には説明できないが、共通点としては例えばメモ
リセルアレイＭＡ１１（ＭＡ２１，ＭＡ１ｎ，ＭＡ２
ｎ）が活性化されるときはメモリセルアレイＭＢ１１
（ＭＢ２１，ＭＢ１ｎ，ＭＢ２ｎ）も活性化される構成
となっておりレイアウト及び動作はＡ及びＢ領域の境界
線に関して完全な対称性を持っている。
対と対応メモリセルアレイの接続方法、等のアレイ分割
方法はメモリ容量及び出力ビット構成によって異なるの
で一概には説明できないが、共通点としては例えばメモ
リセルアレイＭＡ１１（ＭＡ２１，ＭＡ１ｎ，ＭＡ２
ｎ）が活性化されるときはメモリセルアレイＭＢ１１
（ＭＢ２１，ＭＢ１ｎ，ＭＢ２ｎ）も活性化される構成
となっておりレイアウト及び動作はＡ及びＢ領域の境界
線に関して完全な対称性を持っている。
【０００８】
【発明が解決しようとする課題】この従来の半導体記憶
装置は、図４に示したようにリード−ライト回路は各セ
ンスアンプ列、及びＡ，Ｂ各領域ごとに存在しており、
且つ同一動作をするワード線駆動回路がＡ，Ｂ各領域ご
とにそれぞれ必要なので、制御回路を極力削減してチッ
プ面積の小さなメモリを設計する場合においては目的達
成を阻害する要因になる。
装置は、図４に示したようにリード−ライト回路は各セ
ンスアンプ列、及びＡ，Ｂ各領域ごとに存在しており、
且つ同一動作をするワード線駆動回路がＡ，Ｂ各領域ご
とにそれぞれ必要なので、制御回路を極力削減してチッ
プ面積の小さなメモリを設計する場合においては目的達
成を阻害する要因になる。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、従来の上位Ｉ／Ｏ用のメモリセルアレイと下位Ｉ／
Ｏ用メモリセルアレイを領域Ａ及びＢで隔てていたこと
を廃止し、ひとつのメモリセルアレイ内にて上位Ｉ／Ｏ
用セル及び下位Ｉ／Ｏ用セルを混在させることによりリ
ード−ライト回路を各センスアンプ列に関して千鳥状に
配置し、前述のリード−ライト回路の台数を半分に削減
する手段を提供する。またワード線駆動回路を上位及び
下位Ｉ／Ｏ用で共用化することにより、従来よりも小さ
な面積で同一の機能を実現する手段を提供する。
は、従来の上位Ｉ／Ｏ用のメモリセルアレイと下位Ｉ／
Ｏ用メモリセルアレイを領域Ａ及びＢで隔てていたこと
を廃止し、ひとつのメモリセルアレイ内にて上位Ｉ／Ｏ
用セル及び下位Ｉ／Ｏ用セルを混在させることによりリ
ード−ライト回路を各センスアンプ列に関して千鳥状に
配置し、前述のリード−ライト回路の台数を半分に削減
する手段を提供する。またワード線駆動回路を上位及び
下位Ｉ／Ｏ用で共用化することにより、従来よりも小さ
な面積で同一の機能を実現する手段を提供する。
【００１０】
【発明の実施の形態】図１は本発明の第１の実施例を示
す配置図である。ＭＡ１，ＭＡ２，…，ＭＡｎ及びＭＢ
１，ＭＢ２，…，ＭＢｎは各々単位メモリセルアレイで
ある。このメモリセルアレイは従来例のメモリセルアレ
イに対して２倍の容量を有している。ＤＴ１，ＤＴ２，
…，ＤＴｎ，ＤＴｎ＋１はデータ線対である。ワード線
駆動回路はＡ，Ｂ領域の境界線上に配置され、上位のロ
ウアドレスに対応してＡもしくはＢ領域のメモリセルア
レイを活性化するようになっている。このことによりワ
ード線駆動回路は従来の半分の面積で済むようになって
いる。
す配置図である。ＭＡ１，ＭＡ２，…，ＭＡｎ及びＭＢ
１，ＭＢ２，…，ＭＢｎは各々単位メモリセルアレイで
ある。このメモリセルアレイは従来例のメモリセルアレ
イに対して２倍の容量を有している。ＤＴ１，ＤＴ２，
…，ＤＴｎ，ＤＴｎ＋１はデータ線対である。ワード線
駆動回路はＡ，Ｂ領域の境界線上に配置され、上位のロ
ウアドレスに対応してＡもしくはＢ領域のメモリセルア
レイを活性化するようになっている。このことによりワ
ード線駆動回路は従来の半分の面積で済むようになって
いる。
【００１１】データ線対は従来Ａ及びＢ領域ごとに設け
られていたが、これらを共用化することにより、データ
線対が接続されるリード−ライト回路を各センスアンプ
列につき、従来の２台から１台に削減している。このこ
とにより上位もしくは下位Ｉ／Ｏに対応するセルはＡ及
びＢの両方の領域に存在することになる。更に各センス
アンプ列におけるリード−ライト回路を上位Ｉ／Ｏ用と
下位Ｉ／Ｏ用に交互に配置することによりリード−ライ
ト回路とＩ／Ｏパッド間の負荷を従来と同様にさせるよ
うにしている。
られていたが、これらを共用化することにより、データ
線対が接続されるリード−ライト回路を各センスアンプ
列につき、従来の２台から１台に削減している。このこ
とにより上位もしくは下位Ｉ／Ｏに対応するセルはＡ及
びＢの両方の領域に存在することになる。更に各センス
アンプ列におけるリード−ライト回路を上位Ｉ／Ｏ用と
下位Ｉ／Ｏ用に交互に配置することによりリード−ライ
ト回路とＩ／Ｏパッド間の負荷を従来と同様にさせるよ
うにしている。
【００１２】またカラムアドレス選択スイッチ（ＹＳ
Ｗ）は従来ではＡ，Ｂ領域においてそれぞれ独立に動作
していたが本発明においてはＡ，Ｂ領域中で１本だけ活
性化させる構成となっている。
Ｗ）は従来ではＡ，Ｂ領域においてそれぞれ独立に動作
していたが本発明においてはＡ，Ｂ領域中で１本だけ活
性化させる構成となっている。
【００１３】図２は本発明の第２の実施例を示す配置図
である。セルアレイ、ワード線駆動回路の配置は図１と
同様である。データ線対の引き出し方向及びリード−ラ
イト回路の配置は２センスアンプ列ごとに同一としてい
る。得られる効果は第１の実施例と同じである。
である。セルアレイ、ワード線駆動回路の配置は図１と
同様である。データ線対の引き出し方向及びリード−ラ
イト回路の配置は２センスアンプ列ごとに同一としてい
る。得られる効果は第１の実施例と同じである。
【００１４】
【発明の効果】以上説明したように本発明は、リード−
ライト回路の配置に関し必要台数を従来例の半分に削減
することによりリード−ライト回路の配置に必要な面
積、及びワード線駆動回路に必要な面積を削減してい
る。
ライト回路の配置に関し必要台数を従来例の半分に削減
することによりリード−ライト回路の配置に必要な面
積、及びワード線駆動回路に必要な面積を削減してい
る。
【００１５】具体的に見積もるとリード−ライト回路一
台あたりの占有面積は約０．０２７ｍｍ2 であり、図１
及び図４においてｎ＝１６とおくと必要台数と１台あた
りのリード−ライト回路の占有面積の積の差は以下のよ
うになる。
台あたりの占有面積は約０．０２７ｍｍ2 であり、図１
及び図４においてｎ＝１６とおくと必要台数と１台あた
りのリード−ライト回路の占有面積の積の差は以下のよ
うになる。
【００１６】従来例：０．０２７×３４＝０．９１８ｍ
ｍ2 本発明：０．０２７×１７＝０．４５９ｍｍ2 この他にワード線駆動回路が従来例の半分で済むのでこ
の分の減少分を加えると約１ｍｍ2 の面積減が期待でき
る。本発明によって達成されるチップ面積が３０ｍｍ2
としたとき、従来例との差は８インチウエハー中に形成
されるチップ数の差に大きく現れ、 従来例：８９０個（チップ面積＝３１ｍｍ2 ） 本発明：９１５個（チップ面積＝３０ｍｍ2 ） となりウエハー１枚から生産されるチップ数が２５個増
加する効果がある。
ｍ2 本発明：０．０２７×１７＝０．４５９ｍｍ2 この他にワード線駆動回路が従来例の半分で済むのでこ
の分の減少分を加えると約１ｍｍ2 の面積減が期待でき
る。本発明によって達成されるチップ面積が３０ｍｍ2
としたとき、従来例との差は８インチウエハー中に形成
されるチップ数の差に大きく現れ、 従来例：８９０個（チップ面積＝３１ｍｍ2 ） 本発明：９１５個（チップ面積＝３０ｍｍ2 ） となりウエハー１枚から生産されるチップ数が２５個増
加する効果がある。
【図１】本発明の第１の実施例を示す配置図である。
【図２】本発明の第２の実施例を示す配置図である。
【図３】従来の技術例を示す回路図である。
【図４】図３に示す回路図の実際の配置図の一例であ
る。
る。
１ 上位Ｉ／Ｏパッド群 ２ 上位Ｉ／Ｏ用入出力制御回路 ３ ワード線駆動回路 ４ 下位Ｉ／Ｏ用入出力制御回路 ５ 下位Ｉ／Ｏパッド群
Claims (2)
- 【請求項１】 複数のメモリセルと複数のディジット線
対とディジット線対の差電位を増幅する複数のセンスア
ンプが千鳥状に配置されるメモリセルアレイ内におい
て、前記センスアンプの出力がカラムアドレス選択スイ
ッチを介して接続されるデータ線対がセルアレイの両端
にディジット線対と垂直な位置関係に存在する場合、こ
れら２対のデータ線の出力方向を互いに逆方向に出力さ
せ、出力先にリード−ライト回路を接続することを特徴
とする半導体記憶装置。 - 【請求項２】 請求項１の互いに逆方向に出力させたデ
ータ線対をそれぞれ上位Ｉ／Ｏ端子、下位Ｉ／Ｏ端子に
出力させることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111396A JPH10302470A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111396A JPH10302470A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302470A true JPH10302470A (ja) | 1998-11-13 |
Family
ID=14560100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111396A Pending JPH10302470A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10302470A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373777B1 (en) | 1998-07-14 | 2002-04-16 | Nec Corporation | Semiconductor memory |
| JP2006286169A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 高速動作のためのメモリチップ構造 |
| US7894231B2 (en) | 2008-12-08 | 2011-02-22 | Hynix Semiconductor Inc. | Memory module and data input/output system |
-
1997
- 1997-04-28 JP JP9111396A patent/JPH10302470A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373777B1 (en) | 1998-07-14 | 2002-04-16 | Nec Corporation | Semiconductor memory |
| JP2006286169A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 高速動作のためのメモリチップ構造 |
| US7894231B2 (en) | 2008-12-08 | 2011-02-22 | Hynix Semiconductor Inc. | Memory module and data input/output system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4748591A (en) | Semiconductor memory | |
| US5638335A (en) | Semiconductor device | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US4590588A (en) | Monolithic semiconductor memory | |
| KR980011441A (ko) | 반도체 기억 장치 | |
| JP3850938B2 (ja) | 半導体メモリ装置 | |
| KR0164391B1 (ko) | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 | |
| US6788600B2 (en) | Non-volatile semiconductor memory | |
| JP2003197769A (ja) | 半導体記憶装置 | |
| KR880003326A (ko) | 다방향 데이타 억세서 가능 반도체 메모리 장치 | |
| JP2000182370A (ja) | 半導体記憶装置 | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JPH10302470A (ja) | 半導体記憶装置 | |
| JPS63247992A (ja) | 集積メモリ回路 | |
| KR100486221B1 (ko) | 입출력라인을공유한복수개의메모리뱅크를구비한메모리장치 | |
| US6628536B2 (en) | Semiconductor memory device | |
| US20170062022A1 (en) | Semiconductor device with hierarchical word line scheme | |
| JP4570356B2 (ja) | オープンディジットアレイ用のセンスアンプおよびアーキテクチャ | |
| US6278647B1 (en) | Semiconductor memory device having multi-bank and global data bus | |
| JP2871967B2 (ja) | デュアルポート半導体記憶装置 | |
| US5724281A (en) | Semiconductor integrated circuit having improved wiring in input terminal | |
| JP4191218B2 (ja) | メモリ回路及び半導体装置 | |
| JP3060458B2 (ja) | 半導体記憶装置 | |
| JP3016373B2 (ja) | 半導体記憶装置 | |
| KR100622764B1 (ko) | 분할된 입/출력 라인 구조를 갖는 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000208 |