JP3060458B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3060458B2 JP3060458B2 JP1065361A JP6536189A JP3060458B2 JP 3060458 B2 JP3060458 B2 JP 3060458B2 JP 1065361 A JP1065361 A JP 1065361A JP 6536189 A JP6536189 A JP 6536189A JP 3060458 B2 JP3060458 B2 JP 3060458B2
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- Japan
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- sense amplifier
- data bus
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- sense
- line
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Description
【発明の詳細な説明】 〔発明の概要〕 半導体記憶装置特にそのチップ面積を節減するための
分割線に関し、 データバス幅の節減およびセンスアンプ駆動信号線幅
の節減を目的とし、 複数のワード線とビット線、各ビット線に設けられた
センスアンプ、同一のワード線を有する複数のメモリセ
ルに接続された複数のセンスアンプより夫々がなる複数
のセンスアンプ列、および各センスアンプ列に平行に配
設され前記複数のセンスアンプで増幅された複数のデー
タをセルアレイ領域外へ同時に入出力する複数のデータ
バス線よりなるデータバス線群を有する半導体記憶装置
において、 各センスアンプ列を夫々複数に分割し、分割された一
のセンスアンプ列に属するセンスアンプに接続されたデ
ータバス線と、該分割された一のセンスアンプ列に並行
する他の分割されたセンスアンプ列に属するセンスアン
プに接続されたデータバス線とが、夫々前記センスアン
プ列方向と直交する方向にレイアウトされた第２のデー
タバス線を介して接続され、該第２のデータバス線は、
セルアレイ上の階層またはセルアレイとセンスアンプ上
の階層にレウアウトされていることを構成上の特徴とす
る。
分割線に関し、 データバス幅の節減およびセンスアンプ駆動信号線幅
の節減を目的とし、 複数のワード線とビット線、各ビット線に設けられた
センスアンプ、同一のワード線を有する複数のメモリセ
ルに接続された複数のセンスアンプより夫々がなる複数
のセンスアンプ列、および各センスアンプ列に平行に配
設され前記複数のセンスアンプで増幅された複数のデー
タをセルアレイ領域外へ同時に入出力する複数のデータ
バス線よりなるデータバス線群を有する半導体記憶装置
において、 各センスアンプ列を夫々複数に分割し、分割された一
のセンスアンプ列に属するセンスアンプに接続されたデ
ータバス線と、該分割された一のセンスアンプ列に並行
する他の分割されたセンスアンプ列に属するセンスアン
プに接続されたデータバス線とが、夫々前記センスアン
プ列方向と直交する方向にレイアウトされた第２のデー
タバス線を介して接続され、該第２のデータバス線は、
セルアレイ上の階層またはセルアレイとセンスアンプ上
の階層にレウアウトされていることを構成上の特徴とす
る。
本発明は、半導体記憶装置特にそのチップ面積を節減
するための分割配線に関する。
するための分割配線に関する。
近年の半導体記憶装置においては、ピット容量の増大
に伴ない、各部の所要面積の縮減が望まれている。所要
面積の縮減には微細化が有効であるが、効率的な配線も
重要である。
に伴ない、各部の所要面積の縮減が望まれている。所要
面積の縮減には微細化が有効であるが、効率的な配線も
重要である。
半導体記憶装置ではワード線、ビット線、データバ
ス、センスアンプ駆動線、コラム選択線、電源線など多
数の配線を使用する、大容量メモリになる程これらの配
線の数は膨大になり、一層には収まらなくても多層化さ
れている。
ス、センスアンプ駆動線、コラム選択線、電源線など多
数の配線を使用する、大容量メモリになる程これらの配
線の数は膨大になり、一層には収まらなくても多層化さ
れている。
第５図に従来例を示す。縦方向に走っているWLはワー
ド線、横方向に走っているBL,▲▼はビット線で、
これらは多数あり、そして各ワード線とビット線の交点
にメモリセルMCが配設される。一対のビット線BL,▲
▼とそのメモリセルMC、線SAなどをブロックM00,M01,
……で示すと、これらは多数縦方向に並び（M00,M01,…
…）、かつ同じものが横方向にも並ぶ（M00とM10な
ど）。これらは同じ構成なので、図ではM00とM10のみ詳
細に示し、他は省略してある。縦方向に並ぶセンスアン
プSAの列と平行にデータバスDB2,DB3が走り、コラムゲ
ートG2,G3によりビット線BL,▲▼はデータバスDB2,
DB3の対応する対へ接続される。このメモリは４ビット
同時読出し型で、例えばM00〜M03の４ブロックのBL,▲
▼が８本のデータバスDB2の対応する線へ、コラム
ゲートを通して接続する。データバスDB2に読出された
データはデータラッチDLにラッチされ、ゲートG1を経
て、横方向に走る８本のデータバスDB1を通して外部へ
取出される。
ド線、横方向に走っているBL,▲▼はビット線で、
これらは多数あり、そして各ワード線とビット線の交点
にメモリセルMCが配設される。一対のビット線BL,▲
▼とそのメモリセルMC、線SAなどをブロックM00,M01,
……で示すと、これらは多数縦方向に並び（M00,M01,…
…）、かつ同じものが横方向にも並ぶ（M00とM10な
ど）。これらは同じ構成なので、図ではM00とM10のみ詳
細に示し、他は省略してある。縦方向に並ぶセンスアン
プSAの列と平行にデータバスDB2,DB3が走り、コラムゲ
ートG2,G3によりビット線BL,▲▼はデータバスDB2,
DB3の対応する対へ接続される。このメモリは４ビット
同時読出し型で、例えばM00〜M03の４ブロックのBL,▲
▼が８本のデータバスDB2の対応する線へ、コラム
ゲートを通して接続する。データバスDB2に読出された
データはデータラッチDLにラッチされ、ゲートG1を経
て、横方向に走る８本のデータバスDB1を通して外部へ
取出される。
縦方向に走る線l1,l2はセンスアンプ駆動信号線で、l
1はゲートG10を介して電源Vcc線へ接続され、l2は、ゲ
ートG11を介して電源Vss線へ接続され、センスアンプの
動作／不動作を制御する。ゲートG4とG5、G6とG7はカッ
トゲート、Q1とQ2およびQ3とQ4はビット線BL,▲▼
の短絡用（リセット用）トランジスタ、l5とl7、は該ト
ランジスタのオン／オフ用信号線l6,l8は、ビットライ
ン、ショート用の電源線である。他のブロックについて
も同様である。Ｘデコータ10はワード線選択を行ない、
Ｙデコータ20はビット線選択、本例では４対ずつの選択
を行なう。DRはゲートのドライバである。
1はゲートG10を介して電源Vcc線へ接続され、l2は、ゲ
ートG11を介して電源Vss線へ接続され、センスアンプの
動作／不動作を制御する。ゲートG4とG5、G6とG7はカッ
トゲート、Q1とQ2およびQ3とQ4はビット線BL,▲▼
の短絡用（リセット用）トランジスタ、l5とl7、は該ト
ランジスタのオン／オフ用信号線l6,l8は、ビットライ
ン、ショート用の電源線である。他のブロックについて
も同様である。Ｘデコータ10はワード線選択を行ない、
Ｙデコータ20はビット線選択、本例では４対ずつの選択
を行なう。DRはゲートのドライバである。
メモリセルはセンスアンプの左，右にあるが、左側の
メモリセルを選択するときは右側のカットゲートG6,G7
で右側のメモリセル群を切離し、右側のメモリセルを選
択するときは左側のカットゲートで左側のメモリセル群
を切離す。
メモリセルを選択するときは右側のカットゲートG6,G7
で右側のメモリセル群を切離し、右側のメモリセルを選
択するときは左側のカットゲートで左側のメモリセル群
を切離す。
一般にビット線は、多結晶シリコン及び基板に形成し
た拡散層で構成する。ワード線は、メモリセルのトラン
ジスタのゲートと共に多結晶シリコンで構成し、抵抗を
下げるために金属（アルミ）配線で裏打ちする。セル
は、スタック型の場合、多結晶シリコン２層で構成す
る。なお本例のメモリはポリシリコン４層、アルミ２
層、拡散層を入れて７層の配線である。縦方向に走るデ
ータバスDB2,DB3等と、横方向に走るコラム選択線l3,l4
等はアルミ２層配線の１層目と２層目を使用し、コラム
選択線l3,l4などは左，右のブロックM00とM10等で共用
して、所要面積の縮減を図っている。
た拡散層で構成する。ワード線は、メモリセルのトラン
ジスタのゲートと共に多結晶シリコンで構成し、抵抗を
下げるために金属（アルミ）配線で裏打ちする。セル
は、スタック型の場合、多結晶シリコン２層で構成す
る。なお本例のメモリはポリシリコン４層、アルミ２
層、拡散層を入れて７層の配線である。縦方向に走るデ
ータバスDB2,DB3等と、横方向に走るコラム選択線l3,l4
等はアルミ２層配線の１層目と２層目を使用し、コラム
選択線l3,l4などは左，右のブロックM00とM10等で共用
して、所要面積の縮減を図っている。
しかしながら第５図の半導体記憶装置では、センスア
ンプ列と平行に走るデータバスDB2,DB3が各８本（４
対）からなり、ピッチを３μｍとしても４対×２×３μ
ｍ＝24μｍを必要とする。大容量例えば16M DRAMでは第
４図に示すように、1Mのセルブロックを16個並設し、各
ブロックは2Kセンスアンプ列とそれを挟んでその左右に
置かれる512Kセルブロックで構成する。24μｍ幅のデー
タバスも16組あれば全体では24μｍ×16＝384μｍとな
り、所要面積がかなり大きくなる。
ンプ列と平行に走るデータバスDB2,DB3が各８本（４
対）からなり、ピッチを３μｍとしても４対×２×３μ
ｍ＝24μｍを必要とする。大容量例えば16M DRAMでは第
４図に示すように、1Mのセルブロックを16個並設し、各
ブロックは2Kセンスアンプ列とそれを挟んでその左右に
置かれる512Kセルブロックで構成する。24μｍ幅のデー
タバスも16組あれば全体では24μｍ×16＝384μｍとな
り、所要面積がかなり大きくなる。
またセンスアンプは、センスアンプ列方向に走る一対
の線（センスアンプ駆動信号線）とゲートを通して電源
Vcc、Vssへ接続されるが、2K個のセンスアンプの列では
該線を流れる電流が大になり、配線における電流密度を
考慮すれば、線幅は４μｍ程度になる。それが第４図で
は16対あるから全体では40μｍ×２×16＝1280μｍとな
り、かなりの面積を必要とする。
の線（センスアンプ駆動信号線）とゲートを通して電源
Vcc、Vssへ接続されるが、2K個のセンスアンプの列では
該線を流れる電流が大になり、配線における電流密度を
考慮すれば、線幅は４μｍ程度になる。それが第４図で
は16対あるから全体では40μｍ×２×16＝1280μｍとな
り、かなりの面積を必要とする。
本発明はかゝる点を改善しようとするもので、データ
バス幅の節減およびセンスアンプ駆動信号線幅の節減を
目的とするものである。
バス幅の節減およびセンスアンプ駆動信号線幅の節減を
目的とするものである。
第１図に示すように本発明ではセンスアンプ列に平行
に走るデータバスペアを分割して独立な複数群DB21とDB
22、DB31とDB32にする。これらのデータバスDB21,DB31,
DB22,DB32は、横方向（センスアンプ列と直交する方
向）でセルアレイ上またはセルアレイとセンスアンプ上
を延びる配線（第２のデータバス）l11,l12,l21,l22に
接続して、外部とのデータの入出力を行なうようにす
る。
に走るデータバスペアを分割して独立な複数群DB21とDB
22、DB31とDB32にする。これらのデータバスDB21,DB31,
DB22,DB32は、横方向（センスアンプ列と直交する方
向）でセルアレイ上またはセルアレイとセンスアンプ上
を延びる配線（第２のデータバス）l11,l12,l21,l22に
接続して、外部とのデータの入出力を行なうようにす
る。
またセンスアンプ列方向に走るセンスアンプ駆動信号
線l1,l2はその複数箇所で、横方向配線l31,l32,l41,l42
により電源Vss,Vccへ接続する。例えばセンスアンプ列
が2K個のセスアンプを含むなら、各1K個の２群に分け、
各群のセンスアンプ駆動信号線l1とl2を配線l31とl32,l
41とl42により電圧Vss,Vccへ接続する。
線l1,l2はその複数箇所で、横方向配線l31,l32,l41,l42
により電源Vss,Vccへ接続する。例えばセンスアンプ列
が2K個のセスアンプを含むなら、各1K個の２群に分け、
各群のセンスアンプ駆動信号線l1とl2を配線l31とl32,l
41とl42により電圧Vss,Vccへ接続する。
このようにすると、データバス幅の低減が可能であ
る。例えばこのメモリが第５図のように４ビット同時読
出し型で、データバスDB2,DB3は各８本からなるとき、
これを第１図のように２分してDB21とDB22,DB31とDB32
にすると、各々は２ビットを受持てばよいから、これら
DB21,DB22,……は４本でよい。これにより、所要面積を
1/2にすることができる。
る。例えばこのメモリが第５図のように４ビット同時読
出し型で、データバスDB2,DB3は各８本からなるとき、
これを第１図のように２分してDB21とDB22,DB31とDB32
にすると、各々は２ビットを受持てばよいから、これら
DB21,DB22,……は４本でよい。これにより、所要面積を
1/2にすることができる。
またセンスアンプ駆動信号線l1,l2の線幅の低減が可
能である。例えばセンスアンプ列を２分して各々は1K個
のセンスアンプを含むだけにすると、2K個のセンスアン
プの場合に比べて信号線l1,l2を流れる電流は半減する
から、線幅も半分でよい。これにより、所要面積の半減
が可能である。
能である。例えばセンスアンプ列を２分して各々は1K個
のセンスアンプを含むだけにすると、2K個のセンスアン
プの場合に比べて信号線l1,l2を流れる電流は半減する
から、線幅も半分でよい。これにより、所要面積の半減
が可能である。
センスアンプ駆動信号線は分割して各々を独立にし、
その独立な各部分をそれぞれの横方向配線より給電する
ようにしても、あるいは図示のように分割せず、複数箇
所から給電するようにしてもよく、効果は同様である。
その独立な各部分をそれぞれの横方向配線より給電する
ようにしても、あるいは図示のように分割せず、複数箇
所から給電するようにしてもよく、効果は同様である。
第２図に本発明の実施例を示す。全図を通してそうで
あるが、他の図と同様な部分には同じ符号が付してあ
る。このメモリも第４図の16M DRAMであり、センスアン
プ列は2K個のセンスアンプを有するが、本例ではこれを
２分して各1K個のセンスアンプの列２つにしてやる。や
はり４ビット同時読出し型なのでデータバスは８本（４
対）必要であるが、２分するので各々は４本（２対）で
よい。
あるが、他の図と同様な部分には同じ符号が付してあ
る。このメモリも第４図の16M DRAMであり、センスアン
プ列は2K個のセンスアンプを有するが、本例ではこれを
２分して各1K個のセンスアンプの列２つにしてやる。や
はり４ビット同時読出し型なのでデータバスは８本（４
対）必要であるが、２分するので各々は４本（２対）で
よい。
第２のデータバスl11,l21,l12,l22はセレクタ30で開
閉されるスイッチSWを介してデータラッチDL1〜DL4に接
続され、これにより図示しない回路を通して外部と接続
する。この第２図の左側のセンスアンプ列が動作すると
き右側のセンスアンプ列は動作せず、右側のセンスアン
プ列が動作するとき左側のセンスアンプ列は動作しない
から、左，右のセンスアンプ列で交互にデータラッチDL
を使用することができ、データラッチの共用が可能であ
る。
閉されるスイッチSWを介してデータラッチDL1〜DL4に接
続され、これにより図示しない回路を通して外部と接続
する。この第２図の左側のセンスアンプ列が動作すると
き右側のセンスアンプ列は動作せず、右側のセンスアン
プ列が動作するとき左側のセンスアンプ列は動作しない
から、左，右のセンスアンプ列で交互にデータラッチDL
を使用することができ、データラッチの共用が可能であ
る。
左，右のセンスアンプ列のセンスアンプ駆動信号線
l1,l2は横方向配線l31,l32,l41,l42とゲートG11,G10を
通して電源Vss,Vcc線へ接続する。横方向配線（l31等）
は複数本あってセンスアンプ駆動信号線l1,l2を各々複
数個所から給電するので、該信号線l1,l2の幅は複数分
の１でよい。
l1,l2は横方向配線l31,l32,l41,l42とゲートG11,G10を
通して電源Vss,Vcc線へ接続する。横方向配線（l31等）
は複数本あってセンスアンプ駆動信号線l1,l2を各々複
数個所から給電するので、該信号線l1,l2の幅は複数分
の１でよい。
こうして16M DRAMでセンスアンプ列方向で２分割の場
合、データバス幅で384/2＝192μｍのまたセンスアンプ
駆動信号線幅で1280/2＝640μｍの節減が可能である。
合、データバス幅で384/2＝192μｍのまたセンスアンプ
駆動信号線幅で1280/2＝640μｍの節減が可能である。
第３図に、16個のセンスアンプを１組とした場合の各
種横方向配線のレイアウトを示す。SA1〜SA16は該16個
のセンスアンプ、BL1〜BL16はこれらのセンスアンプが
接続する16対のビット線である。C1,C2,……はコラム選
択線、G21,G22,……はコラム選択ゲートで、第２図では
l3,G2,G3で示したものである。DBa,DBbは４本のデータ
バスDB21,……の各対を示す。
種横方向配線のレイアウトを示す。SA1〜SA16は該16個
のセンスアンプ、BL1〜BL16はこれらのセンスアンプが
接続する16対のビット線である。C1,C2,……はコラム選
択線、G21,G22,……はコラム選択ゲートで、第２図では
l3,G2,G3で示したものである。DBa,DBbは４本のデータ
バスDB21,……の各対を示す。
コラム選択線C1,C2,……は１本で２対のビット線を対
応するデータバス対DBa,DBbへ接続し、図示しない他の1
6個のセンスアンプ列のそれと合わせて４ビット同時読
出し／書込みを行なう。本例ではコラム選択線C1はビッ
ト線対BL1とBL3をデータバス対DBa,DBbへ接続し、コラ
ム選択線C2はビット線対BL2とBL4をデータバス対DBa,DB
bへ接続し、以下これに準ずる。
応するデータバス対DBa,DBbへ接続し、図示しない他の1
6個のセンスアンプ列のそれと合わせて４ビット同時読
出し／書込みを行なう。本例ではコラム選択線C1はビッ
ト線対BL1とBL3をデータバス対DBa,DBbへ接続し、コラ
ム選択線C2はビット線対BL2とBL4をデータバス対DBa,DB
bへ接続し、以下これに準ずる。
１個のセンスアンプ上を１本の横方向配線（コラム選
択線）が走るとすると、16個のセンスアンプでは16本の
横方向配線が走ることになるが、コラム選択線は１本で
２ビット線対を扱うから８本でよく、残り８本分のスペ
ースが余る。そこで本例ではコラム選択線は上に４本C1
〜C4、下に４本C5〜C8とり、中央の８本分をあけ、この
部分に電源ライン又は他の信号線（第２図のl31など）
とデータバスDBc（これは第２図のl11など）を配設す
る。
択線）が走るとすると、16個のセンスアンプでは16本の
横方向配線が走ることになるが、コラム選択線は１本で
２ビット線対を扱うから８本でよく、残り８本分のスペ
ースが余る。そこで本例ではコラム選択線は上に４本C1
〜C4、下に４本C5〜C8とり、中央の８本分をあけ、この
部分に電源ライン又は他の信号線（第２図のl31など）
とデータバスDBc（これは第２図のl11など）を配設す
る。
以上説明したように、本発明によれば、センスアンプ
列と平行に走るデータバスの線数と幅が節減されるとと
もにデータラッチ数も節減され、またセンスアンプ列と
平行に走るセンスアンプ駆動信号線の幅の節減ができる
ため、特に大容量にメモリにおいて大きな所要面積低減
効果が得られる。
列と平行に走るデータバスの線数と幅が節減されるとと
もにデータラッチ数も節減され、またセンスアンプ列と
平行に走るセンスアンプ駆動信号線の幅の節減ができる
ため、特に大容量にメモリにおいて大きな所要面積低減
効果が得られる。
第１図は本発明の原理説明図、 第２図は本発明の実施例の説明図、 第３図は各種横方向配線のレイアウトを示す説明図、 第４図は16M DRAMの概要説明図、 第５図は従来例の説明図である。 第１図でWLはワード線、BLはビット線、SAはセンスアン
プ、MCはメモリセル、DBはデータバス、l11,l21,……は
第２データバス、l1,l2はセンスアンプ駆動信号線、
l31,l32,……は複数の配線である。
プ、MCはメモリセル、DBはデータバス、l11,l21,……は
第２データバス、l1,l2はセンスアンプ駆動信号線、
l31,l32,……は複数の配線である。
Claims (2)
- 【請求項１】複数のワード線とビット線、各ビット線に
設けられたセンスアンプ、同一のワード線を有する複数
のメモリセルに接続された複数のセンスアンプより夫々
がなる複数のセンスアンプ列、および各センスアンプ列
に平行に配列され前記複数のセンスアンプで増幅された
複数のデータをセルアレイ領域外へ同時に入出力する複
数のデータバス線よりなるデータバス線群を有する半導
体記憶装置において、 各センスアンプ列を夫々複数に分割し、分割された一の
センスアンプ列に属するセンスアンプに接続されたデー
タバス線と、該分割された一のセンスアンプ列に並行す
る他の分割されたセンスアンプ列に属するセンスアンプ
に接続されたデータバス線とが、夫々前記センスアンプ
列方向と直交する方向にレイアウトされた第２のデータ
バス線を介して接続され、該第２のデータバス線は、セ
ルアレイ上の階層またはセルアレイとセンスアンプ上の
階層にレイアウトされていることを特徴とする半導体記
憶装置。 - 【請求項２】前記センスアンプ列方向と直交する方向に
配設された複数の配線を介して、前記センスアンプ列方
向に配置されたセンスアンプ駆動信号線をその複数箇所
で電源に接続したことを特徴とする請求項１に記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065361A JP3060458B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065361A JP3060458B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246091A JPH02246091A (ja) | 1990-10-01 |
| JP3060458B2 true JP3060458B2 (ja) | 2000-07-10 |
Family
ID=13284746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065361A Expired - Lifetime JP3060458B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060458B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694143A (en) | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| JPH09161476A (ja) | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| JP3992781B2 (ja) * | 1997-04-15 | 2007-10-17 | 富士通株式会社 | 半導体記憶装置 |
| WO1998054727A2 (en) * | 1997-05-30 | 1998-12-03 | Micron Technology, Inc. | 256 Meg DYNAMIC RANDOM ACCESS MEMORY |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129983A (ja) * | 1983-01-17 | 1984-07-26 | Hitachi Ltd | 半導体メモリ装置 |
| JPS60246092A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-03-17 JP JP1065361A patent/JP3060458B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02246091A (ja) | 1990-10-01 |
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