JPS59129983A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS59129983A JPS59129983A JP58004162A JP416283A JPS59129983A JP S59129983 A JPS59129983 A JP S59129983A JP 58004162 A JP58004162 A JP 58004162A JP 416283 A JP416283 A JP 416283A JP S59129983 A JPS59129983 A JP S59129983A
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- JP
- Japan
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- data line
- data
- line group
- switch
- memory device
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリ装置、特に、高Ｓ／Ｎ化ならび
に高速化娯好−適な半導体メモリ装置に関する。
に高速化娯好−適な半導体メモリ装置に関する。
従来高Ｓ／Ｎ化を達成する手段として、例えば特願昭５
６−８１０４２がある。すなわち、第１図に示すように
、第１の１本のデータ線を複数個、たとえばＤｏｏ Ｉ
Ｄ０Ｉ ５Ｄｏｚ ＋Ｄｏ３あるいはＩ）ｔｏ ＋ Ｄ
ｌｌ ＋Ｄ１２＋ Ｄ１３ に分割し、これらの分割さ
れたデータ線と、スイッチ５Ｗｏｏなどを介して第２の
データ線ｌ１０（０）、 ｌ１０（１）、 ｌ１０（２
）、 ｌ１０（３）とでデータの授受を行う方式である
。この方式では、第１のデータ線が細分化されるために
、その分だけメモリセルからみた負荷容量が／」ミ゛さ
°くなり高Ｓ／Ｎ化あるいは高速化が可能となる。しか
し本方式は、第２のデータ線ｌ１０（０）、 ｌ１０（
１）、 ｌ１０（２）、 ｌ１０（３）には多数のス
イッチに関係する多数のトランジスタが接続されるので
、これら第２のデータ線の負荷容量が大になるので高Ｓ
／Ｎ化、高速化には限界がある。
６−８１０４２がある。すなわち、第１図に示すように
、第１の１本のデータ線を複数個、たとえばＤｏｏ Ｉ
Ｄ０Ｉ ５Ｄｏｚ ＋Ｄｏ３あるいはＩ）ｔｏ ＋ Ｄ
ｌｌ ＋Ｄ１２＋ Ｄ１３ に分割し、これらの分割さ
れたデータ線と、スイッチ５Ｗｏｏなどを介して第２の
データ線ｌ１０（０）、 ｌ１０（１）、 ｌ１０（２
）、 ｌ１０（３）とでデータの授受を行う方式である
。この方式では、第１のデータ線が細分化されるために
、その分だけメモリセルからみた負荷容量が／」ミ゛さ
°くなり高Ｓ／Ｎ化あるいは高速化が可能となる。しか
し本方式は、第２のデータ線ｌ１０（０）、 ｌ１０（
１）、 ｌ１０（２）、 ｌ１０（３）には多数のス
イッチに関係する多数のトランジスタが接続されるので
、これら第２のデータ線の負荷容量が大になるので高Ｓ
／Ｎ化、高速化には限界がある。
なお、Ｗはワードライン、ＸＤＥＣ−Ｄ几およびＹＤＥ
Ｃ−Ｄ肌Ｘデコーダと駆動回路およびＹデコーダと駆動
回路、ＲＷＣはリードライトコントローラ、ＭＣはメモ
グセ１ル、ＷＥはライトイネーブル信号、ＤＩは人力デ
ータ、Ｄｅｎｔは出力データを示す。以下の信号につい
ても同様である。
Ｃ−Ｄ肌Ｘデコーダと駆動回路およびＹデコーダと駆動
回路、ＲＷＣはリードライトコントローラ、ＭＣはメモ
グセ１ル、ＷＥはライトイネーブル信号、ＤＩは人力デ
ータ、Ｄｅｎｔは出力データを示す。以下の信号につい
ても同様である。
また、第２図は、従来の他の例である。すなわち第２の
データ線ｌ１０（０）、 ｌ１０（１）を、分割され
た第１のデータ線り。ｏ＊ ＤＯＩ ； ＤＯ２１Ｄ０
３等と並行に配置したものである。こうすることによっ
て、ｌ１０（０）、 ｌ１０（１）の負荷容量は、１本
のデータ線の分割数に対応した少数のスイッチに関係す
るトランジスタのみが接続慣れるので、前記第１図に比
べて格段と小さくなる。したがって例えばスイッチＳ
Ｗｏｏ 、 Ｓ Ｗｌｏ等によってｌ１０（０）、
ｌ１０（１）に高速にとシ出された信号はＹＤＥＣ−Ｄ
Ｒによって制御されるスイッチＳ Ｗ ｙｏ 、 Ｓ
Ｗ’ｙｔのいずれかが選択されて第３のデータ線Ｉ１０
に出力され、リードライト制御回路ＲＷ’Ｃによってデ
ータ出力Ｄｅｎｔとなる。しかし単位長あたシのｌ１０
（０）、 Ｉ／ Ｏ（１） ｉｆｆの負荷容量が第２
図の方が小さくても、メモリアレーの構成によっては、
第２図のｌ１０（０） 、 Ｉ １０（１）の長さが十
分長くなシ、Ｉ１０線全体の負荷容量が第１図の場合よ
シも大になって問題になる欠点がある。
データ線ｌ１０（０）、 ｌ１０（１）を、分割され
た第１のデータ線り。ｏ＊ ＤＯＩ ； ＤＯ２１Ｄ０
３等と並行に配置したものである。こうすることによっ
て、ｌ１０（０）、 ｌ１０（１）の負荷容量は、１本
のデータ線の分割数に対応した少数のスイッチに関係す
るトランジスタのみが接続慣れるので、前記第１図に比
べて格段と小さくなる。したがって例えばスイッチＳ
Ｗｏｏ 、 Ｓ Ｗｌｏ等によってｌ１０（０）、
ｌ１０（１）に高速にとシ出された信号はＹＤＥＣ−Ｄ
Ｒによって制御されるスイッチＳ Ｗ ｙｏ 、 Ｓ
Ｗ’ｙｔのいずれかが選択されて第３のデータ線Ｉ１０
に出力され、リードライト制御回路ＲＷ’Ｃによってデ
ータ出力Ｄｅｎｔとなる。しかし単位長あたシのｌ１０
（０）、 Ｉ／ Ｏ（１） ｉｆｆの負荷容量が第２
図の方が小さくても、メモリアレーの構成によっては、
第２図のｌ１０（０） 、 Ｉ １０（１）の長さが十
分長くなシ、Ｉ１０線全体の負荷容量が第１図の場合よ
シも大になって問題になる欠点がある。
本発明の目的は、上記欠点のない高Ｓ／Ｎならひに高速
化に好適な半導体メモリ装置を提供することにある。
化に好適な半導体メモリ装置を提供することにある。
上記目的を達成するだめの本発明の構成は、分割された
第１のデータ線群と、第１のスイッチを介して該第１の
データ線群とデータの授受を行うだめの第２のデータ線
群を有し、該第２のデータ線群が該第１のデータ線群と
直交して配置せしめることにある。
第１のデータ線群と、第１のスイッチを介して該第１の
データ線群とデータの授受を行うだめの第２のデータ線
群を有し、該第２のデータ線群が該第１のデータ線群と
直交して配置せしめることにある。
本発明は、上記構成になるので、前述の従来の例に比べ
て、負荷容量が小さくなり電気的特性が極めて良好にな
る。また、前述の第１図、第２図の例が、第２のデータ
線が第１のデータ線に対してそれぞれ直交、並行してい
るのに対して、直交と並行の配置関係を組み合せ得る構
成にしたことによってさらに設計の自由度を犬にできる
利点も有するものである。以下実施例を用いて詳述する
。
て、負荷容量が小さくなり電気的特性が極めて良好にな
る。また、前述の第１図、第２図の例が、第２のデータ
線が第１のデータ線に対してそれぞれ直交、並行してい
るのに対して、直交と並行の配置関係を組み合せ得る構
成にしたことによってさらに設計の自由度を犬にできる
利点も有するものである。以下実施例を用いて詳述する
。
〔発明の実施例」
第３図は本発明の一実施例としての半導体メモリ装置の
概略回路図である。１本のデータ線を例えば２分割（Ｄ
ｏｏ、 Ｄｏｒ など）して第１のデータ線群とし、第
１のスイッチＳＷｏを介して上記データ線と直交する第
２のデータ線群１１０（０゜ｏ）、１１０（Ｑ、１）ｌ
１１０（１，０）ｌ １１０（１，１）を配し、
さらに第２のスイッチＳＷｌを介して上記第１のデータ
線群と並行した第３のデータ線群ｌ１０（０う、・Ｉｌ
ｏ （１）を配する。
概略回路図である。１本のデータ線を例えば２分割（Ｄ
ｏｏ、 Ｄｏｒ など）して第１のデータ線群とし、第
１のスイッチＳＷｏを介して上記データ線と直交する第
２のデータ線群１１０（０゜ｏ）、１１０（Ｑ、１）ｌ
１１０（１，０）ｌ １１０（１，１）を配し、
さらに第２のスイッチＳＷｌを介して上記第１のデータ
線群と並行した第３のデータ線群ｌ１０（０う、・Ｉｌ
ｏ （１）を配する。
ワード線Ｗｏ とＹＤＥＣ−ＤＲから出力される制御信
号ＹＣｏがＯＮＫなった場合のメモリ動作を以下に説明
する。ＷＯがＯＮになって、各データ線□ＤＯＯ＃ Ｄ
ＩＯＩ Ｄ２０１ Ｄ３０に現われた読み出し信号の中
、ＹＣｏがＯＮによってスイッチＳＷｏが制御され、Ｄ
ｏｏとＤ２Ｇの信号だけが、１１０（０，０）とｉ１０
（１，ｏ）に出力される。さらにＸＤＥＣ−ＤＢで制
御されるｌ０ＣＯがＯＮになってこれらのデータはそれ
ぞれｌ１０（０）とｌ１０（１）に出力される。このデ
ータはセンスアンプＳＡによって増幅され、第３のスイ
ッチＳＷ２によって所望のデータが選択されてデータ出
力となる。書き込み動作は同様にして、データ人力ＤＩ
と朋き込み制御信号ＷＥによって、ＲＷＣ回路と駆動回
路ＤＲＶを介して行われる。尚本実施例では、４本のＹ
Ｃ線の中、常に２本が選択される論理になっているが、
アドレスバンファＡＢを２細膜ければ４本の中から１本
のＹＣを選択することもできる。この場合、ｓ ／ ｏ
線の負荷容量は増加するが、ｉ１０ （０，０）。
号ＹＣｏがＯＮＫなった場合のメモリ動作を以下に説明
する。ＷＯがＯＮになって、各データ線□ＤＯＯ＃ Ｄ
ＩＯＩ Ｄ２０１ Ｄ３０に現われた読み出し信号の中
、ＹＣｏがＯＮによってスイッチＳＷｏが制御され、Ｄ
ｏｏとＤ２Ｇの信号だけが、１１０（０，０）とｉ１０
（１，ｏ）に出力される。さらにＸＤＥＣ−ＤＢで制
御されるｌ０ＣＯがＯＮになってこれらのデータはそれ
ぞれｌ１０（０）とｌ１０（１）に出力される。このデ
ータはセンスアンプＳＡによって増幅され、第３のスイ
ッチＳＷ２によって所望のデータが選択されてデータ出
力となる。書き込み動作は同様にして、データ人力ＤＩ
と朋き込み制御信号ＷＥによって、ＲＷＣ回路と駆動回
路ＤＲＶを介して行われる。尚本実施例では、４本のＹ
Ｃ線の中、常に２本が選択される論理になっているが、
アドレスバンファＡＢを２細膜ければ４本の中から１本
のＹＣを選択することもできる。この場合、ｓ ／ ｏ
線の負荷容量は増加するが、ｉ１０ （０，０）。
１１０（１，０）は共通化でき、またｌ１０（０）、ｌ
１０（１）は１本でよいからＳＷ２も不要でＳＡ。
１０（１）は１本でよいからＳＷ２も不要でＳＡ。
ＤＲＹも半分ですむ。また第３図実施例でｌ１０（０）
、 ｌ１０（１）に同時に出力されたデータはそのまま
デコードせずに、すなわちＳＷ２を使わずにチップ外部
に複数個のデータ出力として出力することもできる。本
構成は陵数個のデータ入力に対しても並列蓄きこみ可能
であるこれは、メモ！ＪＬＳＩなどで多ピント構成する
場合に便オリである。本実施例は、掲出のものに限らず
各種メモリセルに適用可能であるが、以下では、１偶の
ＭＯＳトランジス、りと１１固のキャパシタ〜でメモリ
セルが構成されるダイナミックメモリを例に説明する。
、 ｌ１０（１）に同時に出力されたデータはそのまま
デコードせずに、すなわちＳＷ２を使わずにチップ外部
に複数個のデータ出力として出力することもできる。本
構成は陵数個のデータ入力に対しても並列蓄きこみ可能
であるこれは、メモ！ＪＬＳＩなどで多ピント構成する
場合に便オリである。本実施例は、掲出のものに限らず
各種メモリセルに適用可能であるが、以下では、１偶の
ＭＯＳトランジス、りと１１固のキャパシタ〜でメモリ
セルが構成されるダイナミックメモリを例に説明する。
第４図は、本発明の他の実施例としての半導体メモリ装
置の概略回路図でデータ線が近接対線で構成されている
メモリセル（以下２交点セル）に対するデータ線２分割
の実施例である。前記第３図におけるアドレスバンファ
ＡＢは簡単のため省略しである。また同様に、データ対
線あるいはＩｌｏ、Ｉ１０対線に目的に応じて接続され
るプリチャージ回路やセンスアンプは省略しである。
置の概略回路図でデータ線が近接対線で構成されている
メモリセル（以下２交点セル）に対するデータ線２分割
の実施例である。前記第３図におけるアドレスバンファ
ＡＢは簡単のため省略しである。また同様に、データ対
線あるいはＩｌｏ、Ｉ１０対線に目的に応じて接続され
るプリチャージ回路やセンスアンプは省略しである。
Ｍ Ｃ’ｔｉ メ−Ｅ ｖ セル、ＤＣは読み出された
ＭＣの読み出し信号に対して参照電圧を発生させてセン
スアンプで差動増幅して情報゛１”、パ０”を弁別する
ためのダば−セルである。Ｗ、 、 Ｗ、 、・・・は
ワード線、ＤＷｏ 、ＤＷＩ はダミーワード線、ｌ
０Ｃｏ、ｌ０Ｃ１Ｂスイッチ制御信号である。またＳＷ
Ｃはスイッチ制御回路、ＭＡはメモリセルアレーである
。尚、ＹＣ線（ＹＣｏ 、ＹＣＩ 、−）は本例では
Ａｔ、２／ｍ配線を使用したが、特にこれに限定される
わけではない。すなわち、データ線をポリＳｉなどのよ
うにＡｔ以外の他の材料で形成したメモリセルを使えば
、ＹＣ線はわざわざＡ７２層配線を使う必要はなく、Ａ
ｔ１層配線でも差違なく同様に適用され、同等の効を奏
した。
ＭＣの読み出し信号に対して参照電圧を発生させてセン
スアンプで差動増幅して情報゛１”、パ０”を弁別する
ためのダば−セルである。Ｗ、 、 Ｗ、 、・・・は
ワード線、ＤＷｏ 、ＤＷＩ はダミーワード線、ｌ
０Ｃｏ、ｌ０Ｃ１Ｂスイッチ制御信号である。またＳＷ
Ｃはスイッチ制御回路、ＭＡはメモリセルアレーである
。尚、ＹＣ線（ＹＣｏ 、ＹＣＩ 、−）は本例では
Ａｔ、２／ｍ配線を使用したが、特にこれに限定される
わけではない。すなわち、データ線をポリＳｉなどのよ
うにＡｔ以外の他の材料で形成したメモリセルを使えば
、ＹＣ線はわざわざＡ７２層配線を使う必要はなく、Ａ
ｔ１層配線でも差違なく同様に適用され、同等の効を奏
した。
第５図は、本発明のさらに他の実施例としての半導体メ
モリ装置の概略回路図である。データ対線り、、、 Ｄ
ｏ、 などの両端にスイッチの役割をもつトランジスタ
Ｑ、Ｑが配置されて、そのトランジスタのゲートがＹＣ
ｏなどで制御される。また第２のデータ線ｉ１０ （０
，Ｏ）、 ｉ１０ （０，０）などの一端にスイッチの
役割をもち、ｌ０Ｃｏ’ 、 ｌ０Ｃｏ’などで制御さ
れるトランジスタＱｌ、Ｑｌが接続されている。ここで
Ｑｏ、 ＱｏはセンスアンプＳＡ。
モリ装置の概略回路図である。データ対線り、、、 Ｄ
ｏ、 などの両端にスイッチの役割をもつトランジスタ
Ｑ、Ｑが配置されて、そのトランジスタのゲートがＹＣ
ｏなどで制御される。また第２のデータ線ｉ１０ （０
，Ｏ）、 ｉ１０ （０，０）などの一端にスイッチの
役割をもち、ｌ０Ｃｏ’ 、 ｌ０Ｃｏ’などで制御さ
れるトランジスタＱｌ、Ｑｌが接続されている。ここで
Ｑｏ、 ＱｏはセンスアンプＳＡ。
の近接に配置する方法もとれるが、レイアウトが複雑に
なるためにデータ対線に容量の不平衡を導入し、これが
雑音源となったり、データ線容量を増大させたりする場
合がある。これに対して、第５図の実施例はＳＡｌとは
独立にレイアウトできるので設計が容易となる。尚メモ
リセルとしては、岑 例えば、日経エレクトロニクス １９８２８月３゜日号
ｐ、１６６＋図１０に記載されている様な、３層ポリＳ
ｉを用いてデータ線を形成したメモリセルも使える。
なるためにデータ対線に容量の不平衡を導入し、これが
雑音源となったり、データ線容量を増大させたりする場
合がある。これに対して、第５図の実施例はＳＡｌとは
独立にレイアウトできるので設計が容易となる。尚メモ
リセルとしては、岑 例えば、日経エレクトロニクス １９８２８月３゜日号
ｐ、１６６＋図１０に記載されている様な、３層ポリＳ
ｉを用いてデータ線を形成したメモリセルも使える。
第６図は、本発明のさらに他の実施例としての半導体メ
モリ装置の概略回路図でデータ対線の端部にスイッチを
配した前記第５図を利用して、第２のデータ線を第１の
データ線と直交させた実施例である。第２のデータ線容
量がやや大きくなるが回路が単純な分だけ面積が小にな
シ、また設計が容易となる。以上の回路実施例を実際の
チップ上に配置した例を以下に述べる。
モリ装置の概略回路図でデータ対線の端部にスイッチを
配した前記第５図を利用して、第２のデータ線を第１の
データ線と直交させた実施例である。第２のデータ線容
量がやや大きくなるが回路が単純な分だけ面積が小にな
シ、また設計が容易となる。以上の回路実施例を実際の
チップ上に配置した例を以下に述べる。
第７図は前記第４図の回路図ＸＤＥＣ−ＤＲに対してＭ
Ａなどを対称に配置したレイアウト図である。
Ａなどを対称に配置したレイアウト図である。
通常２交点セルのワード線は比較的高抵抗のポリＳｉと
か耐火性金属あるいは金属シリサイドなどが使われる。
か耐火性金属あるいは金属シリサイドなどが使われる。
もしチップＣＨＩＰの形状がパンケージ寸法に規制され
て第７図のように長方形にせざるを得ない場合、ワード
線の遅延時間短縮のためにワード線はチップ長辺方向に
配置し、しかも分割されたワード線の中点から駆動する
第７図の構成が望ましい。またＹＣ線は、Ａｔのような
十分低抵抗配線であればチップの長辺方向に複数のメモ
リセルアレーＭＡ上を貫通させることができる。
て第７図のように長方形にせざるを得ない場合、ワード
線の遅延時間短縮のためにワード線はチップ長辺方向に
配置し、しかも分割されたワード線の中点から駆動する
第７図の構成が望ましい。またＹＣ線は、Ａｔのような
十分低抵抗配線であればチップの長辺方向に複数のメモ
リセルアレーＭＡ上を貫通させることができる。
またｌ１０８に接続されるセンスアンプＳＡやＤ几Ｖは
、レイアウトの容易さからＹＤＥＣ−ＤＲとは反対位置
の周辺回路群ＰＲＣ２側に配置さるのが都合がよい。な
ぜなら周辺回路群ＰＲ，Ｃ１側に配置するとＳＡやＤＲ
，Ｖなどへの配線をＹＤＥＣ・ＤＲ上を通過させざるを
得なくなるが、これはレイアウトが難しいからである。
、レイアウトの容易さからＹＤＥＣ−ＤＲとは反対位置
の周辺回路群ＰＲＣ２側に配置さるのが都合がよい。な
ぜなら周辺回路群ＰＲ，Ｃ１側に配置するとＳＡやＤＲ
，Ｖなどへの配線をＹＤＥＣ・ＤＲ上を通過させざるを
得なくなるが、これはレイアウトが難しいからである。
また第７図は、第５図の実施例にも適用できる。ただし
通常ｌ交点セルはワード勝はＡ７などのような低抵抗材
で形成されているので、ワード線をわざわざ分割する必
要はなく、ＸＤＥＣ−ＤＲは、チップ短辺方向の端部に
配置してもよい。
通常ｌ交点セルはワード勝はＡ７などのような低抵抗材
で形成されているので、ワード線をわざわざ分割する必
要はなく、ＸＤＥＣ−ＤＲは、チップ短辺方向の端部に
配置してもよい。
第８図は、前記第６図の回路図のレイアウト図である。
ワード線がチップ長辺方向に配置されているのでワード
線が低抵抗という１父点セルの利点が活かされた構成と
なっている。捷たＹＣ線をＡ４２層配線で形成すればＹ
ＤＥＣ−ＤＨは図のようにチップ端部に配置できるので
、ＹＤＥＣ−ＤＲ部の駆動回路は片側だけでよく、シた
がってその分だけその面積は小にできる。もちろん設計
によってはＹ ＤＥ Ｃ−ＤＢ、を真中に配置すること
も可能である。
線が低抵抗という１父点セルの利点が活かされた構成と
なっている。捷たＹＣ線をＡ４２層配線で形成すればＹ
ＤＥＣ−ＤＨは図のようにチップ端部に配置できるので
、ＹＤＥＣ−ＤＲ部の駆動回路は片側だけでよく、シた
がってその分だけその面積は小にできる。もちろん設計
によってはＹ ＤＥ Ｃ−ＤＢ、を真中に配置すること
も可能である。
以上、本発明によって、高Ｓ／Ｎでしかも設計の容易な
半導体メモリ装置が提供できることになる。
半導体メモリ装置が提供できることになる。
第１図および第２図は従来の半導体メモリ装置の概略回
路図、第３図は本発明の一実施例としての半導体メモリ
装置の概略回路図、第４図〜第６図は本発明の他の実施
例としての半導体メモリ装置の概略回路図、第７図およ
び第８図は本発明に使用した概略レイアウト図である。 Ｄｏｏ、Ｄｏｌ、・・・データ線、Ｗ、、Ｗ、 °・
・ワード線、Ｙ Ｃｏ 、 Ｙ Ｃ１，・・・制御信号
、ＳＡ・・・センスアンプ、ＡＢ・・・アドレスバンフ
ァ、ｓｗｏ 、ｓｗ、・・・スイツチ、ＤＩ・・・デー
タ入力、ＷＥ・・・書き込み制御信号。
路図、第３図は本発明の一実施例としての半導体メモリ
装置の概略回路図、第４図〜第６図は本発明の他の実施
例としての半導体メモリ装置の概略回路図、第７図およ
び第８図は本発明に使用した概略レイアウト図である。 Ｄｏｏ、Ｄｏｌ、・・・データ線、Ｗ、、Ｗ、 °・
・ワード線、Ｙ Ｃｏ 、 Ｙ Ｃ１，・・・制御信号
、ＳＡ・・・センスアンプ、ＡＢ・・・アドレスバンフ
ァ、ｓｗｏ 、ｓｗ、・・・スイツチ、ＤＩ・・・デー
タ入力、ＷＥ・・・書き込み制御信号。
Claims (1)
- 【特許請求の範囲】 １、分割された第１のデータ線群と、第１のスイッチを
介して該第１のデータ線群とデータの授受を行うための
第２のデータ線群を有し、該第２のデータ線群が該第１
のデータ線群と直交して配置された半導体メモリ装置。 ２、特許請求の範囲第１項において、上記第２のデータ
線群と、第２のスイッチを介して該第２のデータ線群と
データの授受を行うための第３のデータ線群を有し、該
第３のデータ線群が該第２のデータ線群と直交して配置
された半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004162A JPS59129983A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ装置 |
| EP83107070A EP0101884A3 (en) | 1982-07-21 | 1983-07-19 | Monolithic semiconductor memory |
| US06/515,519 US4590588A (en) | 1982-07-21 | 1983-07-20 | Monolithic semiconductor memory |
| KR1019830003347A KR910002962B1 (ko) | 1982-07-21 | 1983-07-20 | 데이터선의 저항을 저감하는 모노리식 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004162A JPS59129983A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59129983A true JPS59129983A (ja) | 1984-07-26 |
| JPH0459712B2 JPH0459712B2 (ja) | 1992-09-24 |
Family
ID=11577041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004162A Granted JPS59129983A (ja) | 1982-07-21 | 1983-01-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129983A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
| JPH02246090A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02246091A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| US5072425A (en) * | 1990-06-12 | 1991-12-10 | Fujitsu Limited | Semiconductor memory device for decreasing occupancy area by providing sense amplifier driving lines over sense amplifiers and memory cells |
| WO1997023876A1 (fr) * | 1995-12-25 | 1997-07-03 | Hitachi, Ltd. | Dispositif a memoire remanente |
| US6625082B2 (en) | 1995-10-04 | 2003-09-23 | Kabushiki Kaisha Toshiba | Test circuit for testing semiconductor memory |
Citations (2)
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1983
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| JPH0459712B2 (ja) | 1992-09-24 |
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