JP2723683B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にリフレッシュ、即ち再書き込み動作を有する半
導体記憶装置のセルアレイ構成に関する。

【０００２】

【従来の技術】従来の半導体記憶装置、特にダイナミッ
クランダムアクセスメモリ（以下、「ランダムアクセス
メモリ」は「ＲＡＭ」、「ダイナミックランダムアクセ
スメモリ」は「ＤＲＡＭ」と夫々称する）のセル部分
は、複数のディジット線と複数のワード線との交点に夫
々各１個のダイナミックセルが接続されて構成されてい
る。このうちの前記ディジット線の配置構成に関して
は、フォールデッド型と称されるディジット線の配列が
広く一般に用いられている。この配列は、ペアのディジ
ット線を隣接させて平行に配置するもので、ペアディジ
ット線の差電位を増幅する形式のセンスアンプを用いる
場合の耐ノイズ性で優れている。ペアディジット線の配
置上の間隔（以下、「ディジットピッチ」と称する）
は、ディジット線に接続されるセルサイズ、ディジット
線を形成する配線材質、及びディジット線の形成技術等
の半導体プロセス技術により決定される。

【０００３】近年、プロセス技術の進歩により、ディジ
ットピッチは急速に狭まってきている。これは、メモリ
の大容量化のために、必然的な事柄であり、今後共この
傾向は続くと考えられる。

【０００４】一方、センスアンプは、選択されたワード
線と接続されている全てのペアディジット線毎に１個ず
つ設置される。なぜならば、ＤＲＡＭは、セルデータの
破壊読み出し動作となるため、必ず、ペアディジット線
への再書き込み動作（以下、「リフレッシュ」と称す
る）が必要となるからである。

【０００５】このため、セルアレイの構成上問題となる
のは、センスアンプの配置間隔（以下、「センスアンプ
ピッチ」と称する）とディジットピッチとの整合性であ
る。即ち、センスアンプは複数個のトランジスタにより
構成され、微小電圧を増幅する必要があることから、ト
ランジスタとしての特性が重要であるため、ディジット
ピッチのようには微細化を図ることができない。特にＣ
ＭＯＳ（相補型金属酸化物半導体）の場合、Ｐチャネル
トランジスタの微細化はプロセス上困難である。そこ
で、ペアディジットピッチとセンスアンプピッチとを整
合させるために種々の配置上の工夫がなされている。

【０００６】このような、配置上の工夫がなされたディ
ジットペアとセンスアンプとの配列について図８〜図１
０を参照して説明する。図８〜図１０には、センスアン
プのＰチャネルトランジスタ領域２０１〜２０５、セン
スアンプのＮチャネルトランジスタ領域２０６〜２１
０、ワード線２１１〜２１３、及びディジット線２１４
〜２１６が示されている。

【０００７】図８はペアディジットピッチがｗ₁ で、セ
ンスアンプピッチ≒ｗ₁ の場合のディジットペアとセン
スアンプの配置構成を示している。この場合は、図示の
ように、ペアディジットピッチｗ₁ が充分に大きく、縦
１列にセンスアンプを配置することができるので、問題
はない。

【０００８】図９はペアディジットピッチｗ₂ が狭ま
り、センスアンプピッチ≒２ｗ₂ となった場合のディジ
ットペアとセンスアンプの配置構成を示している。この
場合、センスアンプは縦１列には配置できないので、セ
ンスアンプを２列にする配置上の工夫がなされる。但
し、全センスアンプの配置上の対称性及び均一性を保つ
のは困難であり、同一の動作を必要とするセンスアンプ
の構成としては問題がある。

【０００９】次に、図１０はペアディジットピッチｗ₃
が、さらに狭まり、センスアンプピッチ＞２ｗ₃ となっ
た場合のディジットペアとセンスアンプの配置を示して
いる。この場合は、もはや図９のようなセンスアンプの
配列も不可能である。このときは、セル部の両側にセン
スアンプを配置し、１又は２ペアディジット線単位で、
接続されるセンスアンプを振り分け、夫々１列の配置と
する工夫がなされた。この工夫は、実効的なペアディジ
ットピッチを２倍に広げることに相当し、全センスアン
プの均一性を容易に保つことができるという利点があ
る。

【００１０】このように、ディジットピッチにセンスア
ンプピッチを整合させるため、従来より種々の工夫がな
されてきた。

【００１１】次に、上述のディジットペアとセンスアン
プの配列を用いたセルアレイの詳細な構成について説明
する。

【００１２】図１１は、ディジットペアとセンスアンプ
を図９のように配列したときのセルアレイ構成の一例を
示す。セル部は１／４分割している。セル部３０１、セ
ンスアンプ部３０２，３０３、Ｙデコーダ部３０４、及
びＸデコーダ部３０５は図のように配置される。

【００１３】この場合、センスアンプ部３０２，３０３
は、セル部３０１の片側に配置され、Ｙデコーダ部３０
４を２つのセンスアンプ部３０２及び３０３が共用する
アレイ構成となっている。このように構成することによ
り、Ｙデコーダ３０４の数が削減され、全体でＹデコー
ダ３０４は２列、センスアンプ３０２，３０３は４列と
なる。

【００１４】図１２は、図１１に示す破線領域Ｂ内を詳
細に示している。センスアンプ３０６、ディジットペア
３１６、メモリセル３１４、ワード線３１５、センスア
ンプ駆動回路３０７、バス３０９、Ｙデコーダ信号回路
３１２、バス３０９の受動アンプ回路３１０、及びワー
ド線駆動回路３１３が図示のように設けられる。スイッ
チ３０８は、センスアンプ３０６の出力のバス線３０９
への接続をスイッチングする。スイッチ３０８はＹデコ
ーダ３１１の出力によりオン／オフされる。Ｙデコーダ
３１１の出力は、対向する２個のスイッチ３０８のオン
／オフを行う。図１３は、ディジットペアとセンスアン
プを図１０のように配列したときのセルアレイ構成の一
例を示す。セル部はやはり１／４分割している。セル部
４０１、センスアンプ部４０２，４０３、Ｙデコーダ部
４０４、及びＸデコーダ部４０５は図のように配置され
る。

【００１５】この場合、センスアンプ部４０２，４０３
は、セル部４０１の両側に配置され、夫々Ｙデコーダ部
４０４を有している。但し、両端を除く中央の３個のア
レイ部においては、Ｙデコーダ部４０４を共用すること
が可能であるので、共用によりＹデコーダ部４０４の数
が削減されている。全体で、Ｙデコーダ部４０４は５
列、センスアンプ部４０２，４０３は８列となる。

【００１６】図１４は、図１３に示す破線領域Ｃ内を詳
細に示している。互いに隣接するディジットペア４１４
及び４１５は、夫々セル部の両側に配置されたセンスア
ンプ４０６及び４０７に接続される。メモリセル４１
０，４１１はディジット線と接続される。選択されたワ
ード線４１２、ワード線駆動回路４１３、及びセンスア
ンプ駆動回路４０８，４０９は図示のように設けられ
る。センスアンプ４０６及び４０７の出力は、夫々、Ｙ
デコーダ４１８及び４１９の出力によりオン／オフ駆動
されるバススイッチ４１６及び４１７を介して、バス４
２０及び４２１に接続される。これらのセンスアンプ４
０６及び４０７の出力データは、夫々、バス４２０及び
４２１からバス受動アンプ回路４２２及び４２３へ入力
される。Ｙデコーダ信号回路４２４及び４２５の出力
は、Ｙデコーダ４１８及び４１９へ夫々入力される。

【００１７】この方式の最大の利点は、センスアンプピ
ッチを大きくとることができ、センスアンプレイアウト
の自由度が向上する点である。このため、レイアウトの
対称性、均一性を保つことができ、センスアンプ動作を
有利にする。

【００１８】

【発明が解決しようとする課題】図１３及び図１４にて
説明した従来のセルアレイ構成（以下、「分散ＳＡ方
式」と称する）では、セル部両側にセンスアンプ並びに
Ｙデコーダを配置する必要があるため、それらの個数が
増加して、メモリチップサイズの増大をもたらす欠点が
ある。特に、セル部は、動作電流削減のため多分割され
る（１回のセンス動作をするセンスアンプ個数を減らす
ことにより動作電流を削減することができる）ので、分
散ＳＡ方式はチップ面積上さらに大きな問題を生じる。
また、センス出力を一旦レジスタへ蓄えて、別のセル部
へ再書き込みをするようなメモリ、例えばＶＲＡＭ（ビ
デオＲＡＭ）として用いられるデュアルポートＲＡＭで
は、セルの読出しデータが、セルの両側に分散して蓄え
られてしまうため、レジスタ間の相互転送が困難になる
という問題があった。

【００１９】本発明はかかる問題点に鑑みてなされたも
のであって、分散ＳＡ方式において全ディジットのデー
タをセル部の片側より出力可能として、Ｙデコーダの共
用化を可能とし、Ｙデコーダ及び読出しセンスアンプの
配置の自由度を向上させ得る半導体記憶装置を提供する
ことを目的とする。

【００２０】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、再書き込み動作を必要とする複数個のメモリセ
ル領域と、各メモリセル領域について設けられそのメモ
リセルを選択するＸデコーダと、複数個のメモリセル領
域について設けられそのメモリセルを選択するＹデコー
ダと、１のメモリセル領域と前記Ｙデコーダとの間に配
置されメモリセルのセル情報を読み出す読み出し用セン
スアンプと、前記１のメモリセル領域と他のメモリセル
領域との間を含む他のメモリセル領域の両側部に配置さ
れアドレス信号に応じた読み出し動作に直接使用しない
複数個の再書き込み動作用センスアンプと、これらのセ
ンスアンプとセルディジット線との間に設けられるスイ
ッチ手段と、このスイッチ手段により前記メモリセル領
域の両側部のセンスアンプを選択的に且つ交互にセルデ
ィジット線に接続させるスイッチ駆動回路と、を有し、
前記他のメモリセル領域についてのアドレス信号に応じ
た読み出し動作の際に、この他のメモリセル領域と前記
Ｙデコーダとの間に位置する再書き込み動作用センスア
ンプは、他のメモリセル領域と前記Ｙデコーダとの間に
位置する選択されていないメモリセル領域のディジット
線を介して前記読み出し用センスアンプに読出しデータ
を転送するセンスアンプとして機能することを特徴とす
る。

【００２１】

【作用】本発明の半導体記憶装置においては、セル部両
側に設けられた夫々２組のディジットペアから１組のデ
ィジットペアを切換選択するための２組のスイッチを、
駆動回路により駆動して相補的に選択接続させ、セル部
の一側に設けられるセンスアンプをリフレッシュ専用の
センスアンプとし、セル部の他側に設けられるセンスア
ンプから読出し出力に用い、この読出し出力をＹデコー
ダの制御により読出しバスに転送するので、Ｙデコーダ
の共用化が可能となり、Ｙデコーダ及び読出しセンスア
ンプの配置の自由度が向上する。

【００２２】

【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。

【００２３】図１は、本発明の第１の実施例に係る半導
体記憶装置のセルアレイ構成を示す。

【００２４】図１には、セル部１０１、リフレッシュ専
用センスアンプ列１０２、読出し用センスアンプ列１０
３，１０４、ディジット線切換えスイッチ列１０６、Ｙ
デコーダ列１０５、及びＸデコーダ１０７の配置が示さ
れている。セル部１０１は１／４分割されている。リフ
レッシュ専用センスアンプ列１０２は、読出し出力には
用いられず、リフレッシュにのみ使用される。読出し用
センスアンプ列１０３，１０４は、読出し出力に使用さ
れる。ディジット線切換えスイッチ列１０６は、ディジ
ット線を選択的に切換えて、リフレッシュ専用センスア
ンプ列１０２及び読出し用センスアンプ列１０３，１０
４に接続する。

【００２５】本実施例では、チップ全体でＹデコーダ列
１０５は２列、読出し用センスアンプ列１０３，１０４
は４列、リフレッシュ専用センスアンプ１０２は３列の
構成となる。

【００２６】図２は、図１に示す破線領域Ａ内を詳細に
示している。リフレッシュ専用センスアンプ１０８は、
その駆動回路１０９により駆動される。ディジット切換
え用スイッチ１１０，１１１は、２組のディジットペア
１１４から１組を切換選択して、リフレッシュ専用セン
スアンプ１０８又は読出し用センスアンプ１１５へ接続
する。センスアンプ駆動回路１１６は読出し用センスア
ンプ１１５を駆動する。ディジット切換え用スイッチ１
１０，１１１は切換え信号１２２によりオン／オフ駆動
される。この切換え信号１２２は、切換信号生成回路１
２１により生成される。ワード線駆動回路１１９はワー
ド線を駆動する。読出し用センスアンプ１１５の出力は
接続スイッチ１２３を介して読出しバス１２０へ接続さ
れる。接続スイッチ１２３の接続動作は、Ｙデコーダ１
１７の出力により選択される。Ｙデコーダ１１７はＹデ
コーダ信号回路１１８から供給される信号により動作す
る。である。本実施例では、このＹデコーダ１１７を挟
んで対向する接続スイッチ１２３でＹデコーダ１１７を
共用している。また、リフレッシュ専用センスアンプ１
０８は、図示のように隣接するセル部間において共用さ
れる。

【００２７】図３は、図２の動作を詳細に説明するため
に、図２の構成の一部を取り出して、示している。

【００２８】図３の構成における動作を、図４に示す波
形図を参照して説明する。セル部ＭＡにおいてＸデコー
ダＸＤＥＣにより１本のワード線ＷＬが選択される。そ
のときディジットペア（Ｄ０，『Ｄ０』）及び（Ｄ１，
『Ｄ１』）（説明の便宜上、論理否定は上線を付す代わ
りに「『」と「』」とで囲んで示すこととする。例えば
「Ｄ０」の論理否定は「『Ｄ０』」と表記する。（但
し、図においては通常の例にならい上線を付して論理否
定を示す））においては、メモリセルＭ₁ 及びＭ₂ が夫
々選択され、セルデータをディジット線Ｄ０及びＤ１に
出力する。このとき、図４のように信号Ｃ₁ 及びＣ₄ が
選択されると、ディジット切換え用スイッチＳＷ１及び
ＳＷ４がオンとなり、ディジット線Ｄ０，『Ｄ０』は読
出し用センスアンプＳＡ１に、ディジット線Ｄ１，『Ｄ
０』はリフレッシュ専用センスアンプＳＡ２に、夫々接
続され、増幅に供される。前述の通り、リフレッシュ専
用センスアンプＳＡ２は、リフレッシュのみで読出し動
作は行わない。一方、読出し用センスアンプＳＡ１から
はディジット線Ｄ０，『Ｄ０』から供給されるメモリセ
ルＭ１の読出し結果が出力される。逆に信号Ｃ₂ 及びＣ
₃ が選択された場合には、読出し用センスアンプＳＡ１
より、ディジット線Ｄ１，『Ｄ１』から供給されるメモ
リセルＭ２の読出し結果が出力される。このように、信
号Ｃ₁ 〜Ｃ₄ の制御により、所望の側のディジット線Ｄ
０，『Ｄ０』又はＤ１，『Ｄ１』のデータを、所望のセ
ルアレイ側、即ちＹデコーダが設置された側に出力する
ことが可能であり、また非選択側のディジット線につい
てはリフレッシュが行われセルデータの保証がなされ
る。

【００２９】次に、第２、第３、及び第４の実施例につ
いて、夫々図５、図６、及び図７を参照して説明する。

【００３０】第２の実施例は、図５に示すように、リフ
レッシュ専用センスアンプ５１３、５１４をセル部５０
１〜５０４の中央部、即ちセル部５０１，５０４とセル
部５０２，５０３との間に配置する。このため、読出し
用センスアンプ５０９〜５１２、並びにＹデコーダ列５
１５〜５１８はセル部５０１〜５０４の両側に配置され
る。なお、セル部５０１〜５０４は、図示のように１／
４分割され、夫々にＸデコーダ５０５〜５０８を備えて
いる。

【００３１】第３の実施例は、図６に示すように、Ｙデ
コーダ列５３５をセル部５２１〜５２４の中央、即ちセ
ル部５２２と５２３との間に１個のみ配設し、両側の読
出し用センスアンプ５２９、５３０を選択する。セル部
５２１〜５２４は、図示のように１／４分割され、夫々
にＸデコーダ５２５〜５２８を備えている。リフレッシ
ュ専用センスアンプ５３１〜５３４は、各セル部５２
１，５２２，５２３，５２４の側方に図示のように配置
され、例えば、セル部５２４が選択された場合、リフレ
ッシュ専用センスアンプ５３３は単なるセンスアンプと
して動作し、セル部５２３のディジット線を介して（こ
のときＸデコーダ５２７は選択されていない）センスア
ンプ５３０へ転送され読み出される。リフレッシュ専用
センスアンプ５３４は本来のリフレッシュ専用として動
作する。

【００３２】第４の実施例は、図７に示すように、第３
の実施例の変形であり、動作は図６の場合と基本的に同
一である。この第４の実施例の場合、セル部５４１〜５
４４、Ｘデコーダ５４５〜５４８、読出し用センスアン
プ５４９、リフレッシュ専用センスアンプ５５０〜５５
３、及びＹデコーダ５５４は図７のように配置される。

【００３３】このようにすれば、分散ＳＡ方式のセルア
レイ構成において、リフレッシュ専用センスアンプと、
ディジット切換え用スイッチを設けることにより、分散
ＳＡ方式でありながら、全ディジットのデータをセル部
の片側より出力することが可能となる。このため、Ｙデ
コーダの数を減らすことができ、チップ面積の削減を図
ることが可能となる。即ち、分散ＳＡ方式の利点である
ディジットペアピッチでセンスアンプを形成することが
でき、且つＹデコーダの共用化も図ることができる。ま
た、リフレッシュと同時に、他のセル部を介してデータ
を転送することが可能となり、Ｙデコーダ及び読出しセ
ンスアンプの配置を自由に設定することができる。従っ
て、ＤＲＡＭだけでなくＶＲＡＭ等のアレイ構成にも本
発明の構成は有用である。

【００３４】

【発明の効果】以上述べたように、本発明によれば、分
散ＳＡ方式において全ディジットのデータをセル部の片
側より出力可能として、Ｙデコーダの共用化を可能と
し、Ｙデコーダ及び読出しセンスアンプの配置の自由度
を向上させ得る半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体記憶装置の
セルアレイ構成を示す模式図である。

【図２】図１の構成の一部を詳細に示す回路構成図であ
る。

【図３】図２の構成の装置の基本的動作を説明するため
の原理的な回路構成図である。

【図４】図３の回路の動作を説明するための波形図であ
る。

【図５】本発明の第２の実施例に係る半導体記憶装置の
セルアレイ構成を示す模式図である。

【図６】本発明の第３の実施例に係る半導体記憶装置の
セルアレイ構成を示す模式図である。

【図７】本発明の第４の実施例に係る半導体記憶装置の
セルアレイ構成を示す模式図である。

【図８】ディジットピッチとセンスアンプとの整合をと
るための従来の半導体記憶装置の構成の第１の例を説明
するための図である。

【図９】ディジットピッチとセンスアンプとの整合をと
るための従来の半導体記憶装置の構成の第２の例を説明
するための図である。

【図１０】ディジットピッチとセンスアンプとの整合を
とるための従来の半導体記憶装置の構成の第３の例を説
明するための図である。

【図１１】ペアディジットピッチ×２≒センスアンプピ
ッチの場合の従来の一例のセルアレイ構成を示す模式図
である。

【図１２】図１１の構成の一部を詳細に示す回路構成図
である。

【図１３】ペアディジットピッチ×２＜センスアンプピ
ッチの場合に、センスアンプをセルの両側に配置する分
散ＳＡ方式の従来の一例のセルアレイ構成を示す模式図
である。

【図１４】図１２の構成の一部を詳細に示す回路構成図
である。

【符号の説明】

１０１，５０１〜５０４，５２１〜５２４，５４１〜５
４４；セル部 １０２，５１３，５１４，５３１〜５３４，５５０〜５
５３；リフレッシュ専用センスアンプ列 １０３，１０４，５０９〜５１２，５２９，５３０，５
４９；読出し用センスアンプ列 １０５，５１５〜５１８，５３５，５５４；Ｙデコーダ
列 １０６；ディジット線切換スイッチ列 １０７，５０５〜５０８，５２５〜５２８，５４５〜５
４８；Ｘデコーダ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 再書き込み動作を必要とする複数個のメ
   モリセル領域と、各メモリセル領域について設けられそ
   のメモリセルを選択するＸデコーダと、複数個のメモリ
   セル領域について設けられそのメモリセルを選択するＹ
   デコーダと、１のメモリセル領域と前記Ｙデコーダとの
   間に配置されメモリセルのセル情報を読み出す読み出し
   用センスアンプと、前記１のメモリセル領域と他のメモ
   リセル領域との間を含む他のメモリセル領域の両側部に
   配置されアドレス信号に応じた読み出し動作に直接使用
   しない複数個の再書き込み動作用センスアンプと、これ
   らのセンスアンプとセルディジット線との間に設けられ
   るスイッチ手段と、このスイッチ手段により前記メモリ
   セル領域の両側部のセンスアンプを選択的に且つ交互に
   セルディジット線に接続させるスイッチ駆動回路と、を
   有し、前記他のメモリセル領域についてのアドレス信号
   に応じた読み出し動作の際に、この他のメモリセル領域
   と前記Ｙデコーダとの間に位置する再書き込み動作用セ
   ンスアンプは、他のメモリセル領域と前記Ｙデコーダと
   の間に位置する選択されていないメモリセル領域のディ
   ジット線を介して前記読み出し用センスアンプに読出し
   データを転送するセンスアンプとして機能することを特
   徴とする半導体記憶装置。