KR100284742B1 - 입출력 센스앰프의 개수가 최소화된 메모리장치 - Google Patents

입출력 센스앰프의 개수가 최소화된 메모리장치 Download PDF

Info

Publication number
KR100284742B1
KR100284742B1 KR1019980059498A KR19980059498A KR100284742B1 KR 100284742 B1 KR100284742 B1 KR 100284742B1 KR 1019980059498 A KR1019980059498 A KR 1019980059498A KR 19980059498 A KR19980059498 A KR 19980059498A KR 100284742 B1 KR100284742 B1 KR 100284742B1
Authority
KR
South Korea
Prior art keywords
input
data
output
bank
memory
Prior art date
Application number
KR1019980059498A
Other languages
English (en)
Other versions
KR20000043153A (ko
Inventor
강경우
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019980059498A priority Critical patent/KR100284742B1/ko
Priority to TW088111192A priority patent/TW436804B/zh
Priority to JP11281730A priority patent/JP2000195255A/ja
Priority to US09/464,826 priority patent/US6178135B1/en
Publication of KR20000043153A publication Critical patent/KR20000043153A/ko
Application granted granted Critical
Publication of KR100284742B1 publication Critical patent/KR100284742B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

입출력 센스앰프의 개수가 줄어들어 레이아웃 효율이 개선된 메모리 장치에 관한 것이다. 행과 열로 배열된 복수개의 메모리 뱅크들을 구비하고 독출과 기입을 수행하는 본 발명의 메모리 장치는, 복수개의 메모리 뱅크들 각각에 구비되고, N(N은 2 이상의 자연수)개의 데이터 입출력 라인쌍으로 구성되며, 각 메모리 뱅크로 기입되거나 각 메모리 뱅크로부터 독출된 데이터를 전송하는 복수개의 제1 입출력 라인들과, 적어도 두 개의 상기 제1 입출력 라인에 연결되고, 데이터 독출 및 기입시 선택된 메모리 뱅크에 해당되는 상기 제1 입출력 라인을 뱅크선택신호의 활성화에 의해 선택적으로 제2 입출력 라인에 연결하는 적어도 하나의 스위치부를 구비한다. 상기 메모리 장치는 또한, 데이터 독출 및 기입시 상기 제2 입출력 라인으로부터 또는 제2 입출력라인으로 데이터를 전송하며, 입출력 센스앰프와 데이터 입력 드라이버로 구성된 적어도 하나의 데이터 입출력 장치를 구비한다.

Description

입출력 센스앰프의 개수가 최소화된 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입출력 센스앰프(IO sense amplifier)의 개수를 최소화하는 메모리 장치에 관한 것이다.
일반적으로 디램(이하 DRAM)과 같은 반도체 메모리 장치는 데이터의 기입(write)과 독출(read) 동작을 반복한다. 독출 동작을 예로 들면, 로우 어드레스(row address)에 의하여 특정 블록 내 메모리 셀의 데이터가 비트라인 상에 전압의 형태로 전송된다. 그리고, 비트라인에 전송된 데이터는 비트라인 센스 앰프에 의하여 증폭된다. 이와 같이 증폭된 신호는 칼럼 어드레스에 의해 선택된 칼럼선택라인의 활성화에 의해 데이터 입출력라인으로 전송된다. 이때, 데이터 입출력라인으로 전송된 상기 칼럼 데이터는 주변회로부로 전달될 수 있는 정도의 레벨에 미치지 못하기 때문에 입출력 센스앰프라는 증폭수단을 거치게 된다. 이러한 입출력 센스앰프는 일반적인 DRAM 뿐만 아니라 복수개의 메모리 뱅크(bank)를 구비한 동기식 DRAM에서도 동일한 용도로 사용된다.
동기식 DRAM은 한번의 동작 주기(operating cycle) 동안 하나의 뱅크에서 데이터가 출력되며, 복수개 뱅크에서 연속적인 데이터의 출력이 가능한 장점이 있다. 데이터의 연속적인 출력을 위해, 동기식 DRAM에는 뱅크별로 별도의 데이터 라인과 입출력 센스앰프가 구비될 수 있다. 예를 들어, ×16인 메모리 장치의 경우 뱅크별로 16개의 데이터 라인이 필요하고, 입출력 센스앰프 역시 뱅크별로 16개가 구비된다. 따라서, 데이터는 해당 메모리 뱅크에 구비된 데이터 라인으로 전송되고, 해당 입출력 센스 앰프를 통해 증폭된 후 데이터 출력버퍼로 전송된다.
그런데, 종래의 동기식 DRAM에 의하면, 한번의 데이터 출력에 사용되는 데이터라인과 입출력 센스앰프는 하나의 뱅크에 구비된 것에 한정되지만, 연속적인 데이터의 출력을 위해 뱅크별로 데이터 라인과 입출력 센스앰프가 필요하기 때문에, 레이아웃 측면에서 불리하다.
또한, 연속적인 데이터의 입력을 위해 각 메모리 뱅크에는 데이터 입력 드라이버(DIO driver)가 구비되는데, 이 또한 레이아웃 효율을 저하시키는 문제점을 발생시킨다.
본 발명이 이루고자 하는 기술적 과제는, 요구되는 입출력 센스앰프의 개수를 최소화하여 레이아웃 효율이 개선된 동기식 DRAM을 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 메모리 장치를 도시한 개략적 블록도이다.
도 2는 도 1에 도시된 뱅크선택 스위치의 일 예를 도시한 회로도이다.
도 3은 도 1에 도시된 뱅크선택 스위치 제어회로의 일 예를 도시한 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 메모리 장치를 도시한 개략적 블록도이다.
도 5는 도 4에 도시된 뱅크선택 스위치 제어회로의 일 예를 도시한 회로도이다.
상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 행과 열로 배열된 복수개의 메모리 뱅크들을 구비한다. 상기 메모리 장치는, 상기 복수개의 메모리 뱅크들 각각에 구비되고, N(N은 2 이상의 자연수)개의 데이터 입출력 라인쌍으로 구성되며, 각 메모리 뱅크로 기입되거나 각 메모리 뱅크로부터 독출된 데이터를 전송하는 복수개의 제1 입출력 라인들을 구비한다. 그리고 상기 메모리 장치는, 적어도 두 개의 상기 제1 입출력 라인에 연결되고 데이터 독출 및 기입시 선택된 메모리 뱅크에 해당되는 상기 제1 입출력 라인을 뱅크선택신호의 활성화에 의해 선택적으로 제2 입출력 라인에 연결하는 적어도 하나의 스위치부를 구비한다.
본 발명에 따른 상기 스위치부는, 상기 제1 입출력 라인들 각각에 연결되고, 대응하는 상기 메모리 뱅크를 선택하는 상기 뱅크선택신호의 활성화에 응답하여 인에이블되는 뱅크선택 스위치들을 구비하는 것이 바람직하다.
본 발명의 상기 메모리 장치는 또한, 데이터 독출 및 기입시 상기 제2 입출력 라인으로부터 또는 제2 입출력라인으로 데이터를 전송하며, 입출력 센스앰프와 데이터 입력 드라이버로 구성된 적어도 하나의 데이터 입출력 장치를 더 구비할 수 있다.
한편, 상기 스위치부는 데이터 독출시에만, 선택된 메모리 뱅크에 해당되는 상기 제1 입출력 라인을 제2 입출력 라인에 연결할 수도 있다. 이 경우, 상기 데이터 입출력 장치는, 데이터 독출시에는 상기 제2 입출력 라인으로부터 데이터를 전송하고, 데이터 기입시에는 상기 제1 입출력 라인으로 데이터를 전송한다.
본 발명의 메모리 장치에 의하면, 데이터 입출력 장치를 구성하는 입출력 센스앰프가 적어도 두 개의 메모리 뱅크에 공유되기 때문에, 뱅크별로 하나씩 구비되던 종래보다 입출력 센스앰프가 차지하는 면적이 줄어들어 레이아웃 효율이 개선된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 메모리 장치를 도시한 개략적 블록도로서, 네 개의 메모리 뱅크들(A, B, C 및 D)을 구비한 경우를 예로 들었다.
본 발명의 제1 실시예에 따른 메모리 장치는, 복수개의 메모리 뱅크들(A,B,C 및 D)과, 상기 메모리 뱅크들 각각에 구비된 제1 입출력 라인들(DIOA, DIOB, DIOC 및 DIOD), 상기 제1 입출력 라인들과 연결된 스위치부(50, 55) 및 상기 스위치부(50, 55)를 제어하는 스위치 제어회로(60, 65)를 구비한다.
본 발명의 메모리 장치는 또한, 상기 스위치부(50, 55)를 통해 상기 제1 입출력 라인(DIOA, DIOB, DIOC 및 DIOD)과 선택적으로 연결되는 제2 입출력 라인들(DIOAB, DIOCD)과, 상기 제2 입출력 라인들(DIOAB, DIOCD) 각각에 연결되는 데이터 입출력 장치들(70, 80) 및 상기 데이터 입출력 장치들(70, 80)로/로부터 데이터를 선택적으로 입출력하는 멀티플렉서부(90)를 구비한다.
상기 네 개의 메모리 뱅크들(A, B, C 및 D)은 도 1에 도시된 바와 같이, M(M은 2 이상의 자연수)개 예컨대, 2개의 행과 열로 배열된다. 각 메모리 뱅크(A,B,C 및 D)는 복수개 예컨대, 8개의 메모리 블록들(100∼107, 200∼207, 300∼307, 400∼407)로 분할된다. 그리고, 각 메모리 블록들(100∼107, 200∼207, 300∼307, 400∼407)에는, 독출시 선택된 메모리 블록으로부터 상기 제1 입출력 라인(DIOA, DIOB, DIOC 및 DIOD)으로 데이터를 전송하고, 기입시 상기 제1 입출력 라인으로부터 선택된 메모리 블록으로 데이터를 전송하기 위한 데이터 전송장치(10, 20, 30, 40)가 구비된다.
상기 각 데이터 전송장치(10, 20, 30, 40)는 도시되지는 않았지만, 독출시 사용되는 입출력 멀티플렉서와 기입시 사용되는 입출력 드라이버로 구성될 수 있다.
상기 메모리 뱅크들(A, B, C 및 D) 각각에 구비된 상기 제1 입출력 라인들(DIOA, DIOB, DIOC 및 DIOD)은, 각 메모리 뱅크로 기입되거나 각 메모리 뱅크로부터 독출된 데이터를 전송하기 위한 것으로서, 각각은 N(N은 2 이상의 자연수)개의 데이터 입출력 라인쌍(DIO line pair, 이하 DIO 라인쌍)으로 이루어진다. 본 발명의 바람직한 실시예에 따르면 행방향으로 이웃한 두 개의 메모리 뱅크들에 구비된 상기 제1 입출력 라인들이 크로스 커플된(cross coupled) 형태로 된다. 예컨대, 본 실시예의 경우에서처럼 각 메모리 뱅크가 8개의 메모리 블록으로 구성된 경우, 각 메모리 뱅크에 있어서 선단(또는 후단)에 위치한 4개의 메모리 블록에 N/2 개의 DIO 라인쌍이 구비되고, 이는 이웃한 메모리 뱅크의 후단(또는 선단)에 위치한 4개의 메모리 블록에 구비된 N/2 개의 DIO 라인쌍과 합쳐져 최종적으로는 N 개의 제1 입출력 라인을 구성한다. 이와 같이 제1 입출력 라인을 구성함으로써, 각 메모리 뱅크 별로 필요한 DIO 라인쌍이 1/2로 줄어들어 레이아웃 효율이 개선된다.
상기 스위치부(50, 55)는, 상기 제1 입출력 라인들(DIOA, DIOB, DIOC 및 DIOD) 각각에 구비된 뱅크선택 스위치들(SWA, SWB, SWC, SWD)로 구성되고, 상기 뱅크선택 스위치들(SWA, SWB, SWC, SWD)은 스위치 제어회로(60, 65)로부터 발생된 뱅크선택신호(BST, BSB)의 활성화에 응답하여 온(on)된다.
상기 뱅크선택신호(BST, BSB)에 의해 선택된 뱅크선택 스위치들(SWA, SWB, SWC, SWD)이 온되면, 해당 제1 입출력 라인(DIOA, DIOB, DIOC 및 DIOD)이 제2 입출력 라인(DIOAB, DIOCD)에 연결된다.
상기 뱅크선택 스위치들(SWA, SWB, SWC, SWD) 각각은 기본적으로 동일한 구조를 가지며, 마찬가지로 상기 뱅크선택 스위치 제어회로(60, 65) 각각은 동일한 구조를 가진다. 상기 뱅크선택 스위치들(SWA, SWB, SWC, SWD) 및 뱅크선택 스위치 제어회로(60, 65)의 일 예가 도 2 및 도 3에 도시되어 있다.
상기 데이터 입출력 장치(70, 80)는, 상기 제2 입출력 라인들(DIOAB, DIOCD)로 전송된 데이터를 감지 증폭하는 입출력 센스앰프(IOSA)와, 입력된 데이터를 상기 제2 입출력 라인들(DIOAB, DIOCD)로 전송하는 데이터 입력 드라이버(DIOD)를 구비한다.
4개의 메모리 뱅크가 2행 2열로 배열된 본 실시예의 경우, 상기 데이터 입출력 장치(70, 80)는 2 개의 메모리 뱅크마다 하나씩 배치된다. 특히, 입출력 센스앰프(IOSA)와 데이터 입력 드라이버(DIOD)가 뱅크마다 하나씩 구비되던 종래와는 달리 본 발명의 제1 실시예에 따르면, 두 개의 뱅크당 하나씩 구비되므로 종래의 기술에 비해 레이아웃 효율이 개선된다.
그리고, 상기 멀티플렉서부(90)는 데이터 입출력 장치(70, 80)와 데이터 입출력 버퍼(DIBUF, DOBUF) 사이에 위치하여 데이터를 입력 또는 출력하는 장치로서, 상기 입출력 센스앰프(IOSA)로부터 전송된 데이터를 데이터 출력버퍼(DOBUF)를 통해 출력하는 데이터 출력 멀티플렉서(DOMUX)와, 데이터 입력버퍼(DIBUF)를 통해 상기 데이터 입력 드라이버(DIOD)로 데이터를 입력하는 데이터 입력 멀티플렉서(DIMUX)를 구비한다.
도 1을 참조하여 본 발명의 제1 실시예에 따른 메모리 장치의 데이터 독출 및 기입 동작을 살펴보면 먼저, 도 1에 도시된 메모리 장치의 독출 동작시에는, 로우 어드레스 및 칼럼 어드레스에 의해 각 메모리 뱅크로부터 선택된 데이터가 상기 데이터 전송장치들(10, 20, 30, 40)을 통해 제1 입출력 라인(DIOA, DIOB, DIOC, DIOD)으로 전송된다.
그리고, 상기 뱅크선택신호(BST, BSB)의 활성화에 응답하여, 뱅크선택 스위치 중 동일한 칼럼에 위치한 두 개의 스위치(SWA, SWC 또는 SWB, SWD)가 선택적으로 '온'된다. 따라서, 뱅크 A와 뱅크 B에 배치된 제1 입출력 라인들(DIOA, DIOB) 중 하나가 제2 입출력 라인(DIOAB)과 연결되고, 뱅크 C와 뱅크 D에 배치된 제1 입출력 라인들(DIOC, DIOD) 중 하나가 제2 입출력 라인(DIOCD)에 연결된다. 그 결과, 제1 입출력 라인들(DIOA, DIOC 또는 DIOB, DIOD))과 제2 입출력 라인(DIOAB, DIOCD)이 연결된 데이터 경로가 형성된다.
예컨대, 좌측에 위치한 스위치 제어회로(60)가 인에이블된 경우, A 뱅크와 C 뱅크에 연결된 뱅크선택 스위치들(SWA, SWC)이 '온'되고 해당 제1 입출력 라인들(DIOA, DIOC)이 제2 입출력 라인들(DIOAB, DIOCD)에 연결된다. 따라서, 제1 입출력 라인(DIOA, DIOC)에 실린 데이터가 제2 입출력 라인(DIOAB, DIOCD)으로 전송된다. 상기 제2 입출력 라인(DIOAB, DIOCD)으로 전송된 데이터는, 상기 데이터 입출력 장치(70, 80) 예컨대 입출력 센스 앰프(IOSA)를 통해 감지 증폭되고 데이터 출력 멀티플렉서(DOMUX)와 데이터 출력버퍼(DOBUF)를 통해 선택적으로 출력된다.
그리고, 도 1에 도시된 메모리 장치의 기입 동작시에는, 상기 데이터 입력 멀티플렉서(DIMUX)와 데이터 입력 드라이버(DIOD)를 통해 데이터 입력버퍼(DIBUF)로부터 입력된 데이터는 상기 제2 입출력 라인(DIOAB, DIOCD)으로 전송된 후, 상기 제1 입출력 라인(DIOA 및 DIOC 또는 DIOB 및 DIOD) 중 선택된 제1 입출력 라인으로 전송된다.
예를 들면, 뱅크 A로 데이터를 기입하고자 하는 경우, 뱅크 A에 구비된 뱅크선택 스위치(SWA)는 온되고 뱅크 B에 구비된 뱅크선택 스위치(SWB)는 오프되어, 뱅크 B로의 데이터 전송이 차단되고 전류 소모가 줄어든다.
도 2는 도 1에 도시된 뱅크선택 스위치(SWA, SWB, SWC, SWD)의 일 예를 도시한 회로도로서, 제1 입출력 라인이 4개(N=4)의 DIO 라인쌍으로 이루어진 경우를 예로 들었다.
언급된 바와 같이, 본 발명의 제1 실시예에 따른 뱅크선택 스위치들(SWA, SWB, SWC, SWD) 각각은 기본적으로 동일한 구조를 가지며, 뱅크선택신호(BST, BSB)의 활성화에 의해 구동되는 복수개의 전송수단들로 구성될 수 있다. 그리고, 상기 복수개의 전송 수단들 각각은, 하나의 인버터(56)와 하나의 전송 게이트(transmission gate, 57)로 구성될 수 있으며, 도시된 바와 같이, 복수개의 전송 게이트들(57)이 하나의 인버터(56)를 공유할 수도 있다.
도 2에 도시된 뱅크선택 스위치의 동작을 살펴보면, 뱅크선택신호(BST, BSB)의 활성화에 응답하여 복수개의 전송 게이트들이 '온'되고, 제1 입출력 라인에 실린 데이터들(DIOi,DIOiB,DIOj,DIOjB,DIOk,DIOkB,DIOl,DIOlB)은 제2 입출력 라인으로 전송된다.
예를 들어, 도 1에 도시된 뱅크 A에 위치한 뱅크선택 스위치(SWA)에 '하이'레벨의 뱅크선택신호(BSB)가 입력되면, 뱅크선택 스위치(SWA)를 구성하는 각 전송 게이트들(57)이 온 되고, 제1 입출력 라인(DIOA)에 실린 데이터들은 제2 입출력 라인(DIOAB)으로 전송된다. 그리고, 뱅크 B에 위치한 뱅크선택 스위치(SWB)에는 '로우' 레벨의 뱅크선택신호(BSB)가 입력되고 그 결과, 뱅크 B에 연결된 제1 입출력 라인(DIOB)은 상기 제2 입출력 라인(DIOAB)과 연결되지 않는다.
도 3은 도 1에 도시된 뱅크선택 스위치 제어회로(60, 65)의 일 예를 도시한 회로도로서, 언급된 바와 같이, 뱅크선택 스위치 제어회로(60, 65) 각각은 기본적으로 동일한 구조를 가진다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 상기 뱅크선택 스위치 제어회로(60, 65)는 일 입력은 전원전압에 고정되고, 타 입력은 뱅크 칼럼 구분신호(CA)가 입력되는 낸드 게이트(67)와, 상기 낸드 게이트(67)의 출력을 반전시키는 인버터들(68, 69)로 구성된다. 그리고, 상기 각 뱅크선택 스위치 제어회로(60, 65)는 뱅크 칼럼 구분신호(CA)에 응답하여 뱅크선택신호(BST, BSB)를 발생한다.
예를 들어, '하이' 레벨의 뱅크 칼럼 구분신호(CA)가 입력되면, 낸드 게이트(67)의 일 입력이 '하이' 레벨로 고정되어 있기 때문에, 낸드 게이트(67)를 통해 로우 레벨의 신호가 출력되고, 이는 상기 낸드 게이트(67) 출력에 연결된 인버터들(68, 69)에 의해 반전된다. 그 결과, 스위치 제어회로(60, 65)는 '하이' 레벨의 뱅크선택신호들(BST, BSB)을 출력하고 연결된 뱅크선택 스위치들을 '온'시킨다. 반대로, '로우' 레벨의 뱅크 칼럼 구분신호(CA)가 입력되면, 상기 스위치 제어회로(60, 65)는 '로우' 레벨의 뱅크선택신호들(BST, BSB)을 출력하고 연결된 뱅크선택 스위치들을 '오프'시킨다.
도 4는 본 발명의 제2 실시예에 따른 메모리 장치를 도시한 개략적 블록도로서, 도 1에서와 동일한 참조부호는 동일 부재를 나타낸다. 본 발명의 제2 실시예는 데이터 입력 드라이버(DIOD)가 메모리 뱅크 각각에 구비되고, 뱅크선택 스위치 제어회로(60',65')가 뱅크 칼럼 구분신호(CA) 및 기입 마스터 신호(PWR)에 의해 제어되는 것을 제외하고는 상기 제1 실시예와 동일하게 구성된다.
본 발명의 제2 실시예에 따른 메모리 장치는, 상기 제1 실시예와 마찬가지로, 복수개의 메모리 뱅크들(A,B,C 및 D)과, 상기 메모리 뱅크들 각각에 구비된 제1 입출력 라인들(DIOA, DIOB, DIOC 및 DIOD), 상기 제1 입출력 라인들과 연결된 스위치부(50, 55) 및 이를 제어하는 스위치 제어회로(60', 65')를 구비한다.
또한, 상기 스위치부(50, 55)를 통해 상기 제1 입출력 라인(DIOA, DIOB, DIOC 및 DIOD)과 선택적으로 연결되는 제2 입출력 라인들(DIOAB, DIOCD)과, 상기 제2 입출력 라인들(DIOAB, DIOCD)에 연결되는 데이터 입출력 장치들(70, 80) 및 상기 데이터 입출력 장치들(70, 80)로부터 데이터를 선택적으로 입출력하는 멀티플렉서부(90)를 구비한다.
상기 제1 실시예에서와 마찬가지로 상기 스위치부(50, 55)는, 도 2에 도시된 바와 같은 적어도 두 개의 뱅크선택 스위치들(SWA, SWB, SWC, SWD)로 구성되고, 상기 뱅크선택 스위치들(SWA, SWB, SWC, SWD)은 뱅크선택 스위치 제어회로(60',65')에 의해 그 온/오프가 제어된다.
본 발명의 제2 실시예에 따른 상기 데이터 입출력 장치(70, 80) 각각은, 상기 제1 실시예와 마찬가지로, 상기 제2 입출력 라인들(DIOAB, DIOCD)로 전송된 데이터를 감지 증폭하고 이를 상기 데이터 출력 멀티플렉서(DOMUX)를 통해 데이터 출력버퍼(DOBUF)로 전송하는 하나의 입출력 센스앰프(IOSA)를 구비한다. 그리고, 상기 데이터 입출력 장치(70, 80) 각각은 상기 제1 실시예와는 다르게, 데이터 입력버퍼(DIBUF)를 통해 상기 데이터 입력 멀티플렉서(DIMUX)로 입력된 데이터를 상기 제1 입출력 라인들(DIOA, DIOB, DIOC, DIOD)로 전송하는 두 개의 데이터 입력 드라이버(DIOD)를 구비한다.
즉, 4개의 메모리 뱅크가 2행 2열로 배열되고 두 개의 스위치부(50, 55)가 구비된 본 발명의 제2 실시예의 경우, 입출력 센스앰프(IOSA)는 두 개의 뱅크당 하나씩, 상기 데이터 입력 드라이버(DIOD)는 뱅크마다 하나씩 구비된다.
따라서, 도 4에 도시된 메모리 장치의 독출 동작은 상기 제1 실시예와 마찬가지로 상기 스위치부(50, 55)를 통하여 수행되고, 기입 동작은 상기 스위치부(50, 55)를 통하지 않고 수행된다. 즉, 기입시 데이터 입력버퍼(DIBUF)로부터 데이터 입력 멀티플렉서(DIMUX)로 입력된 데이터는 뱅크마다 구비된 데이터 입력 드라이버(DIOD)를 통해 제1 입출력 라인으로 전송된다.
상기 본 발명의 제2 실시예에 따르면, 입출력 센스앰프(IOSA)가 두 개의 뱅크당 하나씩 구비되므로 종래의 기술에 비해 레이아웃 효율이 개선된다. 뿐만 아니라, 제1 실시예와는 달리 데이터 입력 드라이버(DIOD)를 뱅크별로 별도로 배치함으로써 기입시 스위치부(50, 55)를 거치는 과정에서 발생될 수 있는 기입 시간의 손실을 피할 수 있다.
도 5는 도 4에 도시된 뱅크선택 스위치 제어회로(60', 65')의 일 예를 도시한 회로도로서, 뱅크 칼럼 구분신호(CA) 이외에 기입 마스터 신호(PWR)에 의해 제어되는 것을 제외하고는 상기 도 3에 도시된 뱅크선택 스위치 제어회로(60, 65)와 동일하게 구성된다. 언급된 바와 같이, 상기 뱅크선택 스위치 제어회로(60', 65') 각각은 기본적으로 동일한 구조를 가진다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 상기 뱅크선택 스위치 제어회로(60', 65')는, 일 입력은 인버터(66)를 통해 기입시 하이 레벨을 유지하고 독출시에는 로우 레벨을 유지하는 기입 마스터 신호(PWR)와 연결되고, 타 입력은 뱅크 칼럼 구분신호(CA)와 연결되는 낸드 게이트(67)와, 상기 낸드 게이트(67)의 출력을 반전시키는 인버터들(68, 69)로 구성된다. 그리고, 각 뱅크선택 스위치 제어회로(60', 65')는, 상기 뱅크 칼럼 구분신호(CA)와 기입 마스터 신호(PWR)에 응답하여 뱅크선택신호(BST, BSB)를 발생한다.
도 4에 도시된 메모리 장치가 독출동작을 수행하는 경우, 상기 기입 마스터신호(PWR)는 '로우' 레벨을 유지하므로, 하이 레벨의 뱅크 열 구분신호(CA)가 입력되면 낸드 게이트(67)를 통해 로우 레벨의 신호가 출력된다. 그 결과, 상기 스위치 제어회로(60', 65')는 '하이' 레벨의 뱅크선택신호들(BST, BSB)을 출력하게 되고, 이와 연결된 뱅크선택 스위치들을 '온'시킨다.
그러나, 도 4에 도시된 메모리 장치가 기입동작을 수행하는 경우에는, 상기 기입 마스터신호(PWR)는 '하이' 레벨을 유지하게 되므로, 상기 낸드 게이트(67)는 타 입력과는 무관하게 '하이' 레벨의 신호를 출력한다. 따라서, 상기 스위치 제어회로(60', 65')는 모두 '로우' 레벨의 뱅크선택신호들(BST, BSB)을 출력하고, 연결된 모든 뱅크선택 스위치들을 '오프'시킨다.
즉, 도 4에 도시된 메모리 장치의 기입 동작시, 상기 스위치부(50, 55)를 구성하는 뱅크선택 스위치들(SWA, SWB, SWC, SWD)이 모두 '오프' 되므로 상기 스위치부(50, 55)를 통한 데이터 전송은 발생되지 않는다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 예를 들어, 도면 및 상세한 설명에서는 2행 2열로 배열된 4개의 메모리 뱅크(A,B,C,D)가 두 개의 스위치부(50,55)를 구비한 경우를 예로 들어 설명하였으나, 다른 형태의 행과 열로 배열된 복수개의 메모리 뱅크를 구비할 수도 있으며, 선택적인 데이터의 입출력이 가능하다면 스위치부 또한 하나 또는 셋 이상이어도 무방하다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 구성된 본 발명의 메모리 장치에 의하면, 여러개의 메모리 뱅크에서 연속적인 데이터의 출력이 가능하면서도 입출력 센스앰프가 적어도 두 개의 메모리 뱅크에 공유되기 때문에, 뱅크별로 하나씩 구비되던 종래보다 입출력 센스앰프가 차지하는 면적이 줄어들어 레이아웃 효율이 개선된다. 데이터 입력 드라이버 또한, 적어도 두 개의 메모리 뱅크에 공유될 수 있어 레이아웃 효율이 더욱 개선될 수 있다.

Claims (13)

  1. 행과 열로 배열된 복수개의 메모리 뱅크들을 포함하는 메모리 장치에 있어서,
    상기 복수개의 메모리 뱅크들 각각에 구비되고, N(N은 2 이상의 자연수)개의 데이터 입출력 라인쌍으로 구성되며, 각 메모리 뱅크로 기입되거나 각 메모리 뱅크로부터 독출된 데이터를 전송하는 복수개의 제1 입출력 라인들; 및
    적어도 두 개의 상기 제1 입출력 라인에 연결되고, 데이터 독출 및 기입시 선택된 메모리 뱅크에 해당되는 상기 제1 입출력 라인을 뱅크선택신호의 활성화에 의해 선택적으로 제2 입출력 라인에 연결하는 적어도 하나의 스위치부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 스위치부는,
    상기 제1 입출력 라인들 각각에 연결되고, 대응하는 상기 메모리 뱅크를 선택하는 상기 뱅크선택신호의 활성화에 응답하여 인에이블되는 뱅크선택 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 메모리 장치는,
    데이터 독출 및 기입시, 상기 제2 입출력 라인으로부터 또는 제2 입출력라인으로 데이터를 전송하는 적어도 하나의 데이터 입출력 장치를 더 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 데이터 입출력 장치 각각은,
    데이터 독출시 상기 제2 입출력 라인들 각각에 전송된 데이터를 감지 증폭하고 이를 전송하는 N개의 입출력 센스앰프; 및
    데이터 기입시 입력되는 데이터를 상기 제2 입출력 라인으로 전송하는 N개의 데이터 입력 드라이버를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서, 상기 메모리 뱅크는 2M(M은 자연수)개이며, 상기 데이터 입출력 장치는 M개인 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 스위치부는,
    상기 제1 입출력 라인들 각각에 연결되고, 대응하는 상기 메모리 뱅크를 선택하는 상기 뱅크선택신호의 활성화에 응답하여 인에이블되는 뱅크선택 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 메모리 장치는,
    상기 메모리 뱅크의 칼럼을 선택하는 뱅크 칼럼 구분신호에 응답하여, 선택된 칼럼에 위치한 상기 뱅크선택 스위치들을 인에이블시키는 상기 뱅크선택신호를 발생하는 스위치 제어회로를 더 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제5항에 있어서, 상기 메모리 장치는,
    M개의 상기 데이터 입출력 장치들로부터 출력되는 데이터 중 하나를 선택적으로 출력하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 메모리 장치.
  9. 행과 열로 배열된 복수개의 메모리 뱅크들을 구비하는 메모리 장치에 있어서,
    상기 복수개의 메모리 뱅크들 각각에 구비되고, N(N은 2 이상의 자연수)개의 데이터 입출력 라인쌍으로 구성되며, 각 메모리 뱅크로 기입되거나 각 메모리 뱅크로부터 독출된 데이터를 전송하는 복수개의 제1 입출력 라인들;
    적어도 두 개의 상기 제1 입출력 라인에 연결되고, 데이터 독출시 선택된 메모리 뱅크에 해당되는 상기 제1 입출력 라인을 뱅크선택신호의 활성화에 의해 선택적으로 제2 입출력 라인에 연결하는 적어도 하나의 스위치부; 및
    데이터 독출시 상기 제2 입출력 라인으로부터 데이터를 전송하고, 데이터 기입시 상기 제1 입출력 라인으로 데이터를 전송하는 적어도 하나의 데이터 입출력 장치를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 메모리 뱅크는 2M(M은 자연수)개이며, 상기 데이터 입출력 장치는 M개인 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 데이터 입출력 장치 각각은,
    데이터 독출시 상기 제2 입출력 라인들 각각에 전송된 데이터를 감지 증폭하고 이를 전송하는 N개의 입출력 센스앰프; 및
    데이터 기입시 입력되는 데이터를 상기 제1 입출력 라인으로 전송하는 2N개의 데이터 입력 드라이버를 구비하는 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서, 상기 스위치부는,
    상기 제1 입출력 라인들 각각에 연결되고, 대응하는 상기 메모리 뱅크를 선택하는 상기 뱅크선택신호의 활성화에 응답하여 인에이블되는 뱅크선택 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서, 상기 메모리 장치는,
    상기 메모리 뱅크의 칼럼을 선택하는 뱅크 칼럼 구분신호와, 기입시에는 하이 레벨을 유지하고 독출시에는 로우 레벨을 유지하는 기입 마스터 신호에 응답하여, 선택된 칼럼에 위치한 상기 뱅크선택 스위치들을 인에이블시키는 상기 뱅크선택신호를 발생하는 스위치 제어회로를 더 구비하는 것을 특징으로 하는 메모리 장치.
KR1019980059498A 1998-12-28 1998-12-28 입출력 센스앰프의 개수가 최소화된 메모리장치 KR100284742B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019980059498A KR100284742B1 (ko) 1998-12-28 1998-12-28 입출력 센스앰프의 개수가 최소화된 메모리장치
TW088111192A TW436804B (en) 1998-12-28 1999-07-01 Memory device having a minimum number of input and output sense amplifiers
JP11281730A JP2000195255A (ja) 1998-12-28 1999-10-01 メモリ装置
US09/464,826 US6178135B1 (en) 1998-12-28 1999-12-17 Multi-bank memory devices having bank selection switches therein that enable efficient sense amplifier utilization

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980059498A KR100284742B1 (ko) 1998-12-28 1998-12-28 입출력 센스앰프의 개수가 최소화된 메모리장치

Publications (2)

Publication Number Publication Date
KR20000043153A KR20000043153A (ko) 2000-07-15
KR100284742B1 true KR100284742B1 (ko) 2001-04-02

Family

ID=19566408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980059498A KR100284742B1 (ko) 1998-12-28 1998-12-28 입출력 센스앰프의 개수가 최소화된 메모리장치

Country Status (4)

Country Link
US (1) US6178135B1 (ko)
JP (1) JP2000195255A (ko)
KR (1) KR100284742B1 (ko)
TW (1) TW436804B (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519334B2 (ja) * 2000-02-14 2004-04-12 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6728159B2 (en) * 2001-12-21 2004-04-27 International Business Machines Corporation Flexible multibanking interface for embedded memory applications
US6775736B2 (en) * 2002-01-31 2004-08-10 International Business Machines Corporation Embedded DRAM system having wide data bandwidth and data transfer data protocol
US7017017B2 (en) * 2002-11-08 2006-03-21 Intel Corporation Memory controllers with interleaved mirrored memory modes
US7130229B2 (en) * 2002-11-08 2006-10-31 Intel Corporation Interleaved mirrored memory systems
US7782853B2 (en) * 2002-12-06 2010-08-24 Stmicroelectronics, Inc. Apparatus and method of using fully configurable memory, multi-stage pipeline logic and an embedded processor to implement multi-bit trie algorithmic network search engine
KR100492907B1 (ko) * 2003-05-30 2005-06-02 주식회사 하이닉스반도체 글로벌 입출력 스킴을 변경한 메모리 소자
US7702882B2 (en) * 2003-09-10 2010-04-20 Samsung Electronics Co., Ltd. Apparatus and method for performing high-speed lookups in a routing table
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
WO2007036050A1 (en) * 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Memory with output control
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
KR100706830B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 액티브 구간 제어장치 및 방법
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
EP2242058B1 (en) * 2006-03-31 2014-07-16 Mosaid Technologies Incorporated Flash memory system control scheme
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7817470B2 (en) 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8271758B2 (en) 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US8331361B2 (en) 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8010710B2 (en) 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
KR101494023B1 (ko) * 2007-02-16 2015-02-16 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 반도체 장치 및 상호접속된 장치들을 갖는 시스템에서의 전력 소비를 감소시키는 방법
US8086785B2 (en) * 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
WO2008101316A1 (en) * 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US7796462B2 (en) 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US7940572B2 (en) * 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US20120087200A1 (en) * 2010-10-08 2012-04-12 Hynix Semiconductor Inc. Internal column address generating circuit and semiconductor memory device
KR20130091034A (ko) * 2012-02-07 2013-08-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 집적 회로
KR102557324B1 (ko) * 2016-02-15 2023-07-20 에스케이하이닉스 주식회사 메모리 장치
US10811061B1 (en) * 2019-08-14 2020-10-20 Micron Technology, Inc. Reduced die size and improved memory cell restore using shared common source driver

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0177776B1 (ko) 1995-08-23 1999-04-15 김광호 고집적 반도체 메모리 장치의 데이타 센싱회로
US5666322A (en) * 1995-09-21 1997-09-09 Nec Electronics, Inc. Phase-locked loop timing controller in an integrated circuit memory
US5689472A (en) * 1996-10-31 1997-11-18 Silicon Magic Corporation System and method for providing efficient access to a memory bank
JPH10162568A (ja) * 1996-12-02 1998-06-19 Toshiba Corp 半導体記憶装置
KR100261219B1 (ko) 1997-12-08 2000-07-01 윤종용 격리게이트들이 독립적으로 동작되는 반도체 메모리장치

Also Published As

Publication number Publication date
JP2000195255A (ja) 2000-07-14
US6178135B1 (en) 2001-01-23
KR20000043153A (ko) 2000-07-15
TW436804B (en) 2001-05-28

Similar Documents

Publication Publication Date Title
KR100284742B1 (ko) 입출력 센스앰프의 개수가 최소화된 메모리장치
US8259509B2 (en) Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
US7990798B2 (en) Integrated circuit including a memory module having a plurality of memory banks
JPH0896571A (ja) ダイナミック型メモリ
KR0164391B1 (ko) 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치
US6545934B2 (en) Semiconductor memory device having configuration suited for high integration
JP3773400B2 (ja) マルチバンクメモリ装置及び入出力ライン配置方法
KR100668513B1 (ko) 반도체 메모리 장치
KR20000009375A (ko) 기입 시간을 최소화하는 메모리장치 및 데이터 기입방법
KR100438774B1 (ko) 프리페취된 데이터 경로 로직 또는 회로에서 분산처리되는 프리페취된 데이터의 오더링을 가지는 메모리장치와 프리페취된 데이터를 오더링하는 방법
KR880010420A (ko) 분할된 비트 부하와 데이타 버스 라인을 갖는 반도체 메모리
US20190333546A1 (en) Semiconductor device
JP3169814B2 (ja) 半導体記憶装置
US6370079B1 (en) Integrated circuits having reduced timing skew among signals transmitted therein using opposingly arranged selection circuits
KR100486221B1 (ko) 입출력라인을공유한복수개의메모리뱅크를구비한메모리장치
JP4077140B2 (ja) 半導体記憶装置
JPH04278288A (ja) 半導体記憶装置　
JP2871967B2 (ja) デュアルポート半導体記憶装置
KR100262003B1 (ko) 반도체 메모리
KR100350590B1 (ko) 칩 사이즈가 감소된 ｄｒａｍ
KR100214483B1 (ko) 다 비트 입출력을 위한 디램
KR100334522B1 (ko) 멀티로오인에이블용입출력센스앰프의제어방법및장치
KR100546297B1 (ko) 반도체 집적회로
JP2723683B2 (ja) 半導体記憶装置
KR910008944Y1 (ko) 스태틱형 반도체기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111129

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee