JPS5958689A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5958689A
JPS5958689A JP57167522A JP16752282A JPS5958689A JP S5958689 A JPS5958689 A JP S5958689A JP 57167522 A JP57167522 A JP 57167522A JP 16752282 A JP16752282 A JP 16752282A JP S5958689 A JPS5958689 A JP S5958689A
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JP
Japan
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bit line
sense amplifier
pair
memory cell
sense amplifiers
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JP57167522A
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Yoshihiro Takemae
義博 竹前
Tomio Nakano
中野　富男
Kimiaki Sato
公昭 佐藤
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はＭＯＳによるダイナミック型半導体記憶装置に
関する。
（２）技術の背景 １素子型のダイナミックメモリは、各メモリセルがトラ
ンジスタ及びキヤ・センタ６１個で構成されるため、セ
ル単体が小さく、捷だ大容量のメモリであると、セルが
さらに小さくなる。このため、セルのピッチが小さくな
り、その小さいピッチ内に複雑なセンスアンプを設ける
ことはかなりの困難を伴なうことになる。
（３）従来技術と問題点 上述の間趙を解決する一つの方法として、メモリアレー
の片側にのみセンスアンプを設けるのではなく、その両
側に交互に千鳥状にセンスアンプを設ける方法が従来技
術として知られている。第１図はこの従来技術によるダ
イナミックメモリを表わす図である。同、同図は記憶容
量が６４にビットの場合の例である。同図において、１
０は１２８列、５１２行に配列された１素子メモリセル
、ｗＬＯ〜ｗＬ１２７はワード線、１２は各ワード線の
接続されるワードデコーダ（列デコーダ）、ＢＬＯ及び
ＢＬＯ−ＢＬ５１１及びＢＬ５１１はビット線対をギれ
ぞれ示している。メモリセルの各行対応のビット線対に
はそれぞれセンスアンプＳＡＯ〜５Ａ５１１が接続され
ているが、偶数行番号のセンスアンプＳＡＯ，ＳＡ２．
・・・、　ＳＡ　５１０は図にてメモリアレイの左側に
、奇数行番号のセンスアンプＳＡ１．ＳＡ３．・・・５
Ａ５１１はメモリアレイの右側にそれぞれ交互に配置さ
れている。これにより、メモリセルの２行分（２ピッチ
分）の間隔に１つのセンスアンプを設ければ良いことに
なり、セルを小さく設定してもセンスアンプを容易に設
けることが可能となる。
しかしガからこの糧の従来技術によると、同図れそれ１
つづつ設けなければならない。このように、両側にコラ
ムデコーダ１４．１６をそれぞれ設けることは、その占
有面積が大きくなるため問題があυ、さらに、アドレス
線の配線が長くなってそのアドレス線の負荷が大きくな
シ、その結果、アクセス速度が大幅に低下してしまう問
題がある。
（４）発明の目的 従って本発明は、コラムデコーダの数を増大せしめるこ
となくメモリセルのピッチの狭小化を図ることのできる
半導体記憶装置を提伊することを目的としている。
（５）発明の構成 上述の目的を達成する本発明の特徴は、ワード線と、該
ワード線と直交するビット線対と、該ワード線と各ビッ
ト線との交点にそれぞれ接続されるメモリセルと、前記
ピッ）ｌ対の両端にそれぞれ接続されるダート素子と、
該ダート素子を介して２組の前記ビット線対の両端にそ
れぞれ接続さレル一対のセンスアンプと、アドレス情報
に応じて前記ダート素子を開閉制御する回路とを備え、
該開閉制御により前記２組のピッｌ−１対のうちの選択
ビット線対を一方の前記センスアンプに接続し、情報の
読出し又は書込みを行ない、非選択ビット線対を他方の
前記センスアンプに接続し前記メモリセルのリフレッシ
ュを行々うようにしだことにある。
（６）発明の実施例 第２図は本発明の一実施例を表わす図であシ、同図にお
いて、２０は１２８列、５１２行に配列さｔた１素子メ
モリセル、′ｗＬＯ〜ＷＬ　１２７はワード線、ＢＬＯ
及びＢＬＯ〜ＢＬ５１１及びＢＬ５１１はワード線ＷＩ
、Ｏ〜ＷＬ　１２７と直交するビット線対である。各メ
モリセルは、ワード線ＷＬ　Ｏ〜ＷＬ　１２７とビット
線対ＢＬＯ及び「〜ＢＬ５１１及びＢＬ５１１との交点
で各ワード線及び各ビット線にそれぞれ接続されている
。
ワードデコーダ（列デコーダ）２２は、各ワード線ＷＬ
　Ｏ〜Ｖ／Ｌ　１２７に接続されており、ロウ側アドレ
スＡ。ｘ０〜Ａ７Ａ、のうちの上位７ビツトノアト１／
スＡ。Ｘ０〜Ａ６ｘ６に応じて１／１２８の選択を行な
う。
各ビット線ＢＬＯ〜ＢＬ５１１　、　ＢＬＯ−ＢＬ５１
１の一端は、スイッチングトランジスタから成るダート
素子をそれぞれ介して偶数行番号のセンスアンプＳＡＯ
，ＳＡ２．・・・、５Ａ５０８．５Ａ５１０に接続され
ている。第２図における２４はこのｒ−）素子群を表わ
している。この場合、センスアンプＳＡＯには、２組の
ビット線対ＢＬＯ及びＢＬＯ，ＢＬＩ及び罰が、ＳＡ２
にはＢＬ２及びＢＬ２．ＢＬ３及び口が接続されるとい
った具合に、センスアンプ１個に対して２組のビット線
対が接続されている。センスアンプＳＡＯ，ＳＡ２．・
・・、５Ａ５１’Ｏはさらにコラムデコーダ（行デコー
ダ）及びＩ１０ケ゛−ト２６に接続されている。コラム
デコーダ及びｌ１０）ｌＡ−ト２６は、コラム側アドレ
スＡ。Ａｏ−Ａ７Ａ７゜に応じて１／２５６の選択を行
なうと共に選択したビット線上の情報、即ち選択したメ
モリセルの情報をデータ線２８を介して出力・書込み回
路３０に送り出すか、あるいは、出力−書込み回路３０
からの書込み情報を選択したメモリセルに送り出す。
一方、各ビット線ＲＬＯ−ＢＬ５１１　、ＢＬＯ〜ＢＬ
５１１の他端は、スイッチングトランジスタから成るケ
９−ト素子をそれぞれ介して奇数行番号のセンスアンプ
ＳＡ１．ＳＡ３．・・・、５Ａ５１１に接続されている
。前述のｒ−）素子群２４と同様に第２図では３２によ
ってとのケ”−ト素子群が表わされている。センスアン
プＳＡ１．ＳＡ３．・・・、　ＳＡ５１１のそれぞれに
対して２組のビット線対が接続されることも前述の場合
と同様である。しかしながら、センスアンプＳＡ１．Ｓ
Ａｌ・・・、５Ａ５１１にはコラムデコーダは接続され
ておらず、これらのセンスアンプで検出された情報は外
部に取シ出されることなく増幅されその捷ま元のメモリ
セルに書き込１れる。即ち、これらのセンスアンプＳＡ
　１　、ＳＡ　３゜・・・、５Ａ５１１はリフレッシュ
動作を行なうために設けられているのである。
ｒ−）素子群２４及び３２の各トランジスタは、センス
アンプ選択回路３４から送υ込まれる選択信号φ　、￥
　によって開閉制御せしめられる。七ｇ ンスアンデ選択回路３４はロウ側アドレスの最下位ピッ
）Ａ７　、Ａ、に応じて上述の選択信号φ、。
１、を作成する。φ８が“Ｈ″′、１８　が°゛Ｌ”と
なったとすると、偶数行番号のビット線対ＢＬＯ及びＢ
ＬＯ，ＢＬ２及び石面、・・・、ＢＬ５１０及びＢＬ５
１０が左側のセンスアンプＳＡＯ，ＳＡ２．・・・、５
Ａ５１０に接続され、奇数行番号のビット線対ＢＬＩ　
及びＢＬｌ、・・・、ＢＬ５１１及びＢＬ５１１が右側
のセンスアンプＳＡＩ、ＳＡ３．・・・、５Ａ５１１に
接続される。従ってこの場合、偶数行番号のビット線対
ＢＬＯ及びＢＬＯ、・＝・、　ＢＬ５１０及びＢＬ５１
０上の情報が左側のセンスアンプＳＡＯ，・・・、５Ａ
５１０によって検出されてコラムデコーダ２６に送υ込
まれることになり、コラムデコーダ２６は１／２５６の
選択を行なって所望のビット線上の情報を取シ出す。あ
るいは逆に情報の書込みを行なう。一方、奇数行番号の
ビット線対ＢＬＩ及び石］、・・・、ＢＬ５１１及びＢ
Ｌ５１１の情報は各センスアンプＳＡＩ、・・・、５Ａ
５１１によってリフレッシュされる。φ　がＩＩＬＩＩ
　、　、ｌ、８が“°Ｈ”となった場合は、上述の場合
と全く逆に、奇数行番号のビットｌ対ＢＬＩ及びＢＬｌ
、・・・、　ＢＬ５１１及びＢＬ５１１上の情報の読み
出し、書込みが行なわれる。
（７）発明の効果 以上詳細に説明したように本発明の装置は、ビットａ対
の一端がそれぞれ接続されるデート素子と、そのデート
素子を介して２組のビット線対がそれぞれ接続されるセ
ンスアンプと、アドレス情報に応じてダート素子を開閉
制御する回路とを備えておシ、その開閉制御によって上
述の２組のビット線対のウチの一方のビット線対をセン
スアンプに接続するようにしているため、メモリセルの
２ピッチ分の間隔に１つのセンスアンプを設けるように
構成しても、コラムデコーダをメモリアレイの両側に設
ける必要がなく、片側にのみ１つだけ設ければ良い。そ
の結果、コラムデコーダの数が第１図に対して半分にな
り、メモリ装置全体の面積増大を防止でき、またアドレ
ス線の負荷増大によるアクセス速度低下を招くことなく
メモリセルのピッチの狭小化を図ることができる。
【図面の簡単な説明】
第１図は従来装昇の回路図、第２図は本発明の一実施例
の回路図である。 １０、２０・・・メモリセル、１２．２２・・・ワード
デコーダ、１４，１６．２６・・・コラムデコーダ、２
４、３２・・・ケ゛ート素子群、３０・・・出力・書込
み回路、３４・・・センスアンプ選択回路、ＢＬＯ〜Ｂ
Ｌ５　１　１　　、ＢＬＯ−ｎＬｓ　１　１・・・ビッ
ト線、ＷＬＯ〜ＷＬ　１　２　７・・・ワード線、ＳＡ
Ｏ〜ＳＡ５１１・・センスアンプ。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　　　　朗 弁理士　西　舘　和　之 弁理士　　内　　田　　幸　　男 弁理士　山　口　　昭　之

Claims (1)

    【特許請求の範囲】
  1. １、　ワード線と、該ワード線と直交するビット線対と
    、該ワード線と各ビット線との交点にそれぞれ接続され
    るメモリセルと、前記ビット線対の両端にそれぞれ接続
    されるケ９−ト素子と、該ケ°−ト素子を介して２組の
    前記ビ、）線対の両端にそれぞれ接続される１対のセン
    スアンプと、アドレス情報に応じて前記ダート素子を開
    閉指１［御する回路とを備え、該開閉制御により前記２
    組のビット線対のうちの選択ビット線対を一方の前８己
    センスアンプに接続し、情報の読出し又は書込みを行な
    い、非選択ビット線対を他方の前記センスアンプに接続
    し前記メモリセルのリフレ、ソシュを行なうようにした
    ことを特徴とする半導体記憶装置。
JP57167522A 1982-09-28 1982-09-28 半導体記憶装置 Pending JPS5958689A (ja)

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EP83305837A EP0107387A3 (en) 1982-09-28 1983-09-28 Semiconductor memory device

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