JPH0660699A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0660699A JPH0660699A JP4236535A JP23653592A JPH0660699A JP H0660699 A JPH0660699 A JP H0660699A JP 4236535 A JP4236535 A JP 4236535A JP 23653592 A JP23653592 A JP 23653592A JP H0660699 A JPH0660699 A JP H0660699A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置のディスターブ試験時間を短
縮し，また，消費電力を減少させる半導体記憶装置を提
供する。 【構成】 本発明の半導体記憶装置のディスターブ試験
においては，素子分離レイアウトに応じた間隔だけ離れ
たワード線を複数同時に選択する。素子分離レイアウト
に応じてワード線を選択するので，素子分離状態に起因
する干渉を排除できる。またワード線を同時に複数選択
するので，時間短縮を図ることができる。さらにワード
ラインを選択状態に維持し，センスアンプをリセットさ
せないようにすることにより，複数のワード線を同時に
選択しても消費電力の増加を抑えることができる。
縮し，また，消費電力を減少させる半導体記憶装置を提
供する。 【構成】 本発明の半導体記憶装置のディスターブ試験
においては，素子分離レイアウトに応じた間隔だけ離れ
たワード線を複数同時に選択する。素子分離レイアウト
に応じてワード線を選択するので，素子分離状態に起因
する干渉を排除できる。またワード線を同時に複数選択
するので，時間短縮を図ることができる。さらにワード
ラインを選択状態に維持し，センスアンプをリセットさ
せないようにすることにより，複数のワード線を同時に
選択しても消費電力の増加を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり，特に，ディスターブ試験機能を有する半導
体記憶装置に関する。
ものであり，特に，ディスターブ試験機能を有する半導
体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置，たとえば，ダイナミッ
クＲＡＭ（ＤＲＡＭ）の試験としては，試験対象とする
メモリセルの周囲を変化させずにそのメモリセルの保持
特性を試験する静的（ポーズ）試験と，試験対象とする
メモリセルの周囲の条件を変化させてセル干渉，デジッ
ト線不良，センスアンプ動作不良，出力ライン不良など
の動的なメモリセルの試験を行うディスターブ試験とが
ある。本発明は特に，後者のディスターブ試験機能を有
する半導体記憶装置に関する。
クＲＡＭ（ＤＲＡＭ）の試験としては，試験対象とする
メモリセルの周囲を変化させずにそのメモリセルの保持
特性を試験する静的（ポーズ）試験と，試験対象とする
メモリセルの周囲の条件を変化させてセル干渉，デジッ
ト線不良，センスアンプ動作不良，出力ライン不良など
の動的なメモリセルの試験を行うディスターブ試験とが
ある。本発明は特に，後者のディスターブ試験機能を有
する半導体記憶装置に関する。
【０００３】一般にＤＲＡＭのメモリセルの領域はマッ
トまたはアレーと呼ばれるメモリセルの集合体である小
さなメモリブロックに分割され，各マットごとに選択，
活性化され，情報がやり取りされる。ここでは図６に示
す４ＭＥＧ ＤＲＡＭを例にとり説明を行う。
トまたはアレーと呼ばれるメモリセルの集合体である小
さなメモリブロックに分割され，各マットごとに選択，
活性化され，情報がやり取りされる。ここでは図６に示
す４ＭＥＧ ＤＲＡＭを例にとり説明を行う。
【０００４】この例では，メモリセル領域はマットＡか
らマットＰの１６領域に分割されている。ここで，外部
より入力されるアドレスがＸ＝０，Ｙ＝０の場合，この
マットのうちのＡ，Ｅ，Ｉ，Ｍの４つのマットが活性化
される。図７（Ｂ）に示すように，一つのセルが一本の
ワード線（ワードライン）ＷＬと一本のビット線（ビッ
トライン）ＢＬに接続するので，一つのマットが図７
（Ａ）に示すように２５６本のワードライン×１０２４
個のビットラインの合計２５６Ｋｂｉｔのセルで構成さ
れる。マットが活性化されると一つのマットあたり２５
６本のワードラインのうち，外部より入力されるＸアド
レスに応じて，１本のワードラインが選択され，そのワ
ードラインに接続される１０２４個のセルのデータが，
ビットラインに伝達される。センスアンプＳＡが駆動さ
れるとそれらのセルのデータが増幅され，増幅した値が
セルに再書き込み（リフレッシュ動作）される。また，
１ワードあたりに接続される１０２４個のセンスアンプ
ＳＡのうち，Ｙアドレスに応じて，一つのセンスアンプ
が選択されこのセンスアンプを介して，セルのデータが
やり取り（読出し，または書き込み）される。
らマットＰの１６領域に分割されている。ここで，外部
より入力されるアドレスがＸ＝０，Ｙ＝０の場合，この
マットのうちのＡ，Ｅ，Ｉ，Ｍの４つのマットが活性化
される。図７（Ｂ）に示すように，一つのセルが一本の
ワード線（ワードライン）ＷＬと一本のビット線（ビッ
トライン）ＢＬに接続するので，一つのマットが図７
（Ａ）に示すように２５６本のワードライン×１０２４
個のビットラインの合計２５６Ｋｂｉｔのセルで構成さ
れる。マットが活性化されると一つのマットあたり２５
６本のワードラインのうち，外部より入力されるＸアド
レスに応じて，１本のワードラインが選択され，そのワ
ードラインに接続される１０２４個のセルのデータが，
ビットラインに伝達される。センスアンプＳＡが駆動さ
れるとそれらのセルのデータが増幅され，増幅した値が
セルに再書き込み（リフレッシュ動作）される。また，
１ワードあたりに接続される１０２４個のセンスアンプ
ＳＡのうち，Ｙアドレスに応じて，一つのセンスアンプ
が選択されこのセンスアンプを介して，セルのデータが
やり取り（読出し，または書き込み）される。
【０００５】ここで，ＤＲＡＭの消費電力はＸ／Ｙアド
レスバッファ，Ｘ／Ｙデコーダ，ワードライン駆動，セ
ンスアンプ，コントロール回路等で消費される電力の総
和からなる。図８を参照して消費電力の面から見たＤＲ
ＡＭの動作説明を行う。まず，ＲＡＳ（ＲＯＷ ＡＤＤ
ＲＥＳＳ ＳＴＲＯＢＥ）信号がＨｉレベルからＬｏｗ
レベルになると，Ｘアドレスバッファが動作し，外部よ
り入力されるＸアドレスが内部に取り込まれる。次に，
Ｘデコータが動作し，このアドレスに応じて，ワードラ
インを選択し駆動する（この時にはまず電力が消費され
る。）。ワードラインが駆動されセルのデータがビット
ラインに伝達されると，センスアンプが駆動しそのビッ
トラインのデータを増幅する（この時に新たな電力が消
費される。）。ＣＡＳ信号によりＹアドレス信号を取り
込み，その後の動作を行う。データのリード／ライト動
作，またはリフレッシュ動作が終了し，ＲＡＳ信号がＨ
ｉレベルになると，アドレスバッファ，デコーダ，ワー
ドラインはリセットされ，ビットライン，センスアンプ
はプリチャージされて１サイクルが終了する。この一連
の動作の中で，一般に消費電力の大半は，センスアンプ
の駆動によるものである。これは，センスアンプにはビ
ットライン対が接続されており，これの充放電を行う際
電力を消費するためである。
レスバッファ，Ｘ／Ｙデコーダ，ワードライン駆動，セ
ンスアンプ，コントロール回路等で消費される電力の総
和からなる。図８を参照して消費電力の面から見たＤＲ
ＡＭの動作説明を行う。まず，ＲＡＳ（ＲＯＷ ＡＤＤ
ＲＥＳＳ ＳＴＲＯＢＥ）信号がＨｉレベルからＬｏｗ
レベルになると，Ｘアドレスバッファが動作し，外部よ
り入力されるＸアドレスが内部に取り込まれる。次に，
Ｘデコータが動作し，このアドレスに応じて，ワードラ
インを選択し駆動する（この時にはまず電力が消費され
る。）。ワードラインが駆動されセルのデータがビット
ラインに伝達されると，センスアンプが駆動しそのビッ
トラインのデータを増幅する（この時に新たな電力が消
費される。）。ＣＡＳ信号によりＹアドレス信号を取り
込み，その後の動作を行う。データのリード／ライト動
作，またはリフレッシュ動作が終了し，ＲＡＳ信号がＨ
ｉレベルになると，アドレスバッファ，デコーダ，ワー
ドラインはリセットされ，ビットライン，センスアンプ
はプリチャージされて１サイクルが終了する。この一連
の動作の中で，一般に消費電力の大半は，センスアンプ
の駆動によるものである。これは，センスアンプにはビ
ットライン対が接続されており，これの充放電を行う際
電力を消費するためである。
【０００６】ダイナミック・メモリでは情報を電荷とし
て記憶しているため，セルに一定時間リフレッシュ（再
書き込み）を行わないと，基板リーク等により情報が失
われることがある。この特性がｔＲＥＦ（リフレッシ
ュ，待ち時間）として定義されており，この時間で試験
することが一般的にポーズ試験，ディスターブ試験と呼
ばれている。実際のディスターブ試験では，あるセルに
注目して，周囲のセルの書き込み，読み出しを行い，他
のセルや，ビットライン等の外的要因の変動により注目
したセルの情報が変化するかどうかを試験するものであ
る。
て記憶しているため，セルに一定時間リフレッシュ（再
書き込み）を行わないと，基板リーク等により情報が失
われることがある。この特性がｔＲＥＦ（リフレッシ
ュ，待ち時間）として定義されており，この時間で試験
することが一般的にポーズ試験，ディスターブ試験と呼
ばれている。実際のディスターブ試験では，あるセルに
注目して，周囲のセルの書き込み，読み出しを行い，他
のセルや，ビットライン等の外的要因の変動により注目
したセルの情報が変化するかどうかを試験するものであ
る。
【０００７】ここで４ＭＥＧ ＤＲＡＭの場合のセルの
ディスターブ試験を図８のタイミングチャートを用いて
説明する。この例ではセルの配置に「１ワードライン，
１／２ビットラインピッチ」配置を用いている。第１の
動作タイミングＯＴ１において，ＲＡＳ信号を変化させ
ＷＬＯとＷＬ２を含む全部のワードラインに接続される
セルに「１」のレベルを書き込む。次に第２の動作タイ
ミングＯＴ２においてワードラインＷＬ１に接続される
セルに「０」のレベルを書き込む。書き込んだ後で，Ｘ
＝１（ＷＬ１）を選択するとワードラインＷＬ１に接続
されるセルのデータが読み出される。この値をセンスア
ンプを用いて増幅し再書き込みを行う。これは，言い換
えるとＸアドレスが前後の関係にあるＸ＝０，Ｘ＝２
（ＷＬ０，ＷＬ２）に接続されるセルに対しディスター
ブ試験を行う事になる。さらに第３の動作タイミングＯ
Ｔ３において，これを所定の時間（ｔＲＥＦで決められ
ている時間，例えば６４ｍｓ）何回もワードラインＷＬ
１を選択した後，第４の動作タイミングＯＴ４において
ワードラインＷＬ０とＷＬ２に接続されるセルのデータ
を読みだし，初期データとして書き込んだ「１」のデー
タが「１」のままであるか「０」に変ったかを確認す
る。「０」に変った場合にはデータが破壊されたことを
意味する。
ディスターブ試験を図８のタイミングチャートを用いて
説明する。この例ではセルの配置に「１ワードライン，
１／２ビットラインピッチ」配置を用いている。第１の
動作タイミングＯＴ１において，ＲＡＳ信号を変化させ
ＷＬＯとＷＬ２を含む全部のワードラインに接続される
セルに「１」のレベルを書き込む。次に第２の動作タイ
ミングＯＴ２においてワードラインＷＬ１に接続される
セルに「０」のレベルを書き込む。書き込んだ後で，Ｘ
＝１（ＷＬ１）を選択するとワードラインＷＬ１に接続
されるセルのデータが読み出される。この値をセンスア
ンプを用いて増幅し再書き込みを行う。これは，言い換
えるとＸアドレスが前後の関係にあるＸ＝０，Ｘ＝２
（ＷＬ０，ＷＬ２）に接続されるセルに対しディスター
ブ試験を行う事になる。さらに第３の動作タイミングＯ
Ｔ３において，これを所定の時間（ｔＲＥＦで決められ
ている時間，例えば６４ｍｓ）何回もワードラインＷＬ
１を選択した後，第４の動作タイミングＯＴ４において
ワードラインＷＬ０とＷＬ２に接続されるセルのデータ
を読みだし，初期データとして書き込んだ「１」のデー
タが「１」のままであるか「０」に変ったかを確認す
る。「０」に変った場合にはデータが破壊されたことを
意味する。
【０００８】第５の動作タイミングＯＴ５と第６の動作
タイミングＯＴ６のサイクルでは試験対象以外のセルに
対するリフレッシュ動作とディスターブのために使用し
たセル，この場合はワードラインＷＬ１のセルの再初期
値設定を行う。この例では，同時に活性化するマット
は，１６マット中４マットで全体の１／４であるので，
残り３／４のマットに対しても同様の試験を行う。この
試験は試験時間の大部分が，セルに対する読み込み／書
き込み動作ではなく，ｔＲＥＦとリフレッシュサイクル
数（２５６×４）の積で決定されるディスターブ動作期
間中に依存することが分かり，６４ＭＢでは試験時間が
６４ｍｓ×８Ｋサイクル＝５１２秒もかかり問題になっ
ていた。
タイミングＯＴ６のサイクルでは試験対象以外のセルに
対するリフレッシュ動作とディスターブのために使用し
たセル，この場合はワードラインＷＬ１のセルの再初期
値設定を行う。この例では，同時に活性化するマット
は，１６マット中４マットで全体の１／４であるので，
残り３／４のマットに対しても同様の試験を行う。この
試験は試験時間の大部分が，セルに対する読み込み／書
き込み動作ではなく，ｔＲＥＦとリフレッシュサイクル
数（２５６×４）の積で決定されるディスターブ動作期
間中に依存することが分かり，６４ＭＢでは試験時間が
６４ｍｓ×８Ｋサイクル＝５１２秒もかかり問題になっ
ていた。
【０００９】ディスターブ試験の試験時間を短縮するた
めに，Ｘアドレス（ワードライン）の奇数または偶数を
同時に選択する，つまり一本おきにワードラインを選択
する試験方法が提案されている。一本おきにワードライ
ンを選択する場合の部分図を図７（Ａ）に示す。この場
合は偶数のワードラインＷＬ０，ＷＬ２，ＷＬ４，−−
−ＷＬ２５４を同時に選択して奇数のワードライン，例
えばＷＬ１に接続されるメモリセルについて，隣接する
ワードラインＷＬ０とＷＬ２からの干渉によるメモリ内
のデータの破壊を試験する。このように一本おきに複数
のワードラインを選択すればディスターブ試験時間は短
縮できる。
めに，Ｘアドレス（ワードライン）の奇数または偶数を
同時に選択する，つまり一本おきにワードラインを選択
する試験方法が提案されている。一本おきにワードライ
ンを選択する場合の部分図を図７（Ａ）に示す。この場
合は偶数のワードラインＷＬ０，ＷＬ２，ＷＬ４，−−
−ＷＬ２５４を同時に選択して奇数のワードライン，例
えばＷＬ１に接続されるメモリセルについて，隣接する
ワードラインＷＬ０とＷＬ２からの干渉によるメモリ内
のデータの破壊を試験する。このように一本おきに複数
のワードラインを選択すればディスターブ試験時間は短
縮できる。
【００１０】
【発明が解決しようとする課題】従来の「１ワードライ
ン，１／２ビットラインピッチ」配置では，一本おきに
複数のワードラインを選択すれば試験時間は短縮できた
が６４ＭＥＧ以上の高密度のメモリセルでは，１／２ビ
ットラインピッチに代わり，１／４ビットラインピッチ
がセル配置の効率の観点から有力視されている。この場
合，ディスターブ試験では隣接するセルの配置は両隣だ
けではなく，セルのレイアウトを考えないとならない。
図７の例では，例えばワードラインＷＬ５に接続される
セルでディスターブ試験を行うとワードラインＷＬ２，
ＷＬ３，ＷＬ４，及びＷＬ６，ＷＬ７，ＷＬ８のセルに
影響を与える。ここで一本おきにワードラインを選択す
るとワードラインＷＬ３とＷＬ７に接続されるセルの試
験が行われないことになり不合理が生じる。
ン，１／２ビットラインピッチ」配置では，一本おきに
複数のワードラインを選択すれば試験時間は短縮できた
が６４ＭＥＧ以上の高密度のメモリセルでは，１／２ビ
ットラインピッチに代わり，１／４ビットラインピッチ
がセル配置の効率の観点から有力視されている。この場
合，ディスターブ試験では隣接するセルの配置は両隣だ
けではなく，セルのレイアウトを考えないとならない。
図７の例では，例えばワードラインＷＬ５に接続される
セルでディスターブ試験を行うとワードラインＷＬ２，
ＷＬ３，ＷＬ４，及びＷＬ６，ＷＬ７，ＷＬ８のセルに
影響を与える。ここで一本おきにワードラインを選択す
るとワードラインＷＬ３とＷＬ７に接続されるセルの試
験が行われないことになり不合理が生じる。
【００１１】また，従来のディスターブ試験において
は，一つのワードラインを選択する場合には試験時間が
非常に多くかかり，また一本おきにワードラインを同時
に選択した場合には瞬間的に大きな電流が流れることも
問題になっていた。
は，一つのワードラインを選択する場合には試験時間が
非常に多くかかり，また一本おきにワードラインを同時
に選択した場合には瞬間的に大きな電流が流れることも
問題になっていた。
【００１２】本発明は，メモリセルの素子分離レイアウ
トに則した本来のディスターブ試験を可能とし，さらに
ディスターブ試験における電力消費を低減することを目
的とする。
トに則した本来のディスターブ試験を可能とし，さらに
ディスターブ試験における電力消費を低減することを目
的とする。
【００１３】
【課題を解決するための手段】本発明の第１の観点によ
れば，マトリクス状に配置されたメモリセルと，前記メ
モリセルを選択するビット線（ビットライン），ワード
線（ワードライン），前記ビット線に接続されるセンス
アンプと，メモリセルの素子分離レイアウトに対応して
定まる所定の間隔で，複数のワード線を複数本おきにほ
ぼ同時に選択する試験モードを有し，前記ワード線に接
続され，アドレス信号に応答し前記ワード線を選択的に
駆動するアドレスデコード回路とを有することを特徴と
する半導体記憶装置が提供される。好適には，前記アド
レスデコード回路が前記試験モードの際，前記ワード線
を所定の遅延時間で順に駆動し，かつ前記ワード線の駆
動時にはセンスアンプをリセットさせないように動作す
ることを特徴とする半導体記憶装置が提供される。
れば，マトリクス状に配置されたメモリセルと，前記メ
モリセルを選択するビット線（ビットライン），ワード
線（ワードライン），前記ビット線に接続されるセンス
アンプと，メモリセルの素子分離レイアウトに対応して
定まる所定の間隔で，複数のワード線を複数本おきにほ
ぼ同時に選択する試験モードを有し，前記ワード線に接
続され，アドレス信号に応答し前記ワード線を選択的に
駆動するアドレスデコード回路とを有することを特徴と
する半導体記憶装置が提供される。好適には，前記アド
レスデコード回路が前記試験モードの際，前記ワード線
を所定の遅延時間で順に駆動し，かつ前記ワード線の駆
動時にはセンスアンプをリセットさせないように動作す
ることを特徴とする半導体記憶装置が提供される。
【００１４】
【作用】メモリセルの素子分離レイアウトに応じた相互
干渉を考慮して，複数のワードラインを同時的に選択駆
動する。複数のワードラインを同時的に駆動するので，
ディスターブ試験時間の短縮を図ることができる他，素
子分離レイアウトに応じた本来のディスターブ試験が可
能となる。また，選択ワードラインをオン状態に維持し
て順次ワードラインを選択していくから，新たなセンス
アンプ動作に伴う消費電力の増大が小さく，消費電力を
低減できる。
干渉を考慮して，複数のワードラインを同時的に選択駆
動する。複数のワードラインを同時的に駆動するので，
ディスターブ試験時間の短縮を図ることができる他，素
子分離レイアウトに応じた本来のディスターブ試験が可
能となる。また，選択ワードラインをオン状態に維持し
て順次ワードラインを選択していくから，新たなセンス
アンプ動作に伴う消費電力の増大が小さく，消費電力を
低減できる。
【００１５】
【実施例】本発明の半導体記憶装置の実施例について述
べる。図１は本発明の実施例のメモリセルのマットの構
成を示す。一つのマット内のメモリセルは１０２４本の
ビットラインからなるビットライングループ２と，２５
６本のワードライングループ３とで規定される２５６Ｋ
Ｂの容量を有している。１０２４個のビットライン対Ｂ
Ｌ０，ＮＢＬＯ（Ｎは反転を示す。図面においてはＢＬ
の上に反転を示すバーが用いられている。）−−−ＢＬ
１０２３，ＮＢＬ１０２３は１０２４個のセンスアンプ
ＳＡ０，ＳＡ１，−−−ＳＡ１０２３からなるセンスア
ンプグループ５に接続されている。２５６本のワードラ
インＷＬ０，ＷＬ１，−−−ＷＬ２５５はＸデコーダ回
路７に接続されている。
べる。図１は本発明の実施例のメモリセルのマットの構
成を示す。一つのマット内のメモリセルは１０２４本の
ビットラインからなるビットライングループ２と，２５
６本のワードライングループ３とで規定される２５６Ｋ
Ｂの容量を有している。１０２４個のビットライン対Ｂ
Ｌ０，ＮＢＬＯ（Ｎは反転を示す。図面においてはＢＬ
の上に反転を示すバーが用いられている。）−−−ＢＬ
１０２３，ＮＢＬ１０２３は１０２４個のセンスアンプ
ＳＡ０，ＳＡ１，−−−ＳＡ１０２３からなるセンスア
ンプグループ５に接続されている。２５６本のワードラ
インＷＬ０，ＷＬ１，−−−ＷＬ２５５はＸデコーダ回
路７に接続されている。
【００１６】図２にＸデコーダ回路７の詳細回路図を示
す。Ｘデコーダ回路７は第１段のＡＮＤゲート７Ａ１，
７Ａ２，−−−７Ａ６４，第２段のＯＲゲート７Ｂ−
１，７Ｂ−２，−−−７Ｂ−６４，さらに第３段のＡＮ
Ｄゲートグループ７Ｃ１，７Ｃ２−−−７Ｃ６４から構
成されている。第３段のＡＮＤゲートグループ７Ｃ１，
−−−７Ｃ６４には２５６本のワードラインＷＬ０−−
−ＷＬ２５５が接続されている。第３段のＡＮＤゲート
グループのそれぞれは４個並列に接続されたＡＮＤゲー
ト，例えば７Ｃ１−１，７Ｃ１−２，−−−７Ｃ１−４
から構成される。
す。Ｘデコーダ回路７は第１段のＡＮＤゲート７Ａ１，
７Ａ２，−−−７Ａ６４，第２段のＯＲゲート７Ｂ−
１，７Ｂ−２，−−−７Ｂ−６４，さらに第３段のＡＮ
Ｄゲートグループ７Ｃ１，７Ｃ２−−−７Ｃ６４から構
成されている。第３段のＡＮＤゲートグループ７Ｃ１，
−−−７Ｃ６４には２５６本のワードラインＷＬ０−−
−ＷＬ２５５が接続されている。第３段のＡＮＤゲート
グループのそれぞれは４個並列に接続されたＡＮＤゲー
ト，例えば７Ｃ１−１，７Ｃ１−２，−−−７Ｃ１−４
から構成される。
【００１７】図１，図２では４本置きにワードラインを
同時に選択した例を示す。図１の例では，全てのセルに
初期値としてデータ「１」のレベルを書き込む。次に例
えばＷＬ１，ＷＬ５，ＷＬ９，−−−ＷＬ２５３に接続
されるセル全てに，データ「０」のレベルを書き込む。
次に，この装置を特殊動作モードにする。例えば，特定
した入力ピンへ高電圧を印加することを行い，この特殊
動作モードに入るようにする。ディスターブ試験を行う
ためにワードラインＷＬ１を選択駆動すると同時にワー
ドラインＷＬ５，ＷＬ９，−−−ＷＬ２５３も駆動され
る。このとき選択されなかったワードラインに接続され
ているセルに対してディスターブ試験を行っていること
になる。その後，選択されなかったワードラインつまり
ＷＬ０，２，３，４，６−−−２５２，２５４，２５５
に接続されるセルのデータを読み，データ破壊があるか
どうかを確認する。次に，ワードラインＷＬＯ，ＷＬ
２，ＷＬ３についてワードラインＷＬ１と同様にして試
験を行う。
同時に選択した例を示す。図１の例では，全てのセルに
初期値としてデータ「１」のレベルを書き込む。次に例
えばＷＬ１，ＷＬ５，ＷＬ９，−−−ＷＬ２５３に接続
されるセル全てに，データ「０」のレベルを書き込む。
次に，この装置を特殊動作モードにする。例えば，特定
した入力ピンへ高電圧を印加することを行い，この特殊
動作モードに入るようにする。ディスターブ試験を行う
ためにワードラインＷＬ１を選択駆動すると同時にワー
ドラインＷＬ５，ＷＬ９，−−−ＷＬ２５３も駆動され
る。このとき選択されなかったワードラインに接続され
ているセルに対してディスターブ試験を行っていること
になる。その後，選択されなかったワードラインつまり
ＷＬ０，２，３，４，６−−−２５２，２５４，２５５
に接続されるセルのデータを読み，データ破壊があるか
どうかを確認する。次に，ワードラインＷＬＯ，ＷＬ
２，ＷＬ３についてワードラインＷＬ１と同様にして試
験を行う。
【００１８】図２を用いて通常モードとディスターブ試
験モードの動作を詳細に述べる。通常モードにおいて，
プリデコーダ（図示せず）からのＸアドレスである第１
のプリデコード信号ＸＦＨ０，ＸＦＨ１，−−−ＸＦＨ
１１によって対応するＡＮＤゲート７Ａ１，７Ａ２，−
−７Ａ６４中一つのゲートが選択され，出力がＨｉレベ
ルになる。例えば，Ｘアドレスが０（ＦＨ０）の時７Ａ
１の出力だけがＨｉレベルになる。通常モードにおいて
マルチワード制御信号はＬｏｗレベルになっているので
７Ｂ１の出力だけがＨｉレベルになる。さらに外部から
入力されるＸアドレスに応じて，プリデコード信号ＸＦ
Ｌ０から３のうち１つがＨｉレベルになりＸアドレスが
０の時，７Ｃ１−１の出力つまりワードラインＷＬ０の
みが選択駆動されＨｉレベルになる。
験モードの動作を詳細に述べる。通常モードにおいて，
プリデコーダ（図示せず）からのＸアドレスである第１
のプリデコード信号ＸＦＨ０，ＸＦＨ１，−−−ＸＦＨ
１１によって対応するＡＮＤゲート７Ａ１，７Ａ２，−
−７Ａ６４中一つのゲートが選択され，出力がＨｉレベ
ルになる。例えば，Ｘアドレスが０（ＦＨ０）の時７Ａ
１の出力だけがＨｉレベルになる。通常モードにおいて
マルチワード制御信号はＬｏｗレベルになっているので
７Ｂ１の出力だけがＨｉレベルになる。さらに外部から
入力されるＸアドレスに応じて，プリデコード信号ＸＦ
Ｌ０から３のうち１つがＨｉレベルになりＸアドレスが
０の時，７Ｃ１−１の出力つまりワードラインＷＬ０の
みが選択駆動されＨｉレベルになる。
【００１９】ディスターブ試験の時は第１のプリデコー
ド信号ＸＦＨ０，ＸＦＨ１，−−−ＸＨＦ１１によるこ
のＡＮＤゲート７Ａ１−−−７Ａ６４の選択は関係な
い。つまり，プリデコーダからマルチワード制御信号が
出力され，マルチワード制御信号はＨｉになっているの
で，ＯＲゲート７Ｂ−１，７Ｂ−２，−−−７Ｂ−６４
が同時に選択される。ＯＲゲート７Ｂ−１，７Ｂ−２，
−−−７Ｂ−６４が同時に選択されると，プリデコーダ
からの４ビットの第２のプリデコード信号ＸＦＬ０〜３
によって，それぞれＡＮＤゲートグループ７Ｃ１，７Ｃ
２−−−７Ｃ６４に対応するＡＮＤゲートが働き，これ
らＡＮＤグループに接続されたワードラインＷＬが同時
に選択される。例えば，Ｘアドレスが０つまり第２のプ
リデコード信号ＸＦＬ０が入力されるとワードラインＷ
Ｌ０，ＷＬ４，ＷＬ８，−−−ＷＬ２５２が同時に選択
される。
ド信号ＸＦＨ０，ＸＦＨ１，−−−ＸＨＦ１１によるこ
のＡＮＤゲート７Ａ１−−−７Ａ６４の選択は関係な
い。つまり，プリデコーダからマルチワード制御信号が
出力され，マルチワード制御信号はＨｉになっているの
で，ＯＲゲート７Ｂ−１，７Ｂ−２，−−−７Ｂ−６４
が同時に選択される。ＯＲゲート７Ｂ−１，７Ｂ−２，
−−−７Ｂ−６４が同時に選択されると，プリデコーダ
からの４ビットの第２のプリデコード信号ＸＦＬ０〜３
によって，それぞれＡＮＤゲートグループ７Ｃ１，７Ｃ
２−−−７Ｃ６４に対応するＡＮＤゲートが働き，これ
らＡＮＤグループに接続されたワードラインＷＬが同時
に選択される。例えば，Ｘアドレスが０つまり第２のプ
リデコード信号ＸＦＬ０が入力されるとワードラインＷ
Ｌ０，ＷＬ４，ＷＬ８，−−−ＷＬ２５２が同時に選択
される。
【００２０】ここで図３に「１ワードライン，１／４
（クォーター）ビットライン・ピッチ」の一例のメモリ
セルの素子分離レイアウトを示す。この例では，スタッ
クイン・トレンチ形のＤＲＡＭの平面図を示し，野球の
ホームベース形をした８個のスタックイン・トレンチ５
１〜５８が形成され，モート領域６１，６２はビットラ
インコンタクト８１を中心にしたビットライン方向に段
違いになった位置に形成されている。ここで，ビットラ
インＢＬはワードラインＷＬに直交する方向に配置され
ている。１ワードライン，１／４（クォーター）ビット
ライン・ピッチとはワードラインが１ライン進む間隔の
間に，ビットラインが１／４進むように形成されている
レイアウトを言う。図３の例ではすでに述べたようにワ
ードラインＷＬ５を選択駆動すると隣接するワードライ
ンＷＬ４とＷＬ６だけではなくＷＬ２，ＷＬ３およびＷ
Ｌ７，ＷＬ８のディスターブ試験を行うことが出来る。
この例では１本ではなく６４本を同時に選択できるので
試験時間は１／６４に短縮される。
（クォーター）ビットライン・ピッチ」の一例のメモリ
セルの素子分離レイアウトを示す。この例では，スタッ
クイン・トレンチ形のＤＲＡＭの平面図を示し，野球の
ホームベース形をした８個のスタックイン・トレンチ５
１〜５８が形成され，モート領域６１，６２はビットラ
インコンタクト８１を中心にしたビットライン方向に段
違いになった位置に形成されている。ここで，ビットラ
インＢＬはワードラインＷＬに直交する方向に配置され
ている。１ワードライン，１／４（クォーター）ビット
ライン・ピッチとはワードラインが１ライン進む間隔の
間に，ビットラインが１／４進むように形成されている
レイアウトを言う。図３の例ではすでに述べたようにワ
ードラインＷＬ５を選択駆動すると隣接するワードライ
ンＷＬ４とＷＬ６だけではなくＷＬ２，ＷＬ３およびＷ
Ｌ７，ＷＬ８のディスターブ試験を行うことが出来る。
この例では１本ではなく６４本を同時に選択できるので
試験時間は１／６４に短縮される。
【００２１】ここで述べたワードラインを同時に選択駆
動することはメモリセルのレイアウトに応じて考える必
要がある。図４は第２の実施例である「１ワードライン
３／４ビットラインピッチ」のレイアウトを示す。こ
のレイアウトにおいては，モート領域１１１をビットラ
イン・コンタクト部１２１を中心として複数のワードラ
インＷＬおよびこれらのワードラインＷＬと直交する複
数のビットライン（図示せず）とほぼ４５度の角度で傾
斜しているワードラインＷＬ２，ＷＬ３まで延び，その
延びの先端がビットラインと並行に，換言すれば，ワー
ドラインＷＬと直交して隣接するワードラインＷＬとそ
の隣のワードラインＷＬとの間，たとえば，ワードライ
ンＷＬ１とワードラインＷＬ２との間のワードラインＷ
Ｌ３とワードラインＷＬ４との間まで延びて形成されて
いる。
動することはメモリセルのレイアウトに応じて考える必
要がある。図４は第２の実施例である「１ワードライン
３／４ビットラインピッチ」のレイアウトを示す。こ
のレイアウトにおいては，モート領域１１１をビットラ
イン・コンタクト部１２１を中心として複数のワードラ
インＷＬおよびこれらのワードラインＷＬと直交する複
数のビットライン（図示せず）とほぼ４５度の角度で傾
斜しているワードラインＷＬ２，ＷＬ３まで延び，その
延びの先端がビットラインと並行に，換言すれば，ワー
ドラインＷＬと直交して隣接するワードラインＷＬとそ
の隣のワードラインＷＬとの間，たとえば，ワードライ
ンＷＬ１とワードラインＷＬ２との間のワードラインＷ
Ｌ３とワードラインＷＬ４との間まで延びて形成されて
いる。
【００２２】スタックイン・トレンチ領域１３１，１３
２が並行に延びるモート領域の先端のコンタクト部１４
１，１４２に形成されている。スタックイン・トレンチ
領域１３３，１３４は隣接するモート領域１１１，１１
２の間にこれらのモート領域１１１，１１２と並行に形
成されている。
２が並行に延びるモート領域の先端のコンタクト部１４
１，１４２に形成されている。スタックイン・トレンチ
領域１３３，１３４は隣接するモート領域１１１，１１
２の間にこれらのモート領域１１１，１１２と並行に形
成されている。
【００２３】このような「３／４ビットライン・ピッ
チ」レイアウトにおいては，上記図１および図２を図解
して述べた，ワードラインの同時選択は，たとえば，２
本おきに行われる。２本おきに複数のワードラインを同
時選択すれば，ディスターブ試験時間は２／２５６＝１
／１２８程度に短縮できる。
チ」レイアウトにおいては，上記図１および図２を図解
して述べた，ワードラインの同時選択は，たとえば，２
本おきに行われる。２本おきに複数のワードラインを同
時選択すれば，ディスターブ試験時間は２／２５６＝１
／１２８程度に短縮できる。
【００２４】図５は第３の実施例であるディスターブ試
験において消費電力を低減する方法を示す。基本的な考
え方は，第１，第２の実施例ではマット内の複数のワー
ド線を同時に選択したが，全く同時に選択するのではな
く少しずつ時間をずらして選択を行うことで消費電流の
ピーク電流およびセンスアンプの消費電流を減少させる
ものである。以下詳細に説明を行う。
験において消費電力を低減する方法を示す。基本的な考
え方は，第１，第２の実施例ではマット内の複数のワー
ド線を同時に選択したが，全く同時に選択するのではな
く少しずつ時間をずらして選択を行うことで消費電流の
ピーク電流およびセンスアンプの消費電流を減少させる
ものである。以下詳細に説明を行う。
【００２５】ここでは図１を参考にして説明を行う。第
１の動作タイミングＯＴ１において，全部のセルに
「１」を書き込む。この例ではＲＡＳ信号の１サイクル
の動作時間は１１０ｎｓである。第２の動作タイミング
ＯＴ２において，４ワードライン間隔でワードラインを
選択する。ワードラインＷＬ１，ＷＬ５−−−ＷＬ２５
３が順に選択され，データ「０」をそのワードラインに
接続されるセルに書き込む。
１の動作タイミングＯＴ１において，全部のセルに
「１」を書き込む。この例ではＲＡＳ信号の１サイクル
の動作時間は１１０ｎｓである。第２の動作タイミング
ＯＴ２において，４ワードライン間隔でワードラインを
選択する。ワードラインＷＬ１，ＷＬ５−−−ＷＬ２５
３が順に選択され，データ「０」をそのワードラインに
接続されるセルに書き込む。
【００２６】第３の動作タイミングにおいて，ディスタ
ーブ試験を行う。この時，ワードラインＷＬ１，ＷＬ
５，ＷＬ９−−−ＷＬ２５３と順に選択しリフレッシュ
を行う（ＯＴ３−１からＯＴ３−２５３のサイクルを参
照のこと）。通常の動作だとワードラインＷＬ１を選択
した後ワードラインＷＬ５を選択する際，ワードライン
ＷＬ１は非選択になりＬｏｗレベルの電圧が掛けられる
が，この例は異なりワードラインＷＬ１にもリセットを
かけずにＨｉを保つようにする。またセンスアンプは通
常ＲＡＳ信号に同期し各サイクル毎に，駆動とプリチャ
ージが行われるがこのときは動作が異なる。ワードライ
ンＷＬ１を選択した後センスアンプは通常と同様に駆動
されるが，ワードラインＷＬ１をリセットせずにワード
ラインＷＬ５を駆動するためセンスアンプもプリチャー
ジせず駆動状態を保つようにする。これによりワードラ
イン選択時とディスターブ試験時の消費電力を抑えるこ
とが出来る。この第３の動作タイミングＯＴ３の期間の
全体の時間は１１０ｎｓ×６４ステップで合計約７μｓ
である。
ーブ試験を行う。この時，ワードラインＷＬ１，ＷＬ
５，ＷＬ９−−−ＷＬ２５３と順に選択しリフレッシュ
を行う（ＯＴ３−１からＯＴ３−２５３のサイクルを参
照のこと）。通常の動作だとワードラインＷＬ１を選択
した後ワードラインＷＬ５を選択する際，ワードライン
ＷＬ１は非選択になりＬｏｗレベルの電圧が掛けられる
が，この例は異なりワードラインＷＬ１にもリセットを
かけずにＨｉを保つようにする。またセンスアンプは通
常ＲＡＳ信号に同期し各サイクル毎に，駆動とプリチャ
ージが行われるがこのときは動作が異なる。ワードライ
ンＷＬ１を選択した後センスアンプは通常と同様に駆動
されるが，ワードラインＷＬ１をリセットせずにワード
ラインＷＬ５を駆動するためセンスアンプもプリチャー
ジせず駆動状態を保つようにする。これによりワードラ
イン選択時とディスターブ試験時の消費電力を抑えるこ
とが出来る。この第３の動作タイミングＯＴ３の期間の
全体の時間は１１０ｎｓ×６４ステップで合計約７μｓ
である。
【００２７】第４の動作タイミングＯＴ４において，６
４ｍｓの時間リフレッシュを行いディスターブ試験を行
う。第５の動作タイミングにおいて，ディスターブ試験
終了モードに入る。第１のステップＯＴ５−１において
選択されているワードラインを全部ゆっくり消去（オ
フ）にする。これは消費電力を減らすためである。以下
ＯＴ５−２以後のステップでワードラインＷＬ２，ＷＬ
３，ＷＬ４，ＷＬ６−−−ＷＬ２５６を選択し接続する
セルにリフレッシュを行う。
４ｍｓの時間リフレッシュを行いディスターブ試験を行
う。第５の動作タイミングにおいて，ディスターブ試験
終了モードに入る。第１のステップＯＴ５−１において
選択されているワードラインを全部ゆっくり消去（オ
フ）にする。これは消費電力を減らすためである。以下
ＯＴ５−２以後のステップでワードラインＷＬ２，ＷＬ
３，ＷＬ４，ＷＬ６−−−ＷＬ２５６を選択し接続する
セルにリフレッシュを行う。
【００２８】第６の動作タイミングにおいて，ＷＬ２，
ＷＬ３，ＷＬ４，ＷＬ６−−−ＷＬ２５６の読出しを行
う。もし読出したデータが「１」であればディスターブ
試験結果は正常であるが，「０」のデータが読み出され
たときはデータが破壊されたことになる。この実施例に
おいてもディスターブ試験時間はほぼ１／６４に短縮で
き（５２７秒／６４＝約８．３秒），さらにセンスアン
プがリセットしないのでセンスアンプでの消費電力が低
減出来る。
ＷＬ３，ＷＬ４，ＷＬ６−−−ＷＬ２５６の読出しを行
う。もし読出したデータが「１」であればディスターブ
試験結果は正常であるが，「０」のデータが読み出され
たときはデータが破壊されたことになる。この実施例に
おいてもディスターブ試験時間はほぼ１／６４に短縮で
き（５２７秒／６４＝約８．３秒），さらにセンスアン
プがリセットしないのでセンスアンプでの消費電力が低
減出来る。
【００２９】以上，本発明の実施例として，ＤＲＡＭを
例示して特定的な例示を述べたが，本発明の半導体記憶
装置の試験方法を上述した例示に限定されない。
例示して特定的な例示を述べたが，本発明の半導体記憶
装置の試験方法を上述した例示に限定されない。
【００３０】
【発明の効果】上述したように，本発明の半導体記憶装
置によれば，ディスターブ試験時間が短縮できる。また
本発明によれば，ディスターブ試験における消費電力を
低減できる。
置によれば，ディスターブ試験時間が短縮できる。また
本発明によれば，ディスターブ試験における消費電力を
低減できる。
【図１】本発明の半導体記憶装置の第１実施例の半導体
記憶装置内のメモリセル駆動方法を示す図である。
記憶装置内のメモリセル駆動方法を示す図である。
【図２】図１における半導体記憶装置内のデコーダの回
路図である。
路図である。
【図３】本発明の半導体記憶装置の試験方法に適用され
る１例としての，１ワードライン，１／２ビットライン
・ピッチの素子分離レイアウトを示す図である。
る１例としての，１ワードライン，１／２ビットライン
・ピッチの素子分離レイアウトを示す図である。
【図４】本発明の半導体記憶装置の試験方法に適用され
る他の例としての，１ワードライン，３／４ビットライ
ン・ピッチの素子分離レイアウトを示す図である。
る他の例としての，１ワードライン，３／４ビットライ
ン・ピッチの素子分離レイアウトを示す図である。
【図５】図１に示した本発明の実施例としてのＤＲＡＭ
における動作タイミング図である。
における動作タイミング図である。
【図６】半導体記憶装置の一般的な配置構成を示す図で
ある。
ある。
【図７】図６に示した半導体記憶装置内の１つのＭＡＴ
の詳細構成図である。
の詳細構成図である。
【図８】従来の半導体記憶装置の試験方法におけるタイ
ミング図である。
ミング図である。
１・・メモリマトリクスアレーブロック， ２・・ビットライングループ， ３・・ワードライングループ， ５・・センスアンプグループ， ７・・Ｘデコーダ回路。
Claims (2)
- 【請求項１】マトリクス状に配置されたメモリセルと，
前記メモリセルを選択するビット線，ワード線と，前記
ビット線に接続されるセンスアンプと，メモリセルの素
子分離レイアウトに対応して定まる所定の間隔で，複数
のワード線を複数本おきにほぼ同時に選択する試験モー
ドを有し，前記ワード線に接続され，アドレス信号に応
答し前記ワード線を選択的に駆動するアドレスデコード
回路とを有することを特徴とする半導体記憶装置。 - 【請求項２】前記アドレスデコード回路が前記試験モー
ドの際，前記ワード線を所定の遅延時間で順に駆動し，
かつ前記ワード線の駆動時にはセンスアンプをリセット
させないように動作することを特徴とする請求項１に記
載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23653592A JP3199862B2 (ja) | 1992-08-12 | 1992-08-12 | 半導体記憶装置 |
| US08/105,203 US5455796A (en) | 1992-08-12 | 1993-08-10 | Semiconductor memory device |
| EP93112936A EP0600160B1 (en) | 1992-08-12 | 1993-08-12 | Semiconductor memory device with a test mode |
| DE69329011T DE69329011T2 (de) | 1992-08-12 | 1993-08-12 | Halbleiterspeichergerät mit Prüfmodus |
| KR1019930015584A KR100314228B1 (ko) | 1992-08-12 | 1993-08-12 | 반도체메모리디바이스 |
| TW083108550A TW252219B (ja) | 1992-08-12 | 1994-09-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23653592A JP3199862B2 (ja) | 1992-08-12 | 1992-08-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660699A true JPH0660699A (ja) | 1994-03-04 |
| JP3199862B2 JP3199862B2 (ja) | 2001-08-20 |
Family
ID=17002118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23653592A Expired - Lifetime JP3199862B2 (ja) | 1992-08-12 | 1992-08-12 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5455796A (ja) |
| EP (1) | EP0600160B1 (ja) |
| JP (1) | JP3199862B2 (ja) |
| KR (1) | KR100314228B1 (ja) |
| DE (1) | DE69329011T2 (ja) |
| TW (1) | TW252219B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476787A (en) * | 1992-04-24 | 1995-12-19 | Director-General Of Agency Of Industrial Science And Technology | Method of removing nitrogen impurities from water using hydrocarbon-producing microalga |
| WO2004079745A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法 |
| US7050350B2 (en) | 2002-11-29 | 2006-05-23 | Oki Electric Industry Co., Ltd. | Field memory having a line memory in a memory cell array |
| US7142472B2 (en) | 2003-10-07 | 2006-11-28 | Elpida Memory, Inc. | Semiconductor memory device and method for testing same |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3305056B2 (ja) * | 1993-08-31 | 2002-07-22 | 沖電気工業株式会社 | ダイナミックｒａｍ |
| KR0141432B1 (ko) * | 1993-10-01 | 1998-07-15 | 기다오까 다까시 | 반도체 기억장치 |
| JPH08510080A (ja) * | 1994-03-09 | 1996-10-22 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 漸増的なワードラインの活性化によるｉ▲下ｄｄｑ▼試験可能なメモリ |
| TW318281B (ja) * | 1994-08-30 | 1997-10-21 | Mitsubishi Electric Corp | |
| KR0174338B1 (ko) * | 1994-11-30 | 1999-04-01 | 윌리엄 티. 엘리스 | 간단하게 테스트할 수 있는 구성을 갖는 랜덤 액세스 메모리 |
| EP0745998B1 (en) * | 1995-05-31 | 2004-01-02 | United Memories, Inc. | Circuit and method for accessing memory cells of a memory device |
| US5619460A (en) * | 1995-06-07 | 1997-04-08 | International Business Machines Corporation | Method of testing a random access memory |
| KR0172350B1 (ko) * | 1995-12-29 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 고속 디스터브 테스트 방법 및 워드라인 디코더 |
| US5995429A (en) * | 1997-05-30 | 1999-11-30 | Fujitsu Limited | Semiconductor memory device capable of multiple word-line selection and method of testing same |
| DE10038665C1 (de) * | 2000-08-08 | 2002-03-14 | Infineon Technologies Ag | Schaltungsanordnung zum Deaktivieren von Wortleitungen einer Speichermatrix |
| US6407953B1 (en) | 2001-02-02 | 2002-06-18 | Matrix Semiconductor, Inc. | Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays |
| US6768685B1 (en) | 2001-11-16 | 2004-07-27 | Mtrix Semiconductor, Inc. | Integrated circuit memory array with fast test mode utilizing multiple word line selection and method therefor |
| DE102005009360B3 (de) * | 2005-03-01 | 2006-09-21 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit aktivierbaren Leseverstärkern |
| US7170804B2 (en) * | 2005-04-05 | 2007-01-30 | Infineon Technologies Ag | Test mode for detecting a floating word line |
| JP2007273028A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP6868466B2 (ja) * | 2017-05-25 | 2021-05-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2516973A1 (de) * | 1975-04-17 | 1976-10-28 | Philips Patentverwaltung | Pruefanordnung |
| EP0101107A2 (en) * | 1982-07-19 | 1984-02-22 | Motorola, Inc. | Method of testing a semiconductor memory array |
| JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| US4890263A (en) * | 1988-05-31 | 1989-12-26 | Dallas Semiconductor Corporation | RAM with capability for rapid clearing of data from memory by simultaneously selecting all row lines |
-
1992
- 1992-08-12 JP JP23653592A patent/JP3199862B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-10 US US08/105,203 patent/US5455796A/en not_active Expired - Lifetime
- 1993-08-12 DE DE69329011T patent/DE69329011T2/de not_active Expired - Lifetime
- 1993-08-12 KR KR1019930015584A patent/KR100314228B1/ko not_active IP Right Cessation
- 1993-08-12 EP EP93112936A patent/EP0600160B1/en not_active Expired - Lifetime
-
1994
- 1994-09-16 TW TW083108550A patent/TW252219B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476787A (en) * | 1992-04-24 | 1995-12-19 | Director-General Of Agency Of Industrial Science And Technology | Method of removing nitrogen impurities from water using hydrocarbon-producing microalga |
| US7050350B2 (en) | 2002-11-29 | 2006-05-23 | Oki Electric Industry Co., Ltd. | Field memory having a line memory in a memory cell array |
| WO2004079745A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法 |
| US7142472B2 (en) | 2003-10-07 | 2006-11-28 | Elpida Memory, Inc. | Semiconductor memory device and method for testing same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0600160A3 (en) | 1994-10-05 |
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| DE69329011T2 (de) | 2001-03-22 |
| KR950030163A (ko) | 1995-11-24 |
| TW252219B (ja) | 1995-07-21 |
| US5455796A (en) | 1995-10-03 |
| EP0600160B1 (en) | 2000-07-12 |
| KR100314228B1 (ko) | 2001-12-28 |
| DE69329011D1 (de) | 2000-08-17 |
| EP0600160A2 (en) | 1994-06-08 |
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