KR100314228B1 - 반도체메모리디바이스 - Google Patents

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KR100314228B1
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윌리엄 비. 켐플러
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Abstract

반도체 메모리 디바이스의 교란 검사 시간이 짧아질 수 있고 전력 소비가 줄어들 수 있는 반도체 메모리 디바이스.
본 발명의 반도체 메모리 디바이스에 대한 교란 검사에 있어서, 소자 분리 레이아웃에 대응하는 선정된 간격으로 복수의 워드 라인들이 동시에 선택된다. 워드 라인들이 소자 분리 레이아웃에 대응하여 선택될 때, 소자 분리 상태에 의해 발생된 간섭이 배제될 수 있다. 복수의 워드 라인들이 동시에 선택되기 때문에 동작 시간은 단축될 수 있다. 워드 라인이 선택된 상태로 유지되며 감지 증폭기가 리셋되지 않기 때문에, 복수의 워드 라인들이 동시에 선택되더라도 전력 소비가 증가하지 않는다.

Description

반도체 메모리 디바이스
제1도는 본 발명의 반도체 메모리 디바이스 내에서의 메모리 셀 구동 방법을 도시한 다이어그램.
제2도는 제1도의 반도체 메모리 디바이스 내의 디코더의 회로 다이어그램.
제3도는 본 발명의 반도체 메모리 디바이스의 검사 방법의 한 예로서 사용된 1-워드 라인, 1/2-비트 라인 피치 설계의 소자 분리 레이아웃을 도시한 도면.
제4도는 본 발명의 반도체 메모리 디바이스의 검사 방법의 다른 예로서 사용된 1-워드 라인, 3/4-비트 라인 피치 설계의 소자 분리 레이아웃을 도시한 도면.
제5도는 본 발명의 한 응용예로서 DRAM의 동작 타이밍 차트를 도시한 도면.
제6도는 반도체 메모리 디바이스의 일반적인 레이아웃 구성을 도시한 도면.
제7도는 제6도에 도시된 반도체 메모리 디바이스 내의 한 매트(mat)를 도시한 상세 구성 다이어그램.
제8도는 종래의 반도체 메모리 디바이스의 검사 방법을 도시한 타이밍 차트.
* 도면의 주요 부분에 대한 부호의 설명
1 : 메모리 매트릭스 어레이 블럭
2 : 비트 라인 그룹
3 : 워드 라인 그룹
5 : 감지 증폭기
7 : X-디코더 회로
본 발명은 반도체 메모리 디바이스의 한 형태에 관한 것이다. 특히, 본 발명은 교란(disturb) [음역(transliteration)] 검사 기능을 갖는 반도체 메모리 디바이스에 관한 것이다.
동적 램(DRAM)과 같은 반도체 메모리 디바이스에 대해서는, 다음 2가지 형태의 검사가 수행될 수 있다: 그 하나는 검사 대상으로서의 메모리 셀의 주변 장치가 변경되지 않고, 메모리 셀의 유지 특성이 검사되는 정적 검사(중지 검사); 및 다른 하나는, 셀 간섭 (cell interference), 디지트 라인(digit line)의 결함, 감지 증폭기의 열등한 작동, 열악한 출력 라인들 등을 검사하기 위해 검사 대상으로서의 메모리 셀의 주변 조건이 변경되는 동적 검사(교란 검사).
본 발명은 교란 검사 기능을 갖는 특정 형태의 반도체 메모리 디바이스에 관한 것이다.
보통은, DRAM의 메모기 셀 영역은 작은 메모리 블럭들 즉, 매트(mat) 또는 어레이로 알려진 메모리 셀 콜렉션들로 분리될 수 있다. 각각의 매트에 있어서, 선택 및 활성화가 실행되고, 정보의 판독/기록이 실행된다. 이것에 관해서는 제6도에 도시된 4MB DRAM의 실시예를 참조하여 설명되어 있다.
이 실시예에서, 메모리 영역은 매트 A에서 매트 P까지 16개의 영역으로 분할된다. 이 경우에, 외부로부터 입력된 어드레스가 X=0, Y=0이면, 상기 매트들 중에서 4개의 매트(A, E, I 및 M)가 활성화된다 제7(B)도에 도시된 바와 같이, 1개의 셀은 1개의 워드 라인 WL 및 1개의 비트 리인 BL에 접속된다. 결과적으로, 제 7(A)도에 도시된 바와 같이, 256 워드 라인들 및 1024 비트 라인들을 포함하여 1개의 매트는 전체 256K 비트 셀들로 구성된다. 매트가 활성화되면, 1개의 워드 라인은 외부로부터 입력된 X-어드레스에 대응하는 256 워드 라인들로부터 선택되고, 이 워드 라인에 접속된 1024 셀들의 데이타는 비트 라인들에 전송된다. 감지 증폭기 SA가 턴온되면, 이들 셀들의 데이타가 증폭되고, 증폭된 값들은 셀들 내로 재로드 [리프레시(refresh) 동작]된다. 이외에도, 1개의 워드[라인]에 접속된 1024 감지 증폭기 SA들 중에서, 1개의 감지 증폭기가 Y-어드레스에 대응하여 선택된다. 이 감지 증폭기를 통해서, 셀의 데이타들이 억세스된다(판독/기록).
이 경우에, DRAM의 전력 소모는 X/Y 어드레스 버퍼, X/Y 디코더, 워드 라인, 감지 증폭기, 제어 회로 등을 구동하기 위한 전력 소모의 합이다. 제8도를 참조하면, DRAM의 동작은 전력 소모의 관점에서 설셩될 수 있다. 먼저, RAS(열 어드레스 스트로브; ROW ADDRESS STROBE) 신호가 하이 레벨에서 로우 레벨로 변하면, X-어드레스 버퍼가 작동하고, 외부로부터의 X-어드레스 입력이 내부로 인출된다. 그 다음에, X-디코더가 작동한다. 이 어드레스에 대응하여, 워드 라인은 선택되고 구동된다 (이 시점에서, 전력이 먼저 소모된다). 워드 라인이 비트 라인에 전송된 구동 셀의 데이타를 포함하면, 감지 증폭기가 작동하여 비트 라인의 데이타를 증폭시킨다(이 시점에서, 새로운 전력 소모가 발생한다). CAS 신호의 도움으로, Y-어드레스 신호가 인출되고, 다음에 후속 동작이 따른다. 데이타의 판독/기록 동작 또는 리프레시 동작이 종료되면, RAS 신호는 하이 레벨로 되고; 어드레스 버퍼, 디코더 및 워드 라인은 리세트되며; 비트 라인 및 감지 증폭기는 재충전되고; 한 사이클이 종료된다. 이들 일련의 동작에 있어서, 대부분의 전력 소모는 감지 증폭기의 구동에 기인한다. 비트 라인 쌍은 감지 증폭기에 접속되기 때문에, 전력 소모는 충전/방전이 일어날 때에 생긴다.
동적 메모리에 있어서, 정보는 전하의 형태로 기록된다. 결과적으로, 메모리 셀들이 규정된 시간 간격 내에 리프레시(재기록)되지 않으면, 정보는 기판으로의 누설 등으로 인해 소실된다. 이러한 경우에 있어서의 특징은 tREF(리프레시, 대기 시간)로서 정해진다. 이 시간 간격 내에 실행된 검사는 중지 검사 또는 교란 검사로서 잘 알려져 있다. 실제 교란 검사에 있어서, 각각의 치간 포인트에서 특정 셀은 주변 셀들에 대해 실행된 기록/판독 동작과 관련이 있고, 다른 셀들, 비트 라인들, 및 다른 외부 요인들의 변화에 의해 발생된 관련 셀의 정보에 있어서의 변화 여부에 따라 실행될 검사들과 관련이 있다.
다음에, 제8도에 도시된 4MB DRAM 셀의 교란 검사에 대해서는 플로우차트를 참조하여 설명되어진다. 이 실시예에서, 채택된 셀의 구성은 "1-워드 라인, 1/2-비트 라인 피치" 구성이다. 제1 동작 타이밍 OT1에서, RAS 신호가 변경되고, 레벨 "1"이 WL0 및 WL2를 포함하는 모든 워드 라인에 접속된 셀들에 기록된다. 다음에, 제2 동작 타이밍 OT2에서, 레벨 "0"은 워드 라인 WL1에 접속된 셀에 기록된다. 기록 동작 후에, X=1(WL1)이 선택되면, 워드 라인 WL1에 접속된 셀들의 데이타가 판독된다. 데이터 값은 감지 증폭기에 의해 증폭되어 재로드된다. 즉, 서로 순차적으로 관련된 X-어드레스들을 갖는 X=0, X=2 (WL0, WL2)에 접속된 셀들에 대해 교란 검사가 실행된다. 다음에, 제3 동작 타이밍 OT3에서, 워드 라인 WL1은 규정된 시간(64 msec와 같은 tREF로부터 정해진 시간) 내에 몇몇 사이클 동안 선택된다. 다음에, 제4 동작 타이밍 OT4에서, 워드라인 WL0 및 WL2에 접속된 셀들의 데이타가 판독된다. "1"로 초기에 로드된 데이타가 "1"로 초기에 로드된 데이타가 "1"로 남아 있는지 "0"으로 변했는지의 여부에 대한 검사가 행해진다. "0"으로 변경되면, 이는 ㄷ이타가 손상을 입었다는 것을 의미한다.
제5 동작 타이밍 OT5 및 제6 동작 타이밍 OT6의 사이클에서, 리프레시 동작이 검사 대상이 아닌 다른 셀들에 대해 실행되고, 초기값은 교란 검사 시에 사용된 셀들, 즉 이 예에서는 워드 라인 WL1의 셀들에 대해 리세트된다.
이 실시예에서, 동시에 활성화되는 매트들은 4 매트들, 즉 16 매트들의 1/4이다. 결과적으로, 동일한 검사가 나머지 3/4 매트들에 대해서도 실행된다. 이 검사에 있어서, 대부분의 검사 시간이 셀들의 판독/기록 동작에 대한 것이 아니고, 대신에 tREF와 재생 사이클 수의 곱 (256 x 4)에 의해 정해진 교란 동작 주기로서 사용 된다. 64 MB에 대해, 검사 시간은 64 msec x 8K 사이클 = 512 sec이다. 이 점이 문제가 된다.
교란 검사의 검사 시간을 짧게 하기 위해서, 홀수 또는 짝수의 X-어드레스(워드 라인)들이 동시에 선택되는, 즉 모든 다른 워드 라인이 선택되는 방법이 제안된다.
7(A)도는 모든 다른 워드 라인이 선택된 때의 일부를 도시하는 도면이다. 이 경우에, 예를 들어, 짝수 워드 라인 WL0, WL2, WL4, WL254들은 동시에 선택되고; WL1과 같은 홀수 라인에 접속된 메모리 셀들게 대해, 인접 워드 라인 WL0 및 WL2로 부터의 간섭에 의해 발생된 메모리 내의 데이타 손상에 대한 검사가 실행된다. 복수의 워드 라인들로 이루어진 교번 그룹이 선택되기 때문에, 교란 검사 시간이 짧아질 수 있다.
종래의 "1-워드 라인, 1/2-비트 라인 피치" 구성에 있어서, 교번 그룹의 복수의 워드 라인들이 선택되면, 검사 시간이 짧아질 수 있다. 그러나, 고밀도 메모리 셀(64 MB 이상)에 있어서, 1/4-비트 라인 피치는 셀 구성의 견지에서 보면, 1/2-비트 라인 피치보다 좀더 유용한 것 같다. 이 경우에, 교란 검사에서, 인접 셀들의 구성을 결정할 때는 두개이 인접 셀 라인 외에도 셀들이 레이아웃을 고려해야 한다. 제7도에 도시된 예에서, 예들 들어, 워드 라인 WL5에 접속된 셀들에 대한 교란 검사가 실행될 때, 워드 라인 WL2, WL3, WL4 뿐만 아니라 WL6, WL7 및 WL8은 셀들에 영향을 끼친다. 결과적으로, 이 경우에 모든 다른 워드 라인이 선택된다면, 워드 라인 WL3 및 WL7에 연결된 셀들에 대한 검사가 실행될 수 없다. 이는 바람직 하지 않다.
또한, 한 워드 라인이 선택되는 종래의 교란 검사에 있어서, 검사 시간은 매우 같다. 한편, 복수의 워드 라인이 선택될 때, 순간 전류가 매우 높게 된다. 이들 둘다는 문제가 된다.
본 발명의 목적은 메모리 셀의 소자 분리 레이아웃의 도움을 교란 검사를 실행하고 교란 검사에 소비되는 소비 전력을 감소시키는 것이다.
본 발명의 제1 부분은 매트릭스 구조로 배열된 메모리 셀, 상기 메모리 셀을 선택하는데 사용된 비트 라인과 워드 라인, 상기 비트 라인에 접속된 감지 증폭기, 및 어드레스 디코더 회로로 구성되어 있으며, 상기 어드레스 디코더 회로는 메모리 셀들의 소자 분리 레이아웃에 대응하는 선정된 간격으로 복수의 워드 라인이 동시에 대부분 선택될 수 있는 검사 모드를 갖고 있으며, 상기 워드 라인에 접속되어 어드레스 신호에 대응하는 상기 워드 라인을 선택적으로 구동시키는 반도체 메모리 디바이스를 제공하는 것이다.
양호하게는, 본 발명은 다음과 같은 특징의 반도체 메모리 디바이스 형태를 갖는다. 이는 상기 어드레스 디코더 회로가 상기 검사 모드일 때, 상기 워드 라인은 규정된 지연 시간으로 순차적으로 구동되고; 상기 워드 라인이 구동될 때 감지 증폭기는 이러한 동작 모드로 리세트되지 않는다.
복수의 워드 라인이 선택되고 메모리 셀의 소자 분리 레이아웃에 대응하는 상호 간섭을 고려하여 동시에 구동된다. 복수의 워드 라인이 동시에 구동되기 때문에, 교란 검사의 검사 시간이 짧아질 수 있고, 본질적인 교란 검사가 소자 분리 레이아웃에 대응하여 실행될 수 있다.
선택된 워드 라인이 ON 상태로 유지되기 때문에, 워드 라인은 순차적으로 선택되면서, 새로운 감지 증폭기 동작에 수반되는 전력 소모의 증가는 억제되므로써, 전력 소모가 감소될 수 있다. 이하, 본 발명의 반도체 메모리 디바이스를 첨부된 도면을 참조하여 자세히 설명한다.
제1도는 본 발명의 실시예 내의 메모리 셀의 구성을 도시한다.
각 매트 내의 메모리 셀의 용적은 1024 비트 라인으로 이루어진 비트 라인 그룹(2) 및 256 워드 라인으로 이루어진 워드 라인 그룹(3)에 의해 한정된 256 KB 이다. 1024 비트 라인 쌍 BL0, NBL0 (여기서 N은 반전 상태를 나타낸다. 도면에서, BL 상의 바는 반전된 상태를 나타낸다.)..., BL1023, NBL1023은 1024 감지 증폭기 SA0, SA1,..., SA1023으로 이루어진 감지 증폭기 그룹(5)에 접속된다.
256 워드 라인 WL0, WL1, ..., WL255는 X-디코더 회로(7)에 접속된다.
제2도는 X-디코더 회로(7)의 상세한 회로도이다.
X-디코더 회로(7)는 제1부의 AND 게이트 7A1, 7A2, ..., 7A64, 제2부의 OR 게이트 7B-1, 7B-2, ..., 7B-64, 및 제3부의 AND 게이트 그붑 7C1, 7C2, ..., 7C64로 구성된다.
256 워드 라인 WL0, ... WL255는 제3부 AND 게이트 그룹 7C1, ... 7C64에 접 속된다.
각각의 제3부 AND 게이트 그룹은 각각 7C1-1, 7C1-2‥‥ 7C1-4 등의 4개의 병렬 연결된 AND 게이트들로 이루어진다.
제1도 및 제2도는 워드 라인들이 4개의 라인이 별개로 동시에 선택되는 예를 도시한다.
제1도에 도시된 예에서, 레벨 "1"은 모든 셀에 대한 초기값으로 기록된다. 그러면, 예를 들어, 레벨 "0"은 WL1, WL5, WL9, ... WL253제 연결된 모든 셀 내에 데이타로서 기록된다. 그러면, 특별한 작동 모드가 디바이스에 대해서 실행된다. 예를 들어, 이러한 특별 작동 모드는 선정된 입력 핀에 고 전압이 부과될 때 개시된다.
교란 검사를 수행하기 위하여, 워드 라인 WL1이 선택되어 구동된다. 동시에 워드 라인 WL5, WL9, ..., WL253도 역시 구동된다. 이 경우에, 교란 검사는 선택되이 않는 워드 라인에 연결된 셀들에 대하여 수행된다. 그 후에, 선택되지 않은 워드 라인에 연결된 셀들의 데이타, 즉 WL0, 2, 3, 4, 6, ... 252, 254, 255가 판독되고 결함여부가 점검된다.
그 후, WL1에 대하여 수행된 것과 동일한 검사가 워드 라인 WL0, WL2, WL3에 대하여 수행된다.
제2도는 루틴 모드 및 교란 검사 모드 각각의 작동을 상세하게 보여준다.
루틴 모드에서, 제1 프리디코드 신호 XFH0, XFH1, ... XFH11, 즉 (도시되지 않은) 프리디코더로부터의 X-어드레스의 도움을 받아, 대응하는 AND 게이트들 7A1, 7A2, ... 7A64 중 하나의 게이트가 선택되고 출력은 하이 레벨로 된다. 예를 들어, X-어드레스가 0(FH0)일 때 단지 7A1의 출력만이 하이 레벨로 된다.
루틴 모드에서, 다중 워드 제어 신호 (multiword control signal)는 로우 레벨이 되고, 따라서 7B1의 출력만이 하이 레벨로 된다. 이외에도, 외부로부터 입력된 X-어드레스에 대응하여, 프리디코드 신호 XFL0로부터, 3개 중의 하나는 하이 레벨이 된다; X-어드레스가 0이 되기 때문에, 7C1-1의 출력, 즉 워드 라인 WL0만이 선택되어 하이 레벨로 구동된다.
한편, 교란 검사 모드에서, AND 게이트 7A1‥‥ 7A64의 선택은 제1 프리디코드 신호 XFH0, XFH1, ..., XFH11과 관련이 없다. 즉, 다중 워드 제어 신호가 프리디코더로부터의 출력이고 다중 워드 제어 신호가 하이로 되면, OR 게이트 7B-1, 7B-2, ..., 7B-64가 동시에 선택된다.
OR 게이트 7B-1, 7B-2‥‥‥ 7B-64가 동시에 선택되면, 프리디코더로부터의 4-비트의 제2 프리디코더 신호 XFL0-3의 보조로, AND 게이트 그룹 7C1, 7C2, ..., 7C64에 대응하는 AND 게이트들이 활성화되고 이들 AND 그룹에 접속된 워드 라인 WL이 동시에 선택된다.
예를 들면, X 어드레스가 0, 즉 제2 프리디코더 신호 XFL0이 입력되면, 워드 라인 WL0, WL4, WL8, ..., WL252가 동시에 선택된다.
제3도는 "1-워드 라인, 1/4(쿼터) 비트 라인 피치"의 실시예로서, 메모리 셀의 소자 분리 레이아웃을 도시한다. 이 실시예에서, 스택-인-트렌치 DRAM의 평면도가 도시되어 있는데, 여기에는 야구 구장의 홈판과 같은 모양의 8개의 스택-인-트렌치(51-58)가 형성되고 모드 영역(61, 62)이 비트 라인 방향으로 서로 다른 위치에 형성되며, 중심에 비트 라인 접점(81)을 갖고 있다. 이 경우에, 비트 라인 BL은 워드 라인 WL에 대해 직각 방향으로 설정된다.
1 워드 라인을 갖는 레이아웃에서, 한 워드 라인의 간격인 1/4 비트 라인 피치는 단지 1/4 라인의 비트 라인 방향에서의 간격이다.
제3도에 도시된 실시예에서, 상술한 바와 같이, 워드 라인 WL5가 선택되어 구동되면, 교란 검사는 인접 워드 라인 WL4 및 WL6에 대해서만이 아니라 워드 라인 WL2, WL3 및 WL7, WL8에 대해서도 수행될 수 있다.
이 실시예에서, 1개의 라인 대신 64개의 라인들이 동시에 선택될 수 있으므로, 검사 시간은 1/64만큼 단축될 수 있다.
본 발명이 제시하는 워드 라인들의 동시적인 선택 및 구동을 위해서는, 메모리 셀의 레이아웃에 대응하여 생각하는 것이 필요하다. 제4도는 본 발명의 다른 실시예로 설계된 "1-워드 라인 3/4-비트 라인 피치"의 레이아웃을 도시한다. 이 레이아웃에서는 중심점으로서 비트 라인 접점부(121)로 인해, 모드 영역(mode region; 111)은 복수의 워드 라인 WL 및 이들 워드 라인 WL에 수직인 (도시되지 않음) 복수의 비트 라인에 약45°의 각도로 배열된 워드 라인 WL2, WL3으로 연장된다. 연장의 끝은 비트 라인에 평행하다. 다시 말하면, [모드 영역]은, 워드 라인 WL1과 워드 라인 WL2 사이에 있는 워드 라인 WL3과 워드 라인 WL4 사이와 같이, 워드 라인 WL[skc] 사이에 연장됨으로써 형성된다.
스택-인 트렌치 영역(131, 132)은 서로 평행하게 연장하는 모드 영역의 끝부분에서 접촉부(141, 142)에 형성된다. 스택-인 트렌치 영역(133, 134)은 인접한 모드 영역(111, 112) 사이에 형성되며 이들은 모드 영역(111, 112)에 평행한다.
제1 및 2도를 참조하여 설명한 바와 같이, "3/4-비트 라인 피치" 형에서는 워드 라인의 동시적인 선택이 2 라인 간격으로 실행된다.
다중 워드 라인이 2 라인 간격으로 동시에 선택되기 때문에, 교란 검사 시간이 2/256 = 1/128만큼 단축된다.
제5도는 본 발명의 다른 실시예로서 교란 검사 시 전력 소모를 감소시키기 위해 사용되는 방법을 제시한다.
기본적인 개념은 다음과 같다: 상술한 실시예에서, 복수의 워드 라인들은 한 매트씩 동시에 선택된다. 선택 동작 시 동시에 그들을 모두 선택하는 대신 적절한 때에 조금씩 전이되어 실행된다면, 소모된 전류의 피크 전류 및 감지 증폭기의 총 소모 전류가 감소될 수 있다. 다음에 이러한 체계에 대해 상세히 설명한다.
여기서는 제1도를 참조하여 설명하겠다.
제1 동작 타이밍 OT1에서, "1"이 모든 셀들에 기입된다. 본 실시예에서, RAS 신호에 대한 1 사이클의 동작 시간은 110 nsec이다.
제2 동작 타이밍 OT2에서, 워드 라인은 4 워드 라인 간격으로 선택된다. 선택은 워드 라인 WL1, WL5, ..., WL253의 시퀀스에서 행해진다. 데이타 "0"이 워드 라인에 접속된 셀에 기록된다.
제3 동작 타이밍에서, 교란 검사가 수행된다. 이때, (OT3-1로부터 OT3-253 까지의 사이클을 참조하여) 워드 라인 WL1, WL5, WL9, ..., WL253의 선택 시퀀스에 따라 재생이 수행된다. 루틴 동작 시, 워드 라인 WL1의 선택 후에, 워드 라인 WL5가 선택되면, 워드 라인 WL1이 선택되지 않고 저레벨 전압이 인가된다. 그러나, 이 실시예에서, 다른 워드 라인 WL1에 대해서도, 상태는 리셋 없이 하이 레벨로 유지된다. 감지 증폭기에 대해, 일반적으로, 구동 및 프리차지가 RAS 신호와 동기되어 각 사이클마다 실행된다. 그러나,이 경우에, 동작은 다르게 된다. 워드 라인 WL1의 리셋 후에, 감지 증폭기가 단지 루틴 내에서만 구동되더라도, 워드 라인 WL5가 구동되는 동안에는 워드 라인 WL1은 리셋되지 않으며, 감지 증폭기는 프리 차지 없이 구동 상태로만 유지된다. 이러한 방식으로, 워드 라인이 선택되고 교란 검사가 수행될 때, 전력 소모를 감소시키는 것이 가능하다. 제3 동작 타이밍 OT3 기간의 전체 시간 110 nsec x 64이고, 4 단계에 대한 총합은 약 7 ㎲ec이다.
제4 동작 타이밍 OT4에서, 64 msec의 시간동안 리프레시가 실행되고, 교란 검사가 수행된다.
제5 동작 타이밍에서, 시스템은 교란 검사가 종료된 모드로 들어간다. 제1 단계 OT5-1에서 선택된 모든 워드 라인은 천천히 소거된다(OFF). 이것은 전력 소모를 감소시킨다. 이후의 단계 OT5-2 등에서, 워드 라인 WL2, WL3, WL4, WL6, ..., WL256이 선택되고 이들과 접속된 셀에 대해 리프레시가 실행된다.
제6 동작 타이밍에서, WL2, WL3, WL4, WL6, ..., WL256에 대한 판독이 실행된다. 판독된 데이타가 "1"이면, 교란 검사 결과는 정상으로 간주된다. 한편 "0"이 판독되면, 데이타는 결함있는 것으로 간주된다. 본 실시예에서, 교란 검사 시간은 거의 64배 (527 sec/64=약 8.3) 만큼 짧아질 수 있다. 감지 증폭기들이 리셋되지 않기 때문에, 감지 증폭기들의 전력 소비가 감소될 수 있다.
본 발명은 DRAM의 응용 예를 들어 설명되었다. 물론, 본 발명에서 반도체 메모리 디바이스의 검사 방법은 그러한 응용 예에 국한되지 않는다.
상술한 바와 같이, 본 발명의 반도체 메모리 디바이스에 있어서 교란 검사 시간이 짧아질 수 있다.
또한, 본 발명은 교란 검사에서 소비되는 전력을 줄일 수 있다.

Claims (2)

  1. 매트릭스 구조로 배열된 메모리 셀들,
    상기 메모리 셀들을 선택하는데 사용되는 비트 라인들 및 워드 라인들,
    상기 비트 라인들에 접속된 감지 증폭기들, 및
    상기 메모리 셀들의 소자 분리 레이아웃에 대응하는 선정된 간격으로 복수의 워드 라인들이 거의 동시에 선택될 수 있는 검사 모드를 포함하고 있으며, 상기 워드 라인에 접속되어 어드레스 신호에 대응하는 상기 워드 라인을 선택적으로 구동하는 어드레스 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 어드레스 디코더 회로가 상기 검사 모드에 있을 때, 상기 워드 라인들은 선정된 지연 시간을 가지고 순차적으로 구동되며, 이 동작은 상기 워드 라인들이 구동될 때 상기 감지 증폭기가 리셋되지 않도록 실행되는 것을 특징으로 하는 반도체 메모리 디바이스.
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