JP4310100B2 - フィールドメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディスプレイに表示するための１画面分の画面表示データを蓄えるフィールドメモリ、特にそのデータ転送に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平６−６０６９９号公報
【特許文献２】
特開平６−１７６５９８号公報
【０００４】
近年、テレビジョンやビデオテープレコーダの高画質化が進み、ノイズ除去等の処理のために、１画面分の表示データを蓄えるフィールドメモリや、１ライン分の表示データを蓄えるラインメモリが使用されている。
このようなフィールドメモリやラインメモリを使用したノイズ除去処理においては、順次入力される表示データをフィールドメモリに記憶させると共に、ライン毎に今回のデータと前回のデータを比較するような処理が行われる。このため、フィールドメモリに新たな表示データを書き込む前に、前回の表示データをラインメモリに転送して退避し、その後、該当するラインの領域に新たな表示データを書き込むようにしている。更に、フィールドメモリに書き込まれた表示データとラインメモリに退避された表示データを読み出し、ノイズ除去処理等が行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のノイズ除去処理ではフィールドメモリとラインメモリがそれぞれ独立しているため、フィールドメモリからラインメモリへデータを転送するための時間がかかると共に、実装面積やコストが増加するという課題があった。本発明は、フィールドメモリとラインメモリを統合することにより、データ転送時間が短縮され、実装面積やコストを低減することができるフィールドメモリを提供するものである。
【０００６】
前記課題を解決するために、本発明のフィールドメモリは、１画面分のデータを記憶する第１のフィールドメモリ部及び１ライン分のデータを記憶するラインメモリ部を有する第１のメモリブロックと、１画面分のデータを記憶する第２のフィールドメモリ部を有する第２のメモリブロックと、前記第１または第２のフィールドメモリ部からデータ線に出力される１ライン分のデータを保持するレジスタと、前記第１または第２のフィールドメモリ部から１ライン分のデータを読み出して前記レジスタに一旦保持したあと、該レジスタ内のデータを前記ラインメモリ部に書き込む制御部とを備えている。
【０００７】
そして、前記第１のメモリブロックは、複数の第１のビット線、該第１のビット線に交差して配置された複数の第１の画面用ワード線、及び該第１のビット線と該第１の画面用ワード線の各交差箇所に設けられて１画面分のデータを記憶する第１の画面用メモリセルを有する第１のフィールドメモリ部と、前記第１のビット線に交差して配置されたライン用ワード線、及び該第１のビット線と該ライン用ワード線の各交差箇所に設けられて１ライン分のデータを記憶するライン用メモリセルを有するラインメモリ部と、前記第１のビット線上の信号を所定の論理レベルに増幅する第１のセンスアンプ部と、前記第１のビット線を第１の転送制御信号に従って対応する前記データ線に接続する第１の転送ゲートとを有している。
前記第２のメモリブロックは、複数の第２のビット線、該第２のビット線に交差して配置された複数の第２の画面用ワード線、及び該第２のビット線と該第２の画面用ワード線の各交差箇所に設けられて１画面分のデータを記憶する第２の画面用メモリセルを有する第２のフィールドメモリ部と、前記第２のビット線上の信号を所定の論理レベルに増幅する第２のセンスアンプ部と、前記第２のビット線を第２の転送制御信号に従って対応する前記データ線に接続する第２の転送ゲートとを有している。
更に、前記制御部は、前記第１または第２の画面用ワード線を選択してそのワード線に対応する前記第１または第２の画面用メモリセルから１ライン分のデータを対応する前記第１または第２のビット線上に読み出し、その読み出したデータを前記データ線を介して前記レジスタに保持したあと、前記ライン用ワード線を選択して該レジスタのデータを前記ライン用メモリセルに書き込むことを特徴とする。
【０００８】
本発明によれば、以上のようにフィールドメモリを構成したので、次のような作用が行われる。
制御部からの制御に基づいて第１のワード線の内の１本が選択され、そのワード線に対応する第１のメモリセルから１ライン分のデータが読み出されてビット線上に出力される。ビット線上に出力された信号は、センスアンプ部によって所定の論理レベルに増幅され、この状態で制御部からの制御に基づいて第２のワード線が選択される。これにより、ビット線上のデータは、第２のメモリセルに書き込まれる。従って、１回の読み出しと書き込みのサイクルにより、第１のメモリセルから第２のメモリセルに１ライン分のデータが一括して転送される。
【０００９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すフィールドメモリの基本構成図である。
【００１０】
このフィールドメモリは、１画面分の表示データを蓄えるための通常アクセス領域と、１ライン分の表示データを蓄えるためのデータ一時保存領域とを備えたメモリセルアレイ１０を有している。
【００１１】
メモリセルアレイ１０には、各領域から読み出された信号を増幅して出力すると共に、各領域への書き込みを行うためのセンスアンプ部２０が接続されている。センスアンプ部２０には、転送ゲート３０を介して、１ライン分の書込データを保持する書込レジスタ４０と、１ライン分の読出データを保持する読出レジスタ５０Ｘ，５０Ｙが接続されている。
【００１２】
書込レジスタ４０は、メモリセルアレイ１０の通常アクセス領域に書き込むデータを一旦保持するもので、外部からの入力データＤＩＮが、書込バッファ６０を介して与えられるようになっている。また、読出レジスタ５０Ｘは、メモリセルアレイ１０の通常アクセス領域から読み出したデータを一旦保持するもので、保持されたデータは、読出アンプ７０Ｘからデータ出力部８０Ｘを介して、外部に出力データＤＯＸとして出力されるようになっている。一方、読出レジスタ５０Ｙは、メモリセルアレイ１０のデータ一時保存領域から読み出したデータを一旦保持するもので、保持されたデータは、読出アンプ７０Ｙからデータ出力部８０Ｙを介して、外部に出力データＤＯＹとして出力されるようになっている。
【００１３】
更に、このフィールドメモリは、メモリセルアレイ１０に対するアクセス領域を選択するためのデコード部９０と、外部から与えられるクロック信号ＣＬＫや制御信号ＣＯＮに基づいて、メモリセルアレイ１０と各レジスタ４０，５０Ｘ，５０Ｙの間のデータ転送等を制御する制御部１００を有している。
【００１４】
図２は、図１の主要部の構成図であり、基本構成におけるメモリセルアレイ１０、センスアンプ部２０、デコード部９０、及び制御部１００の詳細を示している。
【００１５】
メモリセルアレイ１０は、１画面分の表示データを蓄えるための通常アクセス領域であるフィールドメモリ部１１と、１ライン分の表示データを蓄えるためのデータ一時保存領域であるラインメモリ部１２とで構成されている。フィールドメモリ部１１とラインメモリ部１２にまたがって、複数のビット線対ＢＬｉ，／ＢＬｉ（但し、ｉ＝１〜ｍ、また、「／」は反転を意味する）が平行に配置されている。なお、説明を簡素化するため、図にはビット線対ＢＬ１，／ＢＬ１のみを示している。
【００１６】
フィールドメモリ部１１には、ビット線対ＢＬｉ，／ＢＬｉに交差してｎ本のワード線ＷＬｊ（但し、ｊ＝１〜ｎ）が配置され、各ビット線対ＢＬｉ，／ＢＬｉとワード線ＷＬｊの交差箇所には、メモリセルＭＣi,j が配置されている。一方、ラインメモリ部１２には、ビット線対ＢＬｉ，／ＢＬｉに交差して２本のワード線ＷＬａ，ＷＬｂが配置され、各ビット線対ＢＬｉ，／ＢＬｉとワード線ＷＬａ及びワード線ＷＬｂの交差箇所には、それぞれメモリセルＭＣi,a 及びメモリセルＭＣi,b が配置されている。
【００１７】
センスアンプ部２０は、各ビット線対ＢＬｉ，／ＢＬｉに対応して設けられたデータ読み出し用のセンスアンプ（ＳＡ）２１ｉと、ビット線等化用のＭＯＳトランジスタ２２ｉを有している。各センスアンプ２１ｉは、共通のイネーブル信号ＳＬＰ，ＳＬＮによって活性化され、各ビット線対ＢＬｉ，／ＢＬｉの信号を所定のレベルに増幅するものである。また、各ＭＯＳトランジスタ２２ｉは、データの読み出し前に、ビット線等化信号ＥＱによってオン状態となって、各ビット線対ＢＬｉ，／ＢＬｉを所定のレベルに設定するものである。
【００１８】
デコード部９０は、フィールドメモリ部１１のワード線ＷＬｉを選択的に駆動するデコーダ９１と、ラインメモリ部１２のワード線ＷＬａ，ＷＬｂを選択的に駆動するデコーダ９２で構成されている。
【００１９】
制御部１００は、デコーダ９１，９２を制御するアドレス選択部１０１、センスアンプ２１ｉに対するイネーブル信号ＳＬＰ，ＳＬＮを発生するセンスラッチ信号発生部１０２、及びＭＯＳトランジスタ２２ｉに対するビット線等化信号ＥＱを発生する等化信号発生部１０３で構成されている。
【００２０】
図３は、図２の動作を示す信号波形図である。以下、この図３を参照しつつ、図２の動作を説明する。
【００２１】
ここでは、フィールドメモリ部１１のメモリセルＭＣ1,1 のストレージノードは“Ｈ”に充電され、ラインメモリ部１２のメモリセルＭＣ1,a のストレージノードは“Ｌ”に充電されているものとする。
【００２２】
図３の時刻ｔ１において、等化信号発生部１０３から出力されているビット線等化信号ＥＱが“Ｌ”となり、すべてのビット線対ＢＬｉ，／ＢＬｉがフローティング状態となる。
【００２３】
時刻ｔ２において、アドレス選択部１０１からの制御に従ってデコーダ９１でワード線ＷＬ１が選択され、このワード線ＷＬ１が駆動されて“Ｈ”となる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣ1,1 のストレージノードの信号がビット線ＢＬ１に出力され、ビット線対ＢＬ１，／ＢＬ１にΔＶの微小な電位差が発生する。
【００２４】
時刻ｔ３において、センスラッチ信号発生部１０２から出力されるイネーブル信号ＳＬＰ，ＳＬＮが、それぞれ“Ｈ”，“Ｌ”となってセンスアンプ２１１が活性化される。これにより、ビット線対ＢＬ１，／ＢＬ１上の信号が通常の論理レベルまで増幅され、ビット線ＢＬ１は“Ｈ”、ビット線／ＢＬ１は“Ｌ”となる。
【００２５】
時刻ｔ４において、デコーダ９１からの出力が停止され、ワード線ＷＬ１は“Ｌ”となり、メモリセルＭＣ1,1 の読み出しは完了する。この時、ビット線等化信号ＥＱ、及びイネーブル信号ＳＬＰ，ＳＬＮは、リセットされずにそのままの状態に保持される。これにより、センスアンプ２１１の出力信号は、そのまま継続してビット線対ＢＬ１，／ＢＬ１に出力される。
【００２６】
時刻ｔ５において、アドレス選択部１０１からの制御に従ってデコーダ９２でワード線ＷＬａが選択され、このワード線ＷＬａが駆動されて“Ｈ”となる。これにより、ワード線ＷＬａに接続されたメモリセルＭＣ1,a のストレージノードがビット線ＢＬ１に接続される。このとき、ビット線対ＢＬ１，／ＢＬ１には、センスアンプ２１１から通常の論理レベルの信号が出力されているので、メモリセルＭＣ1,a に充電されていた電荷とは無関係に、このメモリセルＭＣ1,a のストレージノードは“Ｈ”に充電される。これにより、メモリセルＭＣ1,a は、メモリセルＭＣ1,1 のデータで書き替えられる。
【００２７】
時刻ｔ６において、ワード線ＷＬａが“Ｌ”に戻り、メモリセルＭＣ1,a はビット線ＢＬ１から切り離される。また、イネーブル信号ＳＬＰ，ＳＬＮは、それぞれ“Ｌ”，“Ｈ”となり、センスアンプ２１１は停止する。更に、ビット線等化信号ＥＱが“Ｈ”となり、すべてのビット線対ＢＬｉ，／ＢＬｉのレベルが次の読み出し動作に備えて等化される。
【００２８】
これまでの説明は、メモリセルＭＣ1,1 のデータが“Ｈ”の場合の動作であるが、メモリセルＭＣ1,1 のデータが“Ｌ”の場合にも、同様の動作により、メモリセルＭＣ1,a は“Ｌ”に書き替えられる。また、図２にはビット線対ＢＬ１，／ＢＬ１のみが示されているが、実際にはｍ対のビット線対ＢＬｉ，／ＢＬｉにおいて、同様の動作が同時に行われる。
【００２９】
以上のように、この第１の実施形態のフィールドメモリは、フィールドメモリ部１１のビット線対ＢＬｉ，／ＢＬｉ上に、ラインメモリ部１２のメモリセルＭＣ1,a を設けている。従って、フィールドメモリ部１１の読み出しに続いてラインメモリ部１２への書き込みを行うことにより、１ライン単位にフィールドメモリ部からラインメモリ部へのデータ転送ができる。
【００３０】
これにより、旧データをラインメモリ部１２へ転送しておいてから、フィールドメモリ部１１の同一アドレスに新データを書き込み、それぞれを別の読出レジスタ（図１における読出レジスタ５０Ｘ，５０Ｙ）に転送することにより、同一アドレスの新旧データを同時に読み出すことが可能になる。
【００３１】
従って、１ライン分のデータを保持して出力する独立したラインメモリが不要となり、レイアウト面積が削減されると共に制御も容易になる。更に、独立したラインメモリを用いた場合、１ラインのデータ転送には、１ラインのビット数×サイクル時間分の時間が必要であるが、このフィールドメモリによれば、１回のワード線の動作時間で１ライン分の転送が完了するため、データ転送時間を短縮することができるという利点がある。
【００３２】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すフィールドメモリの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３３】
このフィールドメモリは、基本構成のメモリセルアレイを複数ブロック有し、その内の１つのブロックにデータ一時保存領域を設けたものである。
【００３４】
このフィールドメモリは、図２のフィールドメモリと同様に、メモリブロックＡとして、フィールドメモリ部１１Ａ、ラインメモリ部１２Ａ、センスアンプ部２０Ａ、デコーダ９１Ａ，９２Ａ、センスラッチ信号発生部１０２Ａ、及び等化信号発生部１０３Ａを有している。また、このフィールドメモリは、メモリブロックＢとして、フィールドメモリ部１１Ｂ、センスアンプ部２０Ｂ、デコーダ９１Ｂ、センスラッチ信号発生部１０２Ｂ、及び等化信号発生部１０３Ｂを有している。メモリブロックＡ，Ｂの相違は、ラインメモリ部とそれに対応するデコーダの有無であり、その他の構成は同一である。
【００３５】
更に、このフィールドメモリは、メモリブロックＡ，Ｂを共通に接続するために、各ビット線対に対応して設けられたデータ転送用のデータ線対ＤＬｉ，／ＤＬｉを有している。データ線対ＤＬｉ，／ＤＬｉとメモリブロックＡの各ビット線対ＢＬＡｉ，／ＢＬＡｉは、転送ゲート３０のＭＯＳトランジスタ３１Ａｉ，３２Ａｉを介して接続され、転送信号発生部１０４Ａから出力される転送制御信号ＴＧＡによってオン／オフ制御されるようになっている。
【００３６】
また、データ線対ＤＬｉ，／ＤＬｉとメモリブロックＢの各ビット線対ＢＬＢｉ，／ＢＬＢｉは、転送ゲート３０のＭＯＳトランジスタ３１Ｂｉ，３２Ｂｉを介して接続され、転送信号発生部１０４Ｂから出力される転送制御信号ＴＧＢによってオン／オフ制御されるようになっている。
【００３７】
各データ線対ＤＬｉ，／ＤＬｉには、転送用レジスタ３３ｉが接続されると共に、それぞれ転送用トランジスタを介して書込レジスタ４０ｉと読出レジスタ５０ｉが接続されている。なお、転送用レジスタ３３ｉのディメンジョンは、この転送用レジスタ３３ｉによってセンスアンプの動作が影響されないように、センスアンプに比べて十分小さく設定されている。
【００３８】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。
【００３９】
ここでは、フィールドメモリ部１１ＢのメモリセルＭＣ1,1 のストレージノードは“Ｈ”に充電され、ラインメモリ部１２ＡのメモリセルＭＣ1,a のストレージノードは“Ｌ”に充電されているものとする。
【００４０】
まず、図５の時刻Ｔ１において、メモリブロックＢの等化信号発生部１０３Ｂから出力されているビット線等化信号ＥＱＢが“Ｌ”となる。時刻Ｔ２において、アドレス選択部１０１からの制御に従ってデコーダ９１Ｂでワード線ＷＬＢ１が選択され、このワード線ＷＬＢ１に接続されたメモリセルＭＣ1,1 のストレージノードの信号がビット線ＢＬＢ１に出力される。時刻Ｔ３において、センスラッチ信号発生部１０２Ｂから出力されるイネーブル信号ＳＬＰＢ，ＳＬＮＢによってセンスアンプ２１Ｂ１が動作し、ビット線ＢＬＢ１は“Ｈ”、ビット線／ＢＬＢ１が“Ｌ”となる。ここまでの動作は、第１の実施形態と同様である。
【００４１】
時刻Ｔ４において、転送信号発生部１０４Ｂから出力される転送信号ＴＧＢが“Ｈ”となり、ビット線対ＢＬＢ１，／ＢＬＢ１がそれぞれＭＯＳトランジスタ３１Ａ１，３２Ａ１を介して接続される。これにより、データ線ＤＬ１は“Ｈ”、データ線／ＤＬ１は“Ｌ”となる。このデータ線対ＤＬ１，／ＤＬ１の状態は、転送用レジスタ３３１に保持される。
【００４２】
時刻Ｔ５において、転送信号ＴＧＢは“Ｌ”となるが、転送用レジスタ３３１に保持されたデータはそのまま維持される。
【００４３】
時刻Ｔ６において、デコーダ９１Ｂからの出力が停止され、ワード線ＷＬＢ１は“Ｌ”となる。更に、時刻Ｔ７において、イネーブル信号ＳＬＰＢ，ＳＬＮＢが、それぞれ“Ｌ”，“Ｈ”となり、ビット線等化信号ＥＱＢが“Ｈ”となってメモリブロックＢ内のすべてのビット線対ＢＬＢｉ，／ＢＬＢｉのレベルが、次の読み出し動作に備えて等化される。これによって、メモリブロックＢのフィールドメモリ部１１Ｂからのデータ読み出しが終了する。
【００４４】
次に、時刻Ｔ８において、メモリブロックＡの等化信号発生部１０３Ａから出力されているビット線等化信号ＥＱＡが“Ｌ”となり、このメモリブロックＡ内のすべてのビット線対ＢＬＡｉ，／ＢＬＡｉがフローティング状態となる。
【００４５】
時刻Ｔ９において、アドレス選択部１０１からの制御に従ってデコーダ９２Ａでワード線ＷＬａが選択され、このワード線ＷＬａが駆動されて“Ｈ”となる。これにより、ワード線ＷＬａに接続されたメモリセルＭＣ1,a のストレージノードの信号がビット線ＢＬＡ１に出力され、ビット線対ＢＬＡ１，／ＢＬＡ１に微小な電位差が発生する。
【００４６】
時刻Ｔ１０において、転送信号発生部１０４Ａから出力される転送信号ＴＧＡが“Ｈ”となり、ビット線対ＢＬＡ１，／ＢＬＡ１がＭＯＳトランジスタ３１Ａ１，３２Ａ１を介して、データ線対ＤＬ１，／ＤＬ１に接続される。これにより、ビット線対ＢＬＡ１，／ＢＬＡ１には、メモリセルＭＣ1,a に充電されている電荷とは無関係に、データ線対ＤＬ１，／ＤＬ１のレベルが出力される。
【００４７】
時刻Ｔ１１において、センスラッチ信号発生部１０２Ａから出力されるイネーブル信号ＳＬＰＡ，ＳＬＮＡが、それぞれ“Ｈ”，“Ｌ”となってセンスアンプ２１１Ａが動作し、ビット線対ＢＬＡ１，／ＢＬＡ１上の信号が通常の論理レベルまで増幅される。これにより、ラインメモリ部１２ａのメモリセルＭＣ1,a は、メモリブロックＢにおけるフィールドメモリ部１１ＢのメモリセルＭＣ1,1 のデータで書き替えられる。
【００４８】
更に、時刻Ｔ１２において、転送信号ＴＧＡが“Ｌ”となり、時刻Ｔ１３において、デコーダ９２からの出力が停止されてワード線ＷＬａが“Ｌ”となる。時刻Ｔ１４において、イネーブル信号ＳＬＰＡ，ＳＬＮＡは、それぞれ“Ｌ”，“Ｈ”となり、ビット線等化信号ＥＱＡが“Ｈ”となってメモリブロックＡ内のすべてのビット線対ＢＬＡｉ，／ＢＬＡｉのレベルが、次の読み出し動作に備えて等化される。これによって、メモリブロックＡのラインメモリ部１２Ａへのデータ書き込みが終了する。
【００４９】
以上のように、この第２の実施形態のフィールドメモリは、２つのメモリブロックＡ，Ｂに対して共通のデータ線対ＤＬｉ，１／ＤＬｉと、このデータ線対ＤＬｉ，１／ＤＬｉのデータを保持する転送用レジスタ３３ｉを設けている。従って、例えばメモリブロックＢのフィールドメモリ部１１Ｂから読み出したデータを、データ線対ＤＬｉ，１／ＤＬｉを介して転送用レジスタ３３ｉに保持させ、更に、メモリブロックＡのラインメモリ部１２Ａに書き込むことができる。
【００５０】
これにより、メモリ容量が大きくて複数のメモリセルアレイに分割されている場合でも、分割されたメモリセルアレイの内の１つに、データ一時保存領域を設けておくことにより、第１の実施形態と同様の利点が得られる。
【００５１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００５２】
（ａ） 図４のフィールドメモリでは、転送用レジスタ３３ｉに加えて書込レジスタ４０ｉ及び読出レジスタ５０ｉを備えているが、この転送用レジスタ３３ｉを削除して読出レジスタ５０ｉと共用することができる。これにより、回路の簡素化が可能になる。但し、その場合、読み出し動作の実行やデータ転送の動作に応じて、転送用トランジスタをオン／オフ制御する必要がある。
【００５３】
（ｂ） 図４のフィールドメモリは、２つのメモリブロックＡ，Ｂを有しているが、３個以上のメモリブロックを有するフィールドメモリに対しても同様に適用できる。
【００５４】
（ｃ） 図４のフィールドメモリは、メモリブロックＡの中にラインメモリ部１２Ａを設けているが、このメモリブロックＡからラインメモリ部１２Ａを切り離してメモリブロックＢと同様の構成とし、複数の基本的なメモリブロックと１つのラインメモリ部をデータ線ＤＬｉ，／ＤＬｉで接続した構成にしても良い。
【００５５】
【発明の効果】
以上詳細に説明したように、本発明によれば、同一のビット線上にフィールドメモリ部の１画面分のデータを記憶する第１のメモリセルと、ラインメモリ部の１ライン分のデータを記憶する第２のメモリセルを設けると共に、このビット線上の信号を所定の論理レベルに増幅するセンスアンプ部を設けている。これにより、第１のワード線を選択して１ライン分のデータをビット線に読み出し、更に第２のワード線を選択して、このビット線上のデータを第２のメモリセルに一括して転送することができる。従って、実装面積が小さく簡単な構成で、データ転送時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すフィールドメモリの基本構成図である。
【図２】図１の主要部の構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示すフィールドメモリの構成図である。
【図５】図４の動作を示す信号波形図である。
【符号の説明】
ＢＬ，／ＢＬ ビット線
ＤＬ，／ＤＬ データ線
ＷＬ ワード線
１０ メモリセルアレイ
１１ フィールドメモリ部
１２ ラインメモリ部
２０ センスアンプ部
３０ 転送ゲート
３３ 転送レジスタ
９１，９２ デコーダ
１０１ アドレス選択部
１０２ センスラッチ信号発生部
１０３ 等化信号発生部
１０４ 転送信号発生部
【発明の属する技術分野】
本発明は、ディスプレイに表示するための１画面分の画面表示データを蓄えるフィールドメモリ、特にそのデータ転送に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平６−６０６９９号公報
【特許文献２】
特開平６−１７６５９８号公報
【０００４】
近年、テレビジョンやビデオテープレコーダの高画質化が進み、ノイズ除去等の処理のために、１画面分の表示データを蓄えるフィールドメモリや、１ライン分の表示データを蓄えるラインメモリが使用されている。
このようなフィールドメモリやラインメモリを使用したノイズ除去処理においては、順次入力される表示データをフィールドメモリに記憶させると共に、ライン毎に今回のデータと前回のデータを比較するような処理が行われる。このため、フィールドメモリに新たな表示データを書き込む前に、前回の表示データをラインメモリに転送して退避し、その後、該当するラインの領域に新たな表示データを書き込むようにしている。更に、フィールドメモリに書き込まれた表示データとラインメモリに退避された表示データを読み出し、ノイズ除去処理等が行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のノイズ除去処理ではフィールドメモリとラインメモリがそれぞれ独立しているため、フィールドメモリからラインメモリへデータを転送するための時間がかかると共に、実装面積やコストが増加するという課題があった。本発明は、フィールドメモリとラインメモリを統合することにより、データ転送時間が短縮され、実装面積やコストを低減することができるフィールドメモリを提供するものである。
【０００６】
前記課題を解決するために、本発明のフィールドメモリは、１画面分のデータを記憶する第１のフィールドメモリ部及び１ライン分のデータを記憶するラインメモリ部を有する第１のメモリブロックと、１画面分のデータを記憶する第２のフィールドメモリ部を有する第２のメモリブロックと、前記第１または第２のフィールドメモリ部からデータ線に出力される１ライン分のデータを保持するレジスタと、前記第１または第２のフィールドメモリ部から１ライン分のデータを読み出して前記レジスタに一旦保持したあと、該レジスタ内のデータを前記ラインメモリ部に書き込む制御部とを備えている。
【０００７】
そして、前記第１のメモリブロックは、複数の第１のビット線、該第１のビット線に交差して配置された複数の第１の画面用ワード線、及び該第１のビット線と該第１の画面用ワード線の各交差箇所に設けられて１画面分のデータを記憶する第１の画面用メモリセルを有する第１のフィールドメモリ部と、前記第１のビット線に交差して配置されたライン用ワード線、及び該第１のビット線と該ライン用ワード線の各交差箇所に設けられて１ライン分のデータを記憶するライン用メモリセルを有するラインメモリ部と、前記第１のビット線上の信号を所定の論理レベルに増幅する第１のセンスアンプ部と、前記第１のビット線を第１の転送制御信号に従って対応する前記データ線に接続する第１の転送ゲートとを有している。
前記第２のメモリブロックは、複数の第２のビット線、該第２のビット線に交差して配置された複数の第２の画面用ワード線、及び該第２のビット線と該第２の画面用ワード線の各交差箇所に設けられて１画面分のデータを記憶する第２の画面用メモリセルを有する第２のフィールドメモリ部と、前記第２のビット線上の信号を所定の論理レベルに増幅する第２のセンスアンプ部と、前記第２のビット線を第２の転送制御信号に従って対応する前記データ線に接続する第２の転送ゲートとを有している。
更に、前記制御部は、前記第１または第２の画面用ワード線を選択してそのワード線に対応する前記第１または第２の画面用メモリセルから１ライン分のデータを対応する前記第１または第２のビット線上に読み出し、その読み出したデータを前記データ線を介して前記レジスタに保持したあと、前記ライン用ワード線を選択して該レジスタのデータを前記ライン用メモリセルに書き込むことを特徴とする。
【０００８】
本発明によれば、以上のようにフィールドメモリを構成したので、次のような作用が行われる。
制御部からの制御に基づいて第１のワード線の内の１本が選択され、そのワード線に対応する第１のメモリセルから１ライン分のデータが読み出されてビット線上に出力される。ビット線上に出力された信号は、センスアンプ部によって所定の論理レベルに増幅され、この状態で制御部からの制御に基づいて第２のワード線が選択される。これにより、ビット線上のデータは、第２のメモリセルに書き込まれる。従って、１回の読み出しと書き込みのサイクルにより、第１のメモリセルから第２のメモリセルに１ライン分のデータが一括して転送される。
【０００９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すフィールドメモリの基本構成図である。
【００１０】
このフィールドメモリは、１画面分の表示データを蓄えるための通常アクセス領域と、１ライン分の表示データを蓄えるためのデータ一時保存領域とを備えたメモリセルアレイ１０を有している。
【００１１】
メモリセルアレイ１０には、各領域から読み出された信号を増幅して出力すると共に、各領域への書き込みを行うためのセンスアンプ部２０が接続されている。センスアンプ部２０には、転送ゲート３０を介して、１ライン分の書込データを保持する書込レジスタ４０と、１ライン分の読出データを保持する読出レジスタ５０Ｘ，５０Ｙが接続されている。
【００１２】
書込レジスタ４０は、メモリセルアレイ１０の通常アクセス領域に書き込むデータを一旦保持するもので、外部からの入力データＤＩＮが、書込バッファ６０を介して与えられるようになっている。また、読出レジスタ５０Ｘは、メモリセルアレイ１０の通常アクセス領域から読み出したデータを一旦保持するもので、保持されたデータは、読出アンプ７０Ｘからデータ出力部８０Ｘを介して、外部に出力データＤＯＸとして出力されるようになっている。一方、読出レジスタ５０Ｙは、メモリセルアレイ１０のデータ一時保存領域から読み出したデータを一旦保持するもので、保持されたデータは、読出アンプ７０Ｙからデータ出力部８０Ｙを介して、外部に出力データＤＯＹとして出力されるようになっている。
【００１３】
更に、このフィールドメモリは、メモリセルアレイ１０に対するアクセス領域を選択するためのデコード部９０と、外部から与えられるクロック信号ＣＬＫや制御信号ＣＯＮに基づいて、メモリセルアレイ１０と各レジスタ４０，５０Ｘ，５０Ｙの間のデータ転送等を制御する制御部１００を有している。
【００１４】
図２は、図１の主要部の構成図であり、基本構成におけるメモリセルアレイ１０、センスアンプ部２０、デコード部９０、及び制御部１００の詳細を示している。
【００１５】
メモリセルアレイ１０は、１画面分の表示データを蓄えるための通常アクセス領域であるフィールドメモリ部１１と、１ライン分の表示データを蓄えるためのデータ一時保存領域であるラインメモリ部１２とで構成されている。フィールドメモリ部１１とラインメモリ部１２にまたがって、複数のビット線対ＢＬｉ，／ＢＬｉ（但し、ｉ＝１〜ｍ、また、「／」は反転を意味する）が平行に配置されている。なお、説明を簡素化するため、図にはビット線対ＢＬ１，／ＢＬ１のみを示している。
【００１６】
フィールドメモリ部１１には、ビット線対ＢＬｉ，／ＢＬｉに交差してｎ本のワード線ＷＬｊ（但し、ｊ＝１〜ｎ）が配置され、各ビット線対ＢＬｉ，／ＢＬｉとワード線ＷＬｊの交差箇所には、メモリセルＭＣi,j が配置されている。一方、ラインメモリ部１２には、ビット線対ＢＬｉ，／ＢＬｉに交差して２本のワード線ＷＬａ，ＷＬｂが配置され、各ビット線対ＢＬｉ，／ＢＬｉとワード線ＷＬａ及びワード線ＷＬｂの交差箇所には、それぞれメモリセルＭＣi,a 及びメモリセルＭＣi,b が配置されている。
【００１７】
センスアンプ部２０は、各ビット線対ＢＬｉ，／ＢＬｉに対応して設けられたデータ読み出し用のセンスアンプ（ＳＡ）２１ｉと、ビット線等化用のＭＯＳトランジスタ２２ｉを有している。各センスアンプ２１ｉは、共通のイネーブル信号ＳＬＰ，ＳＬＮによって活性化され、各ビット線対ＢＬｉ，／ＢＬｉの信号を所定のレベルに増幅するものである。また、各ＭＯＳトランジスタ２２ｉは、データの読み出し前に、ビット線等化信号ＥＱによってオン状態となって、各ビット線対ＢＬｉ，／ＢＬｉを所定のレベルに設定するものである。
【００１８】
デコード部９０は、フィールドメモリ部１１のワード線ＷＬｉを選択的に駆動するデコーダ９１と、ラインメモリ部１２のワード線ＷＬａ，ＷＬｂを選択的に駆動するデコーダ９２で構成されている。
【００１９】
制御部１００は、デコーダ９１，９２を制御するアドレス選択部１０１、センスアンプ２１ｉに対するイネーブル信号ＳＬＰ，ＳＬＮを発生するセンスラッチ信号発生部１０２、及びＭＯＳトランジスタ２２ｉに対するビット線等化信号ＥＱを発生する等化信号発生部１０３で構成されている。
【００２０】
図３は、図２の動作を示す信号波形図である。以下、この図３を参照しつつ、図２の動作を説明する。
【００２１】
ここでは、フィールドメモリ部１１のメモリセルＭＣ1,1 のストレージノードは“Ｈ”に充電され、ラインメモリ部１２のメモリセルＭＣ1,a のストレージノードは“Ｌ”に充電されているものとする。
【００２２】
図３の時刻ｔ１において、等化信号発生部１０３から出力されているビット線等化信号ＥＱが“Ｌ”となり、すべてのビット線対ＢＬｉ，／ＢＬｉがフローティング状態となる。
【００２３】
時刻ｔ２において、アドレス選択部１０１からの制御に従ってデコーダ９１でワード線ＷＬ１が選択され、このワード線ＷＬ１が駆動されて“Ｈ”となる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣ1,1 のストレージノードの信号がビット線ＢＬ１に出力され、ビット線対ＢＬ１，／ＢＬ１にΔＶの微小な電位差が発生する。
【００２４】
時刻ｔ３において、センスラッチ信号発生部１０２から出力されるイネーブル信号ＳＬＰ，ＳＬＮが、それぞれ“Ｈ”，“Ｌ”となってセンスアンプ２１１が活性化される。これにより、ビット線対ＢＬ１，／ＢＬ１上の信号が通常の論理レベルまで増幅され、ビット線ＢＬ１は“Ｈ”、ビット線／ＢＬ１は“Ｌ”となる。
【００２５】
時刻ｔ４において、デコーダ９１からの出力が停止され、ワード線ＷＬ１は“Ｌ”となり、メモリセルＭＣ1,1 の読み出しは完了する。この時、ビット線等化信号ＥＱ、及びイネーブル信号ＳＬＰ，ＳＬＮは、リセットされずにそのままの状態に保持される。これにより、センスアンプ２１１の出力信号は、そのまま継続してビット線対ＢＬ１，／ＢＬ１に出力される。
【００２６】
時刻ｔ５において、アドレス選択部１０１からの制御に従ってデコーダ９２でワード線ＷＬａが選択され、このワード線ＷＬａが駆動されて“Ｈ”となる。これにより、ワード線ＷＬａに接続されたメモリセルＭＣ1,a のストレージノードがビット線ＢＬ１に接続される。このとき、ビット線対ＢＬ１，／ＢＬ１には、センスアンプ２１１から通常の論理レベルの信号が出力されているので、メモリセルＭＣ1,a に充電されていた電荷とは無関係に、このメモリセルＭＣ1,a のストレージノードは“Ｈ”に充電される。これにより、メモリセルＭＣ1,a は、メモリセルＭＣ1,1 のデータで書き替えられる。
【００２７】
時刻ｔ６において、ワード線ＷＬａが“Ｌ”に戻り、メモリセルＭＣ1,a はビット線ＢＬ１から切り離される。また、イネーブル信号ＳＬＰ，ＳＬＮは、それぞれ“Ｌ”，“Ｈ”となり、センスアンプ２１１は停止する。更に、ビット線等化信号ＥＱが“Ｈ”となり、すべてのビット線対ＢＬｉ，／ＢＬｉのレベルが次の読み出し動作に備えて等化される。
【００２８】
これまでの説明は、メモリセルＭＣ1,1 のデータが“Ｈ”の場合の動作であるが、メモリセルＭＣ1,1 のデータが“Ｌ”の場合にも、同様の動作により、メモリセルＭＣ1,a は“Ｌ”に書き替えられる。また、図２にはビット線対ＢＬ１，／ＢＬ１のみが示されているが、実際にはｍ対のビット線対ＢＬｉ，／ＢＬｉにおいて、同様の動作が同時に行われる。
【００２９】
以上のように、この第１の実施形態のフィールドメモリは、フィールドメモリ部１１のビット線対ＢＬｉ，／ＢＬｉ上に、ラインメモリ部１２のメモリセルＭＣ1,a を設けている。従って、フィールドメモリ部１１の読み出しに続いてラインメモリ部１２への書き込みを行うことにより、１ライン単位にフィールドメモリ部からラインメモリ部へのデータ転送ができる。
【００３０】
これにより、旧データをラインメモリ部１２へ転送しておいてから、フィールドメモリ部１１の同一アドレスに新データを書き込み、それぞれを別の読出レジスタ（図１における読出レジスタ５０Ｘ，５０Ｙ）に転送することにより、同一アドレスの新旧データを同時に読み出すことが可能になる。
【００３１】
従って、１ライン分のデータを保持して出力する独立したラインメモリが不要となり、レイアウト面積が削減されると共に制御も容易になる。更に、独立したラインメモリを用いた場合、１ラインのデータ転送には、１ラインのビット数×サイクル時間分の時間が必要であるが、このフィールドメモリによれば、１回のワード線の動作時間で１ライン分の転送が完了するため、データ転送時間を短縮することができるという利点がある。
【００３２】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すフィールドメモリの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３３】
このフィールドメモリは、基本構成のメモリセルアレイを複数ブロック有し、その内の１つのブロックにデータ一時保存領域を設けたものである。
【００３４】
このフィールドメモリは、図２のフィールドメモリと同様に、メモリブロックＡとして、フィールドメモリ部１１Ａ、ラインメモリ部１２Ａ、センスアンプ部２０Ａ、デコーダ９１Ａ，９２Ａ、センスラッチ信号発生部１０２Ａ、及び等化信号発生部１０３Ａを有している。また、このフィールドメモリは、メモリブロックＢとして、フィールドメモリ部１１Ｂ、センスアンプ部２０Ｂ、デコーダ９１Ｂ、センスラッチ信号発生部１０２Ｂ、及び等化信号発生部１０３Ｂを有している。メモリブロックＡ，Ｂの相違は、ラインメモリ部とそれに対応するデコーダの有無であり、その他の構成は同一である。
【００３５】
更に、このフィールドメモリは、メモリブロックＡ，Ｂを共通に接続するために、各ビット線対に対応して設けられたデータ転送用のデータ線対ＤＬｉ，／ＤＬｉを有している。データ線対ＤＬｉ，／ＤＬｉとメモリブロックＡの各ビット線対ＢＬＡｉ，／ＢＬＡｉは、転送ゲート３０のＭＯＳトランジスタ３１Ａｉ，３２Ａｉを介して接続され、転送信号発生部１０４Ａから出力される転送制御信号ＴＧＡによってオン／オフ制御されるようになっている。
【００３６】
また、データ線対ＤＬｉ，／ＤＬｉとメモリブロックＢの各ビット線対ＢＬＢｉ，／ＢＬＢｉは、転送ゲート３０のＭＯＳトランジスタ３１Ｂｉ，３２Ｂｉを介して接続され、転送信号発生部１０４Ｂから出力される転送制御信号ＴＧＢによってオン／オフ制御されるようになっている。
【００３７】
各データ線対ＤＬｉ，／ＤＬｉには、転送用レジスタ３３ｉが接続されると共に、それぞれ転送用トランジスタを介して書込レジスタ４０ｉと読出レジスタ５０ｉが接続されている。なお、転送用レジスタ３３ｉのディメンジョンは、この転送用レジスタ３３ｉによってセンスアンプの動作が影響されないように、センスアンプに比べて十分小さく設定されている。
【００３８】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。
【００３９】
ここでは、フィールドメモリ部１１ＢのメモリセルＭＣ1,1 のストレージノードは“Ｈ”に充電され、ラインメモリ部１２ＡのメモリセルＭＣ1,a のストレージノードは“Ｌ”に充電されているものとする。
【００４０】
まず、図５の時刻Ｔ１において、メモリブロックＢの等化信号発生部１０３Ｂから出力されているビット線等化信号ＥＱＢが“Ｌ”となる。時刻Ｔ２において、アドレス選択部１０１からの制御に従ってデコーダ９１Ｂでワード線ＷＬＢ１が選択され、このワード線ＷＬＢ１に接続されたメモリセルＭＣ1,1 のストレージノードの信号がビット線ＢＬＢ１に出力される。時刻Ｔ３において、センスラッチ信号発生部１０２Ｂから出力されるイネーブル信号ＳＬＰＢ，ＳＬＮＢによってセンスアンプ２１Ｂ１が動作し、ビット線ＢＬＢ１は“Ｈ”、ビット線／ＢＬＢ１が“Ｌ”となる。ここまでの動作は、第１の実施形態と同様である。
【００４１】
時刻Ｔ４において、転送信号発生部１０４Ｂから出力される転送信号ＴＧＢが“Ｈ”となり、ビット線対ＢＬＢ１，／ＢＬＢ１がそれぞれＭＯＳトランジスタ３１Ａ１，３２Ａ１を介して接続される。これにより、データ線ＤＬ１は“Ｈ”、データ線／ＤＬ１は“Ｌ”となる。このデータ線対ＤＬ１，／ＤＬ１の状態は、転送用レジスタ３３１に保持される。
【００４２】
時刻Ｔ５において、転送信号ＴＧＢは“Ｌ”となるが、転送用レジスタ３３１に保持されたデータはそのまま維持される。
【００４３】
時刻Ｔ６において、デコーダ９１Ｂからの出力が停止され、ワード線ＷＬＢ１は“Ｌ”となる。更に、時刻Ｔ７において、イネーブル信号ＳＬＰＢ，ＳＬＮＢが、それぞれ“Ｌ”，“Ｈ”となり、ビット線等化信号ＥＱＢが“Ｈ”となってメモリブロックＢ内のすべてのビット線対ＢＬＢｉ，／ＢＬＢｉのレベルが、次の読み出し動作に備えて等化される。これによって、メモリブロックＢのフィールドメモリ部１１Ｂからのデータ読み出しが終了する。
【００４４】
次に、時刻Ｔ８において、メモリブロックＡの等化信号発生部１０３Ａから出力されているビット線等化信号ＥＱＡが“Ｌ”となり、このメモリブロックＡ内のすべてのビット線対ＢＬＡｉ，／ＢＬＡｉがフローティング状態となる。
【００４５】
時刻Ｔ９において、アドレス選択部１０１からの制御に従ってデコーダ９２Ａでワード線ＷＬａが選択され、このワード線ＷＬａが駆動されて“Ｈ”となる。これにより、ワード線ＷＬａに接続されたメモリセルＭＣ1,a のストレージノードの信号がビット線ＢＬＡ１に出力され、ビット線対ＢＬＡ１，／ＢＬＡ１に微小な電位差が発生する。
【００４６】
時刻Ｔ１０において、転送信号発生部１０４Ａから出力される転送信号ＴＧＡが“Ｈ”となり、ビット線対ＢＬＡ１，／ＢＬＡ１がＭＯＳトランジスタ３１Ａ１，３２Ａ１を介して、データ線対ＤＬ１，／ＤＬ１に接続される。これにより、ビット線対ＢＬＡ１，／ＢＬＡ１には、メモリセルＭＣ1,a に充電されている電荷とは無関係に、データ線対ＤＬ１，／ＤＬ１のレベルが出力される。
【００４７】
時刻Ｔ１１において、センスラッチ信号発生部１０２Ａから出力されるイネーブル信号ＳＬＰＡ，ＳＬＮＡが、それぞれ“Ｈ”，“Ｌ”となってセンスアンプ２１１Ａが動作し、ビット線対ＢＬＡ１，／ＢＬＡ１上の信号が通常の論理レベルまで増幅される。これにより、ラインメモリ部１２ａのメモリセルＭＣ1,a は、メモリブロックＢにおけるフィールドメモリ部１１ＢのメモリセルＭＣ1,1 のデータで書き替えられる。
【００４８】
更に、時刻Ｔ１２において、転送信号ＴＧＡが“Ｌ”となり、時刻Ｔ１３において、デコーダ９２からの出力が停止されてワード線ＷＬａが“Ｌ”となる。時刻Ｔ１４において、イネーブル信号ＳＬＰＡ，ＳＬＮＡは、それぞれ“Ｌ”，“Ｈ”となり、ビット線等化信号ＥＱＡが“Ｈ”となってメモリブロックＡ内のすべてのビット線対ＢＬＡｉ，／ＢＬＡｉのレベルが、次の読み出し動作に備えて等化される。これによって、メモリブロックＡのラインメモリ部１２Ａへのデータ書き込みが終了する。
【００４９】
以上のように、この第２の実施形態のフィールドメモリは、２つのメモリブロックＡ，Ｂに対して共通のデータ線対ＤＬｉ，１／ＤＬｉと、このデータ線対ＤＬｉ，１／ＤＬｉのデータを保持する転送用レジスタ３３ｉを設けている。従って、例えばメモリブロックＢのフィールドメモリ部１１Ｂから読み出したデータを、データ線対ＤＬｉ，１／ＤＬｉを介して転送用レジスタ３３ｉに保持させ、更に、メモリブロックＡのラインメモリ部１２Ａに書き込むことができる。
【００５０】
これにより、メモリ容量が大きくて複数のメモリセルアレイに分割されている場合でも、分割されたメモリセルアレイの内の１つに、データ一時保存領域を設けておくことにより、第１の実施形態と同様の利点が得られる。
【００５１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００５２】
（ａ） 図４のフィールドメモリでは、転送用レジスタ３３ｉに加えて書込レジスタ４０ｉ及び読出レジスタ５０ｉを備えているが、この転送用レジスタ３３ｉを削除して読出レジスタ５０ｉと共用することができる。これにより、回路の簡素化が可能になる。但し、その場合、読み出し動作の実行やデータ転送の動作に応じて、転送用トランジスタをオン／オフ制御する必要がある。
【００５３】
（ｂ） 図４のフィールドメモリは、２つのメモリブロックＡ，Ｂを有しているが、３個以上のメモリブロックを有するフィールドメモリに対しても同様に適用できる。
【００５４】
（ｃ） 図４のフィールドメモリは、メモリブロックＡの中にラインメモリ部１２Ａを設けているが、このメモリブロックＡからラインメモリ部１２Ａを切り離してメモリブロックＢと同様の構成とし、複数の基本的なメモリブロックと１つのラインメモリ部をデータ線ＤＬｉ，／ＤＬｉで接続した構成にしても良い。
【００５５】
【発明の効果】
以上詳細に説明したように、本発明によれば、同一のビット線上にフィールドメモリ部の１画面分のデータを記憶する第１のメモリセルと、ラインメモリ部の１ライン分のデータを記憶する第２のメモリセルを設けると共に、このビット線上の信号を所定の論理レベルに増幅するセンスアンプ部を設けている。これにより、第１のワード線を選択して１ライン分のデータをビット線に読み出し、更に第２のワード線を選択して、このビット線上のデータを第２のメモリセルに一括して転送することができる。従って、実装面積が小さく簡単な構成で、データ転送時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すフィールドメモリの基本構成図である。
【図２】図１の主要部の構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示すフィールドメモリの構成図である。
【図５】図４の動作を示す信号波形図である。
【符号の説明】
ＢＬ，／ＢＬ ビット線
ＤＬ，／ＤＬ データ線
ＷＬ ワード線
１０ メモリセルアレイ
１１ フィールドメモリ部
１２ ラインメモリ部
２０ センスアンプ部
３０ 転送ゲート
３３ 転送レジスタ
９１，９２ デコーダ
１０１ アドレス選択部
１０２ センスラッチ信号発生部
１０３ 等化信号発生部
１０４ 転送信号発生部
Claims (1)
- １画面分のデータを記憶する第１のフィールドメモリ部及び１ライン分のデータを記憶するラインメモリ部を有する第１のメモリブロックと、
１画面分のデータを記憶する第２のフィールドメモリ部を有する第２のメモリブロックと、
前記第１または第２のフィールドメモリ部からデータ線に出力される１ライン分のデータを保持するレジスタと、
前記第１または第２のフィールドメモリ部から１ライン分のデータを読み出して前記レジスタに一旦保持したあと、該レジスタ内のデータを前記ラインメモリ部に書き込む制御部とを備えたフィールドメモリであって、
前記第１のメモリブロックは、
複数の第１のビット線、該第１のビット線に交差して配置された複数の第１の画面用ワード線、及び該第１のビット線と該第１の画面用ワード線の各交差箇所に設けられて１画面分のデータを記憶する第１の画面用メモリセルを有する第１のフィールドメモリ部と、
前記第１のビット線に交差して配置されたライン用ワード線、及び該第１のビット線と該ライン用ワード線の各交差箇所に設けられて１ライン分のデータを記憶するライン用メモリセルを有するラインメモリ部と、
前記第１のビット線上の信号を所定の論理レベルに増幅する第１のセンスアンプ部と、
前記第１のビット線を第１の転送制御信号に従って対応する前記データ線に接続する第１の転送ゲートとを有し、
前記第２のメモリブロックは、
複数の第２のビット線、該第２のビット線に交差して配置された複数の第２の画面用ワード線、及び該第２のビット線と該第２の画面用ワード線の各交差箇所に設けられて１画面分のデータを記憶する第２の画面用メモリセルを有する第２のフィールドメモリ部と、
前記第２のビット線上の信号を所定の論理レベルに増幅する第２のセンスアンプ部と、
前記第２のビット線を第２の転送制御信号に従って対応する前記データ線に接続する第２の転送ゲートとを有し、
前記制御部は、
前記第１または第２の画面用ワード線を選択してそのワード線に対応する前記第１または第２の画面用メモリセルから１ライン分のデータを対応する前記第１または第２のビット線上に読み出し、
その読み出したデータを前記データ線を介して前記レジスタに保持したあと、前記ライン用ワード線を選択して該レジスタのデータを前記ライン用メモリセルに書き込むことを特徴とするフィールドメモリ。
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