JP2007200457A

JP2007200457A - 不揮発性半導体記憶装置

Info

Publication number: JP2007200457A
Application number: JP2006018074A
Authority: JP
Inventors: Tamaki Tsuruta; 環鶴田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-01-26
Filing date: 2006-01-26
Publication date: 2007-08-09
Also published as: US7508706B2; US20070183200A1

Abstract

【課題】データレジスタに対するアクセスのサイクルごとにビット線対をプリチャージする第１のモードと、データレジスタの特定のメモリセルに対するアクセスが行なわれたときにビット線対をプリチャージする第２のモードとを備えた不揮発性半導体記憶装置を提供する。
【解決手段】プリチャージ信号生成回路５０は第１のモードにおいてデータレジスタ２３に対するアクセスサイクルごとにパルスを含むプリチャージ信号を出力し、第２のモードにおいてデータレジスタ２３の所定のメモリセル以外のメモリセルに対するアクセスが指定された場合にデータレジスタ２３にアクセスサイクルごとにパルスを含む信号をマスクしたプリチャージ信号を生成する。第１のプリチャージ回路ＰＲ０〜ＰＲ７は、プリチャージ信号の活性化に応じてビット線対をプリチャージする。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、特にバーストアクセスする不揮発性メモリアレイ内のデータを一時的に保持するデータレジスタを備えた不揮発性半導体記憶装置に関する。

従来、スタティック・ランダム・アクセスメモリ（以下、ＳＲＡＭ）などでは、ランダムアクセスで動作し、読出しまたは書込みのサイクルごとにビット線対のプリチャージが行なわれていた。

これに対して、アドレスが変化するごとに行なっていたビット線対のプリチャージの回数を減らすことによって、プリチャージ時における消費電力を減らす方法が、たとえば、特許文献１に開示されている。

すなわち、特許文献１では、ｋ本（たとえば４本）のビット線対とｎ本のワード線で構成されたｋ×ｎ個のＲＡＭセルを有するＲＡＭ部に対し、アドレスＡが周期２Ｔで変化しているとき、ラインメモリのアドレスアクセスの特性から、該アドレスＡが０から順番に１・２・３・・・というようにアクセスされるため、行側のビット線対が一度アクセスされた後は４回後にならないと再びアクセスされることがない。そのため、行側をアクセスするときにその最小位（例えば、００）がきたときにだけビット線対のプリチャージ動作を行なうように、もとのプリチャージ信号φ１とアドレスＡとでＡＮＤ処理を施し、新たなプリチャ-ジ信号φ１ａを作成し、そのφ１ａによって０・４・８・・・番地のときにだけプリチャージ動作を行なう。
特開平６−２２３５７６号公報

ところで、バースト読出しまたは書込みを行なうフラッシュメモリなどの電気的に書き換え可能な不揮発性半導体記憶装置において、フラッシュメモリからの読出しデータおよびフラッシュメモリへの書込みデータを一時的に保持するデータレジスタを備えたものがある。そして、このデータレジスタも複数のメモリセルで構成されている場合に、データレジスタ内のビット線対の消費電力を削減するために、特許文献１に記載の方法を用いることが考えられる。

しかしながら、特許文献１では、最大コラムアドレスに達するまでは、必ずビット線対のプリチャージは行なわれず、読出しまたは書込みサイクルごとにビット線対をプリチャージすることが必要となった場合には、対応できない。

それゆえに、本発明の目的は、データレジスタのメモリセルに対するアクセスのサイクルごとにビット線対をプリチャージする第１のモードと、データレジスタの特定のメモリセルに対するアクセスが行なわれたときにビット線対をプリチャージする第２のモードの２つのモードを備えた不揮発性半導体記憶装置を提供することである。

上記課題を解決するために、本発明の不揮発性半導体記憶装置は、複数のメモリセルを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイからの読出しデータおよびメモリセルアレイへの書込みデータを一時的に保持する、複数のメモリセルで構成される
データレジスタと、第１のモードにおいて、データレジスタに対する読出しまたは書込みの１サイクルごとにパルスを含む第１の信号を出力し、第２のモードにおいて、データレジスタの所定のメモリセル以外のメモリセルに対する読出しまたは書込みが指定された場合に、データレジスタに対する読出しまたは書込みの１サイクルごとにパルスを含む信号をマスクした第１の信号を生成する信号生成回路と、第１の信号の活性化に応じて、データレジスタのメモリセルと接続されるビット線対をプリチャージする第１のプリチャージ回路とを備え、信号生成回路は、第２のモードにおいて、データレジスタの所定のメモリセルに対する読出しまたは書込みが指定されたときに、マスクを解除する。

本発明の不揮発性半導体記憶装置によれば、データレジスタのメモリセルに対するアクセスのサイクルごとにビット線対をプリチャージする第１のモードと、データレジスタの特定のメモリセルに対するアクセスが行なわれたときにビット線対をプリチャージする第２のモードの２つのモードを選択して動作させることができる。

以下、本発明に係る実施の形態について図面を参照して説明する。
（全体構成）
図１は、本発明の実施形態の不揮発性半導体記憶装置１００の構成を表わす図である。

図１を参照して、この不揮発性半導体記憶装置１００は、ページアドレスバッファ１１と、マルチプレクサ１２と、データ入力バッファ１３と、制御信号バッファ１４と、読み／書き／消去制御回路１５と、入力データ制御回路１７と、列アドレスカウンタ１６と、プリチャージ信号生成回路５０と、データ出力バッファ１８とを備える。

ページアドレスバッファ１１は、ページアドレス信号を一時的に保存する。
マルチプレクサ１２は、データ入出力端子から外部からの書込みデータを受けて、データ入力バッファ１３に出力し、データ出力バッファ１８から読出しデータを受けてデータ入出力端子から外部へ出力し、データ入出力端子から外部からのアドレスデータを受けて、列アドレスカウンタ１６および読み／書き／消去制御回路１５に出力する。

データ入力バッファ１３は、外部から入力されたデータ一時的に保存する。
制御信号バッファ１４は、外部からのクロック信号および制御信号を取込んで、内部クロック信号および内部制御信号を生成して、不揮発性半導体記憶装置１００内の該当する構成要素に出力する。

読み／書き／消去制御回路１５は、フラッシュメモリセルアレイ２０からのデータの読出し処理、フラッシュメモリセルアレイ２０へのデータの書込み処理、およびフラッシュメモリセルアレイ２０内のデータの消去処理を制御する。

入力データ制御回路１７は、データ入力バッファ１３からの書込みデータのデータレジスタ２３への転送を制御する。

列アドレスカウンタ１６は、フラッシュメモリセルアレイ２０からのデータのバースト読出しおよびフラッシュメモリセルアレイ２０へのデータのバースト書込み動作のためのカウンタ値を保持し、カウンタ値に基づいて内部アドレス信号を出力する。

プリチャージ信号生成回路５０は、ビット線対をプリチャージするためのプリチャージ信号を生成する。プリチャージ信号生成回路５０は、第１のモードと、第２のモードで生成するプリチャージ信号を変える。第１のモードとは、読出しまたは書込みのサイクルご
とにプリチャージするモードであり、第２のモードとは、最大コラムアドレスに達したときにプリチャージするモードである。プリチャージ信号生成回路５０の詳細は後述する。

データ出力バッファ１８は、データレジスタ２３から出力されるデータを一時的に保持して、内部クロックに従ったタイミングで保持したデータを出力する。

また、不揮発性半導体記憶装置１００は、４個のバンクＢａｎｋ０〜Ｂａｎｋ３を備える。各バンクには、Ｘデコーダ１９と、フラッシュメモリセルアレイ２０と、データレジスタおよび周辺回路群２１とが含まれる。

Ｘデコーダ１９は、ページアドレスバッファ１１から出力されるページアドレス信号にしたがって、フラッシュメモリセルアレイ２０内の複数のワード線のうちのいずれかのワード線を選択して、選択したワード線の活性化／非活性化を行なう。

Ｙデコーダ２５は、列アドレスカウンタ１６にしたがって、フラッシュメモリセルアレイ２０の列およびデータレジスタ２３の列を選択する。

フラッシュメモリセルアレイ２０は、複数のメモリセルを含む。複数のメモリセルの各々は、半導体基板中のウエル表面に形成されたソースおよびドレインと、このソースおよびドレイン上にゲート絶縁膜（トンネル絶縁膜）を介して形成されたフローティングゲートと、フローティングゲート上にＯＮＯ（Oxide-Nitride-Oxide）膜を介して設けられたコントロールゲートとを有する。各メモリセルは、２ビットのデータを記憶する。フラッシュメモリセルアレイ２０内のメモリセルは、バースト（列方向に連続した）読出しまたは書込みが行なわれる。

（データレジスタおよび周辺回路群２１の構成）
図２は、データレジスタおよび周辺回路群２１の構成を表わす図である。

図２を参照して、データレジスタおよび周辺回路群２１は、センスラッチ部２２と、データレジスタ２３と、ワード線ドライバ２４と、Ｙゲート部２６と、書込みドライバ部２７と、センスアンプ部２８とを含む。

センスラッチ部２２は、フラッシュメモリセルアレイ２０から読出したデータを増幅するとともに、フラッシュメモリセルアレイ２０への書込みデータを一時的に保持する。

データレジスタ２３は、８個のマットＭａｔ０〜Ｍａｔ７に分かれている。各マットは、サブマットに分割される。８個のマットＭａｔ０〜Ｍａｔ７に共通のワード線ＷＬが備えられている。また、８個のマットＭａｔ０〜Ｍａｔ７には、共通のプリチャージ信号／ＢＬＥＱが供給される。

ワード線ドライバ２４は、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化されると、ワード線ＷＬを「Ｌ」レベルに非活性化し、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化されると、ワード線ＷＬを「Ｈ」レベルに活性化する。

書込みドライバ部２７は、サブマットごとに１個の書込みドライバＷＤを含む。
センスアンプ部２８は、サブマットごとに１個のセンスアンプＳＡを含む。

Ｙゲート部２６は、データレジスタ２３内の各メモリセルＣ０〜Ｃ７ごとにＹゲートＹ０〜Ｙ７を含む。

センスラッチ部２２とデータレジスタ２３との間を結ぶバスは、×６４ビット構成であり、入力データ制御回路１７とデータレジスタ２３との間を結ぶバスおよびデータ出力バッファ１８とデータレジスタ２３との間を結ぶバスは、×８と、×１６ビット構成である。

（データレジスタ２３の構成）
図３は、データレジスタ２３内の１個のマットと、そのマットと接続される回路の構成を表わす図である。

図３を参照して、各マットは、フラッシュメモリセルアレイ２０のメモリセルが記憶する２ビットに対応して、上位ビット用と下位ビット用の２つのサブマットを含む。各サブマットは、メモリセルＣ０〜Ｃ７、第１のプリチャージ回路ＰＲ０〜ＰＲ７を含む。

第１のプリチャージ回路ＰＲ０〜ＰＲ７は、プリチャージ信号／ＢＬＥＱを受けて、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルとなると、接続しているビット線対ＢＬ，／ＢＬをＶＤＤＰの電位にプリチャージする。

メモリセルＣ０〜Ｃ７は、ＳＲＡＭセルで構成されている。
図４は、メモリセルＣ０および第１のプリチャージ回路ＰＲ０の構成を表わす図である。他のメモリセルＣ１〜Ｃ７、第１のプリチャージ回路ＰＲ１〜ＰＲ７もこれと同様である。

図４を参照して、メモリセルＣ０は、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４と、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２とを含むＳＲＡＭセルで構成される。

第１のプリチャージ回路ＰＲ０は、ＰチャネルＭＯＳトランジスタＰ１５，Ｐ１６，Ｐ１７で構成されている。ＰチャネルＭＯＳトランジスタＰ１５，Ｐ１６，Ｐ１７は、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルになると、オン状態となり、その結果両方のビット線ＢＬおよび／ＢＬがＶＤＤＰの電位にプリチャージされる。

再び、図３を参照して、サブマットごとに、書込みドライバＷＤと、センスアンプＳＡとが備えられている。

メモリセルＣ０〜Ｃ７は、それぞれＹゲートＹ０〜Ｙ７がオンのときに、書込みドライバＷＤおよびセンスアンプＳＡと接続する。メモリセルＣ０〜Ｃ７は、コラムアドレスで指定される。メモリセルＣ０は、最小のコラムアドレスで指定され、メモリセルＣ７は、最大のコラムアドレスで指定される。

ＹゲートＹ０〜Ｙ７は、接続されるビット線対と、センスアンプＳＡおよび書込みドライバＷＤとの間の接続／非接続を制御する。指定されたコラムアドレスに対応するビット線対ＢＬ，／ＢＬ（すなわち、指定されたコラムアドレスに対応するメモリセルに接続されるビット線対ＢＬ，／ＢＬ）に接続されるＹゲートが所定時間オンとなり、それ以外のＹゲートはオフである。

書込みドライバＷＤは、メモリセルＣ０〜Ｃ７と接続される８個のビット線対ＢＬ，／ＢＬの共通接続ノードＮと接続される共通配線対ＣＬ，／ＣＬと接続される。書込みドライバＷＤは、センスラッチ部２２または入力データ制御回路１７から受けたデータを、共通配線対ＣＬ，／ＣＬと、オン状態のＹゲートと接続されるビット線対ＢＬ，／ＢＬを通じて、データレジスタ２３内のメモリセルへ転送する。

センスアンプＳＡは、メモリセルＣ０〜Ｃ７と接続される８個のビット線対ＢＬ，／ＢＬの共通接続ノードＮと接続される共通配線対ＣＬ，／ＣＬと接続される。センスアンプＳＡは、データレジスタ２３内のメモリセルのデータの出力時に、オン状態のＹゲートに接続されたビット線対ＢＬ，／ＢＬの電位差が伝達された１対の共通配線対ＣＬ，／ＣＬの電位差を増幅して、データ出力バッファ１８またはセンスラッチ部２２へ出力する。

（ＳＬＳＲＡＭ転送の動作）
フラッシュメモリセルアレイ２０からデータを読出すときには、フラッシュメモリセルの読出しデータは、センスラッチ部２２で増幅された後、データレジスタ２３に転送される。以下、この転送をＳＬＳＲＡＭ転送という。その後、データレジスタ２３内の読出しデータは、センスアンプＳＡで増幅されて、データ出力バッファ１８に転送される。以下、この転送をＳＲＡＭＩＯ転送という。

以下、ＳＬＳＲＡＭ転送について説明する。ＳＲＡＭＩＯ転送については後述する。
ＳＬＳＲＡＭ転送時には、センスラッチ部２２からデータレジスタ２３の各マットに同時に読出しデータが転送される。各マットへは、まず上位ビット用のサブマットのメモリセルに読出しデータが転送され、その後下位ビット用のサブマットのメモリセルに読出しデータが転送される。各サブマット内では、メモリセルＣ０，Ｃ１，・・・Ｃ７の順に読出しデータが転送される。

図５は、フラッシュメモリセルアレイ２０のデータをデータレジスタ２３内の全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのメモリセルＣ２に転送するときのデータレジスタおよび周辺回路群２１の動作を説明するための図である。

図５を参照して、上位ビット用のサブマットのメモリセルＣ２にデータを転送するときには、上位ビット用のサブマットのＹゲートＹ２がオンとなり、書込みドライバＷＤから上位ビット用のサブマットのメモリセルＣ２にデータが転送される。

図６は、第１のモードにおけるＳＬＳＲＡＭ転送時のタイミングチャートの概略を表わす図である。

図６を参照して、まず、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化される。これによって、第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬのプリチャージを終了する。

また、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化したことに応じて、ワード線ドライバ２４は、ワード線ＷＬを「Ｈ」レベルに活性化する。

次に、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのＹゲートＹ０がオンとなり、書込みドライバＷＤからメモリセルＣ０にフラッシュメモリの読出しデータが出力されてデータレジスタ２３にライトされる。

その後、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化される。これによって、ワード線ドライバ２４は、ワード線ＷＬを「Ｌ」レベルに非活性化し、その後第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬをプリチャージする。

その後、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化される。これによって、第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬのプリチャージを終了する。また、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化したことに応じて、ワード線ドライバ２４は、ワード線ＷＬを「Ｈ」レベルに活性化する。

次に、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのＹゲートＹ１がオンとなり、書込みドライバＷＤからメモリセルＣ１にフラッシュメモリの読出しデータが出力されてデータレジスタ２３にライトされる。

次に、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのＹゲートＹ２がオンとなり、書込みドライバＷＤからメモリセルＣ２にフラッシュメモリの読出しデータが出力されてデータレジスタ２３にライトされる。このときに、図６に示すように、メモリセルＣ２に接続するビット線対ＢＬ２，／ＢＬ２は、フラッシュメモリの読出しデータに応じたレベルに変化する。

以下、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのＹゲートＹ３〜Ｙ７についても上記の処理が繰返される。

その後、全マットＭａｔ０〜Ｍａｔ７の下位ビット用のサブマットについても以上の処理が繰返される。

なお、図６において、ＹゲートＹ２がオンされるサイクルでデータがライトされるが、その他のサイクルにおいても、ビット線対ＢＬ，／ＢＬのデータが変化しているのは、ワード線ＷＬが活性化するのでリードデータが出力されるからである。ただし、Ｙ２ゲートがオフであるので、リードデータは共通配線対ＣＬ，／ＣＬに伝達されない。

図７は、第２のモードにおけるＳＬＳＲＡＭ転送時のタイミングチャートの概略を表わす図である。

図７を参照して、まず、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化される。これによって、第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬのプリチャージを終了する。

次に、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのＹゲートＹ１がオンとなり、書込みドライバＷＤから全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのメモリセルＣ１にフラッシュメモリの読出しデータが出力されてデータレジスタ２３にライトされる。

次に、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのＹゲートＹ２がオンとなり、書込みドライバＷＤから全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのメモリセルＣ２にフラッシュメモリの読出しデータが出力されてデータレジスタ２３にライトされる。このときに、図７に示すように、メモリセルＣ２に接続するビット線対ＢＬ２，／ＢＬ２は、フラッシュメモリの読出しデータに応じたレベルに変化する。

次に、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのＹゲートＹ３、Ｙ４、Ｙ５、Ｙ６についても上記の処理が繰返される。

最後には、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのＹゲートＹ７がオンとなって、全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのメモリセルＣ７に読出しデータが出力された後、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化される。これによって、ワード線ドライバ２４は、ワード線ＷＬを「Ｌ」レベルに非活性化し、その後第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬをプリチャージする。

その後、下位ビット用のサブマットについても以上の処理が繰返される。
以上のように、第１のモードでは、データレジスタ２３に対するアクセスサイクルごとにプリチャージおよびワード線の活性化／不活性化を行なうのに対して、第２のモードでは、データレジスタ２３に対する８回（８コラム分）のアクセスごとにプリチャージおよびワード線の活性化／不活性化を行なうので、第２のモードでは、第１のモードよりも消費電力を削減できる。

（ＩＯＳＲＡＭ転送の動作）
フラッシュメモリセルアレイ２０へデータを書込むときには、外部からの書込みデータは、データ入力バッファ１３、入力データ制御回路１７を経てデータレジスタ２３に転送される。この転送をＩＯＳＲＡＭ転送という。その後、データレジスタ２３内の書込みデータは、センスラッチ部２２を経由してフラッシュメモリセルアレイ２０のメモリセルへ転送される。この転送をＳＲＡＭＳＬ転送という。

以下、ＩＯＳＲＡＭ転送について説明する。ＳＲＡＭＳＬ転送については後述する。
ＩＯＳＲＡＭ転送時には、入力データ制御回路１７からデータレジスタ２３のマットＭａｔ０、Ｍａｔ１，・・・Ｍａｔ７の順に書込みデータが転送される。各マットの上位ビット用のサブマットのメモリセルと、下位ビット用のサブマットのメモリセルには同時に書込みデータが転送される。各サブマット内では、メモリセルＣ０，Ｃ１，・・・Ｃ７の順に書込みデータが転送される。

図８は、外部からのデータをデータレジスタ２３内のあるマット（Ｍａｔ２）の上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ０に転送するときのデータレジスタおよび周辺回路群２１の動作を説明するための図である。

図８を参照して、マットＭａｔ２の上位ビット用のサブマットおよび下位ビット用のメモリセルＣ０にデータを転送するときには、上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ０がオンとなり、書込みドライバＷＤから上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ０にデータが転送される。

図９は、第１のモードにおけるＩＯＳＲＡＭ転送時のタイミングチャートの概略を表わす図である。

図９を参照して、まず、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化される。これによって、第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬのプリチャージを終了する。

次に、マットＭａｔ０の上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ０がオンとなり、書込みドライバＷＤからマットＭａｔ０の上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ０に書込みデータが出力される。その後、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化される。これによって、ワード線ドライバ２４は、ワード線ＷＬを「Ｌ」レベルに非活性化し、その後第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬをプリチャージする。

次に、マットＭａｔ１の上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ０がオンとなり、書込みドライバＷＤからマットＭａｔ１の上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ０に書込みデータが出力される。その後、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化される。これによって、ワード線ドライバ２４は、ワード線ＷＬを「Ｌ」レベルに非活性化し、その後第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬをプリチャージする。

次に、マットＭａｔ２の上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ０がオンとなり、書込みドライバＷＤからマットＭａｔ２の上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ０に書込みデータが出力される。このときに、図９に示すように、マットＭａｔ２の上位ビット用のサブマットおよび下位ビット用のメモリセルＣ０に接続するビット線対ＢＬ０／ＢＬ０は、書込みデータに応じたレベルに変化する。

次に、残りのマットＭａｔ３〜Ｍａｔ７のＹゲートＹ０についても上記の処理が繰返され、その後さらに、マットＭａｔ０〜Ｍａｔ７のＹゲートＹ１〜Ｙ７についても上記の処理が繰返される。

図１０は、第２のモードにおけるＩＯＳＲＡＭ転送時のタイミングチャートの概略を表わす図である。

図１０を参照して、まず、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化される。これによって、第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬのプリチャージを終了する。

次に、マットＭａｔ０の上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ０がオンとなり、書込みドライバＷＤからマットＭａｔ０の上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ０に書込みデータが出力される。

次に、マットＭａｔ１の上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ０がオンとなり、書込みドライバＷＤからマットＭａｔ１の上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ１に書込みデータが出力される。

次に、マットＭａｔ２の上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ０がオンとなり、書込みドライバＷＤからマットＭａｔ２の上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ２に書込みデータが出力される。このときに、図１０に示すように、マットＭａｔ２の上位ビット用のサブマットおよび下位ビット用のメモリセルＣ０に接続するビット線対ＢＬ０／ＢＬ０は、書込みデータに応じたレベルに変化する。

最後のマットＭａｔ７の上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ７がオンとなって、マットＭａｔ７の上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ７に書込みデータが出力された後、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化される。これによって、ワード線ドライバ２４は、ワード線ＷＬを「Ｌ」レベルに非活性化し、その後第１のプリチャージ回路ＰＲ０〜ＰＲ７は、すべてのビット線対ＢＬ，／ＢＬをプリチャージする。

以上のように、第１のモードでは、データレジスタ２３に対するアクセスサイクルごとにプリチャージおよびワード線の活性化／不活性化を行なうのに対して、第２のモードでは、データレジスタ２３に対する６４回（８マット×８コラム分）のアクセスごとにプリチャージおよびワード線の活性化／不活性化を行なうので、第２のモードでは、第１のモードよりも消費電力を削減できる。

（ＳＲＡＭＳＬ転送の動作）
ＳＲＡＭＳＬ転送のプリチャージのタイミングは、ＳＬＳＲＡＭ転送のプリチャージのタイミングと基本的に同様である。ただし、ＳＬＳＲＡＭ転送においては、ライトドライバＷＤがメモリセルにデータを出力したのに対して、ＳＲＡＭＳＬ転送では、メモリセルのデータがセンスアンプＳＡに出力される。

ＳＲＡＭＳＬ転送時には、まず、データレジスタ２３の全マットの上位ビット用のサブマットと下位ビット用のサブマットのメモリセルＣ０から同時にデータが読出されて、センスアンプＳＡに送られる。センスアンプＳＡでは、上位ビット用のデータと下位ビット用のデータを演算し、演算結果に応じて、フラッシュメモリにデータを書込むか、書込まないかを判断し、書込み場合のみセンスラッチにデータを出力する。その後、メモリセルＣ１、・・・、Ｃ７の順番で同様の処理を行なう。

（ＳＲＡＭＩＯ転送の動作）
ＳＲＡＭＩＯ転送のプリチャージのタイミングは、ＩＯＳＲＡＭ転送のプリチャージのタイミングと同様である。ただし、ＩＯＳＲＡＭ転送においては、ライトドライバＷＤがメモリセルにデータを出力したのに対して、ＳＲＡＭＩＯ転送では、メモリセルのデータがセンスアンプＳＡに出力される。

（プリチャージ信号生成回路５０の構成）
図１１は、プリチャージ信号生成回路５０の構成の概略を表わす図である。

図１１を参照して、プリチャージ信号生成回路５０は、ＮＡＮＤ回路５１〜５４と、ＮＯＲ回路５５，５６と、ＮＡＮＤ回路５７〜５９と、インバータ６０，６１と、ＮＡＮＤ回路６２，６３と、インバータ６４と、ＮＯＲ回路６５と、インバータ６６と、インバータ６７とを備える。

プリチャージ信号生成回路５０は、内部アドレス信号ＡＴ＜０＞〜ＡＴ＜５＞と、内部クロック信号ＸＥＰと、モード指定信号ＣＫＥ＿Ｂと、転送元指定信号ＳＬＳＲＡＭとを受ける。

第１のモードが指定されるときには、モード指定信号ＣＫＥ＿Ｂが「Ｌ」レベルとなる。第２のモードが指定されるときには、モード指定信号ＣＫＥ＿Ｂが「Ｈ」レベルとなる。また、ＳＬＳＲＡＭ転送およびＳＲＡＭＳＬ転送が指定されるときには、転送元指定信号ＳＬＳＲＡＭが「Ｈ」レベルとなる。ＩＯＳＲＡＭ転送およびＳＲＡＭＩＯ転送が指定されたときには、転送元指定信号ＳＬＳＲＡＭが「Ｌ」レベルとなる。

内部クロック信号ＸＥＰは、読出しまたは書込みの１サイクルごとにパルスを含む。
第１のモードが指定されたとき（モード指定信号ＣＫＥ＿Ｂが「Ｌ」レベルのとき）には、プリチャージマスク信号ＥＱＢＭＳＫが「Ｌ」レベルに非活性化される。これによって、プリチャージマスク信号によるマスクは行なわれず、ＮＯＲ回路６５およびインバータ６６によって、内部クロックＸＥＰのパルスによって生成される１サイクルごとにパルスを含むプリチャージ信号／ＢＬＥＱが出力される。

第２のモードが指定され（モード指定信号ＣＫＥ＿Ｂが「Ｈ」レベルのとき）、かつＳＬＳＲＡＭ転送またはＳＲＡＭＳＬ転送が指定されたとき（転送元指定信号ＳＬＳＲＡＭが「Ｈ」レベルのとき）には、内部アドレス信号ＡＴ＜３＞〜ＡＴ＜５＞によって、サブマット内のコラムアドレスが指定される。指定されたコラムアドレスが最大コラムアドレスでないとき、すなわち内部アドレス信号ＡＴ＜３＞〜ＡＴ＜５＞のいずれかが「Ｌ」レベルのときには、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｈ」レベルに活性化される。これによって、プリチャージマスク信号によって、内部クロックＸＥＰによって生成される１サイクルごとにパルスを含む信号のマスクが行なわれ、内部クロックＸＥＰの変化に係らず、非活性化を示す「Ｈ」レベルに固定されたプリチャージ信号／ＢＬＥＱが出力される。

一方、指定されたコラムアドレスが最大コラムアドレスのとき、すなわち内部アドレス
信号ＡＴ＜３＞〜ＡＴ＜５＞がすべて「Ｈ」レベルであるときには、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｌ」レベルに非活性化される。これによって、プリチャージマスク信号によるマスクが解除され、内部クロックＸＥＰの変化によって生成される１サイクルごとにパルスを含むプリチャージ信号／ＢＬＥＱが出力される。

第２のモードが指定され（モード指定信号ＣＫＥ＿Ｂが「Ｈ」レベルのとき）、かつＩＯＳＲＡＭ転送またはＳＲＡＭＩＯ転送が指定されたとき（転送元指定信号ＳＬＳＲＡＭが「Ｈ」レベルのとき）には、内部アドレス信号ＡＴ＜３＞〜ＡＴ＜５＞によって、サブマット内のコラムアドレスが指定され、内部アドレス信号ＡＴ＜０＞〜ＡＴ＜２＞によって、８個のマットＭａｔ０〜Ｍａｔ７のうちのいずれか１つが指定される。指定されたマットが最後のマットＭａｔ７でないか、または指定されたコラムアドレスが最大コラムアドレスでないとき、すなわち内部アドレス信号ＡＴ＜０＞〜ＡＴ＜５＞のいずれかが「Ｌ」レベルのときには、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｈ」レベルに活性化される。これによって、プリチャージマスク信号によって、内部クロックＸＥＰによって生成される１サイクルごとにパルスを含む信号のマスクが行なわれ、内部クロックＸＥＰの変化に係らず、非活性化を示す「Ｈ」レベルに固定されたプリチャージ信号／ＢＬＥＱが出力される。

一方、指定されたマットが最後のマットＭａｔ７であり、かつ指定されたコラムアドレスが最大コラムアドレスのとき、すなわち内部アドレス信号ＡＴ＜０＞〜ＡＴ＜５＞がすべて「Ｈ」レベルであるときには、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｌ」レベルに非活性化される。これによって、プリチャージマスク信号によるマスクが解除され、内部クロックＸＥＰの変化によって生成される１サイクルごとにパルスを含むプリチャージ信号／ＢＬＥＱが出力される。

また、プリチャージ信号生成回路５０は、第１および第２のいずれのモードにおいても、スタンバイ時に、図示しない手段（スタンバイ状態を表わす信号を受ける論理回路からなる）で、活性化を示す「Ｌ」レベルのプリチャージ信号／ＢＬＥＱを出力する。ここで、スタンバイ時とは、不揮発性半導体記憶装置１００内で読出しまたは書込みのための処理が行なわれていない状態をいう。

（第２のモードにおけるＳＬＳＲＡＭ転送時のタイミングチャートの詳細）
図１２は、第２のモードにおけるＳＬＳＲＡＭ転送時のタイミングチャートの詳細を表わす図である。

図１２を参照して、まず、スタンバイ時、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化される。これによって、内部アドレス信号（ＡＴ＜０＞〜ＡＴ＜５＞以外の信号）で指定されたワード線ＷＬが非活性化され、ビット線対ＢＬ，／ＢＬがプリチャージされる。

次に、モード指定信号ＣＫＥ＿Ｂが「Ｈ」レベルとなり、転送元指定信号ＳＬＳＲＡＭが「Ｈ」レベルとなる。

次に、マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットの先頭（０列目）のコラムを指定する内部アドレス信号（ＡＴ＜３＞〜ＡＴ＜５＞がすべて「Ｌ」レベル）が入力されると、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｈ」レベルに活性化される。これによって、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化される。プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化されると、内部アドレス信号（ＡＴ＜０＞〜ＡＴ＜５＞以外の信号）で指定されたワード線ＷＬが活性化される。

さらに、内部アドレス信号（ＡＴ＜３＞〜ＡＴ＜５＞がすべて「Ｌ」レベル）によって、マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットの先頭のコラムに対応するＹゲートＹ０がオンとなり、そのコラムのメモリセルＣ０にデータが転送される。

以下、順にマットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットの１列目〜６列目のコラムを指定する内部アドレス信号が入力され、そのコラムのＹゲートＹ１〜Ｙ６がオンとなり、そのコラムのメモリセルＣ１〜Ｃ６にデータが転送される。この間、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｈ」レベルのまま維持され、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化された状態のままである。

マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのコラム（７列目）を指定する内部アドレス信号（ＡＴ＜３＞〜ＡＴ＜５＞がすべて「Ｈ」レベル）が入力されると、マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットの７列目のコラムに対応するＹゲートＹ７がオンとなり、そのコラムのメモリセルＣ７にデータが転送される。

さらに、内部アドレス信号（ＡＴ＜３＞〜ＡＴ＜５＞がすべて「Ｈ」レベル）によって、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｌ」レベルに非活性化され、マスクが解除される。これによって、プリチャージ信号／ＢＬＥＱは、内部クロックＸＥＰの変化によって生成される１サイクルごとにパルスを含む信号となる。プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化されると、内部アドレス信号で指定されたワード線ＷＬが非活性化され、ビット線対ＢＬ，／ＢＬがプリチャージされる。

さらに、マットＭａｔ０〜Ｍａｔ７の下位ビット用のサブマットのメモリセルについても上記の処理が繰返される。

（第２のモードにおけるＳＲＡＭＳＬ転送時のタイミングチャートの詳細）
図１２のタイミングチャートと同様なので、説明を繰返さない。ただし、ＳＲＡＭＳＬ転送では、メモリセルのデータがセンスアンプＳＡに出力される。

（第２のモードにおけるＩＯＳＲＡＭ転送時のタイミングチャートの詳細）
図１３は、第２のモードにおけるＩＯＳＲＡＭ転送時のタイミングチャートの詳細を表わす図である。

図１３を参照して、まず、スタンバイ時、プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化される。これによって、内部アドレス信号（ＡＴ＜０＞〜ＡＴ＜５＞以外の信号）で指定されたワード線ＷＬが非活性化され、ビット線対ＢＬ，／ＢＬがプリチャージされる。

次に、モード指定信号ＣＫＥ＿Ｂが「Ｈ」レベルとなり、転送元指定信号ＳＬＳＲＡＭが「Ｌ」レベルとなる。

次に、先頭のマットＭａｔ０の上位ビット用のサブマットおよび下位ビット用のサブマットの先頭（０列目）のコラムを指定する内部アドレス信号（ＡＴ＜０＞〜ＡＴ＜５＞がすべて「Ｌ」レベル）が入力されると、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｈ」レベルに活性化される。これによって、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化される。プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化されると、内部アドレス信号（ＡＴ＜０＞〜ＡＴ＜５＞以外の信号）で指定されたワード線ＷＬが活性化される。

さらに、内部アドレス信号（ＡＴ＜０＞〜ＡＴ＜５＞がすべて「Ｌ」レベル）によって
、マットＭａｔ０の上位ビット用のサブマットおよび下位ビット用のサブマットの先頭のコラムのＹゲートＹ０がオンとなり、そのコラムのメモリセルＣ０にデータが転送される。

以下、マットＭａｔ１、Ｍａｔ２、・・・Ｍａｔ７の順に上位ビット用のサブマットおよび下位ビット用のサブマットの先頭（０列目）のコラムに対応する内部アドレス信号が入力され、そのコラムのＹゲートＹ０がオンとなり、そのコラムのメモリセルＣ０にデータが転送される。さらに、１列目のコラムに対しても、マットＭａｔ０、Ｍａｔ２、・・・Ｍａｔ７の順に内部アドレス信号が入力されて、上位ビット用のサブマットおよび下位ビット用のサブマットのＹゲートＹ１がオンとなり、上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ１にデータが転送される。

２列目〜７列目のコラムに対しても、上記の処理を繰返す。この間、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｈ」レベルのまま維持され、プリチャージ信号／ＢＬＥＱが「Ｈ」レベルに非活性化された状態のままである。

最後のマットＭａｔ７の上位ビット用のサブマットおよび下位ビット用のサブマットの最後のコラム（７列目）を指定する内部アドレス信号（ＡＴ＜０＞〜ＡＴ＜５＞がすべて「Ｈ」レベル）が入力されると、マットＭａｔ７の上位ビット用のサブマットおよび下位ビット用のサブマットの７列目のコラムに対応するＹゲートＹ７がオンとなり、そのコラムのメモリセルＣ７にデータが転送される。

さらに、内部アドレス信号（ＡＴ＜０＞〜ＡＴ＜５＞がすべて「Ｈ」レベル）によって、プリチャージマスク信号ＥＱＢ＿ＭＳＫが「Ｌ」レベルに非活性化され、マスクが解除される。これによって、プリチャージ信号／ＢＬＥＱは、内部クロックＸＥＰの変化によって生成される１サイクルごとにパルスを含む信号となる。プリチャージ信号／ＢＬＥＱが「Ｌ」レベルに活性化されると、内部アドレス信号で指定されたワード線ＷＬが非活性化され、ビット線対ＢＬ，／ＢＬがプリチャージされる。

（第２のモードにおけるＳＲＡＭＩＯ転送時のタイミングチャートの詳細）
図１３のタイミングチャートと同様なので、説明を繰返さない。ただし、ＳＲＡＭＩＯ転送では、メモリセルのデータがセンスアンプＳＡに出力される。

以上の説明より明らかなように、本発明の実施形態の不揮発性半導体記憶装置１００は、データレジスタのメモリセルに対するアクセスのサイクルごとにビット線対をプリチャージする第１のモードと、データレジスタの特定のメモリセルに対するアクセスが行なわれたときにビット線対をプリチャージする第２のモードの２つのモードを選択して動作させることができるので、フレキシブルな使用が可能となる。

（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例も含む。

（１）データレジスタ２３内の中途のコラムアドレスのコラムからのアクセスの開始
本発明の実施形態では、データレジスタ２３のコラムアドレスが最小の先頭のコラムからコラムアドレスが最大の最後のコラムまで順番にデータの読出しおよび書込みを行なうものとして説明したが、これに限定するものではなく、データレジスタ２３の中途のコラムアドレスのコラムからデータの読出しおよび書込みを開始してもよい。

図１１のプリチャージ信号生成回路５０は、データレジスタ２３の中途のコラムアドレ
スのコラムからデータの読出しおよび書込みを開始する場合でも、スタンバイ時に、第１および第２のいずれのモードにおいても、図示しない手段で、活性化を示す「Ｌ」レベルのプリチャージ信号／ＢＬＥＱを出力する。

また、図１１のプリチャージ信号生成回路５０は、データレジスタ２３の中途コラムアドレスのコラムからデータの読出しおよび書込みを行なう開始する場合でも、第２のモードが指定され、かつＳＬＳＲＡＭ転送が指定されたとき、指定されたコラムアドレスが最大コラムアドレスに達すると、プリチャージマスク信号ＥＱＢ＿ＭＳＫを「Ｌ」レベルに非活性化する。これによって、プリチャージマスク信号によるマスクが解除され、内部クロックＸＥＰの変化によって生成される１サイクルごとにパルスを含むプリチャージ信号／ＢＬＥＱが出力される。

また、図１１のプリチャージ信号生成回路５０は、データレジスタ２３の中途コラムアドレスのコラムからデータの読出しおよび書込みを行なう開始する場合でも、第２のモードが指定され、かつＩＯＳＲＡＭ転送が指定されたとき、指定されたマットが最後のマットＭａｔ７であり、指定されたコラムアドレスが最大コラムアドレスに達すると、プリチャージマスク信号ＥＱＢ＿ＭＳＫを「Ｌ」レベルに非活性化する。これによって、プリチャージマスク信号によるマスクが解除され、内部クロックＸＥＰの変化によって生成される１サイクルごとにパルスを含むプリチャージ信号／ＢＬＥＱが出力される。

さて、このように、データレジスタ２３の中途のコラムアドレスのコラムからデータの読出しおよび書込みが行なわれるのは、どのような場合なのかを説明する。

（ａ）データレジスタ２３内の中途のコラムアドレスのコラムからの読出しの例
図１４（ａ）および（ｂ）は、フラッシュメモリセルアレイ２０のページ内のデータをランダムに外部に出力する動作を説明するための図である。

図１４（ａ）に示すように、まず、フラッシュメモリセルアレイ２０のページＭ内のデータがデータレジスタ２３に転送される。

次に、図１４（ｂ）に示すように、データレジスタ２３内のコラムＫのデータがデータ入出力端子を通じて外部へ出力され、その後コラムＫと隣接していないコラムＬから最後のコラムまで順番にデータをデータ入出力端子を通じて外部へ出力する。

（ｂ）データレジスタ２３内の中途のコラムアドレスのコラムへの書込みの例
図１５（ａ）、（ｂ）、（ｃ）は、フラッシュメモリセルアレイ２０のページ内のデータをランダムに更新する動作を説明するための図である。

図１５（ａ）に示すように、まず、フラッシュメモリセルアレイ２０のページＭ内のデータがデータレジスタ２３に転送される。

次に、図１５（ｂ）に示すように、外部のデータ入出力端子からのデータによって、データレジスタ２３内のコラムＫのデータが更新され、その後コラムＫと隣接してないコラムＬから最後のコラムまでのデータが更新される。
その後、データレジスタ２３内のデータがフラッシュメモリのページＭへ書込まれる。

（２）センスアンプＳＡに接続される共通配線対ＣＬ，／ＣＬのプリチャージ
本発明の実施形態では、共通配線対ＣＬ，／ＣＬはプリチャージされることはなかった。

しかしながら、共通配線対ＣＬ，／ＣＬが読出しサイクルごとにプリチャージされない場合、メモリセルの駆動能力が低いと、現在の読出し対象のメモリセルからデータを読出したときに、１回前の読出し対象のメモリセルから読出されたデータによって生じた共通配線対の電位を現在の読出し対象のメモリセルから読出したデータに応じたものに変化させることができないことがある。以下では、読出しサイクルごとに共通配線対ＣＬ，／ＣＬをプリチャージするための構成について説明する。

図１６は、変形例のプリチャージ信号生成回路５１を表わす図である。
図１６を参照して、変形例のプリチャージ信号生成回路５１は、図１１のプリチャージ信号生成回路５０に含まれる回路に加えて、さらにＮＯＲ回路７１と、インバータ７２とを含み、プリチャージ信号／ＢＬＥＱに加えて、別のプリチャージ信号／ＢＬＥＱ２を出力する。読出し指定信号ＲＥＡＤは、データレジスタ２３からのデータの読出し時に「Ｌ」レベルとなる。これによって、データレジスタ２３からの読出し時に、内部クロックＸＥＰの変化によって生成される１サイクルごとにパルスを含むプリチャージ信号／ＢＬＥＱ２が出力される。

図１７は、第２のプリチャージ回路ＰＲＲを表わす図である。
図１７を参照して、第２のプリチャージ回路ＰＲＲは、ＰチャネルＭＯＳトランジスタＰ３０，Ｐ３１，Ｐ３２で構成されている。ＰチャネルＭＯＳトランジスタＰ３０，Ｐ３１，Ｐ３２は、プリチャージ信号／ＢＬＥＱ２が「Ｌ」レベルになると、オン状態となり、その結果両方の共通配線線ＣＬおよび／ＣＬをＶＤＤＰの電位にプリチャージされる。

（３）サブマット内のメモリセルの構成
本発明の実施形態では、データレジスタ２３内の各サブマットには、１行８列のメモリセルを含むものとしたが、これに限定されるものではない。各サブマットは、Ｘ行（Ｘは１以上の自然数）のメモリセルを含むものとしてもよく、Ｙ列（Ｙは１以上の自然数）のメモリセルを含むものとしてもよい。

（４）サブマットの構成
本発明の実施形態では、フラッシュメモリセルアレイ２０のメモリセルが２ビットのデータを記憶するのに対応して、データレジスタ２３内の各マットが上位ビット用のサブマットと下位ビット用のサブマットを含むものとした。フラッシュメモリセルアレイ２０のメモリセルがＮビット（Ｎは１以上の自然数）のデータを記憶する場合には、データレジスタ２３内の各マットが、フラッシュメモリセルアレイ２０のメモリセルの記憶する各ビットに対応するサブマットをＮ個含むものとすればよい。

また、本発明の実施形態では、各マットは、フラッシュメモリセルアレイ２０のメモリセルが記憶する２ビットに対応して、上位ビット用と下位ビット用の１対のサブマットを含むものとしたが、このような上位ビット用と下位ビット用のサブマットの対をＬ個（Ｌは１以上の自然数）備えるものとしてもよい。この場合、データレジスタへの書込み（ＳＬＳＲＡＭ転送およびＩＯＳＲＡＭ転送）時には、Ｌ個のサブマットに同時にデータが書込まれ、データレジスタからの読出し（ＳＲＡＭＳＬ転送およびＳＲＡＭＩＯ転送）時には、Ｌ個のサブマットから同時にデータが読み出される。

（５）マットの数、バンクの数、バスのビット構成
本発明の実施の形態で説明したマットの数、バンクの数、センスラッチ部２２とデータレジスタ２３の間のバスのビット構成、入力データ制御回路１７とデータレジスタ２３の間のバスのビット構成、およびデータ出力バッファ１８とデータレジスタ２３との間のバスのビット構成は、一例であって、これに限定されるものではない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施形態の不揮発性半導体記憶装置１００の構成を表わす図である。データレジスタおよび周辺回路群２１の構成を表わす図である。データレジスタ２３内の１個のマットと、そのマットと接続される回路の構成を表わす図である。メモリセルＣ０および第１のプリチャージ回路ＰＲ０の構成を表わす図である。フラッシュメモリセルアレイ２０のデータをデータレジスタ２３内の全マットＭａｔ０〜Ｍａｔ７の上位ビット用のサブマットのメモリセルＣ２に転送するときのデータレジスタおよび周辺回路群２１の動作を説明するための図である。第１のモードにおけるＳＬＳＲＡＭ転送時のタイミングチャートの概略を表わす図である。第２のモードにおけるＳＬＳＲＡＭ転送時のタイミングチャートの概略を表わす図である。外部からのデータをデータレジスタ２３内のあるマットの上位ビット用のサブマットおよび下位ビット用のサブマットのメモリセルＣ０に転送するときのデータレジスタおよび周辺回路群２１の動作を説明するための図である。第１のモードにおけるＩＯＳＲＡＭ転送時のタイミングチャートの概略を表わす図である。第２のモードにおけるＩＯＳＲＡＭ転送時のタイミングチャートの概略を表わす図である。プリチャージ信号生成回路５０の構成の概略を表わす図である。第２のモードにおけるＳＬＳＲＡＭ転送時のタイミングチャートの詳細を表わす図である。第２のモードにおけるＩＯＳＲＡＭ転送時のタイミングチャートの詳細を表わす図である。（ａ）および（ｂ）は、フラッシュメモリセルアレイ２０のページ内のデータをランダムに外部に出力する動作を説明するための図である。（ａ）、（ｂ）、（ｃ）は、フラッシュメモリセルアレイ２０のページ内のデータをランダムに更新する動作を説明するための図である。変形例のプリチャージ信号生成回路５１を表わす図である。第２のプリチャージ回路を表わす図である。

符号の説明

１１ページアドレスバッファ、１２マルチプレクサ、１３データ入力バッファ、１４制御信号バッファ、１５読み／書き／消去制御回路、１６列アドレスカウンタ、１７入力データ制御回路、１８データ出力バッファ、１９Ｘデコーダ、２０フラッシュメモリセルアレイ、２１データレジスタおよび周辺回路群、２２センスラッチ部、２３データレジスタ、２４ワード線ドライバ、２５Ｙデコーダ、２６Ｙゲート部、２７書込みドライバ部、２８センスアンプ部、１００不揮発性半導体記憶装置、ＰＲ０〜ＰＲ７第１のプリチャージ回路、ＰＲＲ第２のプリチャージ回路、Ｃ０〜Ｃ７メモリセル、Ｙ０〜Ｙ７Ｙゲート、ＷＤ書込みドライバ、ＳＡセンスアンプ、５１，５２，５３，５４，５７，５８，５９，６２，６３ＮＡＮＤ回路、５５，５６，６５，７１ＮＯＲ回路、６０，６１，６４，６７，７２インバータ、Ｐ１１，
Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ１６，Ｐ１７，Ｐ３０，Ｐ３１，Ｐ３２ＰチャネルＭＯＳトランジスタ、Ｎ１１，Ｎ１２ＮチャネルＭＯＳトランジスタ。

Claims

複数のメモリセルを含む不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイからの読出しデータおよび前記メモリセルアレイへの書込みデータを一時的に保持する、複数のメモリセルで構成されるデータレジスタと、
前記第１のモードにおいて、前記データレジスタに対する読出しまたは書込みの１サイクルごとにパルスを含む第１の信号を出力し、第２のモードにおいて、前記データレジスタの所定のメモリセル以外のメモリセルに対する読出しまたは書込みが指定された場合に、前記データレジスタに対する読出しまたは書込みの１サイクルごとにパルスを含む信号をマスクした第１の信号を生成する信号生成回路と、
前記第１の信号の活性化に応じて、前記データレジスタのメモリセルと接続されるビット線対をプリチャージする第１のプリチャージ回路とを備え、
前記信号生成回路は、前記第２のモードにおいて、前記データレジスタの前記所定のメモリセルに対する読出しまたは書込みが指定されたときに、前記マスクを解除する、不揮発性半導体記憶装置。
前記データレジスタ内のメモリセルの列方向の位置は、コラムアドレスで指定され、
前記所定のメモリセルは、コラムアドレスが最大のメモリセルである、請求項１記載の不揮発性半導体記憶装置。
前記不揮発性半導体記憶装置は、
前記データレジスタのメモリセルと接続されるワード線の活性化を制御するワード線ドライバを備え、
前記ワード線ドライバは、前記第１の信号の活性化に応じて、前記ワード線を非活性化する、請求項１記載の不揮発性半導体記憶装置。
前記データレジスタを構成するメモリセルは、ＳＲＡＭセルである、請求項１記載の不揮発性半導体記憶装置。
前記不揮発性半導体記憶装置は、さらに、
前記データレジスタの複数のビット線対の共通接続ノードに接続する共通配線対と接続するセンスアンプと、
指定されたコラムアドレスに対応するビット線対と、前記センスアンプとを接続するＹゲートとを備えた、請求項２記載の不揮発性半導体記憶装置。
前記センスアンプと接続する共通配線対をプリチャージする第２のプリチャージ回路を備え、
前記信号生成回路は、さらに第１および第２のモードにおいて、前記データレジスタに対する読出しの１サイクルごとにパルスを含む第２の信号を出力し、
前記第２のプリチャージ回路は、前記第２の信号の活性化に応じて、前記センスアンプと接続する共通配線対のプリチャージを行なう、請求項５記載の不揮発性半導体記憶装置。
前記信号生成回路は、前記第２のモードにおいて、
スタンバイ時に、活性化された第１の信号を出力し、
前記データレジスタの最小のコラムアドレス以外のコラムアドレスのコラムから読出しまたは書込みのアクセスが開始されたときでも、前記指定されたコラムアドレスが最大に達した場合に前記マスクを解除する、請求項２記載の不揮発性半導体記憶装置。
前記不揮発性半導体記憶装置は、さらに、
前記不揮発性メモリアレイからの読出しデータを保持するセンスラッチを備え、
前記不揮発性メモリアレイのメモリセルは、Ｎビット（Ｎは１以上の自然数）のデータを保持し、
前記データレジスタは、Ｍ個（Ｍは２以上の自然数）のマットに分割され、
前記各マットは、前記Ｎビットに対応してＮ個のサブマットを含み、
前記各サブマット内のメモリセルの列方向の位置は、１番目〜Ｋ番目（Ｋは２以上の自然数）のコラムアドレスで指定され、
前記センスラッチは、
前記センスラッチは、Ｍ個の各マット内の指定された順番のサブマット内の指定されたコラムアドレスのメモリセルに、前記読出しデータを同時に転送し、
前記所定のメモリセルは、コラムアドレスがＫ番目のメモリセルである、請求項１記載の不揮発性半導体記憶装置。
前記不揮発性半導体記憶装置は、さらに、
外部からのＮビット（Ｎは１以上の自然数）の書込みデータの前記データレジスタへの転送を制御する入力制御回路を備え、
前記不揮発性メモリアレイは、Ｎビットのデータを保持し、
前記データレジスタは、Ｍ個（Ｍは２以上の自然数）のマットに分割され、
前記各マットは、前記Ｎビットに対応してＮ個のサブマットを含み、
前記各サブマット内のメモリセルの列方向の位置は、１番目〜Ｋ番目（Ｋは２以上の自然数）のコラムアドレスで指定され、
前記入力制御回路は、指定された順番のマット内のＮ対のサブマット内の指定されたコラムアドレスのメモリセルに、前記書込みデータを同時に転送し、
前記所定のメモリセルは、Ｍ番目のマットのコラムアドレスがＫ番目のメモリセルである、請求項１記載の不揮発性半導体記憶装置。