JP2011023085A

JP2011023085A - 半導体記憶装置

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Publication number: JP2011023085A
Application number: JP2009169255A
Authority: JP
Inventors: Toshifumi Watanabe; 稔史渡邉; Shigefumi Ishiguro; 重文石黒; Tomoyuki Hamano; 倫行浜野; Kazuto Uehara; 一人上原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-07-17
Filing date: 2009-07-17
Publication date: 2011-02-03
Also published as: US8259523B2; US20110013452A1

Abstract

【課題】同期動作の高速化が可能な半導体記憶装置を提供する。
【解決手段】第１のバンク数を有するＢｏｏｔＲＡＭと、第１のバンク数より多い第２のバンク数を有するＤａｔａＲＡＭと、ＢｏｏｔＲＡＭおよびＤａｔａＲＡＭに設けられたビット線に対して行うプリチャージ動作を制御するイコライズタイマ制御回路４２とを備える。イコライズタイマ制御回路４２は、クロックに同期して動作する同期動作をＢｏｏｔＲＡＭに対して行う際、アドレスＡＤＤを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、第２プリチャージ動作を第１プリチャージ動作と異なる動作時間に切り替える。
【選択図】図２

Description

本発明は、複数種類のメモリを１チップに集積した半導体記憶装置に関し、例えば非同期動作と同期動作を有する半導体記憶装置に関するものである。

複数種類のメモリを１チップに集積した半導体記憶装置の一例として、ＯｎｅＮＡＮＤ（登録商標）がある（例えば、特許文献１参照）。このＯｎｅＮＡＮＤは、主記憶部としてのＮＡＮＤ型フラッシュメモリおよびバッファ部としてのＳＲＡＭなどを、１チップに集積したものである。さらに、ＯｎｅＮＡＮＤには、例えばＮＡＮＤ型フラッシュメモリとＳＲＡＭとの間のデータ転送を制御するために、ステートマシンを搭載したコントローラが用意されている。

ここで、ＯｎｅＮＡＮＤにおいては、ＳＲＡＭをバンク構成の異なる複数のバッファメモリにより構成することが可能である。

しかし、これら複数のバッファメモリにおける動作を同じタイマで制御する場合、従来は非同期動作に合わせて同期動作も同様に設定されていた。この場合、非同期動作時に外部から入力される外部入力信号のスキューに対応するため、動作期間は長めに設定されている。このため、同期動作中では、動作期間は必要以上に長い設定となっている。

すなわち、構成が異なる複数のメモリ装置が１チップ内に存在する場合、データ保証のため、制御タイマを各動作の一番遅いメモリ装置に合わせる必要がある。このため、同期動作においても、一番遅いメモリ装置に合わせる必要が生じ、動作を高速化できないという問題がある。

特開２００６−２８６１７９号公報

本発明は、同期動作の高速化が可能な半導体記憶装置を提供する。

本発明の一実施態様の半導体記憶装置は、第１のバンク数を有する第１のメモリと、前記第１のバンク数より多い第２のバンク数を有する第２のメモリと、前記第１、第２のメモリに設けられたビット線に対して行うプリチャージ動作を制御する制御回路とを具備し、前記制御回路は、クロックに同期して動作する同期動作を前記第１のメモリに対して行う際、アドレスを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、前記第２プリチャージ動作を前記第１プリチャージ動作と異なる動作時間に切り替えることを特徴とする。

本発明の他の実施態様の半導体記憶装置は、第１のバンク数を有する第１のメモリと、前記第１のバンク数より多い第２のバンク数を有する第２のメモリと、アドレスの切り替わりを検知し、検知信号を出力する検知回路と、前記アドレスにより設定されたレイテンシをカウントし、前記レイテンシのカウントが終了したとき、切り替え信号を出力するレイテンシカウンタと、前記検出信号に応じて前記第１のメモリに設けられたビット線に対して行うプリチャージ動作を制御すると共に、前記切り替え信号に応じて前記プリチャージ動作の動作時間を切り替える制御回路とを具備することを特徴とする。

本発明によれば、同期動作の高速化が可能な半導体記憶装置を提供することが可能である。

本発明の実施形態の半導体記憶装置の構成を示すブロック図である。実施形態の半導体記憶装置におけるイコライズタイマ制御回路及びイコライズタイマとその周辺回路の構成を示すブロック図である。実施形態の半導体記憶装置におけるＳＲＡＭセルアレイ、イコライズトランジスタ、及びロウデコーダの構成を示す回路図である。実施形態におけるイコライズタイマ制御回路の構成を示す回路図である。実施形態におけるイコライズタイマ制御回路の構成を示す回路図である。実施形態におけるイコライズタイマの構成を示す回路図である。実施形態におけるイコライズタイマ内の遅延回路の構成を示す回路図である。実施形態のＤａｔａＲＡＭにおける外部非同期動作時の読み出し動作を示すタイミングチャートである。実施形態のＢｏｏｔＲＡＭにおける外部非同期動作時の読み出し動作を示すタイミングチャートである。実施形態のＤａｔａＲＡＭにおける外部同期動作時の読み出し動作を示すタイミングチャートである。実施形態のＢｏｏｔＲＡＭにおける外部同期動作時の読み出し動作を示すタイミングチャートである。実施形態のＤａｔａＲＡＭにおける内部同期動作時の読み出し動作を示すタイミングチャートである。実施形態のＢｏｏｔＲＡＭにおける内部同期動作時の読み出し動作を示すタイミングチャートである。実施形態のＳＲＡＭの各動作において信号ＲＯＭ１，２のいずれが選択されるかを表す図である。

以下、図面を参照して本発明の実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置としてＯｎｅＮＡＮＤを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］実施形態に係る半導体記憶装置の構成
図１は、本発明の実施形態の半導体記憶装置の構成を示すブロック図である。

図示するように、この半導体記憶装置は、主記憶部（ＮＡＮＤ部）としてのＮＡＮＤ型フラッシュメモリ１と、バッファ部（ＲＡＭ部）としてのＳＲＡＭ２と、ＮＡＮＤ型フラッシュメモリ１およびＳＲＡＭ２を制御する制御部（Controller部）としてのコントローラ３と、を１つのチップに集積したものである。

［１−１］ＮＡＮＤ型フラッシュメモリ１の構成
ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ（NAND Array)１１、センスアンプ（Ｓ／Ａ）１２、ページバッファ（NAND Page Buffer）１３、ロウデコーダ（Row Dec.）１４、電圧供給回路（Voltage Supply）１５、シーケンサ（NAND Sequencer）１６、及びオシレータ（ＯＳＣ）１７，１８を備える。

メモリセルアレイ１１は、ＮＡＮＤ型フラッシュメモリ１のセルアレイであり、ビット線とワード線との交差位置にマトリクス状に配置された複数のメモリセル（図示しない）を備えている。複数のメモリセルの各々は、例えば、半導体基板上にトンネル絶縁膜を介して順に積層された、浮遊ゲート電極、ゲート間絶縁膜、および制御ゲート電極を備える、積層ゲート構造を有するＭＯＳ型トランジスタによって構成される。

また、複数のメモリセルの各々は、例えば、浮遊ゲート電極に注入された電子の多寡による閾値電圧の変化に応じて、１ビットのデータを保持することが可能である。なお、閾値電圧の制御を細分化し、各々のメモリセルに２ビット以上のデータを保持する構成としてもよい。また、メモリセルは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であってもよい。

センスアンプ１２は、メモリセルアレイ１１の１ページ分のメモリセルのデータを読み出すものである。ここで、ページとはＮＡＮＤ型フラッシュメモリ１において一括してデータが書き込まれ、または読み出される単位を指す。例えば、同一のワード線に接続された複数のメモリセルが１ページを構成する。

ページバッファ１３は、シーケンサ１６の制御にしたがって、１ページ分の読み出しデータまたは書き込みデータを一時的に格納するものであり、例えば２ＫＢ＋６４Ｂの記憶容量を有している。

ロウデコーダ１４は、メモリセルアレイ１１のワード線を選択するためのデコーダである。

電圧供給回路１５は、シーケンサ１６の制御にしたがって、メモリセルアレイ１１の読み出し、書き込み、および消去に必要な電圧（Internal Voltage）を生成し、ロウデコーダ１４に供給するものである。

シーケンサ１６は、アドレス／コマンド発生回路（NAND Add/Command Gen.）３１で発行されたＮＡＮＤ型フラッシュメモリ１へのコマンド（Program/Load）を受けて、ＮＡＮＤ型フラッシュメモリ１に対する書き込み（Program）、読み出し（Load）、または消去などの制御を行うものである。

オシレータ１７は、シーケンサ１６の内部制御回路のための内部クロックＡＣＬＫを発生するものである。オシレータ１８は、ステートマシン（OneNAND State Machine）３２の内部制御回路のための内部クロックＡＣＬＫを発生するものである。

［１−２］ＳＲＡＭ２の構成
ＳＲＡＭ２は、複数（この例の場合、３つ）のＳＲＡＭセルアレイ（Ａｒｒａｙ）２１ａ〜２１ｃ、複数のロウデコーダ（Row Dec.）２２ａ〜２２ｃ、複数のセンスアンプ（Ｓ／Ａ）２３ａ〜２３ｃ、ＥＣＣバッファ２４、ＥＣＣエンジン２５、ＤＱバッファ２６、アクセスコントローラ２７、バーストバッファ（Burst Read/Write buffer）２８ａ，２８ｂ、およびユーザインターフェイス（Ｉ／Ｆ）２９を備える。

ＳＲＡＭセルアレイ２１ａ〜２１ｃは、それぞれ、ＮＡＮＤ型フラッシュメモリ１へプログラムする書き込みデータ、または、ＮＡＮＤ型フラッシュメモリ１からロードした読み出しデータを格納する。これらＳＲＡＭセルアレイ２１ａ〜２１ｃは、図示せぬ外部ホスト装置とやり取りするためのバッファメモリとして使用される。ＳＲＡＭセルアレイ２１ａ〜２１ｃは、それぞれ、ワード線とビット線対との交差位置にマトリクス状に配置された複数のメモリセル（ＳＲＡＭセル）を備える。

ロウデコーダ２２ａ〜２２ｃは、それぞれ、ＳＲＡＭセルアレイ２１ａ〜２１ｃのワード線を選択するためのデコーダである。

センスアンプ２３ａ〜２３ｃは、それぞれ、ＳＲＡＭセルのデータを読み出すためのものである。また、このセンスアンプ２３ａ〜２３ｃは、書き込みのための負荷としても機能する。

本実施形態の場合、例えば、ＳＲＡＭセルアレイ２１ａは、バンク０の１バンク（１ＫＢ）で構成されたＢｏｏｔＲＡＭとして機能するバッファメモリである。ＳＲＡＭセルアレイ２１ｂは、バンク０，１の２バンク（２ＫＢ）で構成されたＤａｔａＲＡＭ０として機能するバッファメモリであり、ＳＲＡＭセルアレイ２１ｃは、バンク０，１の２バンク（２ＫＢ）で構成されたＤａｔａＲＡＭ１として機能するバッファメモリである。なお、ＤａｔａＲＡＭは、２つ（ＤａｔａＲＡＭ０，１）に限らず、さらに増設することも可能である。

ＥＣＣバッファ２４は、ＳＲＡＭ２とページバッファ１３との間に位置し、ＥＣＣ処理（データロード時は誤り訂正／データプログラム時はパリティ発生）のために、一時的にデータを格納する。

ＥＣＣエンジン２５は、ＥＣＣバッファ２４に入力されたデータ（Ｄａｔａ）の誤りを訂正するものであり、さらに訂正したデータ（Correct）を再びＥＣＣバッファ２４に出力する。

ＤＱバッファ２６は、ＳＲＡＭセルアレイ２１ａ〜２１ｃからのデータ読み出し（Ｒｅａｄ）、ＳＲＡＭセルアレイ２１ａ〜２１ｃへのデータ書き込み（Ｗｒｉｔｅ）を行うために、データを一時的に格納する。

アクセスコントローラ２７は、ユーザインターフェイス２９から入力されたアドレス（ＡＤＤ＜１５：０＞）および制御信号（／ＣＥ，／ＡＶＤ，ＣＬＫ，／ＷＥ，／ＯＥ）などを受け、内部の各回路に対して必要な制御を行うものである。

例えば、このアクセスコントローラ２７は、クロックに同期して動作するクロック同期バーストリード機能を実行するための制御回路を備える。この制御回路は、クロック同期バーストリード時にバーストバッファ（Burst buffer0）２８ａ，（Burst buffer1）２８ｂを制御する。

バーストバッファ２８ａ，２８ｂは、それぞれ、データ読み出しまたはデータ書き込みのために、データを一時的に保存するバッファである。

ユーザインターフェイス２９は、ＮＯＲ型フラッシュメモリと同様のインターフェイス規格をサポートしており、外部ホスト装置からのアドレスおよび制御信号の入力、並びに、外部ホスト装置との間でのデータの入出力などを行う。

［１−３］コントローラ３の構成
コントローラ３は、アドレス／コマンド発生回路３１、ステートマシン３２、レジスタ３３、ＣＵＩ（Command User Interface）３４、およびアドレス／タイミング発生回路（SRAM Add/Timing）３５を備える。

アドレス／コマンド発生回路３１は、内部シーケンス動作時に、必要に応じてＮＡＮＤコア（ＮＡＮＤ部）に対する、アドレスおよびコマンドなどの制御信号を生成するものである。

ステートマシン３２は、アドレス／コマンド発生回路３１よりコマンドが発行されたこと、または、ＣＵＩ３４からの内部コマンド信号を受けて、コマンドの種類に応じた内部シーケンス動作を制御する。

レジスタ３３は、ファンクションの動作状態を設定するためのものであって、外部アドレス空間の一部を割り当てることにより、ユーザインターフェイス２９を介して、外部ホスト装置によるアドレスまたはコマンドなどの制御信号の読み出しまたは書き込みが行われる。

ＣＵＩ３４は、レジスタ３３の所定の外部アドレス空間にアドレスまたはコマンドなどの制御信号が書き込まれることで、ファンクション実行コマンドが与えられたことを認識し、内部コマンド信号を発行する。

アドレス／タイミング発生回路３５は、内部シーケンス動作時に、必要に応じてＳＲＡＭ２を制御するための、アドレスおよびタイミングなどの制御信号を生成するものである。

本実施形態においては、ページバッファ１３とＥＣＣバッファ２４との間が６４ｂｉｔのＮＡＮＤデータバスによって接続されている。また、ＥＣＣバッファ２４とＤＱバッファ２６との間が６４ｂｉｔのＥＣＣデータバスによって接続されている。ＤＱバッファ２６とセンスアンプ２３ａ〜２３ｃとの間が６４ｂｉｔのＳＲＡＭデータバスによって接続されている。ＤＱバッファ２６と、バーストバッファ２８ａ，２８ｂおよびレジスタ３３との間が６４ｂｉｔ（４×１６・Ｉ／Ｏ）のＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスによって接続されている。さらに、バーストバッファ２８ａ，２８ｂとユーザインターフェイス２９との間がそれぞれ１６ｂｉｔのＤａｔａＩｎｐｕｔ／Ｏｕｔｐｕｔ（ＤＩＮ／ＤＯＵＴ）バスによって接続されている。

［１−４］イコライズタイマ制御回路及びイコライズタイマの構成
ＳＲＡＭ２内のアクセスコントローラ２７は、ユーザインターフェイス２９から入力されたアドレス（ＡＤＤ＜１５：０＞）および制御信号（ＣＬＫ，／ＣＥ，／ＡＶＤ，／ＷＥ，／ＯＥ）などを受け、ＳＲＡＭセルアレイ（ＢｏｏｔＲＡＭ、ＤａｔａＲＡＭ０，１）２１ａ〜２１ｃに対して必要な制御を行う。アドレスＡＤＤは、ワード線を選択するためのロウアドレス、及びビット線を選択するためのカラムアドレスを含む。

アクセスコントローラ２７は、イコライズタイマ制御回路及びイコライズタイマを備えている。これらイコライズタイマ制御回路及びイコライズタイマは、ＳＲＡＭセルアレイ２１ａ〜２１ｃ内のメモリセルに接続されたワード線の選択の切り替えを行う時に、メモリセルに接続されたビット線をプリチャージ及びイコライズするプリチャージ動作を制御する。

図２は、アクセスコントローラ２７内のイコライズタイマ制御回路及びイコライズタイマと、その周辺回路の構成を示すブロック図である。

アドレス遷移検知回路（ＡＴＤ回路）４１、イコライズタイマ制御回路４２、イコライズタイマ４３、レイテンシカウンタ４４はアクセスコントローラ２７に含まれ、レジスタ３３はコントローラ部３のレジスタであり、ＳＲＡＭコア４５はＳＲＡＭ２に含まれている。

外部入力として、チップイネーブル信号/ＣＥ、アドレスバリッド信号/ＡＶＤ、アドレスＡＤＤがＡＴＤ回路４１に入力される。すると、ＡＴＤ回路４１は、アドレスＡＤＤの切り替わりを検知して、アドレス遷移検知信号ＲＡＭＴＤｎをイコライズタイマ４３に出力する。

イコライズタイマ制御回路４２には、信号ＦＴ＿ＥＱＬＳＷ、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥ、信号ＡＤＣＴＥＮＢ、信号ＲＯＭ１、及び信号ＲＯＭ２が入力される。

信号ＦＴ＿ＥＱＬＳＷは、ビット線をプリチャージ及びイコライズするプリチャージ動作時間を切り替え可能とするか否かを指定する信号である。信号ＣＭＤ＿ＲＡＭＷＲＩＴＥは、コントローラ部３内のレジスタ３３から出力される信号であり、ＮＡＮＤ型フラッシュメモリ１とＳＲＡＭ２との間で行われる内部動作であることを指定する。

アドレスカウンタイネーブル信号ＡＤＣＴＥＮＢは、レイテンシが所定値に達したとき、レイテンシカウンタ４４から出力される信号であり、この信号に応じてアドレスカウンタが起動する。信号ＲＯＭ１，ＲＯＭ２（遅延情報）は、ＮＡＮＤ型フラッシュメモリ１内のメモリセルアレイ１１の所定領域に記憶されており、ＳＲＡＭセルアレイ２１ａ〜２１ｃのビット線ＢＬをプリチャージ及びイコライズする時間がそれぞれ設定されている。

イコライズタイマ制御回路４２は、信号ＦＴ＿ＥＱＬＳＷ、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥ、信号ＡＤＣＴＥＮＢに応じて、信号ＲＯＭ１、信号ＲＯＭ２のいずれかを選択して、信号ＥＱＬ＿ＴＲＩＭ＜ｎ：０＞として出力する。

イコライズタイマ４３は、信号ＲＡＭＴＤｎ、信号ＥＱＬ＿ＴＲＩＭ＜ｎ：０＞に応じてプリチャージ及びイコライズする時間を決定し、イコライズ信号ＥＱＬをＳＲＡＭコア４５に出力する。ＳＲＡＭコア４５は、信号ＥＱＬに応じてビット線をプリチャージ及びイコライズする。

［１−４−１］ＳＲＡＭコア４５の構成
図２に示したＳＲＡＭコア４５、すなわち図１に示したＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃおよびロウデコーダ２２ａ，２２ｂ，２２ｃの構成について説明する。

図３は、ＳＲＡＭ２内のＳＲＡＭセルアレイ及びロウデコーダの構成を示す回路図である。なお、ＳＲＡＭセルアレイ２１ａ，２１ｂ，２１ｃの構成は同一であり、ロウデコーダ２２ａ，２２ｂ，２２ｃの構成も同一であるため、ＳＲＡＭセルアレイ２１ａとロウデコーダ２２ａの構成を説明し、その他の説明は省略する。

図３に示すように、ＳＲＡＭセルアレイ２１ａは、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞とビット線対ＢＬ，／ＢＬとの交差位置にマトリクス状に配置された複数のＳＲＡＭセル２１２を備える。

ＳＲＡＭセル２１２の各々は、並列、かつ逆向きに接続された２個のＣ-ＭＯＳインバータを有する。各ＳＲＡＭセル２１２は、ゲートがワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞にそれぞれ接続されたトランスファトランジスタ（Ｎ-ＭＯＳトランジスタ）２１１を個々に介して、ビット線対ＢＬ，／ＢＬに接続されている。

また、ＳＲＡＭセルアレイ２１ａには、イコライズ線／ＥＱＬとビット線対ＢＬ，／ＢＬとの交差位置に、それぞれ、ビット線プリチャージ用トランジスタ２１３、およびイコライズ用トランジスタ（ＰＭＯＳトランジスタ）２１４が設けられている。

ビット線プリチャージ用トランジスタ２１３は、Ｐ-ＭＯＳトランジスタからなり、ビット線対ＢＬ，／ＢＬの電位をＶＤＤ電源によりプリチャージする。イコライズ用トランジスタ２１４は、Ｐ-ＭＯＳトランジスタからなり、ビット線対ＢＬ，／ＢＬの電位をイコライズする。

ロウデコーダ２２ａは、ＷＬ選択回路２２１およびＷＬＥコントロール回路２２２を有する。ＷＬ選択回路２２１は、ワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞ごとに配置され、アドレス＜ｎ：０＞に基づいてワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞を選択する。ＷＬＥコントロール回路２２２は、ＷＬ選択回路２２１およびイコライズ線／ＥＱＬを制御する。

ＷＬ選択回路２２１およびＷＬＥコントロール回路２２２は、アクセスコントローラ２７の制御により、ビット線ＢＬ，／ＢＬをプリチャージ及びイコライズする際に、ビット線ＢＬ，／ＢＬの電位をＶＤＤ電源によりプリチャージすると同時に、対応するワード線ＷＬ＜０＞〜ＷＬ＜ｎ＞の電位を一時的に“０”レベルに制御する。

［１−４−２］イコライズタイマ制御回路４２の詳細な構成
イコライズタイマ制御回路４２は、図４、図５に示す回路を備える。

図４に示す回路は、Ｃ-ＭＯＳインバータ４２１，４２２，４２３，４２４と、ＮＡＮＤ素子４２５，４２６を含む。ＮＡＮＤ素子４２５の第１入力端にはアドレスカウンタイネーブル信号ＡＤＣＴＥＮＢが入力され、その第２入力端にはＣ-ＭＯＳインバータ４２１を介して信号ＣＭＤ＿ＲＡＭＷＲＩＴＥが入力される。

ＮＡＮＤ素子４２５の出力はＣ-ＭＯＳインバータ４２２，４２３を介してＮＡＮＤ素子４２６の第１入力端に入力され、その第２入力端には信号ＦＴ＿ＥＱＬＳＷが入力される。そして、ＮＡＮＤ素子４２６の出力が信号ＣＮＴＥＮＢとして出力されると共に、ＮＡＮＤ素子４２６の出力がＣ-ＭＯＳインバータ４２４を介して信号ＣＮＴＥＮＢｎとして出力される。

図５に示す回路は、クロックドＣ-ＭＯＳインバータ４２７，４２８、Ｃ-ＭＯＳインバータ４２９を含む。クロックドＣ-ＭＯＳインバータ４２７，４２８の入力端には、信号ＲＯＭ１，ＲＯＭ２がそれぞれ入力される。

クロックドＣ-ＭＯＳインバータ４２７，４２８の第１制御端には信号ＣＮＴＥＮＢがそれぞれ入力され、クロックドＣ-ＭＯＳインバータ４２７，４２８の第２制御端には信号ＣＮＴＥＮＢｎがそれぞれ入力されている。そして、クロックドＣ-ＭＯＳインバータ４２７，４２８の出力がＣ-ＭＯＳインバータ４２９を介して信号ＥＱＬ＿ＴＲＩＭとして出力される。

図５に示した回路では、信号ＣＮＴＥＮＢ，信号ＣＮＴＥＮＢｎに応じて信号ＲＯＭ１あるいは信号ＲＯＭ２が選択されて、信号ＥＱＬ＿ＴＲＩＭとして出力される。例えば、信号ＣＮＴＥＮＢが“Ｈ”のとき、信号ＲＯＭ２が信号ＥＱＬ＿ＴＲＩＭとして出力される。一方、信号ＣＮＴＥＮＢが“Ｌ”のときは、信号ＲＯＭ１が信号ＥＱＬ＿ＴＲＩＭとして出力される。

［１−４−３］イコライズタイマ４３の詳細な構成
ビット線ＢＬ，／ＢＬをプリチャージ及びイコライズする時間を決定するイコライズタイマ４３の詳細な構成について述べる。

図６は、図２に示したイコライズタイマ４３の構成を示す回路図である。

このイコライズタイマ４３は、遅延回路４３１、ＮＡＮＤ素子４３２、及びＣ-ＭＯＳインバータ４３３，４３４を含む。ＮＡＮＤ素子４３２の第１入力端には信号ＡＣＴが入力され、その第２入力端には信号ＲＡＭＴＤｎが入力される。遅延回路４３１の第１入力端には信号ＲＡＭＴＤｎが入力され、その第２入力端には信号ＥＱＬ＿ＴＲＩＭ＜ｎ：０＞が入力される。信号ＥＱＬ＿ＴＲＩＭ＜ｎ：０＞に応じて遅延された信号ＯＵＴは、ＮＡＮＤ素子４３２の第３入力端に入力される。そして、ＮＡＮＤ素子４３２の出力がＣ-ＭＯＳインバータ４３３，４３４を介してイコライズ信号ＥＱＬとして出力される。

図７は、イコライズタイマ４３内の遅延回路４３１の構成を示す回路図である。

この遅延回路４３１は、Ｃ-ＭＯＳインバータ４３１１，４３１２，４３１３、Ｎ-ＭＯＳトランジスタ４３１４、Ｐ-ＭＯＳトランジスタ４３１５，４３１６＜ｎ：０＞、及び抵抗素子４３１７＜ｎ−１：０＞を含む。

信号ＲＡＭＴＤｎがＣ-ＭＯＳインバータ４３１１を介して、Ｎ-ＭＯＳトランジスタ４３１４及びＰ-ＭＯＳトランジスタ４３１５のゲートにそれぞれ入力される。Ｐ-ＭＯＳトランジスタ４３１５のソースにはＶＤＤ電源が接続され、Ｎ-ＭＯＳトランジスタ４３１４のソースは、基準電位源（例えば、接地電源）に接続されている。

Ｐ-ＭＯＳトランジスタ４３１５のドレインと、Ｎ-ＭＯＳトランジスタ４３１４のドレインとの間には、Ｐ-ＭＯＳトランジスタ４３１６＜ｎ：０＞が並列に接続されている。Ｐ-ＭＯＳトランジスタ４３１６＜ｎ：０＞の隣接するドレイン間には、抵抗素子４３１７＜ｎ−１：０＞がそれぞれ接続されている。そして、Ｐ-ＭＯＳトランジスタ４３１６＜０＞のドレインと抵抗素子４３１７＜０＞とが接続されたノードの出力が、Ｃ-ＭＯＳインバータ４３１２，４３１３を介して信号ＯＵＴとして出力される。

遅延回路４３１では、信号ＥＱＬ＿ＴＲＩＭ＜ｎ：０＞によりＰ-ＭＯＳトランジスタ４３１６＜ｎ：０＞のいずれかがオンされる。Ｐ-ＭＯＳトランジスタ４３１６＜ｎ：０＞のうち、オンされるＰ-ＭＯＳトランジスタの位置にしたがって、抵抗素子４３１７＜ｎ−１：０＞の抵抗値が変化し、信号ＯＵＴの出力が遅延される。

［２］実施形態に係る半導体記憶装置の動作
［２−１］半導体記憶装置の基本的動作
ここでは、メモリセルアレイ１１に書き込まれたデータを読み出す通常のリード動作について説明する。

通常のリード動作においては、まず、ユーザが外部ホスト装置からユーザインターフェイス２９を通じて、ロードするデータのＮＡＮＤアドレスおよびＳＲＡＭアドレスをレジスタ３３に設定する。

また、ユーザが外部ホスト装置からユーザインターフェイス２９を通じて、ロードコマンドをレジスタ３３に設定する。レジスタ３３にコマンドが書かれると、ＣＵＩ３４がファンクション実行コマンドであることを認識し、内部コマンド信号を生成する。この場合は、ロードコマンドが成立する。

このロードコマンドの成立を受けて、ステートマシン３２が起動する。ステートマシン３２は、必要な回路の初期化を行った後、アドレス／コマンド発生回路３１にＮＡＮＤ部１に対するセンスコマンドを発行するように要求する。

すると、アドレス／コマンド発生回路３１は、レジスタ３３に設定されたＮＡＮＤアドレスのデータをセンスさせるために、シーケンサ１６へセンスコマンドを発行する。

このセンスコマンドを受けて、シーケンサ１６が起動する。シーケンサ１６は、必要な回路の初期化を行った後、指定されたＮＡＮＤアドレスのセンス動作を行うために、電圧供給回路１５、ロウデコーダ１４、センスアンプ１２、ページバッファ１３を制御する。そして、メモリセルアレイ１１よりロードしたセンスデータ（セルデータ）をページバッファ１３に保存する。

また、シーケンサ１６は、センスデータのページバッファ１３への保存にともない、メモリセルアレイ１１に対するセンス動作が終了したことを、ステートマシン３３へ通知する。

この通知を受けたステートマシン３２は、アドレス／コマンド発生回路３１にリードコマンド（クロック）を発行するように要求する。

アドレス／コマンド発生回路３１からのリードコマンドはシーケンサ１６に送られ、そのリードコマンドを受けたシーケンサ１６は、ページバッファ１３をリード可能な状態にセットする。

こうして、ステートマシン３２の要求により、アドレス／コマンド発生回路３１からのリードコマンドをシーケンサ１６へ発行することによって、ＮＡＮＤデータバスにページバッファ１３内のデータを読み出し、そのデータをＥＣＣバッファ２４へ転送させる。

この後、アドレス／タイミング発生回路３５を介して、ステートマシン３２からＥＣＣ訂正開始制御信号が発行されることにより、ＥＣＣエンジン２５は、ＥＣＣバッファ２４からのデータの誤りを訂正し、その誤り訂正した後のデータをＥＣＣバッファ２４に出力する。

そして、ＥＣＣバッファ２４内の誤り訂正後のデータをＥＣＣデータバスに読み出し、ＤＱバッファ２６へと転送する。

ＤＱバッファ２６は、例えば、格納したデータをＳＲＡＭデータバスからセンスアンプ２３ｂを経て、対応するＳＲＡＭセルアレイ２１ｂに送る。ＳＲＡＭセルアレイ２１ｂでは、ＳＲＡＭアドレスにしたがってデータ書き込みが行われる。

ユーザが、外部ホスト装置からユーザインターフェイス２９を通じて、データを読み出すための制御信号を入力することにより、アクセスコントローラ２７は、そのデータをＳＲＡＭセルアレイ２１ｂ内よりＤＱバッファ２６に読み出す。そして、ＤＱバッファ２６に読み出されたデータは、例えばＲＡＭ／Ｒｅｇｉｓｔｅｒデータバス、バーストバッファ２８ａ、およびユーザインターフェイス２９を介して、外部ホスト装置に出力される。以上により、通常のリード動作は終了する。

［２−２］半導体記憶装置のＳＲＡＭ２における読み出し動作／書き込み動作
本実施形態の半導体記憶装置における、ＳＲＡＭセルアレイ（ＢｏｏｔＲＡＭ、ＤａｔａＲＡＭ０，１）２１ａ〜２１ｃに対する読み出し動作及び書き込み動作について説明する。ＳＲＡＭセルアレイに対する読み出し動作及び書き込み動作では、ＳＲＡＭセルアレイ内のメモリセルに接続されたビット線対ＢＬ，／ＢＬをプリチャージ及びイコライズするプリチャージ動作が行われる。ここでは、ビット線をプリチャージ及びイコライズするプリチャージ動作について詳述する。

ＢｏｏｔＲＡＭとＤａｔａＲＡＭ０，１とは異なるバンク構成を有する。例えば、ＢｏｏｔＲＡＭは１つのバンクを持ち、ＤａｔａＲＡＭ０，１はそれぞれ２つのバンクを持つ。

以下に、外部ホスト装置から入力されるクロック（外部クロック）に非同期で行われる読み出し動作あるいは書き込み動作（外部非同期動作）、また外部クロックに同期して行われる読み出し動作あるいは書き込み動作（外部同期動作）、内部で発生するクロック（内部クロック）に同期して行われる読み出し動作あるいは書き込み動作（内部動作）に分けて記述する。外部非同期動作および外部同期動作は、ＢｏｏｔＲＡＭあるいはＤａｔａＲＡＭ０，１とユーザインターフェイス２９との間でデータのやり取りが行われる動作である。内部動作は、ＢｏｏｔＲＡＭあるいはＤａｔａＲＡＭ０，１とメモリセルアレイ１１との間でデータのやり取りが行われる動作である。

［２−２−１］外部非同期動作
図８は、ＤａｔａＲＡＭに対する外部非同期動作時のプリチャージ動作のタイミングチャートである。

まず、各信号について説明する。チップイネーブル信号/ＣＥ、アドレスバリッド信号/ＡＶＤ、及びアドレスＡＤＤは外部ホスト装置から入力される信号である。チップイネーブル信号/ＣＥは、半導体記憶装置を動作可能な状態にする信号である。アドレスバリッド信号/ＡＶＤは、アドレスＡＤＤを取り込むことができる期間を設定する。アドレスＡＤＤは、外部ホスト装置から入力されるアドレスである。

アクティブ信号ＡＣＴ、アドレス遷移検知信号ＲＡＭＴＤｎ、イコライズ信号ＥＱＬ、信号ＥＱＬ＿ＴＲＩＭは半導体記憶装置内部で供給される信号である。アクティブ信号ＡＣＴは、ＤａｔａＲＡＭが選択されたことを示す信号であり、アドレスＡＤＤにより指定されたＢｏｏｔＲＡＭ、ＤａｔａＲＡＭ０，１のいずれかが選択される。ここでは、ＤａｔａＲＡＭ０，１のいずれかが選択される。アドレス遷移検知信号ＲＡＭＴＤｎは、前述したように、アドレスＡＤＤの遷移、すなわちアドレスＡＤＤの切り替わりを検知したとき、出力される信号であり、ここでは所定の“Ｌ”パルスが出力される。

イコライズ信号ＥＱＬは、ＳＲＡＭセルアレイ（ＢｏｏｔＲＡＭ、ＤａｔａＲＡＭ０，１）内のメモリセルに接続されたビット線対ＢＬ，／ＢＬのプリチャージ及びイコライズ（プリチャージ動作）を実行するための信号である。信号ＥＱＬ＿ＴＲＩＭは、信号ＲＯＭ１または信号ＲＯＭ２により設定されたプリチャージ及びイコライズの動作期間を決定する信号である。

以下に、図８、図９を参照して、外部非同期動作を説明する。

まず、チップイネーブル信号/ＣＥが“Ｌ”となり、この半導体記憶装置が動作可能状態となる。さらに、アドレスバリッド信号/ＡＶＤが“Ｌ”となり、アドレスＡＤＤを取り込む期間が設定される。

次に、アクティブ信号ＡＣＴが“Ｈ”となり、このＤａｔａＲＡＭが選択される。さらに、アドレスＡＤＤの切り替わりを検知して、アドレス遷移検知信号ＲＡＭＴＤｎが一定期間“Ｌ”となる。すなわち、アドレス遷移検知信号ＲＡＭＴＤｎとして所定の“Ｌ”パルスが出力される。

ここで、イコライズ信号ＥＱＬは“Ｈ”になっており、ビット線ＢＬのプリチャージ及びイコライズが実行されている。そして、アドレス遷移検知信号ＲＡＭＴＤｎの“Ｌ”パルスにおいて、信号ＲＡＭＴＤｎが“Ｌ”から“Ｈ”へ立ち上がると、その立ち上りエッジから期間Ｔ１後に、イコライズ信号ＥＱＬは“Ｈ”から“Ｌ”に立ち下がる。このとき期間Ｔ１は、信号ＲＯＭ１により設定される信号ＥＱＬ＿ＴＲＩＭによって決定される。

これにより、ビット線対ＢＬ，／ＢＬのプリチャージ及びイコライズ（プリチャージ動作）が終了し、センスアンプによる読み出しあるいは書き込み（センスアンプ動作）が開始される。

図９は、ＢｏｏｔＲＡＭに対する外部非同期動作時のプリチャージ動作を示すタイミングチャートである。

図示するように、ＢｏｏｔＲＡＭにおけるプリチャージ動作は、図８に示した動作と同様であるため、説明は省略する。外部非同期動作では、バンク構成が異なるＤａｔａＲＡＭ０，１、及びＢｏｏｔＲＡＭにおいても、同様な動作が実行される。

［２−２−２］外部同期動作
次に、図１０、図１１を参照して、外部同期動作を説明する。

図１０は、ＤａｔａＲＡＭに対する外部同期動作時のプリチャージ動作を示すタイミングチャートである。

ここでは、外部クロックに同期したバーストリードについて説明する。このバーストリードでは、アドレスカウンタのカウントを開始するアドレスカウンタイネーブル信号ＡＤＣＴＥＮＢが追加される。信号ＡＤＣＴＥＮＢは、アドレスＡＤＤが入力された後、レイテンシカウンタからの出力を受けて、すなわちレイテンシによって設定された所定数のクロックが経過した後に“Ｈ”となる。この信号ＡＤＣＴＥＮＢにより、アドレスカウンタが起動を開始する。

これにより、ビット線対ＢＬ，／ＢＬのプリチャージ及びイコライズ（プリチャージ動作）が終了し、センスアンプによる読み出し（センスアンプ動作）が開始される。以上に述べた、アドレスＡＤＤが入力されてセンスアンプ動作が終了するまでの動作を、第１の動作とする。

前述した第１の動作の期間、すなわちアドレスＡＤＤが入力され、ビット線のプリチャージ及びイコライズが実行され、センスアンプ動作が終了するまでの期間、アドレスカウンタイネーブル信号ＡＤＣＴＥＮＢは“Ｌ”となっており、アドレスカウンタはアドレスをカウントしない。

この第１の動作に続いて、以下のような第２の動作が実行される。

第１の動作の後、レイテンシにより設定された所定期間が経過すると、アドレスカウンタイネーブル信号ＡＤＣＴＥＮＢが“Ｈ”となり、アドレスカウンタによるアドレスのカウントが開始される。これにより、アドレスカウンタは、クロックＣＬＫに同期してアドレスをインクリメントし、インクリメントしたアドレスを順次出力する。

そして、アドレスカウンタから順次出力されるアドレスにおいて、アドレスに含まれるロウアドレスが切り替わると、すなわちワード線の選択が切り替わると、その切り替わりを検知して、アドレス遷移検知信号ＲＡＭＴＤｎが一定期間“Ｌ”となる。すなわち、アドレス遷移検知信号ＲＡＭＴＤｎとして所定の“Ｌ”パルスが出力される。

ここで、アドレス遷移検知信号ＲＡＭＴＤｎの“Ｌ”パルスにおいて“Ｈ”から“Ｌ”に立ち下がると、その立ち下がりエッジに応じて、イコライズ信号ＥＱＬは“Ｈ”となり、ビット線ＢＬのプリチャージ及びイコライズが実行される。そして、アドレス遷移検知信号ＲＡＭＴＤｎの“Ｌ”パルスにおいて、信号ＲＡＭＴＤｎが“Ｌ”から“Ｈ”へ立ち上がると、その立ち上りエッジから期間Ｔ１後に、イコライズ信号ＥＱＬは“Ｈ”から“Ｌ”に立ち下がる。このとき期間Ｔ１は、前述したように、信号ＲＯＭ１により設定される信号ＥＱＬ＿ＴＲＩＭによって決定される。

これにより、ビット線対ＢＬ，／ＢＬのプリチャージ及びイコライズ（プリチャージ動作）が終了し、センスアンプによる読み出し（センスアンプ動作）が開始される。

図１１は、ＢｏｏｔＲＡＭに対する外部同期動作時のプリチャージ動作を示すタイミングチャートである。

図示するように、第１の動作は、図１０に示した動作と同様であるため、説明は省略する。

第１の動作に続いて行われる第２の動作は以下のようになる。

第１の動作の後、レイテンシにより設定された所定期間が経過すると、アドレスカウンタイネーブル信号ＡＤＣＴＥＮＢが“Ｈ”となり、アドレスカウンタによるアドレスのカウントが開始される。この信号ＡＤＣＴＥＮＢが“Ｈ”になるのを検出して、すなわちアドレスカウンタの起動を検出して、信号ＥＱＬ＿ＴＲＩＭが信号ＲＯＭ１から信号ＲＯＭ２に切り替わる。

ここで、信号ＥＱＬ＿ＴＲＩＭを信号ＲＯＭ１から信号ＲＯＭ２に切り替えるタイミングは、第１の動作におけるプリチャージ動作あるいはセンスアンプ動作の終了後から、次の第２の動作におけるプリチャージ動作が開始されるまでの間に行われればよい。したがって、ここでは、アドレスカウンタイネーブル信号ＡＤＣＴＥＮＢを用いたが、この信号ＡＤＣＴＥＮＢに限るわけではなく、第１の動作のプリチャージ動作の終了後から、次の第２の動作のプリチャージ動作の開始までの間に発生するその他の信号を用いて、信号ＥＱＬ＿ＴＲＩＭを信号ＲＯＭ１から信号ＲＯＭ２に切り替えてもよい。

前述したように、アドレスカウンタイネーブル信号ＡＤＣＴＥＮＢが“Ｈ”となり、アドレスカウンタによるアドレスのカウントが開始されると、アドレスカウンタは、クロックＣＬＫに同期してアドレスをインクリメントし、インクリメントしたアドレスを順次出力する。

そして、アドレスカウンタから順次出力されるアドレスにおいて、アドレスに含まれるロウアドレスが切り替わると、すなわちワード線の選択が切り替わると、その切り替わりを検知して、アドレス遷移検知信号ＲＡＭＴＤｎとして所定の“Ｌ”パルスが出力される。

ここで、アドレス遷移検知信号ＲＡＭＴＤｎの“Ｌ”パルスにおいて“Ｈ”から“Ｌ”に立ち下がると、その立ち下がりエッジに応じて、イコライズ信号ＥＱＬは“Ｈ”となり、ビット線ＢＬのプリチャージ及びイコライズが実行される。そして、アドレス遷移検知信号ＲＡＭＴＤｎの“Ｌ”パルスにおいて、信号ＲＡＭＴＤｎが“Ｌ”から“Ｈ”へ立ち上がると、その立ち上りエッジから期間Ｔ２後に、イコライズ信号ＥＱＬは“Ｈ”から“Ｌ”に立ち下がる。このとき、信号ＥＱＬ＿ＴＲＩＭは信号ＲＯＭ１から信号ＲＯＭ２に切り替わっているため、期間Ｔ２は、信号ＲＯＭ２により設定された時間となる。

このように、外部クロックに同期して動作するバーストリードでは、アドレスの入力直後に行われるビット線のプリチャージ及びイコライズの実行時間が第１の時間に設定され、次に行われるビット線のプリチャージ及びイコライズの実行時間が第１の時間より短い第２の時間に設定される。

これにより、ＳＲＡＭセルにおけるビット線のプリチャージ及びイコライズの実行時間を最適化することができるため、外部同期動作の高速化、例えば外部クロックに同期して動作するバーストリードの高速化が可能となる。

［２−２−３］内部動作
次に、図１２、図１３を参照して、内部動作を説明する。

図１２は、ＤａｔａＲＡＭに対する内部動作時のプリチャージ動作を示すタイミングチャートである。

ここでは、半導体記憶装置内で生成された内部クロックＡＣＬＫに同期したロード及びプログラムについて説明する。ロードは、ＮＡＮＤ型フラッシュメモリ１からＳＲＡＭ２にデータを読み出す動作である。プログラムは、ＳＲＡＭ２からＮＡＮＤ型フラッシュメモリ１にデータを書き込む動作である。

信号ＣＭＤ＿ＲＡＭＷＲＩＴＥは、前述したように、コントローラ部３内のレジスタ３３から出力される信号であり、ＮＡＮＤ型フラッシュメモリ１とＳＲＡＭ２との間で行われる内部動作であることを指定する。信号ＣＭＤ＿ＲＡＭＷＲＩＴＥが“Ｈ”になると、内部動作であることが指定され、信号ＲＯＭ１と信号ＲＯＭ２の切り替えが行われず、信号ＥＱＬ＿ＴＲＩＭは信号ＲＯＭ１に固定される。

まず、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥが“Ｈ”となり、内部動作であることが指定される。また、アクティブ信号ＡＣＴが“Ｈ”となり、このＤａｔａＲＡＭが選択される。

次に、信号ＣＭＤ＿ＲＡＭＷＲＩＴＥの立ち上がりエッジに応じて、アドレス遷移検知信号ＲＡＭＴＤｎが一定期間“Ｌ”となる。すなわち、アドレス遷移検知信号ＲＡＭＴＤｎとして所定の“Ｌ”パルスが出力される。

その後、アドレスカウンタから順次出力されるアドレスにおいて、アドレスに含まれるロウアドレスが切り替わると、すなわちワード線の選択が切り替わると、その切り替わりを検知して、アドレス遷移検知信号ＲＡＭＴＤｎが一定期間“Ｌ”となる。すなわち、アドレス遷移検知信号ＲＡＭＴＤｎとして所定の“Ｌ”パルスが出力される。

図１３は、ＢｏｏｔＲＡＭに対する内部動作時のプリチャージ動作を示すタイミングチャートである。

図示するように、ＢｏｏｔＲＡＭにおけるプリチャージ動作は、図１２に示した動作と同様であるため、説明は省略する。内部動作では、バンク構成が異なるＤａｔａＲＡＭ０，１、及びＢｏｏｔＲＡＭにおいても、同様な動作が実行される。

［２−２−４］ＳＲＡＭ２の各動作における信号ＲＯＭ１，２の選択
図１４は、実施形態のＳＲＡＭ２の各動作において、信号ＲＯＭ１，２のいずれが選択されるかを表す図である。

ＳＲＡＭ２内のＳＲＡＭセルアレイ（ＢｏｏｔＲＡＭ、ＤａｔａＲＡＭ０，１）２１ａ〜２１ｃにおいて、外部クロックに非同期の読み出し動作（Async Read）、外部クロックに非同期の書き込み動作（Async Write）、外部クロックに同期する読み出し動作（Sync Read）、外部クロックに同期する書き込み動作（Sync Write）、内部クロックに同期したロード（Load）、及び内部クロックに同期したプログラム（Program）の各動作時に、信号ＲＯＭ１あるいは信号ＲＯＭ２のいずれを選択するかが示されている。

なお、ＢｏｏｔＲＡＭに対しては、通常、外部ホスト装置から書き込みを行わないため、読み出し動作時の選択を（ＲＯＭ１）あるいは（ＲＯＭ２）にて示している。しかし、ＢｏｏｔＲＡＭを、ＤａｔａＲＡＭ０，１よりバンク数が少なく、外部ホスト装置から書き込みが行われるＤａｔａＲＡＭとした場合も、本発明を適用できる。この場合は、図１４に示したように、非同期書き込み動作時に信号ＲＯＭ１が選択され、同期書き込み動作時に信号ＲＯＭ２が選択される。

［３］実施形態の効果
以上説明したように本実施形態では、クロックに同期して動作する読み出し動作及び書き込み動作において、アドレスの入力直後に行われるビット線のプリチャージ及びイコライズ（プリチャージ動作）の実行時間が第１の時間に設定され、次に行われるビット線のプリチャージ及びイコライズの実行時間が第１の時間より短い第２の時間に設定される。

これにより、ＳＲＡＭセルにおけるビット線のプリチャージ及びイコライズの実行時間を最適化することができるため、同期動作の高速化、例えば外部クロックに同期して動作するバーストリードの高速化が可能となる。

さらに、外部非同期動作、外部同期動作、内部動作等の動作毎に、プリチャージ及びイコライズの動作時間を制御する制御回路を保有する必要がないため、半導体記憶装置の形成に必要な面積（レイアウト）を低減することができる。

また、クロックに同期して動作する同期動作中は、ワード線の切り替えを行うときにビット線をプリチャージ及びイコライズ（プリチャージ動作）する必要があり、同期動作中は、クロックに同期してアドレスが切り替わるため、アドレスがスキューすることはない。このため、プリチャージ動作時間を短くすることが可能になる。

同期動作では、アドレスが入力されて最初のプリチャージ動作が終了した後、次のプリチャージ動作が始まるまでの間に、プリチャージ動作時間の設定を切り替えればよい。例えば、アドレスカウンタイネーブル信号ＡＤＣＴＥＮＢでプリチャージ動作時間の設定を切り替えることにより、ＤａｔａＲＡＭとはバンク構成の異なるＢｏｏｔＲＡＭにおけるプリチャージ動作時間を最適化することができ、動作の高速化が可能になる。

本実施形態では、１チップ内に複数の動作を有する複数のメモリ装置が存在しても、それぞれのメモリ装置を制御するタイマの設定を、各メモリ装置に各動作でダイナミックに設定することにより、それぞれの動作に影響なくタイマを設定することができる。さらに、それぞれの動作毎にタイマの設定回路を保有する必要がないため、レイアウトに必要な面積を縮小することができる。

なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。さらに、前述した実施形態には種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

１…ＮＡＮＤ型フラッシュメモリ、２…ＳＲＡＭ、３…コントローラ、１１…メモリセルアレイ、１２…センスアンプ、１３…ページバッファ、１４…ロウデコーダ、１５…電圧供給回路、１６…シーケンサ、１７，１８…オシレータ、２１ａ〜２１ｃ…ＳＲＡＭセルアレイ、２２ａ〜２２ｃ…ロウデコーダ、２３ａ〜２３ｃ…センスアンプ、２４…ＥＣＣバッファ、２５…ＥＣＣエンジン、２６…ＤＱバッファ、２７…アクセスコントローラ、２８ａ，２８ｂ…バーストバッファ、２９…ユーザインターフェイス、３１…アドレス／コマンド発生回路、３２…ステートマシン、３３…レジスタ、３４…ＣＵＩ（Command User Interface）、３５…アドレス／タイミング発生回路、４１…アドレス遷移検知回路、４２…イコライズタイマ制御回路、４３…イコライズタイマ、４４…レイテンシカウンタ、４５…ＳＲＡＭコア。

Claims

第１のバンク数を有する第１のメモリと、
前記第１のバンク数より多い第２のバンク数を有する第２のメモリと、
前記第１、第２のメモリに設けられたビット線に対して行うプリチャージ動作を制御する制御回路とを具備し、
前記制御回路は、クロックに同期して動作する同期動作を前記第１のメモリに対して行う際、アドレスを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、前記第２プリチャージ動作を前記第１プリチャージ動作と異なる動作時間に切り替えることを特徴とする半導体記憶装置。
第１のバンク数を有する第１のメモリと、
前記第１のバンク数より多い第２のバンク数を有する第２のメモリと、
アドレスの切り替わりを検知し、検知信号を出力する検知回路と、
前記アドレスにより設定されたレイテンシをカウントし、前記レイテンシのカウントが終了したとき、切り替え信号を出力するレイテンシカウンタと、
前記検出信号に応じて前記第１のメモリに設けられたビット線に対して行うプリチャージ動作を制御すると共に、前記切り替え信号に応じて前記プリチャージ動作の動作時間を切り替える制御回路と、
を具備することを特徴とする半導体記憶装置。
前記制御回路は、クロックに同期して動作する同期動作を前記第１のメモリに対して行う際、前記アドレスを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、前記第２プリチャージ動作を前記第１プリチャージ動作と異なる動作時間に切り替えることを特徴とする請求項２に記載の半導体記憶装置。
所定のレイテンシが経過したとき、前記アドレスをカウントするアドレスカウンタの起動を指示する起動信号を出力するレイテンシカウンタをさらに具備し、
前記制御回路は、前記起動信号に応じて前記第２プリチャージ動作の動作時間を切り替えることを特徴とする請求項１に記載の半導体記憶装置。
前記アドレスの切り替わりを検知し、検知信号を出力する検知回路をさらに具備し、
前記制御回路は、前記検知信号に応じて前記第１，第２プリチャージ動作を停止させることを特徴とする請求項１または４に記載の半導体記憶装置。
前記第１，第２プリチャージ動作の動作時間を設定するための遅延情報を記憶した第３のメモリをさらに具備し、
制御回路は、前記第３のメモリから読み出した前記遅延情報に基づいて、前記第１，第２プリチャージ動作の動作時間を設定することを特徴とする請求項１，３乃至５のいずれかに記載の半導体記憶装置。
前記第１，第２プリチャージ動作は、前記第１のメモリに設けられたワード線の選択が切り替わる際、前記第１のメモリの前記ビット線をプリチャージ及びイコライズする動作であることを特徴とする請求項１，３乃至６のいずれかに記載の半導体記憶装置。
前記第１のメモリは１バンクで構成され、前記第２のメモリは２バンクで構成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
前記第１，第２のメモリはバッファメモリとして機能し、前記第３のメモリはメインメモリとして機能することを特徴とする請求項６乃至８のいずれかに記載の半導体記憶装置。
前記第１，第２のメモリはＳＲＡＭセルアレイで構成され、前記第３のメモリはＮＡＮＤ型フラッシュメモリで構成されていることを特徴とする請求項６乃至９のいずれかに記載の半導体記憶装置。