CN1124612C - 半导体存储器装置及其字线升压方法 - Google Patents

半导体存储器装置及其字线升压方法 Download PDF

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Abstract

一种半导体存储器装置，在每个把存储单元阵列块分割成多个的块中，对留在块内的长度的字线进行升压。在多列的一对位线(BL，/BL)和多行的字线(WL)的各个交叉部上，具有连接在一对位线和字线上的多个存储单元(10)。具有把该存储单元的配置区域进行块分割而形成的多个存储单元阵列块(120)。为了使多个存储单元阵列块内的全部字线(WL)升压，具有所共用的第一被升压线(VLINE1)。由连接在第一被升压线上的升压用电容器(C1)和对该升压用电容器进行预充电的开关晶体管(T7)构成升压电路(30)。具有升压控制电路(40)，给升压电路输出导通驱动晶体管(T7)而对升压用电容器进行预充电的预充电控制信号(Φ2)和使升压用电容器的负极端的电位变化的升压驱动信号(Φ1)。在各个存储单元阵列块上设有第二被升压线(VLINE2)。由块选择电路(90)选择一个存储单元阵列块使由行选择电路(60，100)所选择的一条字线经过第二被升压线进行升压。

Description

半导体存储器装置及其字线升压方法
技术领域
本发明涉及静态随机存取存储器等半导体存储器装置。更详细地说，涉及使字线升压而扩大存储到存储单元中的数据的振幅的半导体存储器装置及其字线升压方法的改进。
背景技术
在半导体存储器装置中，存储在存储单元中的数据会受到α射线或噪声的破坏。这种数据破坏容易在存储在存储单元中的数据的振幅即「H」电平节点的电压与「L」电平节点的电压之差较小的情况下发生。这样，在对半导体存储器装置的低电压工作的要求增高的近年来，该影响变得显著起来。
日本专利特开昭58-169958中披露了：在所加电源电压等制约的范围内进一步提高存储单元的数据的振幅的技术。下面参照图1和图2来说明该现有技术。
图1表示现有的静态RAM的升压电路。在该图中，存储单元10由四个N沟道MOSFET(以下称为NMOS晶体管)T20～T23和高阻负载R1、R2构成。多个存储单元10布置成矩阵状，各个存储单元10同字线WL和位线对BL、/BL(BL条)相连接。字线WL为例如256个存储单元10连接成一行的长度，存在例如512条。位线对BL、/BL是用于相对于存储单元10写入、读出数据的线，位线对BL、/BL分别存在例如1024条。
数据总线DB、/DB通过由被列选择信号Y、/Y所控制的晶体管T14～T17构成的列门12连接到上述位线对上。位线负载晶体管T18、T19连接在未图示的电源和位线对BL、/BL之间。P沟道MOSFET(以下称为PMOS晶体管)和NMOS晶体管T10～T13构成写入电路14。由PMOS晶体管T8、NMOS晶体管T9所构成的反向器是字线驱动器16，反向器的数量与字线WL数相同。该字线驱动器16由来自行选择解码器18的输出所驱动。升压控制电路20由PMOS晶体管T1、T3、T4和NMOS晶体管T2、T5、T6以及延迟电路22所构成。升压电路24由升压用电容器C1和PMOS晶体管T7所构成。
下面参照图2的时序图来说明现有技术的动作。在图1中，在进行数据写入存储单元10时，允许写入信号/WE成为低电平，把写入信号IN、/IN输入由晶体管T10、T11或晶体管T13、T12所构成的写入电路14，以使写入信号IN成为逻辑「L」、写入信号/IN成为逻辑「H」。在此情况下，如图2所示的那样，当写入信号IN成为逻辑「L」时，数据总线/DB被提升到电源线的电压Vdd上。当构成列门12的PMOS晶体管、NMOS晶体管并联连接时，位线负载晶体管为PMOS晶体管，因此，位线/BL被大致提升到Vdd上。
另一方面，输入升压控制电路20的允许写入信号/WE通过构成反向器的晶体管T1、T2被反向，而成为允许写入信号WE，提供给晶体管T4、T5。允许写入信号/WE成为由延迟电路22进行预定时间延时的信号/WEd，而提供给晶体管T3、T6的栅极。晶体管T3～T6构成NOR门，仅在信号/WE和信号/WEd都为逻辑「L」时，节点D变为逻辑「H」。而且，晶体管T7在节点D为逻辑「L」时变为导通，把升压用电容器C1进行充电到电源电压Vdd。因此，当节点D为逻辑「H」时，晶体管T7关断，给字线驱动器16提供把升压用电容器C1的充电电压加到节点D的电位上的电压即电源电压Vdd以上的电位。由此，字线WL的电位X在写入完成之后，一次性地提升到Vdd以上的电压电平上。由此，存储单元10中的节点B的电压在写入完成之后急速提升到Vdd。
在上述的现有技术中，由于在字线驱动器16的正电源输入直接升压信号而使字线WL升压，因而，升压电路24就需要非常大容量的被升压线来进行升压，就存在写入电路14的规模非常大，布线面积增大、消耗电流增大的问题。
在现有技术中，还存在下述问题：升压控制电路20检出信号/WE的上升边即写入完成的波形而产生升压脉冲，因此，在信号/WE成为「L」固定状态，即在连续的写入周期中地址信号和输入数据发生变化的情况下，不进行升压工作。
在现有技术中，还存在下述问题：在写入完成之后，即在/WE信号从逻辑「L」变到逻辑「H」之后，进行字线的升压。由此，在写入结束之后，不能进行位线对的预充电和均衡工作，从写入周期转换到读出周期的时间非常长。
为了降低被升压线的容量，本申请人提出了日本专利特开平4-212788中所公开的技术。根据该现有技术，如该公报的图21所示的那样，把字线沿该字线的纵向分成多个，在每个被分割后的多个字线上使用对存储单元的配置区域进行块分割而形成的多个存储单元阵列块。把上述公报的图5所示的升压电路配置在每个块中，通过根据块选择信号所选择的一个升压电路，来对每个块实施升压工作。
根据日本专利特开平4-212788中所公开的技术，需要准备与块数同样数量的包括升压电容器的升压电路，则升压电路的布线面积从整体上看反而增大了。
在日本专利特开昭62-28516、62-28517中揭示了把存储单元的配置区域进行块分割的半导体存储器装置，但在这些公报中未对升压进行全部公开。
发明内容
因此，本发明的目的是提供一种半导体存储器装置及其字线升压方法，能够降低被升压线的容量而成为低耗电量并且缩小升压电路的布线面积而实现小型化。
本发明的另一个目的是提供一种半导体存储器装置，通过在升压用电容器的预充电结束之后开始升压工作，能够防止因预充电不足而引起的误动作。
本发明的另一个目的是提供一种半导体存储器装置，能够通过字线的升压来降低数据破坏，并缩短从写入周期转换到读出周期的时间。
本发明的另一个目的是提供一种半导体存储器装置，能够在行地址变化时、和/或数据变化时、和/或到写入周期以后时，和/或到读出周期以后时，确实地使字线升压。
根据本发明的半导体存储器装置的一个方案，包括：
多个静态存储单元，在多列的一对位线和多行的字线的各个交叉部上，连接在上述一对位线和上述字线上；
多个存储单元阵列块，把上述多行的字线沿该字线的纵向分割成多个，在每个所分割的字线上，对多个上述存储单元的配置区域进行块分割而形成；
共用的第一被升压线，用于对上述多个存储单元阵列块内的全部字线进行升压；
升压用电容器，具有连接在上述第一被升压线上的正极端；
开关晶体管，连接在电源线和上述升压用电容器的上述正极端之间；
升压控制装置，输出导通驱动上述开关晶体管而对上述升压用电容器进行预充电的预充电控制信号和使上述升压用电容器的负极端的电位发生变化的升压驱动信号；
开光装置，连接在电源线和上述升压用电容器的上述正极端之间，用以按照预充电控制信号进行ON驱动；
第二被升压线，设在每个上述存储单元阵列块中；
块选择电路，设在每个上述存储单元阵列块中，根据块地址信号选择一个上述存储单元阵列块；
行选择电路，设在每个上述存储单元阵列块中，根据行地址信号选择一条字线，
使由上述块选择电路所选择的一个上述存储单元阵列块内的，由上述行选择电路所选择的一条上述字线经过上述第一、第二被升压线而升压；
其特征在于，上述升压控制装置包括升压/非升压切换电路，在电源电压变到预定电压以上时，通过上述升压驱动信号来降低上述升压用电容器的上述负极端的电位，使上述字线的升压工作失活。
根据本发明，从块分割后的存储单元阵列块中选择一个块，使留在该选择的块内的长度的字线升压。由此，升压时的负载容量仅由所选择的块内的字线和第一、第二被升压线的布线容量承担。这样，在进行高效的升压的同时能够防止消耗电流的增加。由于减少了被升压线的布线容量，升压用电容器的容量可以较小。在此，升压用电容器可以与多个存储单元阵列块共用，而不需要设置在每个块中。由此，就能缩小包含该升压用电容器的升压电路的布线面积。通过确实地进行升压工作，就能在低电源电压下减少数据破坏，确保较宽的电源电压裕度。
根据本发明的半导体存储器装置的另一个方案，包括：
多个静态存储单元，在多列的一对位线和N×n行的子字线的各个交叉部上，连接在上述一对位线和上述子字线上；
多个存储单元阵列块，把上述子字线沿该子字线的纵向分割成多个，在每个所分割的子字线上，对上述存储单元的配置区域以行方向进行块分割为多个而形成；
N行主字线，设在多个上述存储单元阵列块中，通过激活任一条而可以选择n条上述子字线；
共用的第一被升压线，用于对上述多个存储单元阵列块内的全部子字线进行升压；
升压用电容器，具有连接在上述第一被升压线上的正极端；
开关晶体管，连接在电源线和上述升压用电容器的上述正极端之间；
升压控制装置，输出导通驱动上述开关晶体管而对上述升压用电容器进行预充电的预充电控制信号和使上述升压用电容器的负极端的电位发生变化的升压驱动信号；
第二被升压线，每个上述存储单元阵列块中分别设置n条；
块选择电路，设在每个上述存储单元阵列块中，根据块地址信号选择一个上述存储单元阵列块；
子行选择电路，设在每个上述存储单元阵列块中，根据子行地址信号从n条中选择一条上述子字线；
主行地址电路，同多个上述存储单元阵列块共用，根据主行地址信号，选择一条上述主字线，
使在由上述块选择电路所选择的块内，由上述主行选择电路所选择的一条上述主字线所对应的n条上述子字线中，由上述子行选择电路所选择的一条上述子字线经过上述第一、第二被升压线而升压；
其特征在于，上述升压控制装置包括升压/非升压切换电路，在电源电压变到预定电压以上时，通过上述升压驱动信号来降低上述升压用电容器的上述负极端的电位，使上述字线的升压工作失活。
在本发明中，与上述发明相同，升压时的负载容量仅由所选择的块内的子字线和第一、第二被升压线的布线容量承担，由此，在进行高效的升压的同时能够防止消耗电流的增加，并能缩小包含升压用电容器的升压电路的布线面积。
通过本发明，就能把传输门分别设在n条上述第二被升压线和n条上述子字线之间。各传输门的一个控制端子连接在主字线上，另一个控制端子通过反向器连接在主字线上。
这样一来，用于连接第二被升压线和子字线的电路构成变得简易，由此就能缩小布线面积而实现高密度的集成。
在本发明中，上述升压控制装置可以通过使上述预充电控制信号变化来关闭上述开关晶体管，在结束了上述升压用电容器的预充电之后，通过使上述升压驱动信号变化，而提高上述升压用电容器的上述负极端的电位，经过上述第一、第二被升压线，使所选择的一条字线或子字线升压。
这样一来，在字线或子字线的电平确实地变为电源电压之后，通过进行升压，就能防止由字线或子字线的电位电平不足引起的误动作及特性的恶化。
在本发明中，上述升压控制装置可以使上述升压驱动信号变化而降低上述升压用电容器的上述负极端的电位，在所选择的一条上述子字线的升压结束之后，通过使上述预充电控制信号变化而接通上述开关晶体管，而使上述升压用电容器的预充电开始。
由此，来防止第一、第二被升压线、所选择的字线或子字线的电压下降。
在本发明中，可以进一步设置检出行地址信号的变化的地址转换检出装置。升压控制装置可以根据来自地址转换检出装置的检出信号，来使预充电控制信号和升压驱动信号变化。
这样一来，在例如写入周期连续进行的情况下，在行地址变化时，必然能使字线或子字线升压，而能够进一步降低数据破坏。
在本发明中，可以进一步设置检出写入存储单元的数据的变化的数据转换检出装置。升压控制装置可以根据来自数据转换检出装置的检出信号，来使预充电控制信号和升压驱动信号变化。
这样一来，在例如写入周期连续进行的情况下，在数据变化时，必然能使字线或子字线升压，而能够进一步降低数据破坏。
在本发明中，可以进一步设置检出允许写入信号的变化的允许写入信号转换检出装置。升压控制装置可以根据来自允许写入信号转换检出装置的检出信号，来使预充电控制信号和升压驱动信号变化。
在此情况下，升压控制装置能够根据允许写入信号仅在写入周期中使升压驱动信号变化，而使字线或子字线升压。这样一来，就不必在数据破坏较少的读出周期中实施升压，而成为更低的耗电量。
或者，作为替代方案，升压控制装置可以根据由允许写入信号转换检出装置检出允许写入信号的上升边和下降边时的检出信号，在写入周期及读出周期双方中实施字线或子字线升压。
在本发明中，升压控制装置可以根据用于在一定的通电期间中激活字线或主字线和子字线的自动断电信号，而在通电期间实施升压工作。这样一来，由于通过自动断电而结束升压，就能减小消耗电流。
在本发明中，升压控制装置可以包括升压/非升压切换电路，在电源电压变到预定电压以上时，通过上述升压驱动信号降低上述升压用电容器的上述负极端的电位，使上述子字线的升压工作失活。或者，升压控制装置可以包括限制装置，当电源电压变为预定电压以上时，限制升压驱动信号的电压振幅。
这样一来，就不会使字线或子字线被过度升压，而成为低耗电量。
本发明的方法所涉及的半导体存储器装置的字线升压方法，在具有多列的一对位线和多行的字线的各个交叉部上，在具有连接上述一对位线和上述字线上的多个静态存储单元的半导体存储装置中，在相对于上述存储单元的数据写入时或数据读出时之前，使一条上述字线升压，所述方法包括以下步骤：
准备多个存储单元阵列块，其是把上述多行的字线沿该字线的纵向分割成多个，在每个所分割的字线上，对多个上述存储单元的配置区域进行块分割而形成；
准备升压用电容器，其与上述多个存储单元阵列块共用；
把上述电源电压加在上述升压用电容器的正极端上，对上述升压用电容器进行预充电；
根据从上述多个存储单元阵列块中选择出任一个的块地址信号和从上述多行字线中选择任一条的行地址信号，把电源电压提供给所选择的一个上述存储单元阵列块内的所选择的一条上述字线；
在此后经过预定时间之后，使上述升压用电容器的负极端的电位变化，而使一条上述字线升压；
其特征在于，在电源电压变到预定电压以上时，通过上述升压驱动信号来降低上述升压用电容器的上述负极端的电位，使上述字线的升压工作失活。
在本发明的方法中，由于减小了升压时的负载容量，就能在进行高效的升压的同时，防止消耗电流的增加。由于减小被升压线的布线容量的总和，在减小了升压用电容器的容量上，升压用电容器可以与多个存储单元阵列块共用，而不需要设置在每个块中。由此，就能缩小包含该升压用电容器的升压电路的布线面积。通过确实地进行升压工作，就能在低电源电压下减少数据破坏，确保较宽的电源电压裕度。而且，在字线电平确实地成为电源电压之后进行升压，由此，就能防止由于字线电位电平不足而引起的误动作和特性恶化。在当预充电完成之后电源电压被加到字线上时，通过在位线上的负载被完全放电之后来进行升压工作，就能防止存储单元中数据破坏。
附图说明
图1是表示现有例子的半导体存储器装置的升压电路的简要示图；
图2是表示图1的现有例子的工作的时序图；
图3是本发明第一实施例所涉及的半导体存储器装置的简要示图；
图4是说明图3所示的第一实施例的时序图；
图5是表示图3所示的升压控制电路的一例的电路构成图；
图6是作为图5的升压控制电路的变形例的本发明的第二实施例的电路构成图；
图7是作为图5的升压控制电路的另一个变形例的本发明的第三实施例的电路构成图；
图8是在字线选择方式中使用传输门的本发明的第四实施例的电路构成图；
图9是用于说明本发明的第五实施例所涉及的半导体存储器装置的块分区的简要示图；
图10是放大表示图9所示的16个块中的两个块的简要示图；
图11是表示图10所示的块选择解码器和子行选择解码器的电路构成的一例的电路图；
图12是表示在图10所示的第二被升压线和子字线的连接上使用传输门的电路构成图。
具体实施方式
下面参照附图对本发明的实施例进行具体说明。
第一实施例
参照图3～图7说明本发明的第一实施例。图3是本发明第一实施例所涉及的半导体存储器装置的简要示图；图4是表示第一实施例的动作的时序图；图5是表示图3所示的升压控制电路40的一例的图。
在图3中，存储单元10、列门12及写入电路14具有与图1相同的结构。在该第一实施例中，与图1不同的是，具有多个存储单元阵列块120，把存储单元10的配置区域沿字线WL方向块分割成多个。字线WL的长度为留在多个存储单元阵列块120中的长度。在每个块120中设置选择一个块的块选择解码器90和激活所选择的一个块内的一条字线的字线驱动器100。
作为共用于各个块的结构，除了上述列门12和写入电路14之外，还设有升压电路30、升压控制电路40、地址转换检出电路50、行选择解码器60、数据转换检出电路70、自动断电信号发生电路80和允许写入信号转换检出电路110。
其中，升压电路30由升压用电容器C1和预充电用PMOS晶体管T7构成。PMOS晶体管T7是连接在电源线和升压用电容器C1的正极端之间的开关装置。从升压控制电路40给PMOS晶体管T7的栅极提供预充电控制信号φ2，使PMOS晶体管T7导通、关断。通过使PMOS晶体管T7导通，就能进行升压用电容器C1的预充电。来自升压控制电路40的升压驱动信号φ1提供给升压用电容器C1的负极端。当升压驱动信号φ1的电位为低电位时，就能进行向升压用电容器C1的预充电，一旦变为电源电位，就能使连接在该正极端上的被升压线升压。
首先，对输入驱动控制升压电路30的升压控制电路40的各种信号进行说明。
行地址信号ADD输入地址转换检出电路50，同时输入行选择解码器60。地址转换检出电路50检出行地址信号ADD的变化并发生脉冲，仅在行地址信号ADD变化时发生逻辑「H」的脉冲信号φ3。该脉冲信号φ3输入升压控制电路40。
来自外部的写入数据IN被输入数据输入端DIN。该数据INT由反向器INV2进行反向，得到反向信号/IN。这些信号IN、/IN输入写入电路14。检出数据IN的变化并发生脉冲的数据转换检出电路70发生脉冲信号φ4。该脉冲信号φ4输入升压控制电路40。
允许写入信号转换检出电路110检出允许写入信号/WE的下降边，把脉冲WEP输出给升压控制电路40和自动断电信号发生电路80。
自动断电信号发生电路80接收上述脉冲信号φ3、φ4及脉冲WEP，由计时器电路(未图示)发生自动断电信号φ5。该自动断电信号φ5为L电平时，该实施例的电路动作。自动断电信号φ5输入选择行方向的存储单元的行选择解码器60，同时输入升压控制电路40。
输入了脉冲φ3、φ4、φ5及脉冲WEP的升压控制电路40根据这些脉冲发生提供给升压用电容器C1的升压驱动信号φ1和控制预充电用PMOS晶体管T7的预充电控制信号φ2。
在图5中，表示出该升压控制电路40的一例。上述脉冲φ3、φ4、φ5及脉冲WEP输入或非电路NOR1。其输出被输入延时反向器DINV1，同时被输入与非电路NAND1、或非电路NOR2，延时反向器DINV1的输出通过延时反向器DINV2连接到与非电路NAND1的输入上。与非电路NAND1的输出通过延时反向器DINV3连接到或非电路NOR2的输入上，同时，同反向器INV3相连。或非电路NOR2的输出同反向器INV4相连接。其中，使反向器INV3、INV4的输出分别成为信号φ1、φ2。信号φ2是控制预充电用PMOS晶体管T7的预充电控制信号，信号φ1是提供给升压用电容器C1的负极端的升压驱动信号。升压用电容器C1由NMOS门形成。
图3所示的块选择解码器90由输入块选择用的解码信号A1、A2的或非电路NOR3所构成。该块选择解码器90从多个存储单元阵列块120中选择一个块。或非电路NOR3的正电源同由升压用电容器C1升压的第一被升压线VLINE1相连接，负电源接地。该第一被升压线VLINE1被各个存储单元阵列块120共用。或非电路NOR3的输出同由PMOS晶体管T24和NMOS晶体管T25构成的反向器的正电源相连接。该反向器构成字线驱动器100，该驱动器的输出端同字线WL相连接。
在该第一实施例中，连接在升压用电容器C1上的负载容量为作为块选择解码器90的电源线的第一被升压线VLINE1、块选择解码器90的输出线的第二被升压线VLINE2及所选择的一块内的一条字线WL的各个负载容量的总和。因此，如果与日本专利特开昭58-169958那样的使未分割的存储单元阵列的一条长字线升压的情况相比较，其负载容量非常小，就能进行有效的升压，同时，还能防止消耗电流的增加。升压用电容器C1的容量可以减小，就能缩小布线面积。即使同日本专利特开平4-212788相比较，由于升压用电容器C1被多个块共用而使用一个，由此就能缩小布线面积。
下面使用图3、图4来说明第一实施例的工作。首先，行地址信号ADD输入地址转换检出电路50和行选择解码器60，同时列地址输入列选择解码器(未图示)。其中，以在写入周期中行地址信号ADD和写入数据IN同时变化的情况为例进行说明。以允许写入信号/WE在时刻t的定时从逻辑「H」变化到「L」。检测到该变化而由允许写入信号转换检出电路110在预定时间t1期间发生逻辑「H」的脉冲WEP。接着，行地址信号ADD变化，检测到该变化，地址转换检出电路50的输出在预定期间t2内发生逻辑「H」的脉冲信号φ3。输入数据IN变化，检测该变化的数据转换检出电路70的输出在预定时间t3内发生逻辑「H」的脉冲信号φ4。
输入了以上的信号φ3、φ4的自动断电信号发生电路80的输出在预定期间t4内发生成为逻辑「L」的信号φ5。此后，WEP信号、信号φ3、φ4、φ5输入升压控制电路40中的或非电路NOR1，发生期间t4内的逻辑「H」的脉冲φ6。
根据该信号φ6，通过由图5所示的延时反向器DINV1～DINV3、反向器INV2、INV3、与非电路NAND1、或非电路NOR2所构成的脉冲发生电路，发生控制升压用电容器C1的升压驱动信号φ1及控制预充电晶体管T7的预充电控制信号φ2。
其中，在预充电控制信号φ2为逻辑「L」的预充电状态下时，对升压用电容器C1进行充电以产生电源电压Vdd的电位差。此后，信号φ2变为逻辑「H」，预充电晶体管T7成为关断状态，预充电结束。从此仅滞后了Δts，升压驱动信号φ1从逻辑「L」上升到逻辑「H」，开始升压工作。在该升压工作时，由于加上了升压用电容器C1的充电电压，块选择解码器90的电源线VLINE1上升到电源电压Vdd+ΔV的电平上。此时，逻辑「L」的块选择信号A1、A2已经输入了块选择解码器90的或非电路NOR3，作为或非电路NOR3的输出的VLINE2成为电源电压Vdd。因此，接收第一被升压线VLINE1的电压Vdd+ΔV，第二被升压线VLINE2的电平与第一被升压线VLINE1的电平相同成为Vdd+ΔV。
第二被升压线VLINE2连接到由晶体管T24、T24所构成的字线驱动器100的正电源上。此时，作为行选择解码器60的输出的字线选择信号已经成为逻辑「L」，字线驱动器100的输出成为逻辑「H」即Vdd的电平，接收第二被升压线VLINE2的信号而提升到Vdd+ΔV。
此时，写入数据从数据输入端DIN输入，数据IN通过由PMOS晶体管T10和NMOS晶体管T11所构成的写入缓冲器传递到数据总线DB上。由反向器INV2所生成的反向数据/IN通过由晶体管T12、T13所构成的写入缓冲器传递到数据总线/DB上。
作为列选择解码器(未图示)的输出的列选择信号Y、/Y分别成为逻辑「H」、逻辑「L」，构成列门12的晶体管T14～T17成为导通状态，数据总线DB、/DB的数据传递到位线BL、/BL上。
其中，所选择的字线WL与上述一样升压到Vdd+ΔV，存储单元10的节点B上升到大约Vdd+ΔV-VTH。其中，VTH是构成存储单元10的传输门的晶体管T20、21的阈值。这样，被升压的电位ΔV可以是晶体管T20、21的阈值VTH大小。
自动断电信号φ5变到逻辑「L」，经过时间t4之后变为逻辑「H」。接收到该信号，图5所示的或非电路NOR1的输出信号φ6变为逻辑「L」。此后，升压驱动信号φ1下降到逻辑「L」，升压工作结束，同时，在升压驱动信号φ1下降到逻辑「L」之后的Δte后，预充电控制信号φ2变到逻辑「L」，使升压用电容器C1和第一被升压线VLINE1再次预充电到电位Vdd。由于自动断电信号φ5输入到行选择解码器60中，接收到信号φ5变到逻辑「H」的状态，字线WL的电平变为逻辑「L」，向存储单元10的写入结束。
在本实施例中，由于采用在写入周期内进行升压工作的结构，在写入结束之后，可以进行位线的预充电和均衡动作，就能缩短从写入周期转换到读出周期的时间。而且，由于通过自动断电而结束升压，可以减小消耗电流。在得到上述的效果的同时，通过使字线升压就能提高数据写入时的存储单元10的存储节点电位，而得到改善低电压特性的效果。
其中，在对升压驱动信号φ1和预充电控制信号φ2的定时进行说明时，在上述的预充电控制信号φ2比变化到逻辑「H」的时间仅滞后了时间Δts之后，升压驱动信号φ1变到逻辑「H」。即，确保在预充电结束之后进行升压工作的定时。通过在字线WL的电平确实地成为电源电压Vdd之后进行升压，就有防止由字线WL的电位电平不足而引起的误动作及特性的恶化的效果。在升压驱动信号φ1变到逻辑「L」之后，经过时间Δte后，预充电控制信号φ2变到逻辑「L」。即，在升压工作结束之后，确保开始预充电的定时。由此，就防止了第一、第二被升压线VLINE1、VLINE2、所选择的字线WL的电压下降。
在本实施例中，在由块地址信号A1、A2所选择的一个存储单元阵列块200内，就能仅使由行地址信号ADD所选择的一条字线W升压。这样，被升压线的负载容量非常小，就能减少消耗功率。由于可以对多个块200共用一个升压用电容器C1，就能缩小布线面积。
在上述的第一实施例中，虽然表示的是允许写入信号/WE、行地址信号ADD、写入信号IN同时变化时的升压工作，但是，在下述各种情况下，可以实施升压工作。例如，在允许写入信号/WE仍处在逻辑「L」下，仅在地址信号ADD变化的情况下，实施升压工作。同样，在允许写入信号/WE仍处在逻辑「L」下，仅在写入数据IN变化的情况下，实施升压工作。而且，可以在地址信号ADD和写入数据DIN两者变化的情况下，实施升压工作。在第一实施例中，在把检出地址信号的变化而发生的脉冲φ3以及检出写入数据IN的变化而发生的脉冲φ4输入到图5所示的或非电路NOR1之后，就能在上述任一个情况下确实地进行升压工作。
虽然以上说明了在写入周期中的升压工作，但是，在读出周期中，由于检出地址信号ADD的变化而发生脉冲φ3，与写入周期一样可以进行升压工作。考虑到在从写入周期转换到读出周期时，地址信号ADD不变化的情况。在此情况下，如果采用这种结构：图3所示的脉冲发生电路110检出/WE信号的上升边而发生WEP信号，其被输入自动断电信号发生电路80，就能在转换到该读出周期时进行升压工作。
在该读出周期时，与写入周期时的升压工作相同，在由块地址信号A1、A2所选择的一个存储单元阵列块200内，就能仅使由行地址信号ADD所选择的一条字线W升压。
第二实施例
为达到降低消耗电流的目的，可以仅在写入周期中进行升压工作。作为一个例子，如图6所示的那样，可以采用下述构成：在或非电路NOR1的后段，插入与非电路NAND2，把或非电路NOR1的输出输入到该与非电路NAND2的一方中，在另一方的输入中输入允许写入信号/WE或对应于它的信号。这样一来，作为与非电路NAND2的输出的信号Φ6仅在写入周期中成为逻辑「H」，在读出周期中不进行升压工作。
第三实施例
在电源电压Vdd成为某个电压VOP以上时，为了防止由过电压产生的消耗电流的增加，可以在控制升压用电容器C1的升压驱动信号Φ1的振幅上，使用恒压电路加以限制。或者，在此情况下，可以使升压工作失活。
例如图7所示的那样，升压控制电路40可以在图5的构成上再设置恒压电路130、升压/非升压切换电路140和反向器INV9。
恒压电路130由基准电压发生电路132、比较器134、输出电平设定电路136构成。基准电压发生电路132与电源电压Vdd无关而输出恒定的基准电压Vref。比较器134把由输出电平设定电路136所设定的设定电压Vin和基准电压Vref进行比较，根据比较结果而输出控制信号Φ10。输出电平设定电路136把电源电压Vdd作为工作电压而工作，根据控制信号Φ10输出设定电压Vin。
升压/非升压切换电路140，在电源电压Vdd成为某个电压VOP以上时，输出使升压工作失活的信号。升压/非升压切换电路140由反向器INV7输入作为基准电压发生电路132的输出的基准电压Vref。其中，如果反向器INV7的逻辑电平低于基准电压Vref，从升压/非升压切换电路140输出逻辑「H」。在此情况下，由于逻辑「L」经过反向器INV9而被输入或非电路NOR4，则与第二实施例相同进行升压工作。另一方面，如果反向器INV7的逻辑电平高于基准电压Vref，从升压/非升压切换电路140输出逻辑「H」，使升压工作失活。
恒压电路130的输出电平设定电路136的输出电压Vin连接在反向器INV3的正电源上。由此，当作为反向器INV3的输出的升压驱动信号Φ1的电压到达输出电平设定电路136的输出电压Vin时，升压驱动信号Φ1的电压电平不会上升到其以上。
第四实施例
图8是在字线选择方式中使用传输门时的一个例子。预充电晶体管T7和升压用电容器C1及被升压线VLINE1与上述各个实施例相同。在与非电路NAND3中输入块选择信号A3、行选择信号ROW。其输出被输入作为块选择电路的反向器INV5。第一被升压线VLINE1被连接在该反向器INV5的正电源上，输入升压信号。反向器INV5的输出通过第二被升压线VLINE2输入传输门TRAN。由用于选择被分割成每块的子字线SWL的主字线(MWL)信号和从反向器INV6输出的MWL信号的反相信号控制该传输门TRAN。例如，当MWL信号变为逻辑「L」时，传输门TRAN变为导通状态，被升压的第二被升压线VLINE2的信号传输给子字线SWL，子字线SWL被升压。当MWL信号变为逻辑「H」时，传输门TRAN变为关断状态，通过NMOS晶体管T28，子字线SWL被拉下到逻辑「L」电平上，变为非选择状态。
第五实施例
下面参照图9～图12对本发明的第五实施例进行说明。
图9是表示第五实施例的半导体存储器装置的存储器单元阵列的块分区的简要示图，图10是放大表示图9所示的存储器单元阵列块中的两个块的简要示图。在图9中，在本实施例中设有块编号0～15的16个存储器单元阵列块200。如图10所示的那样，在各个存储器单元阵列块200内配置1024×64个普通存储单元10。由此，设置256条主字线MWL，对应于一条主字线MWL设置4条子字线SWL，共计设置1024条子字线SWL。在16个存储器单元阵列块200中共用256条主字线MWL。分别设置64条位线对BL，/BL。存储单元10被连接在一条子字线SWL和位线对BL，/BL上。在该实施例中，配置连接在冗余存储单元上的2条冗余主字线RMWL、8条冗余子字线RSWL和各个16组的冗余位线BL，/BL。
256条主字线MWL连接在主列选择解码器210上，根据输入该主列选择解码器210的上位主行地址信号A8～A11，A13～A16，来激活一条主字线MW。
1024条子字线SWL连接在设在每个块200上的子列选择解码器220上。通过该子列选择解码器220来激活一条子字线SWL。下面对该子列选择解码器220的细节进行描述。
为了在16个存储器单元阵列块200中任选一个块，设置块选择解码器230。把从块选择地址信号A3～A6中任意的两个信号和选择子字线SWL的下位的子行地址信号A7，A12输入该块选择解码器230。接着，把第一被升压线VLINE连接在该块选择解码器230上。下面对该块选择解码器230的细节进行描述。
位线对BL，/BL与图1和图3相同通过列门12连接在数据总线BL，/BL上。通过来自由与非电路NAND4所构成的列选择解码器240的列选择信号来驱动列门12。块选择信号BSS和列地址信号A0～A2被输入列选择解码器240，把同时选择了一块200内的8组的一对位线BL，/BL的信号输出给列门12。即，如图9所示的那样，一个存储器单元阵列块200在同时选择的8组的每对位线上被分割成列编号0～7。
块选择信号由块选择解码器230生成，经过块控制电路250输入列选择解码器240。
数据总线BL，/BL通过8个读出放大器260连接到读出总线270和写入总线280上。这些读出放大器260，由块控制电路250控制其工作。
下面参照图11和图12说明子列选择解码器220和块选择解码器230的细节。
在图11和图12中，分别表示出对应于块编号0的存储器单元阵列块200的块选择解码器230和子列选择解码器220。如图11所示的那样，块选择解码器230由输入块选择地址信号A3～A6中任两个信号例如A3，A5的与非电路NAND4构成。当上述两个信号都为逻辑「H」时，由与非电路NAND4输出逻辑「L」，选择该块编号0的块200。当选择该块编号0的块200时，来自与非电路NAND4的逻辑「L」输出经过反向器INV10、11、12而作为逻辑「H」的块选择信号BSS输入上述的块控制电路250。
在图11中，块选择解码器230具有输入两位的行地址信号A7，/A7、A12，/A12的一个和反向器INV10的输出的四个与非电路NAND3-1～NAND3-4。当选择该块编号0的块200时，根据行地址信号，从任一个与非电路NAND3输出逻辑「L」。块选择解码器230在四个与非电路NAND3-1～NAND3-4的后段具有四个反向器INV5-1～INV5-4。图3的第一被升压线VLINE1连接在该反向器INV5-1～INV5-4的正电源上。
即，如图4所示的那样，当Φ2为逻辑「L」的预充电状态时，为电源电压Vdd，其后，信号Φ1从逻辑「L」上升到逻辑「H」，开始升压工作，由此，连接在该反向器INV5-1～INV5-4的正电源上的第一被升压线VLINE1被提升到电源电压Vdd+ΔV的电平上。
这样，当块地址信号A3，A5都为逻辑「L」，行地址信号A7，/A7、A12，/A12的任一个为逻辑「H」时，输入逻辑「L」的任一个反向器INV的输出电位，在预充电期间为Vdd，在升压期间为Vdd+ΔV。
该反向器INV5-1～INV5-4的四条输出线是第二被升压线VLINE2，如图12所示的那样，通过传输门TRAN连接到相对于一条主字线MWL所设置的4条子字线SWL上。该传输门TRAN与图8所示的电路相同，通过根据上位的行地址信号A8～A11、A13～A16而从主列选择解码器210发生的MWL信号及其反相信号进行ON，OFF驱动。在本实施例中，MWL信号为逻辑「L」，该反相信号为逻辑「H」，传输门TRAN变为ON，激活一条子字线SWL。
这样，一块内的一条子字线SWL根据块地址信号A3～A6、上位和下位行地址信号A7～A16被激活，由块地址信号A3～A6和列地址信号A0～A2选择一块内的8组的一对位线BL，/BL，由此，就能相对于8个存储单元10同时读写数据。
在该第五实施例中，通过使用第一实施例～第三实施例的升压控制电路40，与图4的动作相同，在写入周期时和读出周期时双方中，在由块地址信号所选择的一个存储器单元阵列块200内，就能只对由行地址信号所选择的一条字线W进行升压。
其中，在图10所示的实施例中，在数据读出时之前，使位线预充电用晶体管T50，T51和均衡用晶体管T52全都导通，一对位线BL，/BL都被预充电到电源电压Vdd，并且，被进行均衡。
由此，图10所示的块选择解码器230按图11所示的那样，具有输入反向器INV10的输出和位线对均衡信号BEQZ的与非电路NAND5。由该与非电路NAND5，当块选择信号A3，A5都为逻辑「L」时，选择块编号0的存储器单元阵列块200，并且当位线对均衡信号BEQZ为逻辑「L」时，输出逻辑「H」。该与非电路NAND5的输出被反向器INV13进行反相，提供给图10和图11所示的位线对均衡线BEL。提供给该位线对均衡线BEL的信号为逻辑「L」时，使上述晶体管T50～T52导通。
当位线对均衡信号BEQZ为逻辑「H」时，晶体管T50，T51，T52被关断，另一方面，当子字线SWL为逻辑「L」时，一对位线BL，/BL处于浮动状态。
当设置上述时间差ΔT时，在子字线SWL和升压开始时间的前沿，就能使在升压开始前出现在浮动状态下的位线上的信号电位完全放电。下面参照表示与图10所示的存储单元10相同构成的图3来进行说明。预充电信号Φ2上升，并且，由块选择信号A1、A2选择多个存储器单元阵列块200的一个，由此，给该块200内的一条子字线SWL提供电源电压Vdd。其中，假设例如节点A的信号电位为逻辑「H」，节点B的信号电位为逻辑「L」。此时，图3的晶体管T20、T21、T23导通。在图10的构成中，节点B的信号电位「L」出现在浮动状态的位线/BL，就能使该信号电位在上述时间差ΔT之间通过晶体管T23完全放电。这样，其后，通过使子字线SWL的升压开始，就不会使电流从位线流入存储单元10，因此，就不会破坏存储单元10的数据。

Claims (23)

1.一种半导体存储器装置，包括：
多个静态存储单元，在多列的一对位线和多行的字线的各个交叉部上，连接在上述一对位线和上述字线上；
多个存储单元阵列块，把上述多行的字线沿该字线的纵向分割成多个，在每个所分割的字线上，对多个上述存储单元的配置区域进行块分割而形成；
共用的第一被升压线，用于对上述多个存储单元阵列块内的全部字线进行升压；
升压用电容器，具有连接在上述第一被升压线上的正极端；
开关晶体管，连接在电源线和上述升压用电容器的上述正极端之间；
升压控制装置，输出导通驱动上述开关晶体管而对上述升压用电容器进行预充电的预充电控制信号和使上述升压用电容器的负极端的电位发生变化的升压驱动信号；
第二被升压线，设在每个上述存储单元阵列块中；
块选择电路，设在每个上述存储单元阵列块中，根据块地址信号选择一个上述存储单元阵列块；
行选择电路，设在每个上述存储单元阵列块中，根据行地址信号选择一条字线，
使由上述块选择电路所选择的一个上述存储单元阵列块内的、由上述行选择电路所选择的一条上述字线经过上述第一、第二被升压线而升压；
其特征在于，上述升压控制装置包括升压/非升压切换电路，在电源电压变到预定电压以上时，通过上述升压驱动信号来降低上述升压用电容器的上述负极端的电位，使上述字线的升压工作失活。
2.根据权利要求1所述的半导体存储器装置，其特征在于，上述升压控制装置，通过使上述预充电控制信号变化来关闭上述开关晶体管，在结束了上述升压用电容器的预充电之后，通过使上述升压驱动信号变化，而提高上述升压用电容器的上述负极端的电位，经过上述第一、第二被升压线，使所选择的一条上述字线升压。
3.根据权利要求1或2所述的半导体存储器装置，其特征在于，上述升压控制装置，通过使上述升压驱动信号变化而降低上述升压用电容器的上述负极端的电位，在所选择的一条上述字线的升压结束之后，通过使上述预充电控制信号变化而接通上述开关晶体管，而使上述升压用电容器的预充电开始。
4.根据权利要求1或2所述的半导体存储器装置，其特征在于，
进一步设置检出上述行地址信号的变化的地址转换检出装置；
上述升压控制装置根据来自上述地址转换检出装置的检出信号，使上述预充电控制信号和上述升压驱动信号变化。
5.根据权利要求1或2所述的半导体存储器装置，其特征在于，
进一步设置检出写入上述存储单元的数据的变化的数据转换检出装置；
上述升压控制装置根据来自上述数据转换检出装置的检出信号，使上述预充电控制信号和上述升压驱动信号变化。
6.根据权利要求1或2所述的半导体存储器装置，其特征在于，
进一步设置检出允许写入信号的变化的允许写入信号转换检出装置；
上述升压控制装置根据来自上述允许写入信号转换检出装置的检出信号，使上述预充电控制信号和上述升压驱动信号变化。
7.根据权利要求6所述的半导体存储器装置，其特征在于，
上述升压控制装置，根据允许写入信号通过仅在写入周期中使上述升压驱动信号变化，而提高上述升压用电容器的上述负极端的电位，经过上述第一、第二被升压线，使所选择的一条上述字线升压。
8.根据权利要求6所述的半导体存储器装置，其特征在于，
上述升压控制装置根据由上述允许写入信号转换检出装置检出上述允许写入信号的上升边和下降边时的检出信号，而在写入周期及读出周期双方中，使上述预充电控制信号和上述升压驱动信号变化。
9.根据权利要求1或2所述的半导体存储器装置，其特征在于，
上述升压控制装置根据用于在一定的通电期间中激活上述字线的自动断电信号，而在上述通电期间内，通过上述升压驱动信号，而提高上述升压用电容器的上述负极端的电位，经过上述第一、第二被升压线，使所选择的一条上述字线升压。
10.根据权利要求1或2所述的半导体存储器装置，其特征在于，
上述升压控制装置包括限幅装置，当电源电压变为预定电压以上时，限制上述升压驱动信号的电压振幅。
11.一种半导体存储器装置，包括：
多个静态存储单元，在多列的一对位线和N×n行的子字线的各个交叉部上，连接在上述一对位线和上述子字线上；
多个存储单元阵列块，把上述子字线沿该子字线的纵向分割成多个，在每个所分割的子字线上，对上述存储单元的配置区域以行方向进行块分割为多个而形成；
N行主字线，设在多个上述存储单元阵列块中，通过激活任一条而可以选择n条上述子字线；
共用的第一被升压线，用于对上述多个存储单元阵列块内的全部子字线进行升压；
升压用电容器，具有连接在上述第一被升压线上的正极端；
开关晶体管，连接在电源线和上述升压用电容器的上述正极端之间；
升压控制装置，输出导通驱动上述开关晶体管而对上述升压用电容器进行预充电的预充电控制信号和使上述升压用电容器的负极端的电位发生变化的升压驱动信号；
第二被升压线，每个上述存储单元阵列块中分别设置n条；
块选择电路，设在每个上述存储单元阵列块中，根据块地址信号选择一个上述存储单元阵列块；
子行选择电路，设在每个上述存储单元阵列块中，根据子行地址信号从n条中选择一条上述子字线；
主行地址电路，同多个上述存储单元阵列块共用，根据主行地址信号，选择一条上述主字线，
使在由上述块选择电路所选择的块内的，由上述主行选择电路所选择的一条上述主字线所对应的n条上述子字线中，由上述子行选择电路所选择的一条上述子字线经过上述第一、第二被升压线而升压；
其特征在于，上述升压控制装置包括升压/非升压切换电路，在电源电压变到预定电压以上时，通过上述升压驱动信号降低上述升压用电容器的上述负极端的电位，使上述子字线的升压工作失活。
12.根据权利要求11所述的半导体存储器装置，其特征在于，在n条上述第二被升压线和n条上述子字线之间分别设置传输门，各个上述传输门的一个控制端子连接在上述主字线上，另一个控制端子通过反向器连接在上述主字线上。
13.根据权利要求11或12所述的半导体存储器装置，其特征在于，上述升压控制装置，通过使上述预充电控制信号变化关闭上述开关晶体管，在结束了上述升压用电容器的预充电之后，通过使上述升压驱动信号变化，而提高上述升压用电容器的上述负极端的电位，经过上述第一、第二被升压线，使所选择的一条上述子字线升压。
14.根据权利要求11或12所述的半导体存储器装置，其特征在于，上述升压控制装置，使上述升压驱动信号变化而降低上述升压用电容器的上述负极端的电位，在所选择的一条上述子字线的升压结束之后，通过使上述预充电控制信号变化而接通上述开关晶体管，使上述升压用电容器的预充电开始。
15.根据权利要求11或12所述的半导体存储器装置，其特征在于，
进一步设置检出上述行地址信号的变化的地址转换检出装置；
上述升压控制装置根据来自上述地址转换检出装置的检出信号，来使上述预充电控制信号和上述升压驱动信号变化。
16.根据权利要求11或12所述的半导体存储器装置，其特征在于，
进一步设置检出写入上述存储单元的数据的变化的数据转换检出装置；
上述升压控制装置根据来自上述数据转换检出装置的检出信号，使上述预充电控制信号和上述升压驱动信号变化。
17.根据权利要求11或12所述的半导体存储器装置，其特征在于，
进一步设置检出允许写入信号的变化的允许写入信号转换检出装置；上述升压控制装置根据来自上述允许写入信号转换检出装置的检出信号，来使上述预充电控制信号和上述升压驱动信号变化。
18.根据权利要求17所述的半导体存储器装置，其特征在于，
上述升压控制装置，通过根据允许写入信号仅在写入周期中使上述升压驱动信号变化，而提高上述升压用电容器的上述负极端的电位，经过上述第一、第二被升压线，使所选择的一条上述子字线升压。
19.根据权利要求17所述的半导体存储器装置，其特征在于，
上述升压控制装置根据由上述允许写入信号转换检出装置检出上述允许写入信号的上升边和下降边时的检出信号，而在写入周期及读出周期双方中，使上述预充电控制信号和上述升压驱动信号变化。
20.根据权利要求11或12所述的半导体存储器装置，其特征在于，
上述升压控制装置根据用于在一定的通电期间中激活上述主字线及子字线的自动断电信号，而在上述通电期间内，通过上述升压驱动信号，而提高上述升压用电容器的上述负极端的电位，经过上述第一、第二被升压线，使所选择的一条上述子字线升压。
21.根据权利要求11或12所述的半导体存储器装置，其特征在于，
上述升压控制装置包括限幅装置，当电源电压变为预定电压以上时，限制上述升压驱动信号的电压振幅。
22.一种半导体存储器装置的字线升压方法，在具有在多列的一对位线和多行的字线的各个交叉部上，连接在上述一对位线和上述字线上的多个静态存储单元中，在相对于上述存储单元的数据写入时或数据读出时之前，使一条上述字线升压，所述方法包括以下步骤：
准备多个存储单元阵列块，其是把上述多行的字线沿该字线的纵向分割成多个，在每个所分割的字线上，对多个上述存储单元的配置区域进行块分割而形成；
准备升压用电容器，其与上述多个存储单元阵列块共用；
把上述电源电压加在上述升压用电容器的正极端上，对上述升压用电容器进行预充电；
根据从上述多个存储单元阵列块中选择出任一个的块地址信号和从上述多行字线中选择任一条的行地址信号，把电源电压提供给所选择的一个上述存储单元阵列块内的所选择的一条上述字线；
在此后经过预定时间之后，使上述升压用电容器的负极端的电位变化，而使一条上述字线升压；
其特征在于，在电源电压变到预定电压以上时，通过上述升压驱动信号来降低上述升压用电容器的上述负极端的电位，使上述字线的升压工作失活。
23.根据权利要求22所述的半导体存储器装置的字线升压方法，其特征在于，在把电源电压提供给上述一条字线之前，使连接在上述一对位线上的位线预充电用开关元件在预定期间内导通，把上述一对位线预充电到上述电源电压上。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11144465A (ja) * 1997-11-10 1999-05-28 Texas Instr Japan Ltd 半導体記憶装置
US6052325A (en) * 1998-05-22 2000-04-18 Micron Technology, Inc. Method and apparatus for translating signals
US6181641B1 (en) * 1999-05-26 2001-01-30 Lockheed Martin Corporation Memory device having reduced power requirements and associated methods
JP2001291832A (ja) * 2000-04-07 2001-10-19 Nec Microsystems Ltd 半導体メモリ装置
US6515902B1 (en) * 2001-06-04 2003-02-04 Advanced Micro Devices, Inc. Method and apparatus for boosting bitlines for low VCC read
KR100589569B1 (ko) * 2001-07-17 2006-06-19 산요덴키가부시키가이샤 반도체 메모리 장치
JP2003059273A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体記憶装置
KR100416624B1 (ko) * 2002-05-07 2004-01-31 삼성전자주식회사 승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법
US6794303B2 (en) * 2002-07-18 2004-09-21 Mosel Vitelic, Inc. Two stage etching of silicon nitride to form a nitride spacer
JP4439185B2 (ja) * 2003-02-07 2010-03-24 パナソニック株式会社 半導体記憶装置
US6932168B2 (en) * 2003-05-15 2005-08-23 Cnx Gas Company, Llc Method for making a well for removing fluid from a desired subterranean formation
US20050051326A1 (en) * 2004-09-29 2005-03-10 Toothman Richard L. Method for making wells for removing fluid from a desired subterranean
JP4808995B2 (ja) * 2005-05-24 2011-11-02 ルネサスエレクトロニクス株式会社 半導体回路装置
KR101027178B1 (ko) * 2005-12-28 2011-04-05 인터내셔널 비지네스 머신즈 코포레이션 전류 소비 감소를 위한 메모리 시스템 및 관련 방법
JP5137545B2 (ja) * 2006-12-25 2013-02-06 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
US8031549B2 (en) * 2008-09-19 2011-10-04 Freescale Semiconductor, Inc. Integrated circuit having boosted array voltage and method therefor
US7924633B2 (en) * 2009-02-20 2011-04-12 International Business Machines Corporation Implementing boosted wordline voltage in memories
JP2011023085A (ja) * 2009-07-17 2011-02-03 Toshiba Corp 半導体記憶装置
JP5398599B2 (ja) * 2010-03-10 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置及びそのセル活性化方法
JP5672051B2 (ja) * 2011-02-21 2015-02-18 セイコーエプソン株式会社 ワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器
US8730713B2 (en) * 2011-09-12 2014-05-20 Qualcomm Incorporated SRAM cell writability
WO2015071966A1 (ja) * 2013-11-12 2015-05-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
CN104539151B (zh) * 2014-11-12 2017-02-15 上海华虹宏力半导体制造有限公司 Boost电路
CN107591178B (zh) * 2016-07-06 2021-01-15 展讯通信（上海）有限公司 静态随机存储器阵列的字线抬升方法及装置
US11271566B2 (en) * 2018-12-14 2022-03-08 Integrated Device Technology, Inc. Digital logic compatible inputs in compound semiconductor circuits
CN112435696A (zh) * 2019-08-26 2021-03-02 长鑫存储技术有限公司 芯片及电子装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58169958A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd Ｍｉｓスタテイツク・ランダムアクセスメモリ
JPS5949706B2 (ja) * 1982-10-06 1984-12-04 三菱電機株式会社 半導体メモリ装置
DE3688222T2 (de) * 1985-07-22 1993-11-04 Hitachi Ltd Halbleitereinrichtung mit bipolarem transistor und isolierschicht-feldeffekttransistor.
JP2772640B2 (ja) * 1988-04-27 1998-07-02 三菱電機株式会社 半導体記憶装置
JP3228759B2 (ja) * 1990-01-24 2001-11-12 セイコーエプソン株式会社 半導体記憶装置及びデータ処理装置
JPH04209395A (ja) * 1990-11-30 1992-07-30 Oki Micro Design Miyazaki:Kk Ｍｏｓ型メモリ
JP2709783B2 (ja) * 1992-12-17 1998-02-04 三菱電機株式会社 昇圧回路

Also Published As

Publication number Publication date
CN1158178A (zh) 1997-08-27
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