WO1997004458A1 - Dispositif de memorisation a semi-conducteurs et procede d'amplification de la ligne de mots du dispositif - Google Patents

Dispositif de memorisation a semi-conducteurs et procede d'amplification de la ligne de mots du dispositif Download PDF

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WO1997004458A1
WO1997004458A1 PCT/JP1996/002018 JP9602018W WO9704458A1 WO 1997004458 A1 WO1997004458 A1 WO 1997004458A1 JP 9602018 W JP9602018 W JP 9602018W WO 9704458 A1 WO9704458 A1 WO 9704458A1
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boost
signal
boosting
line
lines
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Application number
PCT/JP1996/002018
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Inventor
Koji Miyashita
Takashi Kumagai
Yasunobu Tokuda
Original Assignee
Seiko Epson Corporation
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Definitions

  • the present invention relates to a semiconductor memory device such as a static random access memory. More specifically, the present invention relates to a semiconductor memory device which boosts a word line to increase the amplitude of data stored in a memory cell, and to an improvement in a method of boosting a word line thereof.
  • data stored in a memory cell may be destroyed by a line or noise.
  • Such data destruction is more likely to occur when the amplitude of the data stored in the memory cell, that is, the difference voltage between the “H” level node voltage and the “L” level node voltage is smaller:
  • the effect has become remarkable.
  • FIG. 1 shows a conventional static RAM carrying circuit.
  • a memory cell 10 is composed of four N-channel MOS FETs (hereinafter referred to as NMOS transistors) T20 to T23 and high resistance loads R1 and R2.
  • NMOS transistors N-channel MOS FETs
  • a plurality of memory cells 10 are arranged in a matrix, and each memory cell 10 is connected to a word line WL and a bit line pair BL, / BL (BL bar).
  • the word line WL has a length in which, for example, 256 memory cells 10 are connected to one row, and there are, for example, 512 memory cells.
  • the bit line pairs BL and / BL are lines for writing and reading data to and from the memory cell 10, and there are 1,024 bit lines BL and / BL, for example.
  • the data buses DB and / DB are connected to the pair of bit lines via a column gate 12 composed of transistors 14 to 17 controlled by column selection signals Y and /.
  • Bit line load transistors # 18 and T19 are connected between a power supply (not shown) and bit line pair BL, / BL.
  • ⁇ Channel MOSFET PM The OS transistor
  • the NMOS transistors T10 to T13 form the write circuit 14.
  • the word line driver 16 is composed of the PMOS transistor # 8 and the NMOS transistor # 9, and is provided as many as the word lines WL.
  • the word line dryno 16 is driven by an output from the row selection decoder 18.
  • a boost control circuit 20 is configured by the PM0S transistors # 1, # 3, # 4, the NMOS transistors T2, # 5, # 6, and the delay circuit 22. Further, the boosting capacity C1 and the PMOS transistor # 7 constitute a boosting circuit 24.
  • the write enable signal / WE when writing data to the memory cell 10, the write enable signal / WE is set to low level, and the write signal 14 is supplied to the write circuit 14 including the transistors T10 and T11 or the transistors T13 and T12.
  • IN and / IN are input so that, for example, the write signal IN becomes logic "L” and the write signal / IN becomes logic "H".
  • the data bus / DB when the write signal IN becomes logical "L", the data bus / DB is raised to the voltage Vdd of the power supply line.
  • the bit line ZBL is also raised to almost Vdd because the PMOS transistor and the NMOS transistor forming the column gate 12 are connected in parallel and the bit line load transistor is a PMOS transistor.
  • the write enable signal / WE input to the step-up control circuit 20 is inverted by the transistors T1 and T2 constituting the inverter and becomes the write enable signal WE, which is supplied to the gates of the transistors T4 and ⁇ 5. Is done.
  • the light enable signal / WE is converted to a signal / WEd delayed by a predetermined time by the delay circuit 22, and supplied to the gates of the transistors T3 and T6.
  • Transistors # 3 to # 6 constitute a NOR gate, and node D is at logic "H” only when signal / WE and signal / WEd are both at logic "L".
  • the transistor T7 is turned on when the node D is at the logic “L”, and charges the boosting capacitor C1 to the power supply voltage Vdd. Therefore, when the node D becomes logic “H”, the transistor T7 is turned off, and the voltage obtained by adding the charging voltage of the boosting transistor C1 to the potential of the node D, that is, the power supply voltage V A potential of dd or more is supplied to the word line driver 16. As a result, the potential X of the word line WL is temporarily increased to a voltage level equal to or higher than Vdd after the writing is completed. As a result, the voltage of the node B in the memory cell 10 is rapidly raised to Vdd after the end of writing.
  • the boost signal is directly input to the positive power supply of the word line driver 16 to boost the word line WL. Therefore, the boost circuit 24 needs to boost a very large capacity boosted line. There is a problem that the scale of the booster circuit 24 is very large, the layout area increases, and the current consumption increases.
  • the boost control circuit 20 detects the rising edge of the signal / WE, that is, the waveform of the end of writing, and generates a boost pulse, so that the signal / WE is fixed to “L”, that is, When the address signal and the input data change in successive write cycles, there is a problem that the boost operation is not performed.
  • the word line is boosted after the end of writing, that is, after the / WE signal changes from logic "L” to logic "H". For this reason, the precharge and equalize operation of the bit line pair cannot be performed immediately after the end of the write, and the time required to transition from the write cycle to the read cycle becomes very long. Was.
  • a technique for reducing the capacity of the boosted line a technique disclosed in Japanese Patent Application Laid-Open No. 4-212728 by the present applicant has already been proposed.
  • a word line is divided into a plurality of pieces in the longitudinal direction of the word line, and a memory cell is divided for each of the plurality of divided word lines.
  • a plurality of memory cell array blocks obtained by dividing the arrangement area into blocks are used.
  • a booster circuit shown in FIG. 5 of the above publication is provided for each block, and a booster operation selected for each block is performed by one booster circuit selected based on a block selection signal.
  • the memory cell layout is also described in Japanese Patent Publication No. 62-28585, 62-285185. Although semiconductor memory devices in which the area is divided into blocks are disclosed, these publications do not disclose any voltage increase.
  • Still another object of the present invention is to provide a semiconductor memory device capable of shortening a time required to shift from a write cycle to a read cycle while reducing data destruction by boosting a word line.
  • An object of the present invention is to provide a semiconductor memory device capable of reliably boosting a voltage. Disclosure of the invention
  • a plurality of static memory cells connected to the pair of bit lines and the pad lines; Is divided into a plurality of word lines in the longitudinal direction of the word lines, and a plurality of memory cell arrays are obtained by block-dividing an area where the plurality of memory cells are arranged for each of the divided word lines.
  • a boosting capacitor having a positive terminal connected to the first boosted line; switching means connected between a power supply line and the positive terminal of the boosting capacitor; A boost control means for driving the switching means to 0 N to precharge the boost capacity; and a boost control signal for outputting a boost drive signal for changing the potential of the negative terminal of the boost capacity.
  • Switching means connected between a power supply line and the positive electrode end of the boosting capacity and driven by 0 N based on the precharge control signal;
  • a second boosted line provided for each of the memory cell array blocks and one of the memory cell array blocks provided for each of the memory cell array blocks based on a block address signal;
  • a row selection circuit provided for each of the memory cell array blocks, for selecting one word line based on a row address signal;
  • the one word line selected by the row selection circuit in one memory cell array block selected by the block selection circuit is connected to the first and second boosted lines via the first and second boosted lines. It is characterized by boosting.
  • one block is selected from the memory cell array blocks divided into blocks, and the voltage of a lead line that is stopped in the selected block is boosted.
  • the load capacity at the time of boosting is only the wiring capacity of the word line in the selected block and the first and second boosted lines. Therefore, efficient boosting can be performed, and an increase in current consumption can be prevented.
  • the capacity of the boosting capacity can be reduced.
  • the boosting capacity can be shared for a plurality of memory cell array blocks and does not need to be provided for each block. From these facts, the layout area of the boosting circuit including the boosting capacity can be reduced. Also, by performing the boost operation reliably, data destruction is reduced even at a low power supply voltage, and a wide power supply voltage margin can be secured.
  • a plurality of static memory cells connected to the pair of bit lines and the sub-word lines at respective intersections between a pair of bit lines in a plurality of columns and sub-word lines in an N ⁇ n row;
  • the sub-word line is divided into a plurality in the longitudinal direction of the sub-word line, and for each of the divided sub-word lines, a plurality of memory cell array processors are formed by dividing the arrangement region of the memory cells into a plurality in the row direction.
  • a main row line of N rows wherein N rows are provided over a plurality of the memory cell array blocks, and when one of them is activated, n sub-pad lines can be selected;
  • a boosting capacitor having a positive terminal connected to the first boosted line; switching means connected between a power supply line and the positive terminal of the boosting capacitor;
  • Step-up control means for outputting a precharge control signal for turning on the switching means to precharge the step-up capacitor and a step-up drive signal for changing the potential of the negative terminal of the step-up capacitor;
  • Switching means that is connected between a power supply line and the positive terminal of the boosting capacitor and that is driven 0 N based on the precharge control signal;
  • a block selection circuit that is provided for each of the memory cell array blocks and selects one of the memory cell array blocks based on a block address signal; and a block selection circuit that is provided for each of the memory cell array blocks and is based on a sub-row address signal.
  • a sub-row selecting circuit for selecting one of the n sub-word lines from the n; a plurality of memory cell array blocks shared by the plurality of memory cell arrays; A main row address circuit for selecting a gate line;
  • the sub-row selection circuit Within the block selected by the block selection circuit, among the ⁇ sub-line lines corresponding to one main word line selected by the main row selection circuit, the sub-row selection circuit The selected one of the sub-word lines is boosted via the first and second boosted lines. Also in this invention, as in the above-described invention, the load capacitance at the time of boosting is only the sub-word line in the selected block and the wiring capacitance of the first and second boosted lines. In addition, the current consumption can be prevented from increasing, and the layout area of the booster circuit including the booster capacitor can be reduced.
  • a transfer gate can be provided between each of the n second boosted lines and the n sub-word lines.
  • One control terminal of each transfer gate is connected to the main line, and the other control terminal is connected to the main line via an inverter.
  • the boosting control means changes the boosting drive signal after changing the precharge control signal to turn off the switching means, thereby completing the precharging of the boosting capacity. It is preferable that the potential of the negative electrode terminal of the boosting capacitor is increased to boost the voltage of one selected word line or sub-line via the first and second boosted lines.
  • the boost control means changes the boost drive signal to lower the potential of the negative terminal of the boost capacity, and ends boosting of the selected one sub-word line
  • an address transition detecting means for detecting a change in the row address signal is further provided.
  • the boost control means can change the precharge control signal and the boost drive signal based on the detection signal from the address transition detection means. In this way, for example, even when the write cycle is continuous, the voltage of the read line or the sub-line line can be boosted whenever the row address changes, and the data destruction can be further reduced.
  • a data transition detecting means for detecting a change in data written to the memory cell be further provided.
  • the boost control means can change the precharge control signal and the boost drive signal based on the detection signal from the data transition detection means.
  • a write enable signal transition detecting means for detecting a change in the write enable signal is further provided.
  • the boost control means can change the precharge control signal and the boost drive signal based on the detection signal from the light enable signal transition detection means.
  • the boosting control means can change the boosting drive signal only by the write cycle based on the write enable signal to boost the read line or the sub-line. In this case, the boosting is not performed in the read cycle in which the destruction is small, and the power consumption is further reduced.
  • the boosting control means may control both the write cycle and the read cycle based on the detection signal when the rise and fall of the write enable signal are detected by the write enable signal transition detection means.
  • the voltage of the word line or the sub word line can be boosted.
  • the step-up control means performs the step-up operation during the power-on period based on the auto power-down signal for activating the word line or the main word line and the sub-line line only for a certain period of time. Is preferably performed.
  • the boosting is completed by the automatic power down, so that the current consumption can be reduced.
  • the boosting control means reduces the potential of the negative terminal of the boosting capacity by the boosting drive signal to perform the boosting operation of the sub-word line. It is preferable to include a boost / non-boost switching circuit for deactivating.
  • the boost control unit includes a limiting unit that limits the voltage amplitude of the boost drive signal when the power supply voltage becomes equal to or higher than the predetermined voltage. In this case, the word line or the sub-word line is not excessively boosted, and the power consumption is reduced.
  • the word line is connected to the pair of bit lines and the word lines.
  • a semiconductor memory device having a plurality of static memory cells, when one word line is boosted before data writing or data reading for the memory cell,
  • the plurality of rows of word lines are divided into a plurality in the longitudinal direction of the word lines, and a plurality of memory cell array blocks are formed by dividing an arrangement region of the plurality of memory cells into blocks for each of the divided word lines.
  • the selection is made based on a process address signal for selecting one of the plurality of memory cell array processes and a row address signal for selecting any one of the plurality of row lines. Supplying a power supply voltage to a selected one of the word lines in one of the selected memory cell array blocks;
  • the potential of the negative electrode terminal of the boosting capacitor is changed to boost one word line.
  • the load capacity at the time of boosting is small, efficient boosting can be performed and an increase in current consumption can be prevented.
  • the capacity of the boosting capacity can be reduced, and the boosting capacity can be shared by a plurality of memory cell array blocks, and is provided for each block. No need. From these facts, the layout area of the boosting circuit including the boosting capacity can be reduced.
  • by reliably performing the boosting operation data destruction is reduced even at a low power supply voltage, and a wide power supply voltage margin can be secured.
  • a switching element for bit line precharging connected to the pair of bit lines is turned on for a predetermined period, and the pair of bit lines is turned on. It is preferable to precharge to the power supply voltage.
  • bit line when boosting in the read cycle, the bit line is in a floating state when the power supply voltage is supplied to the word line, but at this time, the signal potential appearing on the bit line may be completely discharged before boosting. Data destruction in memory cells can be reduced.
  • FIG. 1 is a schematic explanatory view showing a booster circuit of a conventional semiconductor memory device.
  • FIG. 2 is a timing chart showing the operation of the conventional example of FIG.
  • FIG. 3 is a schematic explanatory diagram of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4 is an evening timing chart for explaining the operation of the first embodiment shown in FIG.
  • FIG. 5 is a circuit configuration diagram showing an example of the boost control circuit shown in FIG.
  • FIG. 6 is a circuit configuration diagram of a second embodiment of the present invention, which is a modification of the boost control circuit of FIG.
  • FIG. 7 is a circuit configuration diagram of a third embodiment of the present invention, which is still another modification of the boost control circuit of FIG.
  • FIG. 8 is a circuit diagram of a fourth embodiment of the present invention using a transmission gate for the word line selection method.
  • FIG. 9 is a schematic explanatory diagram for explaining the block division of the semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 10 is a schematic explanatory view showing two blocks out of the 16 blocks shown in FIG. 9 in an enlarged manner.
  • FIG. 11 is a circuit diagram showing an example of a circuit configuration of the block selection decoder and the sub-selection decoder shown in FIG.
  • FIG. 12 is a circuit configuration diagram using a transmission gate for connecting the second boosted line and the sub-word line shown in FIG.
  • FIG. 3 ' is a schematic diagram of the semiconductor memory device according to the first embodiment of the present invention
  • FIG. 4 is a timing chart showing the operation of the first embodiment
  • FIG. 5 is a diagram showing an example of the boost control circuit 40 shown in FIG.
  • the memory cell 10, column gate 12, and write circuit 14 have the same configuration as in FIG.
  • the area in which the memory cells 10 are arranged is divided into a plurality of blocks in the direction of the word lines WL, and a plurality of memory cell array blocks 120 are provided.
  • the length of the word line WL is a length that stops within one memory cell rape port 120.
  • Each block 120 is provided with a block selection decoder 90 for selecting one block, and a pad line driver 100 for activating one read line in the selected one block.
  • a booster circuit 30 As a configuration shared by each block, in addition to the above-described column gate 12 and write circuit 14, a booster circuit 30, a booster control circuit 40, an address transition detection circuit 50, a row selection decoder 60, and a data transition detection circuit 70 An auto power-down signal generation circuit 80 and a write enable signal transition detection circuit 110 are provided.
  • the booster circuit 30 includes a booster capacitor C1 and a precharge PMOS transistor T7.
  • the PMOS transistor T7 is switching means connected between the power supply line and the positive terminal of the boosting capacitor C1.
  • the precharge control signal ⁇ 2 is supplied from the step-up control circuit 40 to the gate of the PMOS transistor T7, and the PMOS transistor T7 is turned ON and OFF.
  • the boosting capacitor C1 can be precharged.
  • the boosting drive signal ⁇ 1 from the boosting control circuit 40 is supplied to the negative terminal of the boosting capacity C1.
  • the potential of the boosting drive signal ⁇ 1 is low, the boosting capacity C1 can be precharged, and when the power supply potential is reached, the boosted line connected to the positive terminal thereof can be boosted.
  • the row address signal ADD is input to the address transition detection circuit 50 and also to the row selection decoder 60.
  • the address transition detection circuit 50 detects a change in the row address signal ADD and generates a pulse, and generates a logic "H" pulse signal ⁇ 3 only when the row address signal ADD changes. This pulse signal ⁇ 3 is input to the boost control circuit 40.
  • External write data IN is input to the data input terminal D IN.
  • This data INT is inverted by the inverter INV2 to obtain an inverted signal / IN.
  • These signals IN and / IN are input to the write circuit 14.
  • the data transition detection circuit 70 which detects a change in the data IN and generates a pulse, generates a pulse signal ⁇ 4.
  • This pulse signal ⁇ 4 is also input to the boost control circuit 40.
  • the write enable signal transition detection circuit 110 detects the fall of the write enable signal / WE and outputs the pulse WEP to the boost control circuit 40 and the auto power down signal generation circuit 80.
  • the auto power down signal generation circuit 80 receives the pulse signals ⁇ 3, ⁇ 4 and the pulse WE, and generates an auto power down signal ⁇ 5 by a timer circuit (not shown). When the auto power down signal ⁇ 5 is at the L level, the circuit of this embodiment operates.
  • the auto power-down signal ⁇ 5 is input to a row selection decoder 60 that selects a memory cell in the row direction, and is also input to a boost control circuit 40. Based on these pulses, the boost control circuit 40 to which the pulses ⁇ 3, ⁇ 4, ⁇ 5, and WEP are input generates a boost drive signal ⁇ 1 supplied to the boost capacitor C1 and a precharge PMOS transistor T 7 to generate a precharge control signal ⁇ 2.
  • FIG. 5 shows an example of the boost control circuit 40.
  • the pulses ⁇ 3, ⁇ 4, ⁇ 5, and WEP are input to the NOR gate circuit NOR1. Its output is input to the delay inverter D INV1 and input to the NAND gate circuit NAND 1 and NOR gate circuit NOR 2.
  • the output of the delay inverter DI NV 1 is output to the delay inverter D INV2.
  • the output of the NAND gate circuit NAND 1 is connected to the input of the NOR gate circuit NOR 2 via the delay inverter D INV3, and the output of the inverter gate I NV3 Connected to.
  • the output of NOR gate NOR2 is connected to the inverter I NV4.
  • the outputs of the inverters I NV3 and I NV4 are referred to as signals ⁇ 1 and ⁇ 2 respectively.
  • the signal ⁇ 2 is a precharge control signal for controlling the precharge PMOS transistor T7
  • the signal ⁇ 1 is a small voltage drive signal supplied to the negative terminal of the boosting capacitor C1.
  • the boosting capacitor C1 is formed by an NMOS gate.
  • the block selection decoder 90 shown in FIG. 3 is composed of a NOR gate circuit NOR3 that inputs the decoding signals A1 and A2 for block selection.
  • the block selection decoder 90 selects one block from a plurality of memory cell array blocks 120.
  • the positive power supply of the NOR gate circuit NOR3 is connected to the first boosted line VLINE1 boosted by the boosting capacitor C1, and the negative power supply is connected to the ground.
  • This first boosted line VLINE 1 is shared by each memory cell array block 120.
  • the output of the NOR gate circuit NOR3 is connected to a positive power supply of an inverter composed of a PMOS transistor T24 and an NMOS transistor T25. This inverter constitutes a word line dryino, '100, and the output end of this driver is connected to the lead line WL.
  • the load capacitance connected to the boosting capacitor C1 is the first boosted line VLINE1, which is the power supply line of the block selection decoder 90, and the load capacitance, which is the output line of the block selection decoder 90. It is the sum of the load capacities of the two boosted lines VLINE2 and one lead line WL in one selected block. Therefore, the load capacity is very small as compared with the case where one long word line of an undivided memory cell array is boosted as in Japanese Patent Application Laid-Open No. 58-169958. However, it is possible to prevent an increase in current consumption. In addition, the capacity of the boosting capacitor C1 can be reduced, and the layout area can be reduced accordingly.
  • a row address signal ADD is input to an address transition detection circuit 50 and a row selection decoder 60, and a column address is input to a column selection decoder (not shown).
  • write The following describes an example in which both the row address signal ADD and the write data IN change in a cycle.
  • the write enable signal / WE changes from logic "H" to "L" at time t.
  • a logic "H” pulse WEP is generated by the write enable signal transition detection circuit 110 for a predetermined time t1.
  • the row address signal ADD also changes, and upon detecting the change, the output of the address transition detection circuit 50 generates a logic "H” pulse signal ⁇ 3 for a predetermined period t2.
  • the input data IN also changes, and the output of the data transition detection circuit 70 for detecting the change generates a pulse signal ⁇ 4 of logic “H” for a predetermined time t 3.
  • the output of the auto power-down signal generation circuit 80 to which the above signals ⁇ 3 and ⁇ 4 are input generates a signal ⁇ 5 which becomes logic “L” for a predetermined period t 4. Thereafter, the WEP signal and the signals ⁇ 3, ⁇ 4, and ⁇ 5 are input to the NOR gate circuit ⁇ OR1 in the boosting control circuit 40, and generate the logic “H” pulse ⁇ 6 during the period t4.
  • the pulse generation circuit composed of the delay inverter DI NV 1 to DIN V3, inverter INV2, INV3, NAND gate NAND1, and NOR gate NOR2 shown in FIG.
  • a boost drive signal ⁇ 1 for controlling C1 and a precharge control signal ⁇ 2 for controlling the precharge transistor T7 are generated.
  • the precharge control signal ⁇ 2 when the precharge control signal ⁇ 2 is in the precharge state of logic “L”, the boosting capacitor C 1 is charged so that a potential difference of the power supply voltage Vdd is generated. Thereafter, the signal ⁇ 2 changes to logic "H”, the precharge transistor T7 is turned off, and the precharge ends. Then, with a delay of At s, the boost drive signal ⁇ 1 rises from logic “L” to logic “H” and the boost operation starts. At the time of this boosting operation, the charging voltage of the boosting capacitor C1 is added, so that the power supply line VLINE1 of the block selection decoder 90 is raised to the level of the power supply voltage Vdd + AV.
  • the logic D block selection signals A 1 and A 2 of logic “L” have already been input to the NOR gate circuit NOR 3 of the block selection decoder 90, and the output of the NOR gate circuit NOR 3 VL I NE 2 Is the power supply voltage Vdd. From there, further, receiving the voltage Vdd + AV of the first boosted line VLINE1, the level of the second boosted line VLINE2 is changed to the level of the first boosted line VLINE1. Vdd + AV similar to Bell.
  • the second boosted line VLINE2 is connected to the positive power supply of the word line driver 100 composed of the transistors T24 and # 25.
  • the word line selection signal which is the output of the row selection decoder 60, is already at logic “L”, and the output of the word line dryno 100 is at logic “H”, that is, Vdd level.
  • the signal on the second boosted line VLINE2 it is further raised to Vdd + AV.
  • the write data is input from the data input terminal D IN, and the data IN is transmitted to the data bus DB by the write buffer including the PMOS transistor T10 and the NMOS transistor T11.
  • the inverted data / IN generated by the receiver INV2 is transmitted to the data bus / DB by a write buffer constituted by transistors T12 and T13.
  • the column selection signals ⁇ and ⁇ output from the column selection decoder are also logical “ ⁇ ” and logical “L”, respectively, and the transistors T 14 to T 17 forming the column gate 12 are Is turned on, and the data on the data buses DB and / DB are transmitted to the bit lines BL and / BL.
  • the word line WL selected is boosted up to Vdd + AV as described above, scan Bok anode B of the memory cell 10 is raised-out bow I to approximately Vdd + AV- V TH.
  • V TH is a threshold value of the transistors T 20 and 21 constituting the transfer gate of the memory cell 10. Therefore, the potential AV to be boosted may be about the threshold value V TH of the transistors T 20 and 21.
  • the auto power-down signal ⁇ 5 changes to logic “L” and changes to logic “H” after the lapse of time t4.
  • the output signal ⁇ 6 of the NOR gate circuit NOR 1 shown in FIG. 5 changes to a logic “L”.
  • the boost drive signal ⁇ 1 falls to logic “L”
  • the boost operation ends, and the precharge control signal ⁇ 2 becomes only after the boost drive signal ⁇ 1 falls to logic “L”.
  • the logic level changes to “L”, and the boosting capacity C 1 and the first boosted line VL INE 1 are precharged again to the potential Vdd.
  • the auto power down signal ⁇ 5 since the auto power down signal ⁇ 5 is also input to the row selection decoder 60, the signal ⁇ 5 changes to a logic “H” when the signal ⁇ 5 changes to logic “H”.
  • the level of the read line WL also becomes logic “L”, and the writing to the memory cell 10 ends.
  • the bit line since the boosting operation is performed in the write cycle, the bit line can be precharged and equalized immediately after the write operation is completed, and the operation shifts from the write cycle to the read cycle. You can shorten the time.
  • the boosting since the boosting is completed by the automatic power down, current consumption can be reduced.
  • the word line is boosted, so that the potential of the store node of the memory cell 10 at the time of data writing can be increased, thereby improving low voltage characteristics.
  • the timings of the boost drive signal ⁇ 1 and the precharge control signal ⁇ 2 will be described. As described above, after the precharge control signal ⁇ 2 is delayed by the time Ats from the time when the precharge control signal ⁇ 2 changes to the logic “H”. The boost drive signal ⁇ 1 has changed to logic “H”. That is, the timing at which the boosting operation is performed after the end of the precharge is secured. (1) The effect of preventing malfunction and deterioration of characteristics due to insufficient potential level of the lead line WL by boosting after the level of the lead line WL reliably reaches the power supply voltage Vdd. There is.
  • the precharge control signal ⁇ 2 has changed to logic “L” after the lapse of the time Ate since the boost drive signal ⁇ 1 changed to logic “L”. In other words, the timing to start the precharge after the boost operation is completed is secured. As a result, a voltage drop of the first and second boosted lines VLINE1, VLINE1, and the selected lead line WL is prevented.
  • only one word line W in one memory cell array block 200 selected by the block address signals A 1 and A 2 and selected by the row address signal ADD is used. Can be boosted. Therefore, the load capacity of the boosted line is very small, and the power consumption can be reduced. In addition, since one boosting capacity C1 can be shared by a plurality of blocks 200, the layout area can be reduced.
  • the boosting operation when the write enable signal / WE, the address signal ADD, and the write data IN are simultaneously changed has been described.
  • the boost operation is performed. You.
  • the boost operation is performed when the write enable signal / WE remains at logic “L” and only the write data IN changes.
  • the boost operation is performed also when both the address signal A DD and the write data D IN change.
  • a pulse ⁇ 3 generated by detecting a change in the address signal and a pulse ⁇ 4 generated by detecting a change in the write data IN are connected to the NOR gate circuit N 0 R 1 shown in FIG. Input, the boost operation is performed reliably in any of the above cases.
  • the pulse ⁇ 3 is also generated in the read cycle by detecting a change in the address signal ADD, so that the boosting operation is performed in the same manner as in the write cycle.
  • the address signal ADD may not change.
  • the pulse generation circuit 110 shown in FIG. 3 detects the rising edge of the / WE signal and generates the WEP signal, and this is input to the auto power-down signal generation circuit 80, The boosting operation is also performed when shifting to the read cycle.
  • a NAND gate circuit NAND 2 is inserted after the NOR gate circuit NOR 1, one of the NAND gate circuits NAND 2 receives the output of the NOR gate circuit NOR 1 and the other input has a line.
  • a configuration may be adopted in which the enable signal / WE or a signal based thereon is input.
  • the signal ⁇ 6 which is the output of the NAND gate NAND2, becomes logic “H” only in the write cycle, and the boost operation is not performed in the read cycle.
  • the boost drive signal ⁇ 1 that controls the boost capacitor C 1 is used to prevent an increase in current consumption due to excessive boost. It is also possible to limit the amplitude using a constant voltage circuit. Alternatively, in such a case, the boosting operation itself can be deactivated.
  • the boost control circuit 40 can include a constant voltage circuit 130, a boost / non-boost switching circuit 140, and an inverter INV 9 in addition to the configuration of FIG.
  • the constant voltage circuit 130 includes a reference voltage generating circuit 132, a comparator 134, and an output level setting circuit 136.
  • the constant voltage generation circuit 130 outputs a constant reference voltage Vref regardless of the power supply voltage Vdd.
  • the comparator 134 compares the set voltage Vin set by the output level setting circuit 136 with the reference voltage Vref, and outputs a control signal ⁇ 10 based on the comparison result.
  • the output level setting circuit 136 operates using the power supply voltage Vdd as the operating voltage, and outputs the set voltage V in based on the control signal ⁇ 10.
  • the boost / non-boost switching circuit 140 outputs a signal for deactivating the boost operation when the power supply voltage Vdd becomes higher than a certain voltage VOP.
  • the step-up / non-step-up switching circuit 140 inputs the reference voltage Vref, which is the output of the reference voltage generation circuit 132, at the inverter INV7.
  • Vref the reference voltage
  • logic "H” is output from the boost / non-boost switching circuit 140.
  • the logic “L” is input to the NOR gate circuit NOR4 via the inverter INV9, the boosting operation is performed in the same manner as in the second embodiment.
  • the logic level of the inverter INV7 is higher than the reference voltage Vref, the logic "H” is output from the boost / non-boost switching circuit 140, and the boost operation becomes inactive.
  • the output voltage Vin of the output level setting circuit 136 of the constant voltage circuit 130 is connected to the positive power supply of the inverter I NV3. Therefore, when the voltage of the boost drive signal 1 output from the inverter IND3 reaches the output voltage Vin of the output level setting circuit 136, the voltage level of the boost drive signal ⁇ 1 does not increase any more. . Fourth embodiment
  • FIG. 8 shows an example of the case where a transmission gate is used for the gate line selection method.
  • Precharge transistor T 7 and boost capacitor C 1 and boosted line VL INE 1 is the same as in each of the above embodiments.
  • the block selection signal A 3 and the row selection signal ROW are input to the NAND gate circuit NAND 3.
  • the output is input to the block selection circuit, the IMPA I NV5.
  • the first boosted line VLINE 1 is connected to the positive power supply of the inverter INV5, and a boost signal is input.
  • the output of INV5 is input to the transmission gate TRANS via the second boosted line VLINE2.
  • the transmission gate TRAN is controlled by a main lead line (MWL) signal for selecting a sub-lead line SWL divided for each block, and an inverted signal of the MWL signal output by the inverter INV6.
  • MWL main lead line
  • the transmission gate TRAN is turned on, the signal of the boosted second boosted line VLINE 2 is transmitted to the sub-line SWL, and the sub-word line SWL is It is boosted.
  • the transmission gate TRAN becomes logic "H”
  • the transmission gate TRAN is turned off, and the sub-word line SWL is pulled down to the logic "L” level by the NMOS transistor T28 to be in a non-selected state.
  • FIG. 9 is a schematic explanatory diagram showing block division of a memory cell array of the semiconductor memory device of the fifth embodiment
  • FIG. 10 is an enlarged schematic explanatory diagram showing two of the memory cell array blocks shown in FIG. .
  • 16 memory cell array blocks 200 having block numbers 0 to 15 are provided.
  • 1024 ⁇ 64 normal memory cells 10 are arranged in each memory cell rape mouth 200.
  • 256 main word lines MWL are provided, and four sub-word lines SWL are provided for one main word line MWL, that is, 1024 in total.
  • the 256 main word lines MWL are shared by the 16 memory cell array blocks 200.
  • 64 bit line pairs BL and / BL are provided for each.
  • the memory cell 10 is connected to one sub-mode line SWL and a pair of bit lines BL and / BL.
  • two redundant main word lines RMWL connected to the redundant memory cells, eight redundant sub word lines RSWL, and 16 pairs of redundant bit lines BL and / BL are also arranged.
  • the 256 main lead lines MWL are connected to the main row selection decoder 210, and one main row line MWL is provided based on upper main row address signals A8 to A11 and A13 to A16 input to the main row selection decoder 210.
  • Main word line MWL is activated.
  • the 1024 sub-word lines SWL are connected to a sub-port selection decoder 220 provided for each block 200. By this sub-row selection decoder 220, one sub-word line SWL is activated. The details of the sub-selection decoder 220 will be described later.
  • a block selection decoder 230 is provided to select any one of the 16 memory cell array blocks 200.
  • the block selection decoder 230 receives any two of the block selection address signals A3 to A6 and the lower-order sub-row address signals A7 and A12 for selecting the sub-word line SWL. Further, a first boosted line VL INE is connected to the block selection decoder 230. The details of the block selection decoder 230 will also be described later.
  • the bit line pair BL, ZBL is connected to the data buses BL, / BL via the same column gate 12 as in FIGS.
  • the column gate 12 is driven by a column selection signal from a column selection decoder 240 composed of a NAND gate circuit NAND4.
  • the block selection signal BSS and the column address signals A0 to A2 are input to the column selection decoder 240, and a signal for simultaneously selecting the eight pairs of bit lines BL and / BL in one block 200 is supplied to the column gate 12.
  • Output That is, as shown in FIG. 9, one memory cell array block 200 is divided into eight column numbers 0 to 7 for each of eight pairs of bit lines selected at the same time.
  • the block selection signal is generated by the block selection decoder 230 and input to the column selection decoder 240 via the block control circuit 250.
  • the data buses BL and / BL are connected to a read bus 270 and a write bus 280 via eight sense amplifiers 260.
  • the operation of these sense amplifiers 260 is controlled by the block control circuit 250.
  • FIGS. 11 and 12 show a block selection decoder 230 and a sub-row selection decoder 220 corresponding to the memory cell array block 200 of the block number 0, respectively.
  • the block selection decoder 230 is constituted by a NAND gate circuit NAND4 that inputs any two signals of the block selection address signals A3 to A6, for example, A3 and A5. Both signals are logical
  • the logic “L” is output from the NAND gate circuit NAND4, and the block 200 of the block number 0 is selected.
  • the logic from the NAND gate circuit NAND 4 is output.
  • the “L” output is input to the above-described block control circuit 250 as a logic “H” block selection signal BSS via the inverters I NV 10, 11, 12.
  • the block selection decoder 230 has four NAND gates for inputting one of the 2-bit row address signals A 7, / A 7, A 12 and / A 12 and the output of the inverter I NV 10. Circuit NAN D 3— :! ⁇ NAND 3-4.
  • a logic “: L” is output from any one of the NAND gate circuits NAND 3 in accordance with the row address signal.
  • the block selection decoder 230 has four inverters IND5-1 to IND5-4 after the four NAND gate circuits NAND3-1-NAND3-4. This Invar evening IND 5— :! The first boosted line VLINE1 in FIG. 3 is connected to the positive power supply of IND5-4.
  • the first boosted line VLINE 1 connected to the positive power supply of IND 5-4 becomes the power supply voltage Vdd when ⁇ 2 is in the precharge state of logic “L” as shown in FIG. 1 rises from logic “L” to logic “H” and the boost operation is started, raising the power supply voltage to the level of Vdd + AV.
  • the block address signals A 3 and A 5 are both logic “L”, and one of the row address signal logics A 7, / A 7, A 12 and / A 12 is logic “H”.
  • the output potential of one of the inverters I NV is The precharge period is V dd, and the boost period is Vdd + ⁇ .
  • the four output lines of this inverter I NV5—1 to INV5—4 are the second boosted lines VL INE 2, and as shown in FIG. 12, for one main word line MW L It is connected to the provided four sub-line lines SWL via the transfer gate TRAN.
  • the transfer gate TRAN is turned on by the MWL signal generated from the main row selection decoder 210 based on the upper row address signals A8 to A11 and A13 to A16 and its inverted signal, similarly to the circuit shown in FIG. , Is driven OFF.
  • the MWL signal is logic "L” and its inverted signal is logic "H”
  • the transfer gate TRAN is turned on, and one sub-line SWL is activated.
  • one sub-word line SWL in one block is activated based on the block address signals A3 to A6 and the upper and lower row address signals A7 to A16, and the eight pairs in one block are activated.
  • the pair of bit lines BL and / BL with the block address signals A3 to A6 and the column address signals AO to A2
  • data can be simultaneously read from and written to the eight memory cells 10. .
  • the operation in both the write cycle and the read cycle can be performed in the same manner as in the operation of FIG.
  • one memory cell array block 200 selected by the block address signal only one word line W selected by the row address signal can be boosted.
  • the precharge signal ⁇ 2 generated based on the row address signal and the like and the block address signal supply the power supply voltage to one sub-lead line SWL in one block, and the capacity of the boosting capacitor C1.
  • the boosting capacity C1 can be precharged. This precharge starts at the fall of the precharge signal ⁇ 2 in FIG. 4 and ends at the rise.
  • the boost drive signal ⁇ 1 rises from logic “L” to logic “H” with a delay of Ats in FIG. 4, and the boost operation of one sub-word line SWL starts.
  • a time difference of ⁇ T between the start of supply of the power supply voltage Vdd to the sub-word line SWL and the start of boosting of the sub-word line SWL. Is provided.
  • bit line precharging transistors T50 and T51 and the equalizing transistor T52 are turned on, and a pair of bit lines BL and / BL are turned on. Are both precharged to the power supply potential Vdd and equalized.
  • the block selection decoder 230 shown in FIG. 10 has a NAND gate circuit NAND5 that inputs the output of the inverter INV10 and the bit line pair equalize signal BEQZ.
  • the block selection signals A3 and A85 are both logical "1 ⁇ "
  • the memory cell array block 200 of block number 0 is selected, and the bit line pair equalize signal BEQZ is logically high.
  • logic "H” is output.
  • the output of the NAND gate circuit NAND 5 is inverted by the inverter I NV 13 and supplied to the bit line pair equalizing line BEL shown in FIGS.
  • the signal supplied to this bit line pair equalize line BEL is logic "L”
  • the above-described transistors T50 to T52 are turned on.
  • the transistors T50, T51, and T52 are turned off, so that the pair of bit lines BL and / BL are in a footing state unlike the case of FIG.
  • the signal potential “L” at the node ⁇ appears on the floating bit line / BL, but this signal potential can be completely discharged via the transistor ⁇ 23 during the time difference ⁇ . . Therefore, the sub word line SWL By starting the voltage boosting, no current flows from the bit line to the memory cell 10, so that the data in the memory cell 10 is not destroyed.

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Description

明細書
発明の名称
半導体記憶装置及びそのヮ一ド線昇圧方法
技術分野
本発明は、 スタティック型ランダムアクセスメモリ等の半導体記憶装置に関す る。 さらに詳しくは、 ワード線を昇圧して、 メモリセルに記憶されたデータの振 幅を拡大する半導体記憶装置及びそのヮ一ド線昇圧方法の改良に関する。
背景技術
半導体記憶装置では、 ひ線あるいはノイズなどにより、 メモリセルに記憶され たデ一夕が破壊されてしまうことがある。 このようなデータ破壊は、 メモリセル に記憶されているデータの振幅、 つまり、 「H」 レベルノードの電圧と 「L」 レ ベルノードの電圧との差電圧が小さい場合ほど生じやすい： 従って、 半導体記憶 装置の低電圧動作の要求が高まる近年では、 その影響が顕著となる。
そこで、 与えられた電源電圧等の制約の範囲で、 メモリセルのデータの振幅を できるだけ大きする技術が、 特閧昭 58— 169958に開示されている。 図 1、 及び図 2を参照しながらこの従来技術について説明する。
図 1は従来のスタティック RAMの舁圧回路を示している。 同図において、 4 個の Nチャネル MO S FE T (以下 NMOSトランジスタ） T20〜T23及び 高抵抗負荷 R 1、 R 2によりメモリセル 10が構成されている。 そして、 複数の メモリセル 10がマトリックス状に配置され、 各メモリセル 10は、 ワード線 W Lとビッ ト線対 BL、 /BL (BLのバー） とに接続されている。 ワード線 WL は、 一行に例えば 256個のメモリセル 10が接続される長さであり、 例えば 5 12本存在する。 ビット線対 BL、 /BLは、 メモリセル 10に対してデータを 書き込み、 読み出すためのラインで、 ビット線 BL、 /BLはそれそれ例えば 1 024本存在する。
データバス DB、 /DBは、 列選択信号 Y、 /Υにより制御されるトランジス 夕 Τ 14~Τ 17にて構成されるカラムゲ一ト 12を介して、 前記ビット線対と 接続される。 ビット線負荷トランジスタ Τ 18、 T 19は、 図示しない電源とビ ット線対 BL, /BLとの間に接続される。 Ρチャネル MOSFET (以下 PM OSトランジスタ） 及び NMOSトランジスタ T 10〜Τ 13は書き込み回路 1 4を構成する。 PMOSトランジスタ Τ 8、 NMO Sトランジスタ Τ 9により構 成されるィンバ一夕はワード線ドライバ 16であり、 ワード線 WLの数だけ設け られる。 このワード線ドライノ 16は、 行選択デコーダ 18からの出力により駆 動される。 さらに、 PM0Sトランジスタ Τ 1、 Τ3、 Τ4および NMOSトラ ンジス夕 T 2、 Τ 5、 Τ6、 遅延回路 22により昇圧制御回路 20が構成されて いる。 また、 昇圧用キャパシ夕 C 1及び PMOSトランジスタ Τ7で、 昇圧回路 24が構成されている。
次に図 2のタイミングチャートを参照しながら従来技術の動作説明を行なう。 図 1においてメモリセル 10にデータ書き込みを行なう場合、 ライ トイネーブル 信号/ WEを低レベルにして、 トランジスタ T 10、 T 11もしくはトランジス 夕 T 13、 T 12により構成される書き込み回路 14に、 書き込み信号 I N、 / INを、 例えば書き込み信号 I Nを論理 「L」 、 書き込み信号/ INを論理 「H」 になるように入力させる。 この場合、 図 2に示すように、 書き込み信号 INが論 理 「L」 になると、 デ一夕バス/ DBは電源線の電圧 Vddに引き上げられる。 さらにビット線 ZBLも、 カラムゲート 12を構成する PMOSトランジスタ、 NMOSトランジスタが並列に接続されていることと、 ビット線負荷卜ランジス 夕が PMOSトランジスタであるという理由から、 ほぼ Vddまで引き上げられ る。
一方、 昇圧制御回路 20に入力されたライ トイネーブル信号/ WEは、 インバ —夕を構成するトランジスタ T 1、 T 2により反転されてライ トイネーブル信号 WEとなり、 トランジスタ T4、 Τ 5のゲートに供給される。 またライ トイネ一 ブル信号/ WEは、 遅延回路 22により所定の時間遅延された信号/ WE dとさ れ、 トランジスタ T 3、 Τ 6のゲートに供給される。 トランジスタ Τ3~Τ6は NORゲートを構成し、 信号/ WEと信号/ WE dとが共に論理 「L」 の場合の み、 ノード Dが論理 「H」 となる。 又、 トランジスタ T 7はノード Dが論理 「L」 のときオンとなり、 昇圧用キャパシタ C 1を電源電圧 Vddに充電する。 したが つてノード Dが論理 「H」 になった時にトランジスタ T 7はオフし、 ノード Dの 電位に昇圧用トランジスタ C 1の充電電圧を加算した電圧、 すなわち電源電圧 V d d以上の電位がワード線ドライバ 1 6に供給される。 これにより、 ワード線 W Lの電位 Xは書き込み終了後、 一次的に V d d以上の電圧レベルに引き上げられ る。 これによりメモリセル 1 0におけるノード Bの電圧は書き込み終了後急速に V d dまで引き上げられる。
上述の従来技術では、 ワード線ドライバ 1 6の正電源に直接昇圧信号を入力し てヮード線 W Lを昇圧していたため、 昇圧回路 2 4は非常に大容量の被昇圧ライ ンを昇圧する必要があり、 昇圧回路 2 4の規模が非常に大きくレイァゥト面積の 増大、 消費電流の増大という問題点がある。
さらに従来技術では、 昇圧制御回路 2 0が、 信号/ W Eの立ち上がり、 つまり ライ ト終了の波形を検出して昇圧パルスを発生しているために、 信号/ W Eが 「L」 固定の状態、 すなわち連続するライ トサイクルにおいてアドレス信号及び 入力データが変化する場合において、 昇圧動作が行なわれないという問題点があ る。
さらに従来の技術によると書き込み終了後、 すなわち/ WE信号が論理 「L」 から論理 「H」 に変化した後にワード線の昇圧が行なわれる。 このため、 書き込 み終了直後にビット線対のプリチャージ及びィコライズ動作を行なう事ができず、 ライ トサイクルからリードサイクルに移行する時間が非常に長く要する事になつ てしまうという問題点があつた。
ここで、 被昇圧ラインの容量を低減するものとして、 本出願人による特開平 4 - 2 1 2 7 8 8に開示された技術が既に提案されている。 この従来技術によれば、 該公報の第 2 1図に示すように、 ワード線を、 該ワード線の長手方向にて複数に 分割し、 その分割された複数のワード線毎に、 メモリセルの配設領域をブロック 分割してなる複数のメモリセルアレイブロックを用いている。 そして、 上記公報 の第 5図に示す昇圧回路を各ブ□ック毎に配設し、 プロック選択信号に基づいて 選択された一つの昇圧回路によって、 プロック毎に昇圧動作を実施している。 しかしながら、 特開平 4— 2 1 2 7 8 8に開示された技術によれば、 昇圧キヤ パシ夕を含む昇圧回路をプロック数の分だけ用意する必要があり、 全体として昇 圧回路のレイァゥト面積はかえつて増大してしまう。
なお、 特公昭 6 2— 2 8 5 1 6、 6 2— 2 8 5 1 7にも、 メモリセルの配設領 域をプロック分割した半導体記憶装置が開示されているが、 これらの公報には昇 圧については一切開示がない。
そこで、 本発明の目的は、 被昇圧ラインの容量を低減して低消費電力とし、 し かも昇圧回路のレイアウト面積を縮小して小型化を実現できる半導体記憶装置及 びそのヮード線昇圧方法を提供することにある。
本発明の他の目的は、 電源電圧マージンを大きくしても、 データ破壊のない低 消費電力でかつ小型化が可能な半導体記憶装置及びそのワード線昇圧方法を提供 することにある。
本発明のさらに他の目的は、 昇圧用キャパシ夕のプリチャージ終了後に昇圧動 作が開始されるようにして、 プリチャージ不足に起因した誤動作を防止できる半 導体記憶装置を提供することにある。
本発明のさらに他の目的は、 ワード線の昇圧によりデータ破壊を低減しながら も、 ライ トサイクルからリードサイクルに移行する時間を短くすることができる 半導体記憶装置を提供することにある。
本発明のさらに他の目的は、 行アドレス変化時、 及び/又はデ一夕変化時、 及 び/又はライ トサイクルへの以降時、 及び/又はリードサイクルへの以降時に、 ヮ一ド線を確実に昇圧することができる半導体記憶装置を提供することにある。 発明の開示
本発明の半導体記憶装置の一態様によれば、
複数列の一対のビット線と複数行のワード線との各交差部にて、 前記一対のビ ッ卜線と前記ヮ一ド線とに接続された複数のスタティック型メモリセルと、 前記複数行のワード線を、 該ワード線の長手方向にて複数に分割し、 その分割 されたヮ一ド線毎に、 複数の前記メモリセルの配設領域をプロック分割してなる 複数のメモリセルァレィブロックと、
前記複数のメモリセルアレイブロック内の全てのワード線を昇圧するために共 用される第 1の被昇圧ラインと、
前記第 1の被昇圧ラインに接続された正極端を有する昇圧用キャパシ夕と、 電源線と前記昇圧用キャパシ夕の前記正極端との間に接続されたスィッチング 手段と、 前記スィッチング手段を 0 N駆動して前記昇圧用キャパシ夕をプリチャージさ せるプリチャージ制御信号と、 前記昇圧用キャパシ夕の負極端の電位を変化させ る昇圧駆動信号とを出力する昇圧制御手段と、
電源線と前記昇圧用キャパシ夕の前記正極端との間に接続され、 前記プリチヤ 一ジ制御信号に基づいて 0 N駆動されるスイッチング手段と、
各々の前記メモリセルァレィブ口ック毎に設けられた第 2の被昇圧ラインと、 各々の前記メモリセルアレイプロヅク毎に設けられ、 プロヅクアドレス信号に 基づいて、 一つの前記メモリセルアレイプロックを選択するプロック選択回路と、 各々の前記メモリセルァレィプロック毎に設けられ、 行ァドレス信号に基づい て、 1本のワード線を選択する行選択回路と、
を有し、
前記プロック選択回路にて選択された 1つの前記メモリセルアレイプロック内 の、 前記行選択回路にて選択された一本の前記ワード線を、 前記第 1、 第 2の被 昇圧ラインを絰由して昇圧することを特徴とする。
本発明によれば、 プロヅク分割されたメモリセルアレイプロックのうちから一 つのプロックが選択され、 その選択されたプロック内に止まる長さのヮード線を 昇圧している。 このため、 昇圧時の負荷容量は、 選択されたブロック内のワード 線と、 第 1， 第 2の被昇圧ラインの配線容量のみで済む。 従って、 効率的な昇圧 が行えると共に、 消費電流の増加を防ぐ事が可能である。 また、 被昇圧ラインの 配線容量の総和が少なくなるため、 昇圧用キャパシ夕の容量も少なくて済む。 そ の上、 昇圧用キャパシ夕は、 複数のメモリセルアレイブロックに対して共用でき、 各ブ□ック毎に設ける必要がない。 これらのことから、 この昇圧用キャパシ夕を 含む昇圧回路のレイアウト面積の縮小が可能となる。 また、 昇圧動作を確実に行 うことで、 低電源電圧でもデータ破壊が少なくなり、 電源電圧マージンを広く確 保することができる。
本発明の半導体記憶装置の他の態様によれば、
複数列の一対のビット線と N x n行のサブワード線との各交差部にて、 前記一 対のビット線と前記サブワード線とに接続された複数のスタティヅク型メモリセ ルと、 前記サブワード線を、 該サブワード線の長手方向にて複数に分割し、 その分割 されたサブヮード線毎に、 前記メモリセルの配設領域を行方向で複数にプロック 分割してなる複数のメモリセルアレイプロヅクと、
複数の前記メモリセルアレイプロックに亘つて N本設けられ、 いずれか 1本が 活性になることで n本の前記サブヮ一ド線を選択可能とする N行のメインヮ一ド 線と、
前記複数のメモリセルアレイプロック内の全ての前記サブヮード線を昇圧する ために共用される第 1の被昇圧ラインと、
前記第 1の被昇圧ラインに接続された正極端を有する昇圧用キャパシ夕と、 電源線と前記昇圧用キャパシ夕の前記正極端との間に接続されたスィッチング 手段と、
前記スィツチング手段を O N駆動して前記昇圧用キャパシタをプリチャージさ せるプリチヤ一ジ制御信号と、 前記昇圧用キャパシ夕の負極端の電位を変化させ る昇圧駆動信号とを出力する昇圧制御手段と、
電源線と前記昇圧用キャパシタの前記正極端との間に接続され、 前記プリチヤ ―ジ制御信号に基づいて 0 N駆動されるスイッチング手段と、
各々の前記メモリセルアレイプロヅク毎にそれぞれ n本設けられた第 2の被昇 圧ラインと、
各々の前記メモリセルアレイブロック毎に設けられ、 プロックァドレス信号に 基づいて、 一つの前記メモリセルアレイプロックを選択するプロック選択回路と、 各々の前記メモリセルアレイブロック毎に設けられ、 サブ行アドレス信号に基 づいて、 n本の中から 1本の前記サブワード線を選択するサブ行選択回路と、 複数の前記メモリセルアレイブ αックに共用され、 メイン行ァドレス信号に基 づいて、 1本の前記メインヮ一ド線を選択するメイン行ァドレス回路と、
を有し、
前記プロック選択回路にて選択されたプロック内にて、 前記メィン行選択回路 にて選択された一本の前記メインワード線に対応する η本の前記サブヮード線の うち、 前記サブ行選択回路にて選択された 1本の前記サブワード線を、 前記第 1、 第 2の被昇圧ラインを経由して昇圧することを特徴とする。 この発明においても、 上述の発明と同様に、 昇圧時の負荷容量は、 選択された ブロック内のサブワード線と、 第 1 , 第 2の被昇圧ラインの配線容量のみで済む ため、 効率的な昇圧が行えると共に、 消費電流の増加を防ぎ、 かつ昇圧用キャパ シ夕を含む昇圧回路のレイアウト面積の縮小が可能となる。
本発明では、 n本の前記第 2の被昇圧ラインと n本の前記サブワード線との間 にそれそれトランスファ一ゲートを設けることができる。 各々のトランスファ一 ゲートの一つの制御端子はメインヮ一ド線に接続され、 他の一つの制御端子がィ ンバ一夕を介してメインヮード線に接続される。
こうすると、 第 2の被昇圧ラインとサブワード線との接続のための回路構成が 簡易となり、 そのためのレイァゥト面積が縮小されて高密度の集積が可能となる。 本発明では、 前記昇圧制御手段は、 前記プリチャージ制御信号を変化させて前 記スィツチング手段を O F Fすることで前記昇圧用キャパシ夕のプリチャージを 終了した後に、 前記昇圧駆動信号を変化させることで前記昇圧用キャパシタの前 記負極端の電位を高めて、 前記第 1 , 第 2の被昇圧ラインを経由して、 選択され た 1本のワード線又はサブヮード線を昇圧することが好ましい。
こうすると、 ヮード線又はサブヮード線のレベルが確実に電源電圧になった後 に昇圧することにより、 ヮ一ド線又はサブヮード線の電位レベルが不十分である ことに起因する誤動作及び特性の悪化を防止できる。
本発明では、 前記昇圧制御手段は、 前記昇圧駆動信号を変化させて前記昇圧用 キャパシ夕の前記負極端の電位を低めて、 選択された 1本の前記サブワード線の 昇圧を終了させた後に、 前記プリチャージ制御信号を変化させて前記スィッチン グ手段を 0 Nすることで、 前記昇圧用キャパシ夕のプリチヤージを開始させるこ とが好ましい。
これにより、 第 1 , 第 2の被昇圧ライン、 選択されたワード線又はサブワード 線の電圧降下が防止される。
本発明では、 行ァドレス信号の変化を検出するァドレス遷移検出手段がさらに 設けられることが好ましい。 昇圧制御手段は、 アドレス遷移検出手段からの検出 信号に基づいて、 プリチヤ一ジ制御信号及び昇圧駆動信号を変化させることがで きる。 こうすると、 例えばライ トサイクルが連続する場合でも、 行アドレスが変化し た時に必ずヮード線又はサブヮ一ド線を昇圧でき、 デ一夕破壊をより低減できる。 本発明では、 メモリセルに書き込まれるデ一夕の変化を検出するデータ遷移検 出手段がさらに設けられることが好ましい。 昇圧制御手段は、 データ遷移検出手 段からの検出信号に基づいて、 プリチャージ制御信号及び昇圧駆動信号を変化さ せることができる。
こうすると、 例えばライ トサイクルが連続する場合でも、 データが変化した時 に必ずワード線又はサブヮード線を昇圧でき、 データ破壊をより低減できる。 本発明では、 ライ トイネーブル信号の変化を検出するライ トイネーブル信号遷 移検出手段がさらに設けられることが好ましい。 昇圧制御手段は、 ライ トイネー ブル信号遷移検出手段からの検出信号に基づいて、 プリチャージ制御信号及び昇 圧駆動信号を変化させることができる。
この場合、 昇圧制御手段は、 ライ トイネーブル信号に基づいて、 ライ トサイク ルのみで昇圧駆動信号を変化させて、 ヮード線又はサブヮ一ド線を昇圧すること もできる。 こうすると、 デ一夕破壊が少ないリードサイクルでは昇圧が実施され ずに、 より低消費電力となる。
あるいはこれに代えて、 昇圧制御手段は、 ライ トイネーブル信号遷移検出手段 にてライ トイネーブル信号の立ち上がり及び立ち下がりが検出された際の検出信 号に基づいて、 ライ トサイクル及びリードサイクルの双方にて、 ワード線又はサ ブワード線の昇圧を実施することもできる。
本発明では、 昇圧制御手段は、 ワード線あるいはメインワード線及びサブヮー ド線を一定のノ ヮ一ォン期間だけ活性にするためのオートパワーダウン信号に基 づいて、 パワーオン期間内に昇圧動作を実施することが好ましい。 こうすると、 オートパワーダウンにより昇圧が終了するため消費電流の削減が可能となる。 本発明では、 昇圧制御手段は、 電源電圧が所定電圧以上となったときに、 前記 昇圧駆動信号により前記前記昇圧用キャパシ夕の前記負極端の電位を低めて、 前 記サブワード線の昇圧動作を非活性にする昇圧/非昇圧切換回路を含むことが好 ましい。 あるいは、 昇圧制御手段は、 電源電圧が所定電圧以上となったときに、 昇圧駆動信号の電圧振幅を制限する制限手段を含むことが好ましい。 こうすると、 ワード線又はサブワード線を過度に昇圧させずに済み、 低消費電 力となる。
本発明方法に係る半導体記憶装置のヮード線昇圧方法は、 複数列の一対のビッ ト線と複数行のワード線との各交差部にて、 前記一対のビット線と前記ワード線 とに接続された複数のス夕ティック型メモリセルを有する半導体記憶装置にて、 前記メモリセルに対するデータライ ト時又はデ一夕リード時の前に、 1本の前記 ワード線を昇圧するにあたり、
前記複数行のワード線を、 該ワード線の長手方向にて複数に分割し、 その分割 されたワード線毎に、 複数の前記メモリセルの配設領域をブロック分割してなる 複数のメモリセルアレイプロックを用意し、
前記複数のメモリセルアレイプロックに共用される昇圧用キャパシ夕を用意し、 前記昇圧用キャパシ夕の正極端に前記電源電圧を印加して前記昇圧用キャパシ 夕をプリチャージし、
前記複数のメモリセルアレイプロヅクの中からいずれか一つを選択するプロヅ クァドレス信号と、 前記複数行のヮ一ド線の中からいずれか 1本を選択する行ァ ドレス信号とに基づいて、 選択された一つの前記メモリセルアレイプロック内の 選択された 1本の前記ワード線に電源電圧を供給し、
その後所定時間経過した後に、 前記昇圧用キャパシタの負極端の電位を変化さ せて、 1本の前記ワード線を昇圧することを特徴とする。
本発明方法においても、 昇圧時の負荷容量が少ないため、 効率的な昇圧が行え ると共に、 消費電流の増加を防ぐ事が可能である。 また、 被昇圧ラインの配線容 量の総和が少なくなるため、 昇圧用キャパシ夕の容量も少なくて済む上、 昇圧用 キャパシ夕は、 複数のメモリセルアレイブロックに対して共用でき、 各ブロック 毎に設ける必要がない。 これらのことから、 この昇圧用キャパシ夕を含む昇圧回 路のレイアウト面積の縮小が可能となる。 また、 昇圧動作を確実に行うことで、 低電源電圧でもデータ破壊が少なくなり、 電源電圧マージンを広く確保すること ができる。 さらに、 ワード線のレベルが確実に電源電圧になった後に昇圧するこ とにより、 ワード線の電位レベルが不十分であることに起因する誤動作及び特性 の悪化を防止できる。 本発明方法では、 前記 1本のワード線に電源電圧を供給する前に、 前記一対の ビット線に接続されたビット線プリチャージ用スィツチング素子を所定期間オン させて、 前記一対のビット線を前記電源電圧にプリチャージしておくことが好ま しい。
こうすると、 リードサイクルで昇圧する際には、 ワード線に電源電圧を供給し た時にビット線はフローティング状態であるが、 この時にビット線に現れる信号 電位を完全に放電させてから昇圧することができ、 メモリセル内のデータ破壊を 低減できる。
図面の簡単な説明
図 1は、 従来例の半導体記憶装置の昇圧回路を示す概略説明図である。
図 2は、 図 1の従来例の動作を示すタイミングチャートである。
図 3は、 本発明の第 1実施例に係る半導体記憶装置の概略説明図である。 図 4は、 図 3に示す第 1実施例の動作を説明する夕イミングチャートである。 図 5は、 図 3に示す昇圧制御回路の一例を示す回路構成図である。
図 6は、 図 5の昇圧制御回路の変形例である本発明の第 2実施例の回路構成図 である。
図 7は、 図 5の昇圧制御回路のさらに他の変形例である本発明の第 3実施例の 回路構成図である。
図 8は、 ワード線選択方式にトランスミッシヨンゲートを使用した本発明の第 4実施例の回路構成図である。
図 9は、 本発明の第 5実施例に係る半導体記憶装置のブ aック分割を説明する ための概略説明図である。
図 1 0は、 図 9に示す 1 6個のブロックのうちの 2つのブロックを拡大して示 す概略説明図である。
図 1 1は、 図 1 0に示すブロック選択デコーダ及びサブ ϋゥ選択デコーダの回 路構成の一例を示す回路図である。
図 1 2は、 図 1 0に示す第 2の被昇圧ラインとサブワード線との接続にトラン スミッションゲートを使用した回路構成図である。
発明を実施するための最良の形態 以下、 本発明の実施例を図面を参照して具体的に説明する。
第 1実施例
本発明の第 1実施例を、 図 3〜図 7を参照して説明する。 図 3'は本発明の第 1 実施例における半導体記憶装置の概略図、 図 4は第 1実施例の動作を示すタイミ ングチャートである。 図 5は図 3に示される昇圧制御回路 40の一例を示す図で める。
図 3において、 メモリセル 10、 カラムゲート 12及び書き込み回路 14は、 図 1と同じ構成である。 この第 1実施例では、 図 1とは異なり、 メモリセル 10 の配設領域を、 ワード線 WLの方向にて複数にブロック分割し、 複数のメモリセ ルアレイブ Dック 120を有する。 ワード線 WLの長さは、 1つのメモリセルァ レイプ口ック 120内に止まる長さである。 そして、 各プロック 120毎に、 一 つのプロックを選択するプロック選択デコーダ 90と、 選択された 1プロック内 の 1本のヮード線を活性にするヮ一ド線ドライバ 100とが設けられている。 各プロックに共用される構成として、 上述のカラムゲート 12及び書き込み回 路 14の他に、 昇圧回路 30、 昇圧制御回路 40、 アドレス遷移検出回路 50、 行選択デコーダ 60、 デ一夕遷移検出回路 70、 オートパワーダウン信号発生回 路 80及びライ トイネーブル信号遷移検出回路 1 10が設けられている。
ここで、 昇圧回路 30は昇圧用キャパシ夕 C 1と、 プリチャージ用 PMOSト ランジス夕 T 7とから構成されている。 PMOSトランジスタ T 7は、 電源線と 昇圧用キャパシ夕 C 1の正極端との間に接続されたスィツチング手段である。 昇 圧制御回路 40からプリチャージ制御信号 ø 2が PMOSトランジスタ T 7のゲ ート供給されて、 PMOSトランジスタ T 7は ON, OFFされる。 PMOSト ランジス夕 T 7が ONされることで、 昇圧用キャパシ夕 C 1のプリチャージが可 能となる。 また、 昇圧用キャパシ夕 C 1の負極端には、 昇圧制御回路 40からの 昇圧駆動信号 ø 1が供給される。 昇圧駆動信号 ø 1の電位が低電位のときに昇圧 用キャパシ夕 C 1へのプリチャージが可能であり、 電源電位となると、 その正極 端に接続された被昇圧ラインの昇圧が可能となる。
まず、 昇圧回路 30を駆動制御する昇圧制御回路 40に入力される各種信号に ついて説明する。 行アドレス信号 ADDは、 アドレス遷移検出回路 50に入力されると共に、 行 選択デコーダ 60に入力される。 アドレス遷移検出回路 50は行アドレス信号 A DDの変化を検出してパルスを発生し、 行ァドレス信号 ADDが変化した時のみ 論理 「H」 のパルス信号 Φ 3を発生する。 このパルス信号 Φ 3が昇圧制御回路 4 0に入力される。
データ入力端子 D INには、 外部からの書き込みデータ INが入力される。 こ のデータ I NTがインバ一タ INV 2により反転されて、 反転信号/ INが得ら れる。 これら信号 IN, /I Nは書き込み回路 14に入力される。 デ一夕 INの 変化を検出してパルスを発生するデ一夕遷移検出回路 70は、 パルス信号 Φ 4を 発生する。 このパルス信号 Φ 4も、 昇圧制御回路 40に入力される。
ライ トイネーブル信号遷移検出回路 1 10は、 ライ トイネーブル信号/ WEの 立ち下がりを検出して、 パルス WE Pを昇圧制御回路 40及びオートパワーダウ ン信号発生回路 80に出力する。
オートパワーダウン信号発生回路 80は、 前記パルス信号 Φ3、 Φ4及びパル ス WE Ρを受けて、 タイマ一回路 （図示せず） によりオートパワーダウン信号 Φ 5を発生する。 このオートパワーダウン信号 Φ 5が Lレベルの時に、 この実施例 の回路が動作する。 オートパワーダウン信号 Φ 5は、 行方向のメモリセルを選択 する行選択デコーダ 60に入力されると共に、 昇圧制御回路 40に入力される。 パルス Φ3, Φ4, Φ 5及び WEPが入力される昇圧制御回路 40は、 これら のパルスに基づいて、 昇圧用キャパシ夕 C 1に供給される昇圧駆動信号 Φ 1と、 プリチャージ用 PMO Sトランジスタ T 7を制御するプリチャージ制御信号 Φ 2 を発生する。
図 5に、 この昇圧制御回路 40の一例を示す。 ノアゲート回路 NOR 1には前 記パルス Φ 3、 Φ4、 Φ5、 及び WEPが入力される。 その出力はディレイイン バー夕 D INV 1に入力されると共に、 ナンドゲート回路 NAND 1、 ノアゲ一 ト回路 NOR 2に入力される、 ディレイインバ一夕 D I NV 1の出力は、 ディレ イインバ一夕 D INV2を介して、 ナンドゲート回路 NAND 1の入力に接続さ れる。 ナンドゲート回路 NAND 1の出力は、 ディレイインバ一夕 D INV3を 介してノアゲート回路 NOR 2の入力に接続されると共に、 ィンバ一夕 I NV3 に接続される。 ノアゲート回路 NOR 2の出力は、 インバー夕 I NV 4に接続さ れる。 ここでインバー夕 I NV3、 I NV4の出力をそれそれ信号 Φ 1、 Φ2と する。 信号 Φ 2はプリチャージ用 PM OSトランジスタ T 7を制御するプリチヤ ージ制御信号であり、 信号 Φ 1は昇圧用キャパシ夕 C 1の負極端に供給される小 圧駆動信号である。 なお、 昇圧用キャパシ夕 C 1は NMOSゲートにより形成さ れる。
図 3に示すブロック選択デコーダ 90は、 ブロック選択用のデコード信号 A 1, A 2を入力するノアゲート回路 NOR 3にて構成される。 このプロック選択デコ —ダ 90は、 複数のメモリセルアレイプロック 120の中から一つのプロックを 選択する。 ノアゲート回路 NOR 3の正電源は昇圧用キャパシ夕 C 1により昇圧 される第 1の被昇圧ライン VL I NE 1に接続され、 負電源はグランドに接続さ れる。 この第 1の被昇圧ライン VL I NE 1は、 各メモリセルアレイブロック 1 20に共用される。 ノアゲート回路 NOR 3の出力は、 PMOSトランジスタ T 24と NMOSトランジスタ T 25により構成されるィンバー夕の正電源に接続 される。 このインバー夕はワード線ドライノ、' 100を構成し、 このドライバの出 力端はヮ一ド線 WLに接続される。
この第 1実施例においては、 昇圧用キャパシタ C 1に接続される負荷容量は、 ブロック選択デコーダ 90の電源ラインである第 1の被昇圧ライン VL INE 1、 プロック選択デコーダ 90の出力ラインである第 2の被昇圧ライン VL I NE 2 及び選択された 1プロック内の 1本のヮード線 WLの各々の負荷容量の総和とな る。 従って、 特開 58— 169958のように、 非分割のメモリセルアレイの 1 本の長いワード線を昇圧していたのに比べれば、 その負荷容量は非常に小さく、 効率的な昇圧が可能であると共に、 消費電流の増加を防ぐ事が可能である。 また、 昇圧用キャパシ夕 C 1の容量も小さくでき、 その分レイァゥト面積を縮小できる。 また、 特開平 4一 212788と比較しても、 昇圧用キャパシ夕 C 1が複数プロ ックに共用されるので一つで済み、 これによつてもレイアウト面積を縮小できる。 次に第 1実施例の動作の説明を図 3、 図 4を用いて行う。 まず行アドレス信号 ADDがァドレス遷移検出回路 50及び行選択デコーダ 60に入力されると共に、 列アドレスが列選択デコーダ （図示せず） に入力されている。 ここで書き込みサ ィクルで行ァドレス信号 ADD及び書き込みデ一夕 I Nが共に変化した場合を例 にとつて説明する。 ライ トイネーブル信号/ WEが時刻 tのタイミングで論理 「H」 から 「L」 に変化する。 この変化を検知してライ トイネーブル信号遷移検 出回路 1 10により所定時間 t 1の間、 論理 「H」 のパルス WE Pが発生される。 また行ァドレス信号 ADDも変化し、 その変化を検知してァドレス遷移検出回路 50の出力は所定期間 t 2の間、 論理 「H」 のパルス信号 Φ 3を発生する。 さら に入力データ INも変化し、 その変化を検知するデ一夕遷移検出回路 70の出力 は、 所定時間 t 3の間、 論理 「H」 のパルス信号 Φ 4を発生する。
以上の信号 Φ 3、 Φ 4が入力されるオートパワーダウン信号発生回路 80の出 力は、 所定の期間 t 4の間、 論理 「L」 となる信号 Φ 5を発生する。 その後、 W EP信号、 信号 Φ3、 Φ4、 Φ5は昇圧制御回路 40におけるノアゲート回路 Ν OR 1に入力され、 期間 t 4の間言 理 「H」 のパルス Φ 6を発生する。
この信号 Φ 6に基づいて、 図 5に示すディレイインバー夕 D I NV 1〜D I N V3、 インバ一 INV2、 INV3、 ナンドゲート回路 NAND 1、 ノアゲート 回路 NOR 2により構成されるパルス発生回路により、 昇圧用キャパシ夕 C 1を 制御する昇圧駆動信号 Φ 1及び、 プリチャージトランジスタ T 7を制御するプリ チャージ制御信号 Φ 2が発生される。
ここで、 プリチャージ制御信号 Φ 2が論理 「L」 のプリチャージ状態の時、 昇 圧用キャパシ夕 C 1は電源電圧 Vddの電位差が生じるように充電される。 この 後、 信号 Φ 2が論理 「H」 に変化し、 プリチャージトランジスタ T 7がオフ状態 となりプリチャージは終了する。 それから At sだけ遅れて昇圧駆動信号 Φ 1が 論理 「L」 から論理 「H」 に立ち上がり、 昇圧動作が開始される。 この昇圧動作 の時、 昇圧用キャパシ夕 C 1の充電電圧が加算されるため、 ブロック選択デコー ダ 90の電源ライン VL I NE 1は、 電源電圧 Vdd+AVのレベルに引き上げ られる。 この時すでに、 ブロック選択デコーダ 90のノアゲート回路 NOR 3に は、 論理 「L」 のブ Dヅク選択信号 A 1、 A 2が入力されており、 ノアゲート回 路 NOR 3の出力である VL I NE 2は、 電源電圧 Vd dとなっている。 そこか らさらに、 第 1の被昇圧ライン VL INE 1の電圧 Vdd+AVを受けて、 第 2 の被昇圧ライン VL I NE 2のレベルは、 第 1の被昇圧ライン VL INE 1のレ ベルと同様な Vdd+AVとなる。
さらに、 第 2の被昇圧ライン VL I NE 2は、 トランジス T24、 Τ25によ り構成されるワード線ドライバ 100の正電源に接続されている。 この時、 すで に行選択デコーダ 60の出力であるワード線選択信号が論理 「L」 となっており、 ワード線ドライノ 100の出力は、 論理 「H」 、 すなわち Vddのレベルになつ ており、 第 2の被昇圧ライン VL INE 2の信号を受けてさらに Vdd+AVに まで引き上げられる。
この時、 書き込みデータはデータ入力端子 D INより入力され、 デ一夕 INは PMOSトランジスタ T 10及び NMOSトランジスタ T 11により構成される 書き込みバッファによりデータバス DBに伝達される。 ィンバ一夕 INV2によ り生成された反転デ一夕/ INは、 トランジスタ T 12、 T 13により構成され る書き込みバッファによりデ一夕バス/ D Bに伝達されている。
列選択デコーダ （図示せず） の出力である列選択信号 Υ、 ΖΥもそれそれ、 論 理 「Η」 、 論理 「L」 となっており、 カラムゲ一ト 12を構成するトランジスタ T 14〜T 17はオン状態となり、 デ一夕バス DB、 /DBのデータはビット線 BL、 /BLに伝達されている。
ここで、 選択されたワード線 WLは、 前述したように Vdd+AVにまで昇圧 されており、 メモリセル 10のス卜アノード Bはほぼ Vdd+AV— VTHまで弓 I き上げられる。 ここで VTHは、 メモリセル 10のトランスファゲートを構成する トランジスタ T 20, 2 1のしきい値である。 従って昇圧される電位 AVは、 ト ランジス夕 T 20, 21のしきい値 VTH程度でよい。
また、 オートパワーダウン信号 Φ 5は論理 「L」 に変化して、 時間 t 4経過し た後に論理 「H」 となる。 それを受けて、 図 5に示すノアゲート回路 NOR 1の 出力信号 Φ 6は、 論理 「L」 に変化する。 この後、 昇圧駆動信号 Φ 1が論理 「L」 に立ち下がり、 昇圧動作が終了すると共に、 プリチャージ制御信号 Φ 2は昇圧駆 動信号 Φ 1が論理 「L」 に立ち下がってから厶 t eだけ遅れて論理 「L」 に変化 し、 昇圧用キャパシ夕 C 1及び第 1の被昇圧ライン VL INE 1を再び電位 Vd dにプリチヤ一ジする。 また、 オートパワーダウン信号 Φ 5は、 行選択デコーダ 60にも入力されているため、 信号 Φ 5が論理 「H」 に変化するのを受けてヮ一 ド線 W Lのレベルも論理 「L」 となり、 メモリセル 1 0への書き込みは終了する。 本実施例においては、 ライ トサイクル内で昇圧動作を行う構成をとつているた め、 書き込み終了直後にビット線のプリチャージ及びィコライズ動作を行なう事 ができ、 ライ トサイクルからリードサイクルに移行する時間を短かくする事が出 来る。 又、 オートパワーダウンにより昇圧が終了するため、 消費電流の削減が可 能となる。 以上の効果が得られると共に、 ワード線が昇圧される事によりデータ 書き込み時のメモリセル 1 0のストアノード電位を高くする事が可能となり、 低 電圧特性が改善される効果がある。
ここで、 昇圧駆動信号 Φ 1及びプリチャージ制御信号 Φ 2のタイミングについ て説明すると、 前述したようにプリチャージ制御信号 Φ 2が論理 「H」 に変化し た時より時間 A t sだけ遅れてから、 昇圧駆動信号 Φ 1が論理 「H」 に変化して いる。 すなわちプリチャージが終了した後昇圧動作が行われるタイミングを確保 している。 ヮ一ド線 W Lのレベルが確実に電源電圧 V d dになった後に昇圧する ことにより、 ヮ一ド線 W Lの電位レベルが不十分であることに起因する誤動作及 び特性の悪化を防止する効果がある。 また、 昇圧駆動信号 Φ 1が論理 「L」 に変 化してから、 時間 A t eの経過後にプリチャージ制御信号 Φ 2が論理 「L」 に変 化している。 すなわち、 昇圧動作が終了した後にプリチャージを開始する夕イミ ングを確保している。 これにより、 第 1， 第 2の被昇圧ライン V L I N E 1、 V L I N E 2、 選択されたヮード線 WLの電圧降下が防止される。
さらに本実施例では、 ブロックアドレス信号 A 1 , A 2により選択された一つ のメモリセルアレイプロック 2 0 0内であって、 行ァドレス信号 A D Dにより選 択された 1本のワード線 Wのみを、 昇圧することができる。 従って、 被昇圧ライ ンの負荷容量が非常に小さく、 消費電力を低減できる。 また、 複数のブロック 2 0 0に対して一つの昇圧用キャパシ夕 C 1を共用できるので、 レイァゥト面積を 縮小することができる。
以上の第 1実施例においては、 ライ トイネーブル信号/ WE、 アドレス信号 A D D、 書き込みデータ I Nが同時に変化した場合の昇圧動作を示したが、 下記の 各場合にも昇圧動作が実施される。 例えばライ トイネーブル信号/ W Eが論理 「L」 のままで、 アドレス信号 A D Dのみ変化する場合にも昇圧動作が実施され る。 同じくライ トイネーブル信号/ WEが論理 「L」 のままで、 書き込みデ一夕 INのみが変化する場合にも昇圧動作が実施される。 さらには、 アドレス信号 A DD及び書き込みデータ D INの両方が変化する場合にも昇圧動作が実施される。 第 1実施例では、 ァドレス信号の変化を検出して発生されるパルス Φ 3及び書き 込みデータ INの変化を検出して発生されるパルス Φ 4を、 図 5に示すノアゲー ト回路 N 0 R 1に入力しているから、 昇圧動作は上記のいずれの場合でも確実に ί亍われる。
以上ライ トサイクルにおいての昇圧動作を説明したが、 リードサイクルにおい てもアドレス信号 ADDの変化を検出してパルス Φ 3が発生されるため、 ライ ト サイクルと同様に昇圧動作が行われる。 また、 ライ トサイクルからリードサイク ルに移行する際に、 アドレス信号 ADDが変化しない場合が考えられる。 この場 合、 図 3に示すパルス発生回路 1 10が/ WE信号の立ち上がりを検出して WE P信号を発生させ、 それがオートパワーダウン信号発生回路 80に入力される構 成を採用すれば、 このリードサイクルに移行した際にも昇圧動作は行われる。 このリードサイクル時でも、 ライ トサイクル時の昇圧動作と同様に、 ブロック ァドレス信号 A 1 , A 2により選択された一つのメモリセルアレイプロック 20 0内であって、 行ァドレス信号 ADDにより選択された 1本のヮ一ド線 Wのみを、 昇圧することができる。
第 2実施例
消費電流を低減する目的で、 ライ トサイクルのみで昇圧動作を行うことも可能 である。 一例として、 図 6に示すように、 ノアゲート回路 NOR 1の後段に、 ナ ンドゲート回路 NAND 2を挿入し、 そのナンドゲート回路 NAND 2の一方に ノアゲート回路 NOR 1の出力を入力させ、 他方の入力にライ トイネーブル信号 /WE、 もしくはそれに基づいた信号を入力する構成を採用すればよい。 こうす ると、 ナンドゲート回路 NAND 2の出力である信号 Φ 6は、 ライ トサイクルの みで論理の 「H」 となり、 リードサイクルでは昇圧動作は行われない。
第 3実施例
電源電圧 V d dがある電圧 V 0 P以上になった場合に、 過度の昇圧による消費 電流の増加を防ぐために、 昇圧用キャパシ夕 C 1を制御する昇圧駆動信号 Φ 1の 振幅に、 定電圧回路を用いて制限を加える事も可能である。 あるいは、 そのよう な場合に昇圧動作そのものを非活性にする事も可能である。
例えば図 7に示すように、 昇圧制御回路 40は図 5の構成に加えて、 定電圧回 路 130、 昇圧/非昇圧切換回路 140及びインバ一夕 INV 9を設けることが できる。
定電圧回路 130は、 基準電圧発生回路 132、 コンパレータ 134、 出カレ ベル設定回路 136により構成される。 定電圧発生回路 130は、 電源電圧 Vd dに拘わらず、 一定の基準電圧 Vr e f を出力する。 コンパレータ 134は、 出 カレベル設定回路 136にて設定された設定電圧 V inと基準電圧 Vref とを 比較し、 比較結果に基づいて制御信号 ø 10を出力する。 出力レベル設定回路 1 36は、 電源電圧 Vddを動作電圧として動作し、 制御信号 ø 10に基づいて設 定電圧 V i nを出力する。
昇圧/非昇圧切換回路 140は、 電源電圧 Vddがある電圧 VOP以上になつ た場合に、 昇圧動作を非活性にする信号を出力するものである。 昇圧/非昇圧切 換回路 140は、 基準電圧発生回路 132の出力である基準電圧 Vr e fをィン バー夕 INV7にて入力する。 ここでィンバ一夕 INV7のロッジクレベルが、 基準電圧 V r e f より低ければ、 昇圧/非昇圧切換回路 140より論理 「H」 が 出力される。 この場合、 ノアゲート回路 NOR4には、 インバ一夕 INV9を絰 由して論理の 「L」 が入力されるので、 第 2実施例と同様にして昇圧動作が行わ れる。 一方、 インバ一タ INV 7の ϋジックレベルが基準電圧 Vref より高け れば、 昇圧/非昇圧切換回路 140より論理 「H」 が出力され、 昇圧動作が非活 性となる。
また、 定電圧回路 130の出力レベル設定回路 136の出力電圧 V inはィン バ一夕 I NV3の正電源に接続されている。 このため、 インバ一夕 IND3の出 力である昇圧駆動信号 1の電圧が、 出力レベル設定回路 136の出力電圧 Vi nに達すると、 昇圧駆動信号 ø 1の電圧レベルがそれ以上上昇する事はない。 第 4実施例
図 8はヮ一ド線選択方式にトランスミツションゲ一トを使用した場合の一例で ある。 プリチャージトランジスタ T 7及び昇圧用キャパシ夕 C 1及び被昇圧ライ ン VL I NE 1は上記各実施例と同様である。 ナンドゲート回路 NAN D 3には ブロック選択信号 A 3、 行選択信号 ROWが入力される。 その出力はブロック選 択回路であるィンパ一夕 I NV 5に入力される。 このィン一バ一夕 I N V 5の正 電源には第 1の被昇圧ライン VLINE 1が接続され、 昇圧信号が入力される。 ィンバ一夕 INV 5の出力は第 2の被昇圧ライン VL I NE 2を介してトランス ミッシヨンゲート TR ANに入力される。 このトランスミッシヨンゲート TR A Nは、 プロック毎に分割されたサブヮード線 SWLを選択するためのメインヮ一 ド線 （MWL)信号と、 インバー夕 INV 6により出力される MWL信号の反転 信号とにより制御される。 例えば MWL信号が論理 「L」 になるとトランスミツ シヨンゲート TR ANはオン状態となり、 昇圧された第 2の被昇圧ライン VL I NE 2の信号がサブヮ一ド線 SWLに伝達され、 サブワード線 SWLは昇圧され る。 MWL信号が論理 「H」 となった場合は、 トランスミッションゲート TRA Nがオフ状態となり、 NMOSトランジスタ T 28により、 サブワード線 SWL は論理 「L」 レベルに引き下げられ、 非選択状態となる。
第 5実施例
次に、 本発明の第 5実施例について、 図 9〜図 12を参照して説明する。
図 9は、 第 5実施例の半導体記憶装置のメモリセルアレイのプロック分割を示 す概略説明図、 図 10は図 9に示すメモリセルアレイブロックの中の 2つを拡大 して示す概略説明図である。 図 9において、 本実施例ではブロック番号 0〜 15 の 16個のメモリセルアレイブロック 200が設けられている。 各メモリセルァ レイプ口ック 200内には、 図 10に示すように 1024 x 64個のノ一マルメ モリセル 10が配置されている。 このために、 メインワード線 MWLが 256本 設けられ、 1本のメインワード線 MWLに対して 4本、 計 1024本のサブヮ一 ド線 SWLが設けられている。 なお、 256本のメインワード線 MWLは 16個 のメモリセルアレイブロック 200に共用される。 また、 ビット線対 BL, /B Lはそれそれ 64本設けられている。 そして、 メモリセル 10は 1本のサブヮー ド線 SWLとビット線対 BL, /BLに接続されている。 なお、 この実施例では、 冗長メモリセルに接続される 2本の冗長メインワード線 RMWL、 8本の冗長サ ブワード線 RSWL及び各々 16組の冗長ビット線 BL, /BLも配置されてい る o
256本のメインヮ一ド線 MWLは、 メインロウ選択デコーダ 210に接続さ れ、 このメインロウ選択デコーダ 210に入力される上位のメイン行アドレス信 号 A8〜A11, A 13〜A 16に基づいて、 1本のメインワード線 MWLが活 性化される。
1024本のサブワード線 SWLは、 各ブロック 200毎に設けられたサブ口 ゥ選択デコーダ 220に接続されている。 このサブロウ選択デコーダ 220によ り、 1本のサブワード線 SWLが活性化される。 このサブ選択デコーダ 220の 詳細については後述する。
16個のメモリセルアレイブロック 200のうちのいずれか 1つのブロックを 選択するために、 プロヅク選択デコーダ 230が設けられている。 このブロック 選択デコーダ 230には、 プロヅク選択ァドレス信号 A3〜A 6のいずれか 2つ の信号と、 サブワード線 SWLを選択する下位のサブ行アドレス信号 A 7, A 1 2とが入力される。 さらに、 このブロック選択デコーダ 230には第 1の被昇圧 ライン VL I NEが接続されている。 このプロック選択デコーダ 230の詳細に ついても後述する。
ビット線対 BL, ZBLは、 図 1及び図 3と同じカラムゲート 12を介して、 デ一夕バス BL, /BLに接続されている。 カラムゲート 12は、 ナンドゲート 回路 N AND 4で構成されたカラム選択デコーダ 240からのカラム選択信号に より駆動される。 カラム選択デコーダ 240には、 ブロック選択信号 B S Sと列 ァドレス信号 A 0〜A 2が入力され、 1プロック 200内の 8組の一対のビット 線 BL, /BLを同時に選択する信号をカラムゲート 12に出力する。 すなわち、 図 9に示すように、 1つのメモリセルアレイブロック 200内は、 同時に選択さ れる 8組のビット線対毎にカラム番号 0〜 7に 8分割されている。
ブロック選択信号は、 プロック選択デコーダ 230にて生成され、 プロック制 御回路 250を経由してカラム選択デコーダ 240に入力される。
データバス BL, /BLは、 8つのセンスアンプ 260を介して、 リードバス 270及びライ トバス 280に接続されている。 なお、 これらセンスアンプ 26 0は、 ブロック制御回路 250によりその動作が制御される。 次に、 サブロウ選択デコーダ 220及びプロック選択デコーダ 230の詳細を、 図 1 1及び図 12を参照して説明する。
図 1 1及び図 12には、 プロック番号 0のメモリセルアレイプロック 200に 対応するブロック選択デコーダ 230及びサブロウ選択デコーダ 220がそれそ れ示されている。 ブロック選択デコーダ 230は、 図 1 1に示すように、 ブロッ ク選択ァドレス信号 A3 ~A 6のいずれか 2つの信号例えば A 3， A 5を入力す るナンドゲート回路 N A N D 4にて構成されている。 上記 2つの信号が共に論理
「H」 の時に、 ナンドゲート回路 NAND4より論理 「L」 が出力され、 このブ 口ック番号 0のプロック 200が選択されたことになる。 このプロック番号 0の ブロック 200が選択されたときには、 ナンドゲート回路 NAND 4よりの論理
「L」 出力は、 インバ一夕 I NV 10 , 1 1, 12を経由して、 論理 「H」 のブ 口ヅク選択信号 B S Sとして、 前述したプロック制御回路 250に入力される。 また、 図 11において、 ブロック選択デコーダ 230は、 2ビットの行ァドレ ス信号 A 7 , /A7 , A 12 , /A 12の一つと、 ィンバ一夕 I NV 10の出力 とを入力する 4つのナンドゲート回路 NAN D 3—：！〜 NAND 3— 4を有する。 このプロック番号 0のプロック 200が選択された時には、 行ァドレス信号に従 つて、 いずれか一つのナンドゲート回路 NAND 3より論理 「： L」 が出力される。 さらにブロック選択デコーダ 230は、 4つのナンドゲート回路 NAND 3— 1 -NAND 3— 4の後段に、 4つのィンバ一夕 IND 5— 1〜IND 5— 4を有 する。 このインバー夕 IND 5—：！〜 IND 5— 4の正電源には、 図 3の第 1の 被昇圧ライン VL I NE 1が接続されている。
すなわち、 ィンバ一夕 IND 5—：！〜 IND 5— 4の正電源に接続された第 1 の被昇圧ライン VLINE 1は、 図 4に示す通り Φ 2が論理 「L」 のプリチヤ一 ジ状態の時、 電源電圧 Vddとなり、 その後信号 Φ 1が論理 「L」 から論理 「H」 に立ち上がり、 昇圧動作が開始されることで、 電源電圧 Vdd +AVのレベルに 引き上げられる。
従って、 ブロックアドレス信号 A 3， A 5が共に論理の 「L」 であって、 行ァ ドレス信号論理 A 7, /A 7, A 12 , /A 12のいずれかが論理の 「H」 のと きに、 論理 「L I が入力されるいずれか一つのインバー夕 I NVの出力電位は、 プリチャージ期間は V d dであり、 昇圧期間は Vdd + Δνとなる。
このィンバ一夕 I NV5— 1〜INV5— 4の4本の出カラィンは第 2の被昇 圧ライン VL INE 2であり、 図 12に示すように、 1本のメインワード線 MW Lに対して設けられた 4本のサブヮ一ド線 SWLに、 トランスファ一ゲート TR ANを介して接続されている。 このトランスファ一ゲート TRANは、 図 8に示 す回路と同様に、 上位の行アドレス信号 A 8 ~A 11、 A13〜A16に基づい てメインロウ選択デコーダ 210から発生する MWL信号及びその反転信号によ ON, OFF駆動される。 本実施例では、 MWL信号が論理 「L」 、 その反転 信号が論理 「H」 で、 トランスファ一ゲート TRANが ONとなり、 1本のサブ ヮード線 SWLが活性となる。
このように、 1ブロック内の 1本のサブワード線 SWLが、 ブロックアドレス 信号 A 3〜 A 6、 上位及び下位の行ァドレス信号 A 7~A 16に基づいて活性化 され、 1ブロック内の 8組の一対のビット線 B L, /B Lが、 ブロックアドレス 信号 A3〜A 6及び列ァドレス信号 AO ~A 2にて選択されることで、 8つのメ モリセル 10に対して同時にデータを読み書きすることができる。
さらに、 この第 5実施例においても、 第 1実施例〜第 3実施例の昇圧制御回路 40を用いることで、 図 4の動作と同様にして、 ライ トサイクル時及びリードサ ィクル時の双方で、 プロックァドレス信号により選択された一つのメモリセルァ レイブロック 200内であって、 行アドレス信号により選択された 1本のワード 線 Wのみを、 昇圧することができる。
すなわち、 行ァドレス信号などに基づき生成されるプリチャージ信号 Φ 2とブ 口ックァドレス信号とにより、 1プロヅク内の 1本のサブヮード線 SWLに電源 電圧を供袷すると共に、 昇圧用キャパシ夕 C 1の正極端に前記電源電圧を印加し て、 昇圧用キャパシ夕 C 1をプリチャージすることができる。 このプリチャージ は、 図 4のプリチャージ信号 Φ 2の立ち下がりにて開始され、 立ち上がりにて終 了する。 プリチャージの終了後、 図 4の At sだけ遅れて昇圧駆動信号 Φ 1が論 理 「L」 から論理 「H」 に立ち上がり、 1本のサブワード線 SWLの昇圧動作が 開始される。 この結果、 図 4に示すように、 サブワード線 SWLに対する電源電 圧 V d dの供給開始時とサブワード線 S W Lの昇圧開始時との間に△ Tの時間差 が設けられる。
ここで、 図 10に示す実施例では、 データリード時の前に、 ビット線プリチヤ ージ用トランジスタ T 50, T51と、 ィコライズ用トランジスタ T 52を全て オンさせて、 一対のビット線 BL, /BLが共に電源電位 Vddにプリチャージ され、 かつ、 ィコライズされる。
このために、 図 10に示すブロック選択デコーダ 230は、 図 11に示す通り、 ィンバ一夕 INV 10の出力と、 ビット線対ィコライズ信号 BEQZとを入力す るナンドゲート回路 NAND 5を有する。 このナンドゲート回路 NAND 5から は、 ブロック選択信号 A 3, 八5が共に論理の 「1^」 となってブロック番号 0の メモリセルアレイブロック 200が選択され、 かつ、 ビット線対ィコライズ信号 BEQZが論理の 「L」 の時に、 論理 「H」 が出力される。 このナンドゲート回 路 NAND 5の出力は、 ィンバ一夕 I NV 13にて反転され、 図 10及び図 11 に示すビット線対ィコライズ線 BELに供給される。 このビット線対ィコライズ 線 BELに供給される信号が論理の 「L」 の時に、 上述のトランジスタ T 50〜 T 52がオンされる。
そして、 例えばデータリード時には、 上述のトランジスタ T 50, T 51 , T 52がオフされるので、 図 3の場合とは異なり、 一対のビット線 BL, /BLは フ ティング状態となっている。
上述した時間差 ΔΤを設けると、 昇圧開始前にフローティング状態のビット線 に現れる信号電位を完全に放電させることができる。 このことを、 図 10に示す メモリセル 10と同じ構成が示された図 3を参照して説明する。 プリチャージ信 号 02が立ち上がり、 かつ、 ブロック選択信号 A 1, A 2により複数のメモリセ ルアレイプロヅク 200の一つが選択されることで、 そのブ口ック 200内の 1 本のサブワード線 SWLに電源電圧 Vddが供給される。 ここで、 例えばノード Aの信号電位が論理の 「H」 で、 ノード Bの信号電位が論理の 「L」 であったと 仮定する。 このとき、 図 3のトランジスタ T 20、 T21、 Τ23がオンする。 図 10の構成では、 ノード Βの信号電位「 L」 がフローテイング状態のビット線 /BLに現れるが、 この信号電位を前記時間差 ΔΤの間に、 トランジスタ Τ23 を介して完全に放電させることができる。 従って、 その後にサブワード線 SWL の昇圧を開始することで、 ビット線からメモリセル 1 0に電流が流れることがな いので、 メモリセル 1 0のデータを破壊することがない。

Claims

請求の範囲
1 . 複数列の一対のビット線と複数行のワード線との各交差部にて、 前記一対の ビット線と前記ワード線とに接続された複数のス夕ティック型メモリセルと、 前記複数行のワード線を、 該ワード線の長手方向にて複数に分割し、 その分割 されたワード線毎に、 複数の前記メモリセルの配設領域をブロック分割してなる 複数のメモリセルアレイブロックと、
前記複数のメモリセルアレイプロック内の全てのヮ一ド線を昇圧するために共 用される第 1の被昇圧ラインと、
前記第 1の被昇圧ラインに接続された正極端を有する昇圧用キャパシ夕と、 電源線と前記昇圧用キャパシ夕の前記正極端との間に接続されたスィツチング 手段と、
前記スイツチング手段を 0 N駆動して前記昇圧用キャパシ夕をプリチャージさ せるプリチャージ制御信号と、 前記昇圧用キャパシ夕の負極端の電位を変化させ る昇圧駆動信号とを出力する昇圧制御手段と、
電源線と前記昇圧用キャパシ夕の前記正極端との間に接続され、 前記プリチヤ ージ制御信号に基づいて 0 N駆動されるスイッチング手段と、
各々の前記メモリセルアレイブロック毎に設けられた第 2の被昇圧ラインと、 各々の前記メモリセルアレイブロック毎に設けられ、 プロヅクァドレス信号に 基づいて、 一つの前記メモリセルアレイプロックを選択するプロック選択回路と、 各々の前記メモリセルアレイブロック毎に設けられ、 行ァドレス信号に基づい て、 1本のワード線を選択する行選択回路と、
を有し、
前記プロック選択回路にて選択された 1つの前記メモリセルアレイプロック内 の、 前記行選択回路にて選択された一本の前記ワード線を、 前記第 1、 第 2の被 昇圧ラインを経由して昇圧することを特徴とする半導体記憶装置。
2 . 請求項 1において、
前記昇圧制御手段は、 前記プリチャージ制御信号を変化させて前記スィッチン グ手段を 0 F Fすることで前記昇圧用キャパシ夕のプリチャージを終了した後に、 前記昇圧駆動信号を変化させることで前記昇圧用キャパシ夕の前記負極端の電位 を高めて、 前記第 1 , 第 2の被昇圧ラインを経由して、 選択された 1本の前記ヮ 一ド線を昇圧することを特徴とする半導体記憶装置。
3 . 請求項 1又は 2において、
前記昇圧制御手段は、 前記昇圧駆動信号を変化させて前記昇圧用キャパシ夕の 前記負極端の電位を低めて、 選択された 1本の前記ヮード線の昇圧を終了させた 後に、 前記プリチャージ制御信号を変化させて前記スィツチング手段を O Nする ことで、 前記昇圧用キャパシ夕のプリチャージを開始させることを特徴とする半
4 . 請求項 1乃至 3のいずれかにおいて、
前記行ァドレス信号の変化を検出するァドレス遷移検出手段がさらに設けられ、 前記昇圧制御手段は、 前記ァドレス遷移検出手段からの検出信号に基づいて、 前記プリチヤ一ジ制御信号及び前記昇圧駆動信号を変化させることを特徴とする 半導体記憶装置。
5 . 請求項 1乃至 4のいずれかにおいて、
前記メモリセルに書き込まれるデータの変化を検出するデータ遷移検出手段が さらに設けられ、
前記昇圧制御手段は、 前記デ一夕遷移検出手段からの検出信号に基づいて、 前 記プリチヤ一ジ制御信号及び前記昇圧駆動信号を変化させることを特徴とする半
6 . 請求項 1乃至 5のいずれかにおいて、
ライ トイネーブル信号の変化を検出するライ トイネーブル信号遷移検出手段が さらに設けられ、
前記昇圧制御手段は、 前記ライ トイネーブル信号遷移検出手段からの検出信号 に基づいて、 前記プリチヤ一ジ制御信号及び前記昇圧駆動信号を変化させること を特徴とする半導体記憶装置。
7 . 請求項 6において、
前記昇圧制御手段は、 ライ トイネーブル信号に基づいて、 ライ トサイクルのみ で前記昇圧駆動信号を変化させることで、 前記昇圧用キャパシタの前記負極端の 電位を高めて、 前記第 1 , 第 2の被昇圧ラインを経由して、 選択された 1本の前 記ワード線を昇圧することを特徴とする半導体記憶装置。
8 . 請求項 6において、
前記昇圧制御手段は、 前記ライ トイネーブル信号遷移検出手段にて前記ライ ト ィネーブル信号の立ち上がり及び立ち下がりが検出された際の検出信号に基づい て、 ライ トサイクル及びリードサイクルの双方にて、 前記プリチャージ制御信号 及び前記昇圧駆動信号を変化させることを特徴とする半導体記憶装置。
9 . 請求項 1乃至 8のいずれかにおいて、
前記昇圧制御手段は、 前記ヮ一ド線を一定のパワーオン期間だけ活性にするた めのオートパワーダウン信号に基づいて、 前記パワーオン期間内に、 前記昇圧駆 動信号により前記昇圧用キャパシ夕の前記負極端の電位を高めて、 前記第 1 , 第 2の被昇圧ラインを経由して、 選択された 1本の前記ワード線を昇圧することを 特徴とする半導体記憶装置。
1 0 . 請求項 1乃至 9のいずれかにおいて、
前記昇圧制御手段は、 電源電圧が所定電圧以上となったときに、 前記昇圧駆動 信号により前記前記昇圧用キャパシ夕の前記負極端の電位を低めて、 前記ワード 線の昇圧動作を非活性にする昇圧/非昇圧切換回路を含むことを特徴とする半導
1 1 . 請求項 1乃至 1 0のいずれかにおいて、
前記昇圧制御手段は、 電源電圧が所定電圧以上となったときに、 前記昇圧駆動 信号の電圧振幅を制限する制限手段を含むことを特徴とする半導体記憶装置。
1 2 . 複数列の一対のビット線と N x n行のサブワード線との各交差部にて、 前 記一対のビット線と前記サブワード線とに接続された複数のスタティック型メモ リセルと、
前記サブワード線を、 該サブワード線の長手方向にて複数に分割し、 その分割 されたサブヮード線毎に、 前記メモリセルの配設領域を行方向で複数にプロック 分割してなる複数のメモリセルアレイプロックと、
複数の前記メモリセルアレイブ αックに亘つて Ν本設けられ、 いずれか 1本が 活性になることで η本の前記サブヮード線を選択可能とする Ν行のメインヮ一ド 線と、 前記複数のメモリセルアレイプロック内の全ての前記サブヮード線を昇圧する ために共用される第 1の被昇圧ラインと、
前記第 1の被昇圧ラインに接続された正極端を有する昇圧用キャパシ夕と、 電源線と前記昇圧用キャパシ夕の前記正極端との間に接続されたスィッチング 手段と、
前記スィッチング手段を 0 N駆動して前記昇圧用キャパシ夕をプリチャージさ せるプリチヤージ制御信号と、 前記昇圧用キャパシ夕の負極端の電位を変化させ る昇圧駆動信号とを出力する昇圧制御手段と、
電源線と前記昇圧用キャパシタの前記正極端との間に接続され、 前記プリチヤ ージ制御信号に基づいて 0 N駆動されるスイッチング手段と、
各々の前記メモリセルアレイプロック毎にそれそれ n本設けられた第 2の被昇 圧ラインと、
各々の前記メモリセルアレイプロック毎に設けられ、 プロヅクァドレス信号に 基づいて、 一つの前記メモリセルアレイプロックを選択するプロヅク選択回路と、 各々の前記メモリセルアレイブロック毎に設けられ、 サブ行ァドレス信号に基 づいて、 n本の中から 1本の前記サブワード線を選択するサブ行選択回路と、 複数の前記メモリセルアレイブロックに共用され、 メイン行アドレス信号に基 づいて、 1本の前記メインヮ一ド線を選択するメイン行ァドレス回路と、
を有し、
前記プロック選択回路にて選択されたプロック内にて、 前記メィン行選択回路 にて選択された一本の前記メインヮ一ド線に対応する n本の前記サブヮード線の うち、 前記サブ行選択回路にて選択された 1本の前記サブワード線を、 前記第 1、 第 2の被昇圧ラインを経由して昇圧することを特徴とする半導体記憶装置。
1 3 . 請求項 1 2において、
n本の前記第 2の被昇圧ラインと n本の前記サブヮード線との間にそれそれト ランスファーゲートが設けられ、 各々の前記トランスファ一ゲ一トの一つの制御 端子が前記メインヮ一ド線に接続され、 他の一つの制御端子がィンバ一夕を介し て前記メインワード線に接続されていることを特徴とする半導体記憶装置。
1 4 . 請求項 1 2又は 1 3において、 前記昇圧制御手段は、 前記プリチャージ制御信号を変化させて前記スィッチン グ手段を O F Fすることで前記昇圧用キャパシ夕のプリチャージを終了した後に、 前記昇圧駆動信号を変化させることで前記昇圧用キャパシ夕の前記負極端の電位 を高めて、 前記第 1， 第 2の被昇圧ラインを経由して、 選択された 1本の前記サ ブワード線を昇圧することを特徴とする半導体記憶装置。
1 5 . 請求項 1 2乃至 1 4のいずれかにおいて、
前記昇圧制御手段は、 前記昇圧駆動信号を変化させて前記昇圧用キャパシ夕の 前記負極端の電位を低めて、 選択された 1本の前記サブヮード線の昇圧を終了さ せた後に、 前記プリチャージ制御信号を変化させて前記スィツチング手段を O N することで、 前記昇圧用キャパシ夕のプリチャージを開始させることを特徴とす る半導体記憶装置。
1 6 . 請求項 1 2至 1 5のいずれかにおいて、
前記行ァドレス信号の変化を検出するァドレス遷移検出手段がさらに設けられ、 前記昇圧制御手段は、 前記ァドレス遷移検出手段からの検出信号に基づいて、 前記プリチヤ一ジ制御信号及び前記昇圧駆動信号を変化させることを特徴とする 半導体記憶装置。
1 7 . 請求項 1 2乃至 1 6のいずれかにおいて、
前記メモリセルに書き込まれるデータの変化を検出するデ一夕遷移検出手段が さらに設けられ、
前記昇圧制御手段は、 前記データ遷移検出手段からの検出信号に基づいて、 前 記プリチヤ一ジ制御信号及び前記昇圧駆動信号を変化させることを特徴とする半 導体記憶装置。
1 8 . 請求項 1 2乃至 1 7のいずれかにおいて、
ライ トイネーブル信号の変化を検出するライ トイネーブル信号遷移検出手段が さらに設けられ、
前記昇圧制御手段は、 前記ライ トイネーブル信号遷移検出手段からの検出信号 に基づいて、 前記プリチャージ制御信号及び前記昇圧駆動信号を変化させること を特徴とする半導体記憶装置。
1 9 . 請求項 1 8において、 前記昇圧制御手段は、 ライ トイネ一ブル信号に基づいて、 ライ トサイクルのみ で前記昇圧駆動信号を変化させることで、 前記昇圧用キャパシタの前記負極端の 電位を高めて、 前記第 1 , 第 2の被昇圧ラインを経由して、 選択された 1本の前 記サブワード線を昇圧することを特徵とする半導体記憶装置。
2 0 . 請求項 1 8において、
前記昇圧制御手段は、 前記ライ トイネーブル信号遷移検出手段にて前記ライ ト ィネーブル信号の立ち上がり及び立ち下がりが検出された際の検出信号に基づい て、 ライ トサイクル及びリードサイクルの双方にて、 前記プリチャージ制御信号 及び前記昇圧駆動信号を変化させることを特徴とする半導体記憶装置。
2 1 . 請求項 1 2乃至 2 0のいずれかにおいて、
前記昇圧制御手段は、 前記メインヮ一ド線及びサブヮード線を一定のパワーォ ン期間だけ活性にするためのオートパワーダウン信号に基づいて、 前記パヮ一才 ン期間内に、 前記昇圧駆動信号により前記昇圧用キャパシ夕の前記負極端の電位 を高めて、 前記第 1， 第 2の被昇圧ラインを経由して、 選択された 1本の前記サ ブワード線を昇圧することを特徴とする半導体記憶装置。
2 2 . 請求項 1 2乃至 2 1のいずれかにおいて、
前記昇圧制御手段は、 電源電圧が所定電圧以上となったときに、 前記昇圧駆動 信号により前記前記昇圧用キャパシ夕の前記負極端の電位を低めて、 前記サブヮ —ド線の昇圧動作を非活性にする昇圧/非昇圧切換回路を含むことを特徴とする 半導体記憶装置。
2 3 . 請求項 1 2至 2 2のいずれかにおいて、
前記昇圧制御手段は、 電源電圧が所定電圧以上となったときに、 前記昇圧駆動 信号の電圧振幅を制限する制限手段を含むことを特徴とする半導体記憶装置。
2 4 . 複数列の一対のビット線と複数行のワード線との各交差部にて、 前記一対 のビット線と前記ワード線とに接続された複数のスタティック型メモリセルを有 する半導体記憶装置にて、 前記メモリセルに対するデータライ ト時又はデ一タリ 一ド時の前に、 1本の前記ヮード線を昇圧するにあたり、
前記複数行のワード線を、 該ワード線の長手方向にて複数に分割し、 その分割 されたヮ一ド線毎に、 複数の前記メモリセルの配設領域をプロック分割してなる 複数のメモリセルアレイプロヅクを用意し、
前記複数のメモリセルアレイブロックに共用される昇圧用キャパシ夕を用意し、 前記昇圧用キャパシ夕の正極端に前記電源電圧を印加して前記昇圧用キャパシ 夕をプリチャージし、
前記複数のメモリセルアレイブロックの中からいずれか一つを選択するプロッ クアドレス信号と、 前記複数行のワード線の中からいずれか 1本を選択する行ァ ドレス信号とに基づいて、 選択された一つの前記メモリセルアレイブロック内の 選択された 1本の前記ヮ一ド線に電源電圧を供給し、
その後所定時間経過した後に、 前記昇圧用キャパシ夕の負極端の電位を変化さ せて、 1本の前記ワード線を昇圧することを特徴とする半導体記憶装置のワード 線昇圧方法。
2 5 . 請求項 2 4において、
前記 1本のワード線に電源電圧を供給する前に、 前記一対のビット線に接続さ れたビット線プリチャージ用スィツチング素子を所定期間オンさせて、 前記一対 のビット線を前記電源電圧にプリチャージしておくことを特徴とする半導体記憶 装置のワード線昇圧方法。
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