KR100416624B1 - 승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법 - Google Patents

승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법 Download PDF

Info

Publication number
KR100416624B1
KR100416624B1 KR10-2002-0025132A KR20020025132A KR100416624B1 KR 100416624 B1 KR100416624 B1 KR 100416624B1 KR 20020025132 A KR20020025132 A KR 20020025132A KR 100416624 B1 KR100416624 B1 KR 100416624B1
Authority
KR
South Korea
Prior art keywords
level
axis
logic
sub
memory cell
Prior art date
Application number
KR10-2002-0025132A
Other languages
English (en)
Other versions
KR20030087175A (ko
Inventor
정원창
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0025132A priority Critical patent/KR100416624B1/ko
Priority to US10/392,413 priority patent/US6819623B2/en
Publication of KR20030087175A publication Critical patent/KR20030087175A/ko
Application granted granted Critical
Publication of KR100416624B1 publication Critical patent/KR100416624B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

승압전압의 전하 소모량을 감소시키기 위한 수단을 구비하는 반도체 메모리장치 및 이의 부분 활성화 및 완전 활성화 제어방법이 개시된다. 복수개의 서브 메모리셀 블록들이 X축 방향과 Y축 방향으로 순차적으로 배열되고 정상동작시에는 대응되는 X축 선택신호의 활성화와 대응되는 Y축 선택신호의 활성화에 응답하여 Y축 방향으로 두 개씩 부분 활성화(Partial activation)된다. 상기 부분 활성화 및 완전 활성화 제어방법은, X축 선택신호들을 모두 접지전압 레벨로 비활성화시키는 단계, Y축 선택신호들을 모두 승압전압 레벨로 활성화시키는 단계, 활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호만을 승압전압 레벨로 활성화시키는 단계, 정상동작시에는 상기 활성화시키고자 하는 서브 메모리셀 블록들과 동일한 X축에 배치되며 비활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 Y축 선택신호만을 접지전압 레벨로 비활성화시키는 단계, 및 리프레쉬 동작시에는 상기 Y축 선택신호들을 모두 승압전압 레벨로 유지시키는 단계를 구비하는 것을 특징으로 한다.

Description

승압전압의 전하 소모량을 감소시키기 위한 수단을 구비하는 반도체 메모리장치 및 이의 부분 활성화 및 완전 활성화 제어방법{Semiconductor memory device having means for reducing charge consumption of boosted voltage and method for controlling partial activation and full activation thereof}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 승압전압의 전하 소모량을 감소시키기 위한 수단을 구비하는 반도체 메모리장치 및 이의 부분 활성화 및완전 활성화 제어방법에 관한 것이다.
반도체 메모리장치에서는 정상동작시, 즉 기입동작 또는 독출동작시 로우(Row) 싸이클 타임(tRC)을 줄이고 고주파 동작시 전류소모를 줄이기 위하여 부분 활성화 방식(Partial activation scheme)이 이용된다. 부분 활성화 방식은 다수개의 서브 메모리셀 블록들중 실제로 칼럼선택라인(CSL)이 인에이블되는 서브 메모리셀 블록의 워드라인과 비트라인 감지증폭기만을 동작시키는 방식이다. 반면에 리프레쉬 동작시에는 리프레쉬 타임을 줄이기 위하여 완전 활성화(Full activation) 방식이 이용되며 완전 활성화 방식은 다수개의 서브 메모리셀 블록들의 워드라인들과 비트라인 감지증폭기들을 동시에 모두 동작시키는 방식이다. 따라서 리프레쉬 동작시의 전류소모, 특히 승압전압(Boosted voltage)의 전하소모가 정상동작시에 비하여 훨씬 크다.
도 1은 반도체 메모리장치에서 종래기술에 따른 부분 활성화 및 완전 활성화 제어방법을 나타내는 도면이다.
도 1을 참조하면, 다수개의 서브 메모리셀 블록들(11)이 X축 방향과 Y축 방향으로 순차적으로 배열되고 서브 메모리셀 블록들(11)을 제어하는 제어회로들(PXID)이 두 개의 서브 메모리셀 블록당 한 개씩 배치된다. 제어회로들(PXID)은 대응되는 X축 선택신호(PXI)의 활성화와 대응되는 Y축 선택신호(YBLSEL)의 활성화에 응답하여 Y축 방향으로 두 개씩의 서브 메모리셀 블록들(빗금친 블록들)을 활성화시킨다. 좀더 상세하게는 제어회로들(PXID)은 X축 선택신호(PXI)의 활성화와 Y축 선택신호(YBLSEL)의 활성화에 응답하여 상기 두 개씩의 서브 메모리셀 블록들(빗금친 블록들)의 서브 워드라인(SWD)을 구동시키기 위한 제어신호를 발생한다.
일반적으로 서브 워드라인(SWD)은 동작 전원전압보다 높은 승압전압(통상 VPP라 불린다.) 레벨로 구동되어야 한다. 이를 위하여 로우 디코더(13)와 칼럼디코더(15)는 각각 활성화시키고자 하는 메모리셀 블록들에 대응되는 X축 선택신호(PXI)와 Y축 선택신호(YBLSEL)를 승압전압 레벨로 활성화시킨다.
정상동작시에는 부분 활성화(Partial activation)가 수행되므로 즉 빗금친 서브 메모리셀 블록들만이 활성화되어야 하므로 4개의 Y축 선택신호(YBLSEL)만이 접지전압 레벨로부터 승압전압 레벨로 활성화되면 된다. 반면에 리프레쉬 동작시에는 완전 활성화(Full activation)가 수행되므로 즉 모든 서브 메모리셀 블록들이 활성화되어야 하므로 모든 Y축 선택신호들(YBLSEL)이 접지전압 레벨로부터 승압전압 레벨로 활성화되어야 한다.
도 2는 종래기술에 따른 부분 활성화 및 완전 활성화 제어방법을 좀더 상세히 나타내는 도면이다.
도 2를 참조하면, 정상동작시에는 먼저 Y축 선택신호들(YBLSEL0-YBLSEL3)을 모두 논리"로우"레벨로 비활성화시키고 X축 선택신호들(PXI0-PXI2)을 모두 논리"로우"로 비활성화시킨다. 다음에 빗금친 서브 메모리셀 블록들만을 부분 활성화시키고자 할 경우, 이들에 대응되는 X축 선택신호(PXI1)와 Y축 선택신호(YBLSEL1)만을 논리"하이"레벨, 즉 승압전압 레벨로 활성화시킨다. 이에 따라 대응되는 제어회로(PXID)(21)가 빗금친 두 개의 서브 메모리셀 블록들만을 부분 활성화시킨다. 즉 제어회로(PXID)(21)가 빗금친 두 개의 서브 메모리셀 블록들의 서브 워드라인(SWD)을 구동시키기 위한 제어신호를 발생한다.
반면에 리프레쉬 동작시에는 소정의 X축 선택신호, 예컨대 PXI1에 대응되는 모든 서브 메모리셀 블록들이 동시에 활성화되어야 하므로 즉 완전 활성화가 수행되어야 하므로 모든 Y축 선택신호들(YBLSEL0-YBLSEL3)을 논리"하이"레벨, 즉 승압전압 레벨로 활성화시킨다.
이상에서와 같이 종래기술에서는 리프레쉬 동작시 모든 Y축 선택신호들(YBLSEL0-YBLSEL3)을 접지전압 레벨로부터 승압전압 레벨로 활성화시켜야 하므로 정상동작시에 비하여 승압전압의 전하소모가 훨씬 크다. 이로 인하여 승압전압 발생기(일반적으로 VPP active kicker라 불리운다.)의 용량이 정상동작용과 리프레쉬 동작용을 위해 별도로 설계되어야 한다.
따라서, 본 발명이 이루고자하는 기술적 과제는 반도체 메모리장치에서 승압전압의 전하 소모량을 감소시킬 수 있는 부분 활성화 제어방법을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 반도체 메모리장치에서 승압전압의 전하 소모량을 감소시킬 수 있는 부분 활성화 및 완전 활성화 제어방법을 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는 승압전압의 전하 소모량을 감소시킬 수 있는 수단을 구비하는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 반도체 메모리장치에서 종래기술에 따른 부분 활성화 및 완전 활성화 제어방법을 나타내는 도면이다.
도 2는 종래기술에 따른 부분 활성화 및 완전 활성화 제어방법을 좀더 상세히 나타내는 도면이다.
도 3은 반도체 메모리장치에서 본 발명에 따른 부분 활성화 및 완전 활성화 제어방법을 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 부분 활성화 제어방법은, X축 방향과 Y축 방향으로 순차적으로 배열되고 정상동작시에는 대응되는 X축 선택신호의 활성화와 대응되는 Y축 선택신호의 활성화에 응답하여 Y축 방향으로 두 개씩 부분 활성화(Partial activation)되는 복수개의 서브 메모리셀 블록들을 구비하는 반도체 메모리장치의 부분 활성화 제어방법에 있어서, X축 선택신호들을 모두 논리"로우"레벨로 비활성화시키는 단계; Y축 선택신호들을 모두 논리"하이"레벨로 활성화시키는 단계; 활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호만을 논리"하이"레벨로 활성화시키는 단계; 및 상기 활성화시키고자 하는 서브 메모리셀 블록들과 동일한 X축에 배치되며 비활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 Y축 선택신호만을 논리"로우"레벨로 비활성화시키는 단계를 구비하는 것을 특징으로 한다.
상기 반도체 메모리장치의 리프레쉬 동작시에는 상기 Y축 선택신호들이 모두 논리"하이"레벨로 그대로 유지된다. 상기 논리"로우"레벨은 접지전압 레벨이고 상기 논리"하이"레벨은 상기 반도체 메모리장치의 동작 전원전압보다 높은 승압전압 레벨이다. 상기 X축 방향과 상기 Y축 방향은 서로 직교한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 부분 활성화 및 완전 활성화 제어방법은, X축 방향과 Y축 방향으로 순차적으로 배열되고 정상동작시에는 대응되는 X축 선택신호의 활성화와 대응되는 Y축 선택신호의 활성화에 응답하여 Y축 방향으로 두 개씩 부분 활성화(Partial activation)되는 복수개의 서브 메모리셀 블록들을 구비하는 반도체 메모리장치의 활성화 제어방법에 있어서, X축 선택신호들을 모두 논리"로우"레벨로 비활성화시키는 단계; Y축 선택신호들을 모두 논리"하이"레벨로 활성화시키는 단계; 활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호만을 논리"하이"레벨로 활성화시키는 단계; 정상동작시에는 상기 활성화시키고자 하는 서브 메모리셀 블록들과 동일한 X축에 배치되며 비활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 Y축 선택신호만을 논리"로우"레벨로 비활성화시키는 단계; 및 리프레쉬 동작시에는 상기 Y축 선택신호들을 모두 논리"하이"레벨로 유지시키는 단계를 구비하는 것을 특징으로 한다.
상기 논리"로우"레벨은 접지전압 레벨이고 상기 논리"하이"레벨은 상기 반도체 메모리장치의 동작 전원전압보다 높은 승압전압 레벨이다. 상기 X축 방향과 상기 Y축 방향은 서로 직교한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 복수개의 서브 메모리셀 블록들, 복수개의 제어회로들, 로우디코더, 및 칼럼디코더를 구비하는 것을 특징으로 한다.
상기 서브 메모리셀 블록들은 X축 방향과 Y축 방향으로 순차적으로 배열된다. 상기 제어회로들은 대응되는 X축 선택신호의 활성화와 대응되는 Y축 선택신호의 활성화에 응답하여 Y축 방향으로 두 개씩의 서브 메모리셀 블록들을 활성화시킨다.
상기 로우디코더는 X축 선택신호들을 모두 논리"로우"레벨로 미리 비활성화시키고, 다음에 활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호만을 논리"하이"레벨로 활성화시킨다. 상기 칼럼 디코더는 Y축 선택신호들을 모두 논리"하이"레벨로 미리 활성화시키고, 다음에 정상동작시에는 활성화시키고자 하는 서브 메모리셀 블록들과 동일한 X축에 배치되는 서브 메모리셀 블록들에 대응되는 Y축 선택신호만을 논리"로우"레벨로 비활성화시킨다. 상기 칼럼 디코더는 리프레쉬 동작시에는 상기 Y축 선택신호들을 모두 논리"하이"레벨로 그대로 유지시킨다.
상기 논리"로우"레벨은 접지전압 레벨이고 상기 논리"하이"레벨은 상기 반도체 메모리장치의 동작 전원전압보다 높은 승압전압 레벨이다. 상기 X축 방향과 상기 Y축 방향은 서로 직교한다.
이상에서와 같이 본 발명에서는 정상동작시에는 Y축 선택신호들중 하나만이 승압전압 레벨로부터 접지전압 레벨로 토글(Toggle)하고 리프레쉬 동작시에는 모든 Y축 선택신호들이 토글링없이 승압전압 레벨을 그대로 유지한다. 이와 같이 본 발명에서는 리프레쉬 동작시에 Y축 선택신호들의 토글링이 없으므로 승압전압의 전하소모가 크게 감소된다. 즉 전류소모가 크게 감소된다. 따라서 승압전압 발생기, 즉 VPP active kicker의 용량을 정상동작용과 리프레쉬 동작용을 위해 별도로 설계할 필요가 없다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 반도체 메모리장치에서 본 발명에 따른 부분 활성화 및 완전 활성화 제어방법을 나타내는 도면이다.
도 3을 참조하면, 다수개의 서브 메모리셀 블록들(31)이 X축 방향과 Y축 방향으로 순차적으로 배열되고 서브 메모리셀 블록들(31)을 제어하는 제어회로들(PXID)이 두 개의 서브 메모리셀 블록당 한 개씩 배치된다. X축 방향과 Y축 방향은 서로 직교한다.
제어회로들(PXID)은 대응되는 X축 선택신호(PXI)의 활성화와 대응되는 Y축 선택신호(YBLSEL)의 활성화에 응답하여 Y축 방향으로 두 개씩의 서브 메모리셀 블록들(빗금친 블록들)을 활성화시킨다. 좀더 상세하게는 제어회로들(PXID)은 X축 선택신호(PXI)의 활성화와 Y축 선택신호(YBLSEL)의 활성화에 응답하여 상기 두 개씩의 서브 메모리셀 블록들(빗금친 블록들)의 서브 워드라인(SWD)을 구동시키기 위한 제어신호를 발생한다.
일반적으로 서브 워드라인(SWD)은 반도체 메모리장치의 동작 전원전압보다 높은 승압전압(통상 VPP라 불린다.) 레벨로 구동되어야 한다. 이를 위하여 로우 디코더(미도시)와 칼럼디코더(미도시)는 각각 활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호(PXI)와 Y축 선택신호(YBLSEL)를 승압전압 레벨로 활성화시킨다.
본 발명에 따른 부분 활성화 및 완전 활성화 제어방법을 도 3을 참조하여 좀더 상세히 설명하면, 먼저 프리차지 동작에서 X축 선택신호들(PXI0-PXI2)을 모두 논리"로우"레벨, 즉 접지전압 레벨로 비활성화시키고 Y축 선택신호들(YBLSEL0-YBLSEL3)을 모두 논리"하이"레벨, 즉 승압전압 레벨로 비활성화시킨다.
다음에 정상동작시 활성화시키고자 하는 서브 메모리셀 블록들, 예컨대 빗금친 서브 메모리셀 블록들만을 부분 활성화시키고자 할 경우, 이들에 대응되는 X축 선택신호(PXI1)만을 논리"하이"레벨로 활성화시킨다. 또한 상기 활성화시키고자 하는 서브 메모리셀 블록들, 즉 빗금친 서브 메모리셀 블록들과 동일한 X축에 배치되며 비활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 Y축 선택신호(YBLSEL3)만을 논리"하이"레벨, 즉 승압전압 레벨로부터 논리"로우"레벨로 비활성화시킨다.
이에 따라 제어회로(PXID)(32)는 PXI1의 활성화와 YBLSEL1의 활성화에 응답하여 빗금친 두 개의 서브 메모리셀 블록들만을 부분 활성화시키고 제어회로(PXID)(33)는 PXI1의 활성화와 YBLSEL3의 비활성화에 응답하여 빗금친 두 개의 서브 메모리셀 블록들과 동일한 X축에 배치되는 서브 메모리셀 블록들을 비활성화시킨다. YBLSEL0와 PXI1이 교차하는 부분과 YBLSEL2와 PXI1이 교차하는 부분에는 제어회로(PXID)가 없으므로, YBLSEL0 및 YBLSEL2의 활성화는 서브 메모리셀 블록들의 활성화와는 무관하다.
리프레쉬 동작시에는 소정의 X축 선택신호, 예컨대 PXI1에 대응되는 모든 서브 메모리셀 블록들이 동시에 활성화되어야 하므로 즉 완전 활성화가 수행되어야 하므로 모든 Y축 선택신호들(YBLSEL0-YBLSEL3)을 프리차지 상태인 논리"하이"레벨로 그대로 유지시킨다.
X축 선택신호들(PXI0-PXI2)은 로우디코더(미도시)에 의해 제어되고 Y축 선택신호들(YBLSEL0-YBLSEL3)은 칼럼디코더(미도시)에 의해 제어된다. 따라서 상술한 본 발명에 따른 부분 활성화 및 완전 활성화 방법에 따라 동작되는 본 발명에 따른 반도체 메모리장치에서는, 로우디코더가 프리차지 동작에서 X축 선택신호들(PXI0-PXI2)을 모두 논리"로우"레벨로 미리 비활성화시키고 다음에 정상동작시 활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호만을 논리"하이"레벨로 활성화시킨다.
칼럼디코더는 프리차지 동작에서 Y축 선택신호들(YBLSEL0-YBLSEL3)을 모두 논리"하이"레벨로 미리 활성화시키고, 다음에 정상동작시에는 활성화시키고자 하는 서브 메모리셀 블록들과 동일한 X축에 배치되는 서브 메모리셀 블록들에 대응되는 Y축 선택신호만을 논리"로우"레벨로 비활성화시킨다. 리프레쉬 동작시에는 칼럼디코더는 Y축 선택신호들(YBLSEL0-YBLSEL3)을 모두 논리"하이"레벨로 그대로 유지시킨다.
이와 같이 동작되는 로우디코더 및 칼럼디코더를 구성하는 것은 당업자에게 용이한 것이므로 여기에서 이들에 대한 상세한 회로는 생략된다.
이상에서와 같이 본 발명에서는 정상동작시에는 Y축 선택신호들(YBLSEL0-YBLSEL3)중 하나만이 승압전압 레벨로부터 접지전압 레벨로 토글(Toggle)하고 리프레쉬 동작시에는 모든 Y축 선택신호들(YBLSEL0-YBLSEL3)이 토글링없이 프리차지 상태인 승압전압 레벨을 그대로 유지한다. 이와 같이 종래기술과 달리 본 발명에서는리프레쉬 동작시에 Y축 선택신호들(YBLSEL0-YBLSEL3)의 토글링이 없으므로 승압전압의 전하소모가 크게 감소된다. 즉 전류소모가 크게 감소된다. 따라서 승압전압 발생기, 즉 VPP active kicker의 용량을 정상동작용과 리프레쉬 동작용을 위해 별도로 설계할 필요가 없다.
도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 부분 활성화 및 완전 활성화 제어방법과 이에 따라 동작하는 반도체 메모리장치는 리프레쉬 동작시 승압전압의 전하 소모량을 크게 감소시키는 장점이 있다.

Claims (10)

  1. X축 방향과 Y축 방향으로 순차적으로 배열되고 정상동작시에는 대응되는 X축 선택신호의 활성화와 대응되는 Y축 선택신호의 활성화에 응답하여 Y축 방향으로 두 개씩 부분 활성화(Partial activation)되는 복수개의 서브 메모리셀 블록들을 구비하는 반도체 메모리장치의 부분 활성화 제어방법에 있어서,
    X축 선택신호들을 모두 논리"로우"레벨로 비활성화시키는 단계;
    Y축 선택신호들을 모두 논리"하이"레벨로 활성화시키는 단계;
    활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호만을 논리"하이"레벨로 활성화시키는 단계; 및
    상기 활성화시키고자 하는 서브 메모리셀 블록들과 동일한 X축에 배치되며 비활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 Y축 선택신호만을 논리"로우"레벨로 비활성화시키는 단계를 구비하는 것을 특징으로 하는 부분 활성화 제어방법.
  2. 제1항에 있어서, 상기 반도체 메모리장치의 리프레쉬 동작시에는 상기 Y축 선택신호들이 모두 논리"하이"레벨로 그대로 유지되는 것을 특징으로 하는 부분 활성화 제어방법.
  3. 제2항에 있어서, 상기 논리"로우"레벨은 접지전압 레벨이고 상기 논리"하이"레벨은 상기 반도체 메모리장치의 동작 전원전압보다 높은 승압전압 레벨인 것을 특징으로 하는 부분 활성화 제어방법.
  4. 제1항에 있어서, 상기 X축 방향과 상기 Y축 방향은 직교하는 것을 특징으로 하는 부분 활성화 제어방법.
  5. X축 방향과 Y축 방향으로 순차적으로 배열되고 정상동작시에는 대응되는 X축 선택신호의 활성화와 대응되는 Y축 선택신호의 활성화에 응답하여 Y축 방향으로 두 개씩 부분 활성화(Partial activation)되는 복수개의 서브 메모리셀 블록들을 구비하는 반도체 메모리장치의 활성화 제어방법에 있어서,
    X축 선택신호들을 모두 논리"로우"레벨로 비활성화시키는 단계;
    Y축 선택신호들을 모두 논리"하이"레벨로 활성화시키는 단계;
    활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호만을 논리"하이"레벨로 활성화시키는 단계;
    정상동작시에는 상기 활성화시키고자 하는 서브 메모리셀 블록들과 동일한 X축에 배치되며 비활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 Y축 선택신호만을 논리"로우"레벨로 비활성화시키는 단계; 및
    리프레쉬 동작시에는 상기 Y축 선택신호들을 모두 논리"하이"레벨로 유지시키는 단계를 구비하는 것을 특징으로 하는 활성화 제어방법.
  6. 제5항에 있어서, 상기 논리"로우"레벨은 접지전압 레벨이고 상기 논리"하이"레벨은 상기 반도체 메모리장치의 동작 전원전압보다 높은 승압전압 레벨인 것을 특징으로 하는 활성화 제어방법.
  7. 제5항에 있어서, 상기 X축 방향과 상기 Y축 방향은 직교하는 것을 특징으로 하는 활성화 제어방법.
  8. X축 방향과 Y축 방향으로 순차적으로 배열되는 복수개의 서브 메모리셀 블록들;
    대응되는 X축 선택신호의 활성화와 대응되는 Y축 선택신호의 활성화에 응답하여 Y축 방향으로 두 개씩의 서브 메모리셀 블록들을 활성화시키는 복수개의 제어회로들;
    X축 선택신호들을 모두 논리"로우"레벨로 미리 비활성화시키고, 다음에 활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 X축 선택신호만을 논리"하이"레벨로 활성화시키는 로우디코더; 및
    Y축 선택신호들을 모두 논리"하이"레벨로 미리 활성화시키고, 다음에 정상동작시에는 활성화시키고자 하는 서브 메모리셀 블록들과 동일한 X축에 배치되며 비활성화시키고자 하는 서브 메모리셀 블록들에 대응되는 Y축 선택신호만을 논리"로우"레벨로 비활성화시키고, 리프레쉬 동작시에는 상기 Y축 선택신호들을 모두 논리"하이"레벨로 유지시키는 칼럼 디코더를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 논리"로우"레벨은 접지전압 레벨이고 상기 논리"하이"레벨은 상기 반도체 메모리장치의 동작 전원전압보다 높은 승압전압 레벨인 것을 특징으로 하는 반도체 메모리장치.
  10. 제8항에 있어서, 상기 X축 방향과 상기 Y축 방향은 직교하는 것을 특징으로 하는 반도체 메모리장치.
KR10-2002-0025132A 2002-05-07 2002-05-07 승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법 KR100416624B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0025132A KR100416624B1 (ko) 2002-05-07 2002-05-07 승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법
US10/392,413 US6819623B2 (en) 2002-05-07 2003-03-19 Integrated circuit memory devices having efficient column select signal generation during normal and refresh modes of operation and methods of operating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0025132A KR100416624B1 (ko) 2002-05-07 2002-05-07 승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법

Publications (2)

Publication Number Publication Date
KR20030087175A KR20030087175A (ko) 2003-11-13
KR100416624B1 true KR100416624B1 (ko) 2004-01-31

Family

ID=29417338

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0025132A KR100416624B1 (ko) 2002-05-07 2002-05-07 승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법

Country Status (2)

Country Link
US (1) US6819623B2 (ko)
KR (1) KR100416624B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864624B1 (ko) * 2007-03-31 2008-10-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR100873616B1 (ko) * 2007-04-11 2008-12-12 주식회사 하이닉스반도체 컬럼 디코더 및 그를 이용한 반도체 메모리 장치
KR101040244B1 (ko) 2009-09-30 2011-06-09 주식회사 하이닉스반도체 메인 디코딩 회로 및 이를 포함하는 반도체 메모리 장치
KR101097437B1 (ko) 2009-10-12 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 데이터 입출력 방법
KR101047059B1 (ko) * 2009-10-30 2011-07-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101027695B1 (ko) * 2009-10-30 2011-04-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR102493814B1 (ko) * 2016-06-29 2023-02-02 에스케이하이닉스 주식회사 메모리 장치
US10817493B2 (en) * 2017-07-07 2020-10-27 Raytheon Company Data interpolation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
US5875133A (en) * 1995-07-21 1999-02-23 Seiko Epson Corporation Semiconductor memory device and a method for stepping up its word lines
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
US6421295B1 (en) * 2001-02-14 2002-07-16 Elite Semiconductor Memory Technology Inc. DRAM circuit and its sub-word line driver

Also Published As

Publication number Publication date
KR20030087175A (ko) 2003-11-13
US6819623B2 (en) 2004-11-16
US20030214859A1 (en) 2003-11-20

Similar Documents

Publication Publication Date Title
JP4452463B2 (ja) レイアウト面積を減らし、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置
US7460430B2 (en) Memory devices having reduced coupling noise between wordlines
US7151710B2 (en) Semiconductor memory device with data input/output organization in multiples of nine bits
KR100416624B1 (ko) 승압전압의 전하 소모량을 감소시키기 위한 수단을구비하는 반도체 메모리 장치 및 이의 부분 활성화 및 완전 활성화 제어방법
KR20000044565A (ko) 반도체 메모리 장치 및 그의 리프레시 방법
US7187615B2 (en) Methods of selectively activating word line segments enabled by row addresses and semiconductor memory devices having partial activation commands of word line
US5936897A (en) Semiconductor storage device capable of fast writing operation
KR100407564B1 (ko) 반도체 메모리 장치의 서브-워드 라인 구동 회로
US20110249523A1 (en) Semiconductor memory device with a sense amplifier controller for maintaining the connection of a previously selected memory cell array
KR100425470B1 (ko) Ｄｒａｍ 장치에서 리프레쉬 동작시의 잡음 피크를감소시키기 위한 부분 리프레쉬 방법 및 부분 리프레쉬 회로
KR100516695B1 (ko) 반도체 메모리 소자의 로오 액티브 방법
KR20010017947A (ko) 불휘발성 강유전체 메모리 소자의 구동회로
KR100334573B1 (ko) 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치
US20080080284A1 (en) Method and apparatus for refreshing memory cells of a memory
US10622031B1 (en) Power noise reduction technique for high density memory with gating
KR20040029536A (ko) 네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그동작 방법, 그리고 이를 포함하는 메모리 시스템
KR100934857B1 (ko) 워드라인 구동 장치
KR100900783B1 (ko) 피크 전류를 감소시키는 제어 장치
KR20010017198A (ko) 센싱 잡음 및 센싱 전류를 감소시키는 반도체 메모리장치
KR20060095262A (ko) 반도체 메모리 장치
US6404692B1 (en) Semiconductor memory
KR20030004692A (ko) 동작모드에 따라 구별된 전원전압을 사용하는 로우디코더를 가지는 반도체 메모리 장치 및 그에 따른 로우디코더의 제어방법
KR20010087025A (ko) 서브 워드 라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 반도체 메모리 장치
KR20040006112A (ko) 트윈 셀 구조의 리프레쉬 타입 반도체 메모리 장치
KR20070000713A (ko) 전력 절감형 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee