KR20040029536A - 네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그동작 방법, 그리고 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그 동작 방법, 그리고 이를 포함하는 메모리 시스템이 개시된다. 본 발명의 메모리 장치는 다수개의 뱅크들, 프로그래밍 레지스터, 그리고 제어부를 포함한다. 프로그래밍 레지스터는 기입 동작시 뱅크들 중 몇개의 뱅크에 동시 기입할 건지에 대한 동시 기입 정보를 저장하는 모드 레지스터이다. 제어 블락은 독출 동작시 메모리 장치로 입력되는 어드레스 신호들에 의해 선택된 뱅크에 대한 정보를 저장하는 뱅크 상태 저장부와, 뱅크 상태 저장부의 정보를 검출하여 선택된 뱅크 이외의 다른 뱅크를 선택하여 독출 동작을 수행하고 선택된 다른 뱅크에 대한 정보를 뱅크 상태 저장부로 보내는 뱅크 상태 검출부, 그리고 메모리 장치의 로우 사이클 시간(tRC) 규정의 클럭 사이클 경과 마다 뱅크 상태 레지스터를 리셋시키는 tRC 정보부를 포함한다. 따라서, 본 발명에 의하면 메모리 장치 내 소정의 뱅크들로의 기입 동작을 수행한 후 이들 뱅크들로부터의 독출 동작이 이루어져 연속적인 데이터 출력이 가능하기 때문에 버스 효율이 상당히 높다.

Description

네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그 동작 방법, 그리고 이를 포함하는 메모리 시스템{Memory device having high bus efficiency of network and the operation method thereof and memory system including the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 네트워크 시스템 내 높은 버스 효율을 갖는 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 DRAM은 시스템 내 CPU의 요구에 따라 버스를 통해 디지털 신호를 전송하거나 받아들이는 소자이다. 신호(bit) 전송이라는 관점에서 DRAM은 데이터 너비(width)나 데이터 출력 버퍼의 구동력 등의 전기 신호 전송의 최적화에 초점이 모아져 왔었다. 즉, CPU의 요구에 따른 외부로의 신속(speed)하고 정확한(S/N 비) 신호 전송을 추구해 왔다. 그러나, DRAM이 네트워크 시스템에 응용되면서 신호의 전송 보다는 정보의 신속 정확한 전송이 중요시되고 있다. 정보의 전송이라는 관점에서 DRAM과 전송 개체들 간의 원활한 데이터 전달이 요구된다. 이에 따라 버스 상의 아이들(idle) 시간이 없도록 전송 효율을 높이는 방안이 개발되고 있다.
도 1은 일반적인 DDR DRAM의 블락 다이어그램을 나타내는 도면이다. 이를 참조하면, DDR DRAM(100)은 어드레스 레지스터(110)로 입력되는 클럭 신호(CLK)에 응답하여 어드레스 신호(ADD)들을 뱅크 선택부(120), 로우 버퍼(130), 칼럼 버퍼(140)로 전달한다. 뱅크 선택부(120)와 로우 버퍼(130)의 출력은 로우 디코더(150)에 의해 디코딩되고 칼럼 버퍼(140)의 출력은 칼럼 디코더(160)에 의해 디코딩된다. 다수개의 뱅크들로 구성되는 메모리 블락(170)에서는 로우 디코더(150)와 칼럼 디코더(160)에 의해 활성화되는 워드라인과 비트라인에 해당되는 메모리 셀들이 선택되고, 기입 동작시 데이터 입력 레지스터(230)로 입력되는 데이터(DQi)는 선택된 메모리 셀들로 기입되고 독출 동작시 선택된 메모리 셀들의 데이터들은 센스 앰프(180)와 출력 버퍼(220)를 통해 데이터 입출력 신호(DQi)로출력된다. 출력되는 데이터 입출력 신호(DQi)는 레이턴시 정보와 버스트 길이 정보(210)에 따라 다양하게 구현될 수 있다. 레이턴시 정보와 버스트 길이 정보(210)는 타이밍 레지스터(190)로 입력되는 클럭 신호(CLK)와 다수개의 제어 신호들(CKE, /CS, /RAS, /CAS, /WE)에 따라 프로그래밍 레지스터(200)에 저장된다.
이러한 DDR DRAM(100)의 동작은 도 2의 동작 타이밍도를 참조하여 설명한다. 설명의 편의를 위하여, DDR DRAM(100)은 로우 사이클 시간(row cycle time: 이하 "tRC"라고 칭한다)이 10 클럭 사이클(10*tCK)로, 라스-투-카스 지연 시간(/RAS to /CAS delay time: 이하 "tRCD"라고 칭한다)이 3 클럭 사이클(3*tCK)로, 그리고 카스 레이턴시(CAS LATENCY: 이하 "CL"이라고 칭한다)가 3으로 설정되는 예에 대하여 설명한다.
도 2를 참조하면, 첫번째 액티브 로우 명령(A0)이 클럭 0에서 입력되고 이로부터 tRCD 시간 후, 클럭 3에서 첫번째 액티브 로우에 대한 독출 명령(R0)이 입력된다. 이 후, CL=3에 해당하는 클럭 사이클 후, 클럭 6에서 데이터 입출력 신호(DQi) 라인으로 제1 데이터(Q0)가 출력된다. 두번째 액티브 로우 명령(A1)은 제1 액티브 로우 명령(A0)의 클럭 0으로부터 tRC 시간 후인 클럭 10에서 입력된다. 이 후, tRCD 시간 후인 클럭 13에서 두번째 액티브 로우에 대한 독출 명령(R1)이 들어오고, CL=3에 해당하는 클럭 사이클 후 클럭 16에서 제2 데이터(Q1)가 출력된다.
한편, 통신 장비 고속화에 이러한 DDR DRAM을 이용하여 네트워크 시스템을 구현하게 되면 데이터 억세스 시간의 단축으로 인하여 데이터 전송 시간이 짧아져서 고속 동작이 가능해진다. 그리고, 네트워크 시스템의 입장에서 보면 시스템 내 버스 라인을 통해 전송되는 데이터들이 휴지기(suspension) 또는 아이들(idle) 시간 없이 전송되는 즉, 버스 효율이 높은 특성이 기대된다.
그런데, 앞서 설명한 DDR DRAM(100, 도 1)의 동작 타이밍을 살펴보면, 데이터 입출력 신호(DQi) 라인으로 실리는 제1 데이터(Q0)와 제2 데이터(Q1) 사이의 버스 효율은 10 클럭 중에서 2 클럭에서만 제1 데이터(Q0)가 실리는 즉, 20% 정도에 불과하다. 이는 한번의 tRC 시간 동안 한번의 억세스만이 가능하기 때문에 단위 시간당 전송되는 데이터량이 줄어들어 네트워크 시스템에는 적당하지 못한 문제점이 있다.
따라서, 네트워크 시스템에 사용될 수 있는 높은 버스 효율을 갖는 메모리 장치가 요구된다.
본 발명의 목적은 높은 버스 효율을 갖는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치의 동작 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 높은 버스 효율을 갖는 메모리 시스템을 제공하는 데 있다.
도 1은 일반적인 DDR DRAM의 블락 다이어그램을 나타내는 도면이다.
도 2는 도 1의 DDR DRAM의 동작 타이밍을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 메모리 장치 내 제어 로직부를 나타내는 도면이다.
도 5는 도 3의 메모리 장치의 동작 타이밍을 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 7은 도 6의 메모리 시스템의 동작 타이밍을 나타내는 도면이다.
도 8은 도 7의 타이밍도에 대한 비교로서 일반적인 메모리 메모리 시스템의 동작 타이밍를 나타내는 도면이다.
상기 목적을 달성하기 위하여, 본 발명의 메모리 장치는 다수개의 뱅크들, 프로그래밍 레지스터, 그리고 제어부를 포함한다. 뱅크들에는 행들 및 열들로 복수개의 메모리 셀들이 배열된다. 프로그래밍 레지스터는 기입 동작시 뱅크들 중 몇개의 뱅크에 동시 기입할 건지를 나타내는 동시 기입 정보를 저장한다. 제어부는 독출 동작시 동시 기입 정보에 응답하여 기입 동작을 수행한 뱅크들 중 어느 하나를 선택하여 선택된 뱅크 내 메모리 셀 데이터 독출을 지시한다.
바람직하기로, 제어부는 독출 동작시 메모리 장치로 입력되는 어드레스 신호들에 의해 선택된 뱅크에 대한 정보를 저장하는 뱅크 상태 저장부와, 뱅크 상태 저장부의 정보를 검출하여 선택된 뱅크 이외의 다른 뱅크를 선택하여 독출 동작을 수행하고 선택된 다른 뱅크에 대한 정보를 뱅크 상태 저장부로 보내는 뱅크 상태 검출부, 그리고 메모리 장치의 로우 사이클 시간(tRC) 규정의 클럭 사이클 경과마다 뱅크 상태 레지스터를 리셋시키는 tRC 정보부를 포함한다. 프로그래밍 레지스터는 메모리 장치 내 모드 레지스터이다.
상기 다른 목적을 달성하기 위하여, 본 발명은 동일한 데이터가 기입된 2개 이상의 뱅크들로부터 하나의 뱅크를 선택하여 데이터 독출하는 메모리 장치의 동작 방법에 있어서, 기입 동작 시 다수개의 상기 뱅크들 중 몇개의 뱅크들로 동시 기입 동작을 수행할 건지를 나타내는 동시 기입 신호가 저장되는 단계와, 동시 기입 신호에 응답하여 해당 뱅크들로 기입 동작을 수행하는 단계와, 기입 동작을 수행한 뱅크들 중 어느 하나의 뱅크를 선택하여 독출 동작을 수행하고 독출된 뱅크에 대한 정보를 뱅크 상태 저장부에 저장하는 단계와, 다음 독출 동작시 독출된 뱅크 이외의 다른 뱅크를 선택하여 독출 동작을 수행하는 단계와, 메모리 장치의 로우 사이클 시간(tRC) 규정 클럭 사이클 경과마다 뱅크 상태 저장부를 리셋시키는 단계를 포함한다. 동시 기입 신호는 메모리 장치의 모드 레지스터에 저장된다.
상기 또다른 목적을 달성하기 위하여, 본 발명의 메모리 시스템은 2 이상의 N개의 메모리 장치들을 갖는 메모리 시스템에 있어서, 제1 내지 제N 칩 선택 신호들에 각각 인에이블되고 기입 동작 및 독출 동작을 수행하는 N개의 메모리 장치들과, 기입 동작시 제1 내지 제N 칩 선택 신호들 중 2개 이상이 인에이블되어 해당 메모리 장치들로의 기입 동작을 동시에 지시하고 독출 동작시 해당 뱅크들의 제1 내지 제N 칩 선택 신호들이 개별적으로 인에이블되어 해당 뱅크들의 독출 동작을 따로 지시하는 메모리 콘트롤러를 포함한다.
따라서, 본 발명에 의하면 메모리 장치 내 소정의 뱅크들로의 기입 동작을 수행한 후 이들 뱅크들로부터의 독출 동작이 이루어져 연속적인 데이터 출력이 가능하기 때문에 버스 효율이 상당히 높다. 이에 따라 네트워크 시스템에 사용되기 적합하다.
도 3은 본 발명의 일실시예에 따른 메모리 장치를 나타내는 도면이다. 이를 참조하면, 메모리 장치(300)는 도 1의 메모리 장치(100)와 같이 어드레스 레지스터(110), 뱅크 선택부(120), 로우 버퍼(130), 칼럼 버퍼(140), 로우 디코더(150), 칼럼 디코더(160), 다수개의 뱅크들(170), 센스 앰프(180), 타이밍 레지스터(190), 프로그래밍 레지스터(200), 레이턴시 및 버스트 길이 제어부(210), 그리고 출력 버퍼(220)를 포함하고, 제어부(310)와 커맨드 디코더(320)를 더 포함한다. 프로그래밍 레지스터(200)는 다수개의 뱅크들 중 몇개의 뱅크에 동시에 기입할 건지에 대한 동시 기입 정보를 저장한다. 커맨드 디코더(320)는 타이밍 레지스터(190)로 입력되는 제어 신호들(CLK, CKE, /CS, /RAS, /CAS, /WE)의 조합에 의해기입 신호(WRITE)와 독출 신호(READ)를 발생한다. 제어부(310)는 구체적으로 도 4에 도시되어 있다.
도 4를 참조하면, 제어부(310)는 뱅크 상태 저장부(410), 뱅크 상태 검출부(420), 그리고 tRC 정보부(430)를 포함한다. 뱅크 상태 저장부(410)는 다수개의 레지스터들을 구비하는 데, 도 1의 메모리 장치(100)가 4개의 뱅크로 구성되는 예에서 각 뱅크들의 상태를 나타내기 위해 4개의 레지스터들(411, 412, 413, 414)로 구성된다. 뱅크 상태 저장부(410)는 어드레스 신호(ADD), 독출 신호(READ) 그리고 프로그래밍 레지스터(MRS)에 응답하여 현재 사용되고 있는 뱅크에 대한 정보를 저장한다. 뱅크 상태 저장부(410)는 프로그래밍 레지스터(MRS)에 저장된 동시 기입 정보에 응답하여 해당 뱅크들로의 기입 동작을 수행한 후, 해당 뱅크들에 대응되는 레지스터들(411, 412, 413, 414)을 "0" 상태로 초기화시킨다. 이 후, 독출 동작시 어드레스 신호(ADD)가 제1 뱅크(BANK0)를 선택할 경우 뱅크 상태 저장부(410) 내 제1 레지스터(411)는 "1" 상태로 저장된다. 이 후, 다음번 독출 동작시 어드레스 신호(ADD)가 제3 뱅크(BANK2)를 선택하는 경우 뱅크 상태 저장부(410) 내 제3 레지스터(413)는 "1" 상태로 저장된다.
뱅크 상태 검출부(420)는 뱅크 상태 저장부(410) 내 레지스터들(411, 412, 413, 414)의 값을 모니터링하고, 현재 독출 명령과 함께 입력되는 어드레스 신호(ADD)가 이전 독출 명령시 사용되었던 뱅크들, 예컨대 제1 뱅크(BANK0) 또는 제3 뱅크(BANK2)를 선택하는 지를 검사한다. 만약, 현재 입력되는 어드레스 신호(ADD)가 이전 독출 명령시 사용되었던 제1 뱅크(BANK0)를 선택한다면, 뱅크 상태 검출부(420)는 뱅크 상태 저장부(410) 내 제2 또는 제4 레지스터들(412, 414)의 "0"인 값이 나타내는 즉, 이전 독출 명령시 사용되지 않은 제2 또는 제4 뱅크(BANK1, BANK3)를 선택하도록 뱅크 선택부(120, 도 3)를 동작시킨다. 이와 아울러, 현재 선택되는 뱅크가 제2 뱅크(BANK1)로 결정되면 뱅크 상태 검출부(420)는 뱅크 상태 저장부(410) 내 제2 레지스터(412)의 "0" 값을 "1" 값으로 변경시킨다.
tRC 정보부(430)는 로우 사이클 시간(tRC) 규정의 클럭 사이클 경과마다 리셋 신호(RESET)를 발생하여 뱅크 상태 저장부(410) 내 레지스터들(411, 412, 413, 414)을 "0" 값으로 리셋시킨다. 이와는 달리, 프로그래밍 레지스터(MRS)에 저장된 동시 기입 신호에 응답하여 해당 뱅크들로의 기입 동작을 수행한 후 해당 뱅크들에 대응되는 레지스터들(411, 412, 413, 414)을 "0" 상태로 리셋시킬 수도 있다.
도 5는 도 3의 메모리 장치(300)의 독출 동작 타이밍을 나타내는 도면이다. 앞서 도 2에서 설명한 바와 마찬가지로, tRC 시간은 10 클럭 사이클(10*tCK)로, tRCD 시간은 3 클럭 사이클(3*tCK)로, 그리고 CL은 3으로 설정되는 예에 대하여 기술한다. 도 5를 참조하면, 제1 로우 사이클(tRC) 동안 제1 액티브 로우 명령(A0)이 클럭 0에서 입력되고 이로부터 tRCD 시간 후, 클럭 3에서 제1 액티브 로우에 대한 제1 독출 명령(R0)이 입력되고, 제2 액티브 로우 명령(A1)이 클럭 2에서 입력되고 이로부터 tRCD 시간 후, 클럭 5에서 제2 액티브 로우에 대한 제2 독출 명령(R1)이 입력된다. 그리고, 제3 액티브 로우 명령(A2)이 입력되는 클럭 4로부터 tRCD 시간 후 클럭 7에서 제3 액티브 로우에 대한 제3 독출 명령(R2)이 입력되고, 제4 액티브 로우 명령(A3)이 입력되는 클럭 6으로부터 tRCD 시간 후 클럭 9에서 제4 액티브 로우에 대한 제4 독출 명령(R3)이 입력된다. 제1 독출 명령(R0)이 입력되는 클럭 3으로부터 CL=3에 해당하는 클럭 사이클 후, 클럭 6에서 데이터 입출력 신호(DQi) 라인으로 제1 데이터(Q0)가 출력된다. 제2 독출 명령(R1)이 입력되는 클럭 5로부터 CL =3에 해당하는 클럭 사이클 후 클럭 8에서 제2 데이터(Q1)가, 제3 독출 명령(R2)이 입력되는 클럭 7로부터 CL=3에 해당하는 클럭 사이클 후 클럭 10에서 제3 데이터(Q2)가, 그리고 제4 독출 명령(R3)이 입력되는 클럭 9로부터 CL=3에 해당하는 클럭 사이클 후 클럭 12에서 제4 데이터(Q3)가 각각 출력된다.
여기에서, 제1 내지 제4 데이터들(Q0, Q1, Q2, Q3)은 메모리 장치(300)의 입출력 사양(configuration)에 따라 다양한 비트들, 예컨데 ×4, ×8, ×16, ×32 등으로 출력될 수 있다. 그리고 제1 내지 제4 데이터들(Q0, Q1, Q2, Q3)은 tRRD 시간 만큼의 간격을 두고 순차적으로 발생될 수도 있다. tRRD 시간은 로우 액티브- 투 -로우 액티브 지연(row active to row active delay) 시간을 나타내는 것으로, 로우 액티브에 따른 센스앰프의 동작으로 전원 레벨의 변동으로 인한 오동작을 방지하기 위한 최소한의 시간 규정이다. 도 5의 동작 타이밍도에서는 tRRD 시간이 2클럭 사이클 정도로 설정되는 예를 나타낸 것이다.
다음으로, 제2 로우 사이클(tRC)은 클럭 10을 시작점으로 제1 로우 사이클(tRC)과 거의 동일한 타이밍이므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.
이러한 동작 타이밍을 갖는 메모리 장치(300, 도 3)의 데이터 입출력 라인(DQi)을 살펴보면, tRC 시간인 10 클럭들 중에서 8 클럭들에서 제1 내지 제4데이터들(Q0, Q1, Q2, Q3)이 실리는 즉, 80%의 버스 효율을 갖는다. 이는 종래의 도 2에서 설명한 20%의 버스 효율에 비하면 상당히 높은 버스 효율을 갖는다는 것을 의미한다. 그리고 이 버스 효율은 CL 값 또는 tRCD 시간 규정에 따라 매 클럭 마다 데이터 입출력 라인(DQi)에 데이터가 실리도록 설정할 수도 있기 때문에 거의 100%에 가깝게 설정될 수도 있다.
한편, 본 발명의 메모리 장치(300, 도 3)는 기입 동작시 4개의 뱅크들(BANK0, BANK1, BANK2, BANK3)에 동시에 기입하기 때문에, 사용 가능한 메모리 용량은 원래의 메모리 용량 대비 1/4 정도로 작아진다. 그러나, 통신망에서는 메모리 용량보다는 버스 효율이 높은 기능이 휠씬 선호되기 때문에, 본 발명의 메모리 장치(300, 도 3)는 통신망에 사용되는 네트워크 DRAM으로 사용하기에 적합하다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 도면이다. 이를 참조하면, 메모리 시스템(600)은 메모리 콘트롤러(610), 제1 메모리 장치(620), 그리고 제2 메모리 장치(630)를 포함한다. 메모리 콘트롤러(610)는 제1 칩 선택 신호(CS0)와 제2 칩 선택 신호(CS1)를 발생하여 제1 메모리 장치(620)와 제2 메모리 장치(630)를 선택한다. 메모리 콘트롤러(610)에서 발생되는 명령(CMD)인 독출(READ) 또는 기입(WRITE) 명령에 따라 제1 메모리 장치(620)와 제2 메모리 장치(630)의 동작 모드가 결정된다.
메모리 시스템(600)의 동작은 도 7의 동작 타이밍도와 같다. 메모리 콘트롤러(610)는 기입 명령(WRITE)과 함께 제1 칩 선택 신호(CS0)와 제2 칩 선택신호(CS1)를 인에이블시켜 제1 메모리 장치(620)와 제2 메모리 장치(630)를 선택한다. 그리하여 기입 동작시 동일한 데이터가 제1 메모리 장치(620)와 제2 메모리 장치(630)로 동시에 기입된다. 이 후, 메모리 콘트롤러(610)는 독출 명령(READ)에 대하여 제1 칩 선택 신호(CS0)와 제2 칩 선택 신호(CS1)를 서로 반대로 활성화시킨다. 이에 따라 제1 메모리 장치(620)와 제2 메모리 장치(630)에서 출력되는 데이터들은 연속적으로 데이터 버스 라인(미도시)으로 출력된다.
본 실시예서는 예시적으로 2개의 메모리 장치들을 갖는 메모리 시스템에 대하여 기술하고 있으나, 2 이상의 N개의 메모리 장치들을 갖는 메모리 시스템에 대해서도 적용될 수 있음이 물론이다. 이에 따라 메모리 콘트롤러는 기입 동작시 N개의 메모리 장치들 중 2개 이상의 메모리 장치들을 인에이블시켜 해당 메모리 장치들로의 기입 동작을 동시에 지시하고, 독출 동작시 동시 기입 동작된 해당 뱅크들을 개별적으로 인에이블시켜 해당 뱅크들의 독출 동작을 따로 지시한다.
도 7의 동작 타이밍도에 대한 비교로써, 종래의 일반적인 메모리 시스템의 동작 타이밍도인 도 8을 참조하면, 기입 명령(WRITE)과 독출 명령(READ)에 대하여 제1 칩 선택 신호(CS0)와 제2 칩 선택 신호(CS1)는 서로 반대로 활성화된다. 이는 제1 메모리 장치(620) 또는 제2 메모리 장치(630)가 제1 칩 선택 신호(CS0) 또는 제2 칩 선택 신호(CS1)에 선택될 때 마다 데이터 기입 동작 또는 독출 동작이 이루어지기 때문에, 데이터 버스 라인으로 출력되는 데이터들은 연속적이지 못한 단점이 있다.
따라서, 도 7의 동작 타이밍도처럼 동작되는 메모리 시스템(600, 도 6) 또한높은 버스 효율이 요구되는 네트워크 시스템 등에 적합하다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 즉, 기입 명령시 동시에 4개의 뱅크들 모두로 기입 동작이 이루어지고 독출 명령시 4개의 뱅크들 중 하나의 뱅크를 선택하여 독출동작이 이루어지는 예에 대하여 기술하고 있으나, 이와 달리 4개의 뱅크들 중 2개의 뱅크들로의 기입 동작을 수행한 후 2개의 뱅크등 중 하나의 뱅크를 선택하여 독출 동작을 수행할 수 있음은 물론이다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능하다.
상술한 본 발명에 의하면, 메모리 장치 내 소정의 뱅크들로의 기입 동작을 수행한 후 이들 뱅크들로부터의 독출 동작이 이루어져 연속적인 데이터 출력이 가능하기 때문에 버스 효율이 상당히 높다. 이에 따라 네트워크 시스템에 사용되기 적합하다.

Claims (10)

  1. 행들 및 열들로 배열되는 복수개의 메모리 셀들을 갖는 다수개의 뱅크들;
    기입 동작시, 상기 뱅크들 중 몇개의 뱅크에 동시에 기입할 건지에 대한 동시 기입 정보를 저장한 프로그래밍 레지스터; 및
    독출 동작시, 상기 동시 기입 정보에 응답하여 상기 기입 동작을 수행한 뱅크들 중 어느 하나를 선택하여, 상기 선택된 뱅크 내 상기 메모리 셀 데이터를 독출하는 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제어부는
    상기 독출 동작시, 상기 메모리 장치로 입력되는 어드레스 신호들에 의해 선택된 뱅크에 대한 정보를 저장하는 뱅크 상태 저장부; 및
    상기 뱅크 상태 저장부의 정보를 검출하여 상기 선택된 뱅크 이외의 다른 뱅크를 선택하여 독출 동작을 수행하고, 상기 선택된 다른 뱅크에 대한 정보를 상기 뱅크 상태 저장부로 보내는 뱅크 상태 검출부를 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 제어부는
    상기 동시 기입 정보에 응답하여 해당 뱅크들로의 상기 기입 동작을 수행한 후 상기 해당 뱅크들에 대응되는 상기 뱅크 상태 저장부를 리셋시키는 것을 특징으로 하는 메모리 장치.
  4. 제2항에 있어서, 상기 제어부는
    상기 메모리 장치의 로우 사이클 시간 규정의 클럭 사이클 경과 마다 상기 뱅크 상태 저장부를 리셋시키는 tRC 정보부를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 프로그래밍 레지스터는
    상기 메모리 장치 내 모드 레지스터인 것을 특징으로 하는 메모리 장치.
  6. 동일한 데이터가 기입된 2개 이상의 뱅크들로부터 하나의 뱅크를 선택하여 데이터 독출하는 메모리 장치의 동작 방법에 있어서,
    기입 동작 시 다수개의 상기 뱅크들 중 몇개의 뱅크들로 동시 기입 동작을 수행할 건지를 나타내는 동시 기입 신호가 저장되는 단계;
    상기 동시 기입 신호에 응답하여 해당 뱅크들로 기입 동작을 수행하는 단계;
    상기 기입 동작을 수행한 뱅크들 중 어느 하나의 뱅크를 선택하여 독출 동작을 수행하고, 독출된 뱅크에 대한 정보를 뱅크 상태 저장부에 저장하는 단계; 및
    다음 독출 동작시 상기 독출된 뱅크 이외의 다른 뱅크를 선택하여 상기 독출 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제6항에 있어서, 상기 메모리 장치의 동작 방법은
    상기 동시 기입 정보에 응답하여 해당 뱅크들로의 상기 기입 동작을 수행한 후 상기 해당 뱅크들에 대응되는 상기 뱅크 상태 저장부를 리셋시키는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제6항에 있어서, 상기 메모리 장치의 동작 방법은
    상기 메모리 장치의 로우 사이클 시간(tRC) 규정의 클럭 사이클 경과마다 상기 뱅크 상태 저장부를 리셋시키는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 제6항에 있어서, 상기 동시 기입 신호는
    상기 메모리 장치의 모드 레지스터에 저장되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  10. 2 이상의 N개의 메모리 장치들을 갖는 메모리 시스템에 있어서,
    제1 내지 제N 칩 선택 신호들에 각각 인에이블되고 기입 동작 및 독출 동작을 수행하는 N개의 메모리 장치들; 및
    상기 기입 동작시 상기 제1 내지 제N 칩 선택 신호들 중 2개 이상이 인에이블되어 해당 메모리 장치들로의 상기 기입 동작을 동시에 지시하고, 상기 독출 동작시 상기 해당 뱅크들의 상기 제1 내지 제N 칩 선택 신호들이 개별적으로 인에이블되어 상기 해당 뱅크들의 독출 동작을 따로 지시하는 메모리 콘트롤러를 구비하는 것을 특징으로 하는 메모리 시스템.
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