CN113168861A - 执行行锤刷新操作的半导体装置 - Google Patents

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Abstract

本文公开了一种设备，其包括：存储器天花板阵列，其包括多个字线，每个字线耦合到多个存储器单元；以及控制电路，其被配置为响应于第一外部命令以时分方式激活第一内部信号和第二内部信号。响应于所述第一内部信号选择第一数量的所述字线，并且响应于所述第二内部信号选择第二数量的所述字线，所述第二数量小于所述第一数量。

Description

执行行锤刷新操作的半导体装置
背景技术
如果访问集中到诸如DRAM(动态随机存取存储器)的半导体装置中的同一字线，则耦合到与所述字线相邻的字线的存储器单元的信息存储特性会降低。为了解决所述问题，除了正常刷新操作之外，有时还对耦合到相邻字线的存储器单元执行刷新操作，以防止相关存储器单元的信息丢失。所述另外的刷新操作称为“行锤刷新”。
通常，执行行锤刷新操作以中断正常刷新操作。因此，如果行锤刷新操作的频率增加，则导致正常刷新操作的数量减小并且刷新周期变长的问题。
附图说明
图1是根据本公开第一实施例的半导体装置的框图。
图2是指示存储器片块的图。
图3是指示图1中示出的控制逻辑电路的一部分的框图。
图4是指示图1中示出的存储体行逻辑电路的一部分的框图。
图5是指示图5中示出的地址解码器的电路图。
图6是用于说明根据本公开第一实施例的半导体装置的操作的时序图。
图7A是用于说明根据本公开第一实施例的半导体装置响应于行激活信号的第一次出现的操作的示意图。
图7B是用于说明根据本公开第一实施例的半导体装置响应于行激活信号的第二次出现的操作的示意图。
图8是根据本公开第二实施例的半导体装置的框图。
图9是用于说明根据本公开第二实施例的半导体装置的操作的时序图。
图10A是用于说明根据本公开第二实施例的半导体装置响应于行激活信号的第一次出现的操作的示意图。
图10B是用于说明根据本公开第二实施例的半导体装置响应于行激活信号的第二次出现的操作的示意图。
图11是根据本公开第三实施例的半导体装置的框图。
图12A是用于说明根据本公开第三实施例的半导体装置响应于行激活信号的第一次出现的操作的示意图。
图12B是用于说明根据本公开第三实施例的半导体装置响应于行激活信号的第二次出现的操作的示意图。
图13A是用于说明在温度中等的情况下根据本公开第一实施例的半导体装置的操作的时序图。
图13B是用于说明在温度低的情况下根据本公开第一实施例的半导体装置的操作的时序图。
图13C是用于说明在温度高的情况下根据本公开第一实施例的半导体装置的操作的时序图。
图14A和14B是用于说明当发出全存储体刷新命令时的操作的时序图。
图15是用于说明当发出全存储体刷新命令时的另一个操作的时序图。
图16A至16D是用于说明当发出全存储体刷新命令时的又一操作的时序图。
图17是用于生成定时信号的电路的图。
图18是存储体控制电路的框图。
发明内容
本文公开了用于执行行锤刷新操作的示例性设备和方法。在本公开的实施例中，一种设备包括：存储器单元阵列，其包括多个字线，每个字线耦合到多个存储器单元；以及控制电路，其被配置为响应于第一外部命令以时分方式激活第一内部信号和第二内部信号。响应于第一内部信号选择多个字线中的第一数量的字线。响应于第二内部信号选择多个字线中的第二数量的字线，第二数量小于第一数量。
另外地或替代地，其还包括：第一地址存储电路，其存储响应于第一内部信号而更新的地址信号；第二地址存储电路，其存储响应于存储器单元阵列的访问历史而更新的地址信号；以及行逻辑电路，其被配置为响应于第一内部信号选择对应于从第一地址存储电路供应的地址信号的多个字线中的第一数量的字线，并且响应于第二内部信号选择对应于从第二地址存储电路供应的地址信号的多个字线中的第二数量的字线。
另外地或替代地，存储器单元阵列被分成多个存储器片块，行逻辑电路被配置为响应于第一内部信号同时选择第一数量的字线，每个字线属于多个存储器片块中的相应一个存储器片块，并且行逻辑电路被配置为响应于第二内部信号选择属于多个存储器片块中的一个存储器片块的字线中的一个。
另外地或替代地，在第一时间段期间选择多个字线中的第一数量的字线，在第二时间段期间选择多个字线中的第二数量的字线，并且第一时间段和第二时间段彼此不重叠。
另外地或替代地，在第一时间段期间，响应于第一内部信号选择对应于从第二地址存储电路供应的地址信号的多个字线中的第二数量的另一个字线。
另外地或替代地，在第二时间段期间，响应于第二内部信号选择对应于从第一地址存储电路供应的地址信号的多个字线中的第一数量的其它字线。
另外地或替代地，当控制信号处于第一状态时，控制电路被配置为响应于第一外部命令的第一次出现以时分方式激活第一内部信号和第二内部信号，并且被配置为响应于第一外部命令的第二次出现激活第二内部信号两次而不激活第一内部信号。
另外地或替代地，当控制信号处于第二状态时，控制电路被配置为响应于第一外部命令的第一次出现以时分方式激活第一内部信号和第二内部信号，并且被配置为响应于第一外部命令的第二次出现激活第一内部信号一次而不激活第二内部信号。
另外地或替代地，第一外部命令是每存储体刷新命令。
另外地或替代地，存储器单元阵列被分成包括第一存储器存储体和第二存储器存储体的多个存储器存储体，控制电路被配置为响应于第二外部命令以时分方式激活第一内部信号和第二内部信号，并且以时分方式激活第三内部信号和第四内部信号，响应于第一内部信号选择第一存储器存储体中的多个字线中的第一数量的字线，响应于第二内部信号选择第一存储器存储体中的多个字线中的第二数量的字线，响应于第三内部信号选择第二存储器存储体中的多个字线中的第一数量的字线，并且响应于第四内部信号选择第二存储器存储体中的多个字线中的第二数量的字线。
另外地或替代地，在第一时间段期间选择第一存储器存储体中的多个字线中的第一数量的字线，在第二时间段期间选择第一存储器存储体中的多个字线中的第二数量的字线，在第三时间段期间选择第二存储器存储体中的多个字线中的第一数量的字线，在第四时间段期间选择第二存储器存储体中的多个字线中的第二数量的字线，第一时间段和第二时间段彼此不重叠，并且第三时间段和第四时间段彼此不重叠。
另外地或替代地，第二时间段和第三时间段彼此部分重叠。
另外地或替代地，第二时间段和第四时间段彼此相同。
另外地或替代地，第二外部命令是全存储体刷新命令。
在本公开的另一个方面，一种设备包括：存储器单元阵列，其包括多个字线，每个字线耦合到多个存储器单元；以及控制电路，其被配置为响应于第一外部命令来激活第一内部信号。存储器单元阵列被分成第一组和第二组。响应于第一内部信号选择第一组中的多个字线中的第一数量的字线。响应于第一内部信号选择第二组中的多个字线中的第二数量的字线。第二数量小于第一数量。
另外地或替代地，响应于第一内部信号，同时选择第一组中的多个字线中的第一数量的字线和第二组中的多个字线中的第二数量的字线。
另外地或替代地，控制电路被配置为在响应于第一外部命令激活第一内部信号之后激活第二内部信号，响应于第二内部信号选择第二组中的多个字线中的第一数量的字线，并且响应于第二内部信号选择第一组中的多个字线中的第二数量的字线。
在本公开的另一个方面，一种设备包括：存储器单元阵列，其包括多个字线，每个字线耦合到多个存储器单元；以及控制电路，其被配置为响应于第一外部命令以时分方式激活第一内部信号和第二内部信号。所述设备还包括：第一地址存储电路，其存储响应于第一内部信号而更新的地址信号；第二地址存储电路，其存储响应于存储器单元阵列的访问历史而更新的地址信号；以及行逻辑电路。行逻辑电路被配置为响应于第一内部信号选择对应于从第一地址存储电路供应的地址信号的一或多个字线，并且响应于第二内部信号选择对应于从第二地址存储电路供应的地址信号的一或多个字线。
另外地或替代地，当控制信号处于第一状态时，控制电路被配置为响应于第一外部命令的第一次出现以时分方式激活第一内部信号和第二内部信号，并且被配置为响应于第一外部命令的第二次出现激活第二内部信号两次而不激活第一内部信号。
另外地或替代地，当控制信号处于第二状态时，控制电路被配置为响应于第一外部命令的第一次出现以时分方式激活第一内部信号和第二内部信号，并且被配置为响应于第一外部命令的第二次出现激活第一内部信号一次而不激活第二内部信号。
具体实施方式
下面将参考附图详细说明本发明的各种实施例。下面的详细描述涉及附图，所述附图通过说明的方式示出了可以实践本发明的具体方面和实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践本发明。在不脱离本发明的范围的情况下，可以利用其它实施例，并且可以进行结构、逻辑和电气改变。本文公开的各种实施例不必相互排斥，因为一些公开的实施例可以与一或多个其它公开的实施例组合以形成新的实施例。
根据图1中示出的第一实施例的半导体装置1是DRAM，并且包括八个存储器存储体BANK0至BANK7、相应地分配给存储器存储体BANK0至BANK7的存储体行逻辑电路12、控制半导体装置1的整个操作的控制逻辑电路14以及多个外部端子16。存储器存储体BANK0至BANK7在x方向上排列。存储器存储体BANK0至BANK7中的每个被分成在y方向上布置的八个存储器片块MAT0至MAT7。外部端子16包括相应地输入时钟信号CK和CKB、外部命令COM、外部地址信号ADD和数据屏蔽信号DM的外部端子，以及执行读取数据/写入数据DQ的输入/输出的外部端子。
如图2中示出的，每个存储器片块具有存储器单元阵列20，所述存储器单元阵列20包括在x方向上延伸的多个字线WL、在y方向上延伸的多个位线BL以及相应地位于字线WL和位线BL之间的交叉点处的多个存储器单元MC。在图2中示出的实例中，存储器单元阵列20在x方向上被分成两部分，并且选择字线WL的行解码器22放置在两个存储器单元阵列20之间。相应地选择位线BL的列解码器24在y方向上放置在存储器单元阵列20的两端上。存储器单元MC是DRAM单元，每个包括串联连接的单元晶体管和单元电容器。因为DRAM单元是易失性单元，所以需要通过周期性刷新操作来保持存储在DRAM单元中的数据。如果访问集中到同一字线WL，则耦合到与所述字线WL相邻的字线WL的存储器单元MC的信息存储特性会降低。因此，除了正常刷新操作之外，还应执行行锤刷新操作，以防止耦合到与访问集中的字线WL相邻的字线WL的存储器单元MC中的信息丢失。
图3是指示图1中示出的控制逻辑电路14的相关部分的配置的框图。如图3中示出的，控制逻辑电路14具有输入外部地址信号ADD的地址缓冲器31和输入外部命令信号COM的命令解码器32。当外部命令信号COM指示激活命令时，命令解码器32激活激活信号ACT；当外部命令信号COM指示读取命令或写入命令时，激活读取/写入信号RW；并且当外部命令信号COM指示刷新命令时，激活刷新信号AREF。当激活激活信号ACT时，地址缓冲器31输出外部地址信号ADD作为行地址XADD，并且当激活读取/写入信号RW时，输出外部地址信号ADD作为列地址YADD。行地址XADD用于使用行解码器22选择字线WL，而列地址YADD用于使用列解码器24选择位线BL。外部地址信号ADD还包括指定存储器存储体BANK0至BANK7中的一个的存储体地址。
刷新信号AREF被供应给状态控制电路33。当刷新信号AREF被激活时，状态控制电路33以预定顺序地激活内部信号REF、CBR和RHR。状态控制电路33可以被配置为接收在模式寄存器34中设置的温度信号TEMP，并且基于温度信号TEMP来切换操作模式。由状态控制电路33生成的内部信号CBR是用于执行正常刷新操作的信号。内部信号CBR被供应给刷新计数器35。刷新计数器35保持作为刷新操作的目标的字线WL的地址CBRADD。每次内部信号CBR被激活时，保持在刷新计数器35中的地址CBRADD的值递增或递减。在本实施例中，保持在刷新计数器35中的地址CBRADD的高三位被退化，并且因此存在八个字线WL对应于一个地址CBRADD。同时，内部信号RHR是用于执行行锤刷新操作的信号。内部信号RHR被供应给行锤地址存储电路36。行锤地址存储电路36在其中存储作为行锤刷新操作的目标的字线WL的地址或与其相关的地址。例如，存储在行锤地址存储电路36中的地址可以是访问集中到的字线WL的地址本身，或者可以是与访问集中到的字线WL相邻的字线WL的地址。多个地址(例如，四个地址)被存储在行锤地址存储电路36中，并且每次内部信号RHR被激活时，输出地址RHRADD就被切换。
存储在行锤地址存储电路36中的地址由采样电路37提供。采样电路37在由arm样本生成器38生成的采样信号SAMP被激活的时刻对行地址XADD进行采样，并且在行锤地址存储电路36中重写采样的行地址XADD。当激活信号ACT已经被激活预定数量时，arm样本生成器38可以激活采样信号SAMP。因此，访问集中的字线WL的地址被存储在行锤地址存储电路36中。
由控制逻辑电路14生成的内部信号REF、CBR和RHR、激活信号ACT以及地址信号XADD、CBRADD和RHRADD被供应给分配给指定存储体的存储体行逻辑电路12。如图4中示出的，存储体行逻辑电路12具有多路复用器41、选择器42和地址解码器43。多路复用器41接收地址信号XADD和RHRADD的相应低位和地址信号CBRADD，并且基于激活信号ACT和内部信号CBR和RHR选择地址信号XADD和RHRADD的相应低位中的一者和地址信号CBRADD作为行地址RADD。也就是说，当激活激活信号ACT时，存储体行逻辑电路12选择地址信号XADD的低位作为行地址RADD，当激活内部信号CBR时，选择地址信号CBRADD作为行地址RADD，并且当激活内部信号RHR时，选择地址信号RHRADD的低位作为行地址RADD。从多路复用器41输出的行地址RADD被供应给图2中示出的行解码器22。行解码器22选择由行地址RADD指示的字线WL。
同时，地址信号XADD和RHRADD的相应高位(在本实施例中为三位)被供应给选择器42。选择器42基于激活信号ACT和内部信号RHR将作为地址信号XADD或地址信号RHRADD的高位的位数据B0至B2供应给地址解码器43。地址解码器43对位数据B0至B2进行解码，以生成用于mat选择的选择信号SEL。
如图5中示出的，地址译码器43具有：与门电路组51，其对作为地址信号XADD或RHRADD高位的位信号B0至B2进行解码；以及或门电路组52，其连接在与门电路组51的下一级。构成或门电路组52的或门电路的输入节点中的一个相应地被供应对应与门电路的输出，并且内部信号REF被共同输入到其它输入节点。可以使用内部信号CBR代替要供应给或门电路组52的内部信号REF。用这种配置，在内部信号REF未被激活的时段期间，也就是说，在正常行访问或行锤刷新操作时，选择信号SEL0至SEL7中的一个基于位信号B0至B2被激活。选择信号SEL0至SEL7相应地对应于存储器片块MAT0至MAT7。因此，在正常行访问或行锤刷新操作时，选择存储器片块MAT0至MAT7中的一个，并且其余的七个存储器片块处于未选择状态。与之相反，在内部信号REF被激活的时间段期间，即在正常刷新操作时，位信号B0至B2无效，并且选择信号SEL0至SEL7全部被激活。因此，八个存储器片块MAT0至MAT7都是在正常刷新操作时选择的。
图6是用于说明根据本实施例的半导体装置1在向其发出每存储体刷新命令REFpb时的操作的时序图。在本实施例中，当从外部发出每存储体刷新命令REFpb时，如图6中示出的，在状态控制电路33中连续生成两次行激活信号。内部信号REF和CBR与行激活信号的第一次激活同步地激活，并且内部信号RHR与行激活信号的第二次激活同步地激活。因此，响应于行激活信号的第一次激活执行正常刷新操作，并且响应于行激活信号的第二次激活执行行锤刷新操作。也就是说，正常刷新操作和行锤刷新操作响应于一个每存储体刷新命令REFpb而顺序地执行。
如图7A中示出的，例如，当每存储体刷新命令REFpb指定存储器存储体BANK0时，响应于行激活信号的第一次激活，存储器存储体BANK0的存储器片块MAT0至MAT7全部被选择，并且由从刷新计数器35输入的地址信号CBRADD指示的八个字线WL0至WL7被同时选择。这些字线WL0至WL7相应地属于存储器片块MAT0至MAT7。如图7B中示出的，然后，响应于行激活信号的第二次激活，在存储器存储体BANK0中包括的字线WL中选择由从行锤地址存储电路36输出的地址信号RHRADD指示的一个字线WLa。字线WLa所属的存储器片块(在图7B中示出的实例中为MAT2)由作为地址信号RHRADD的高位的位信号B0至B2指定。基于地址信号RHRADD的低位来执行在相关存储器片块MAT2中的字线WLa的选择。
在本实施例中，正常刷新操作和行锤刷新操作都因此响应于一个每存储体刷新命令REFpb而顺序地执行，并且因此正常刷新操作的数量没有减少。因此，刷新周期不会由于行锤刷新操作而延长。此外，因为每次发出每存储体刷新命令REFpb时都执行行锤刷新操作，所以行锤刷新操作的执行频率也增加了。在行锤刷新操作时，仅选择一个字线WL。因此，可以最小化由于执行行锤刷新操作而出现的电流消耗和噪声的增加。在上面描述的实例中，响应于每存储体刷新命令REFpb，以所述顺序地执行正常刷新操作和行锤刷新操作。然而，本发明不限于此。因此，行锤刷新操作和正常刷新操作可以响应于每存储体刷新命令REFpb以所述顺序地执行。考虑到在上面描述的实例中在激活内部信号CBR时选择八个字线并且在激活内部信号RHR时选择一个字线，在激活内部信号CBR时字线选择时间(感测放大器中的感测时间)的长度可以比激活内部信号RHR时字线选择时间的长度长。这是因为，当内部信号CBR被激活时，选择了八个字线，并且因此假设负载大于选择一个字线时的负载，并且需要相对长的时间。可以例如通过使用延迟电路，通过响应于内部信号CBR延迟用于使字线去激活的控制信号的定时来实现所述控制。
在根据图8中示出的第二实施例的半导体装置2中，在存储器存储体BANK0至BANK7中的每个中包括的存储器片块MAT0至MAT7被分成两组GU和GL，并且为组GU和GL中的每个提供存储体行逻辑电路12。基本配置的其余部分与根据图1中示出的第一实施例的半导体装置1的相同。
图9是用于说明根据本实施例的半导体装置2在向其发出每存储体刷新命令REFpb时的操作的时序图。在本实施例中，如图9中示出的，内部信号REF、CBR和RHR被分配给组GU和GL中的每个。也就是说，内部信号REFU、CBRU和RHRU被分配给组GU，并且内部信号REFL、CBRL和RHRL被分配给组GL。
当发出每存储体刷新命令REFpb时，在状态控制电路33中连续生成两次行激活信号。内部信号REFU、CBRU和RHRL与行激活信号的第一次激活同步地激活，并且内部信号REFL、CBRL和RHRU与行激活信号的第二次激活同步地激活。因此，响应于行激活信号的第一次激活，对组GU执行正常刷新操作，并且对组GL执行行锤刷新操作。响应于行激活信号的第二次激活，对组GL执行正常刷新操作，并且对组GU执行行锤刷新操作。
例如，当每存储体刷新命令REFpb指定存储器存储体BANK0时，响应于行激活信号的第一次激活，存储器存储体BANK0的mat MAT0至MAT3全部被选择，并且由从刷新计数器35输出的地址信号CBRADD指示的字线WL0至WL3被同时选择，并且从如图10A中示出的matMAT4至MAT7中包括的字线WL中选择由从行锤地址存储电路36输出的地址信号RHRADD指示的字线WLa。字线WLa所属的存储器片块(在图10A中示出的实例中为MAT5)由作为地址信号RHRADD的高位的位信号B0至B2指定。如图10B中示出的，响应于行激活信号的第二次激活，存储器存储体BANK0的mat MAT4至MAT7全部被选择，并且由从刷新计数器35输出的地址信号CBRADD指示的字线WL4至WL7被同时选择，并且从在mat MAT0至MAT3中包括的字线WL中选择由从行锤地址存储电路36输出的地址信号RHRADD指示的字线WLb。字线WLb所属的存储器片块(在图10B中示出的实例中为MAT3)由作为地址信号RHRADD的高位的位信号B0至B2指定。
如上所描述的，在本实施例中，选择四个字线WL的正常刷新操作和选择一个字线WL的行锤刷新操作被同时执行，并且上面描述的操作被连续地执行两次。因此，通过一次操作选择的字线WL的数量减小，这可以抑制峰值电流。此外，因为响应于一个每存储体刷新命令REFpb，行锤刷新操作被执行两次，所以与根据第一实施例的半导体装置1相比，行锤刷新操作的执行频率加倍。
在根据图11中示出的第三实施例的半导体装置3中，在存储器存储体BANK0至BANK7中的每个中包括的存储器片块MAT0至MAT7被分成两组GU和GL，并且类似于在根据图8中示出的第二实施例的半导体装置2中，为组GU和GL中的每个提供存储体行逻辑电路12。根据第三实施例的半导体装置3与图8中示出的根据第二实施例的半导体装置2的不同之处在于：组GU和组GL在x方向上排列，并且行解码器22放置在其间。基本配置的其余部分与根据图8中示出的第二实施例的半导体装置2的相同。
在本实施例中，当发出每存储体刷新命令REFpb时执行的操作与参考图9说明的操作相同。也就是说，响应于行激活信号的第一次激活，对组GU执行正常刷新操作，并且对组GL执行行锤刷新操作，并且响应于行激活信号的第二次激活，对组GL执行正常刷新操作，对组GU执行行锤刷新操作。
例如，当每存储体刷新命令REFpb指定存储器存储体BANK0时，响应于行激活信号的第一次激活，存储器存储体BANK0的mat MAT0至MAT3全部被选择，并且由从刷新计数器35输出的地址信号CBRADD指示的字线WL0至WL3被同时选择，并且从如图12A中示出的matMAT4至MAT7中包括的字线WL中选择由从行锤地址存储电路36输出的地址信号RHRADD指示的字线WLa。字线WLa所属的存储器片块(在图12A中示出的实例中为MAT5)由作为地址信号RHRADD的高位的位信号B0至B2指定。然后，响应于行激活信号的第二次激活，存储器存储体BANK0的mat MAT4至MAT7全部被选择，并且同时选择由从刷新计数器35输出的地址信号CBRADD指示的字线WL4至WL7，并且从如图12B中示出的mat MAT0至MAT3中包括的字线WL中选择由从行锤地址存储电路36输出的地址信号RHRADD指示的字线WLb。字线WLb所属的存储器片块(在图12B中示出的实例中为MAT3)由作为地址信号RHRADD的高位的位信号B0至B2指定。
可以通过图3中示出的温度信号TEMP来改变响应于每存储体刷新命令REFpb的刷新操作的操作模式。例如，当温度信号TEMP指示正常温度状态时，内部信号CBR和RHR在每次发出每存储体刷新命令REFpb时被连续地激活，如图13A中示出的，由此顺序地执行正常刷新操作和行锤刷新操作。当温度信号TEMP指示低温状态时，内部信号CBR和RHR原则上在每次发出每存储体刷新命令REFpb时被连续地激活，而内部信号RHR被连续地激活两次，而不是如图13B中示出的每预定数量的每存储体刷新命令REFpb激活内部信号CBR一次(在图13B中示出的实例中每三个每存储体刷新命令REFpb激活一次)。这增加了行锤刷新操作的频率，并且因此，即使由于低温状态，每存储体刷新命令REFpb的发布周期变得更长，也能确保每单位时间足够数量的行锤刷新操作。另一个方面，当温度信号TEMP指示高温状态时，内部信号CBR和RHR原则上在每次发出每存储体刷新命令REFpb时被连续地激活，而内部信号CBR仅被激活一次，而没有如图13C中示出的每预定数量的每存储体刷新命令REFpb激活内部信号RHR一次(在图13C中示出的实例中每三个每存储体刷新命令REFpb激活一次)。因为行锤刷新操作因此被周期性地跳过，所以即使每存储体刷新命令REFpb的发布周期由于高温状态而变得更短，也可以抑制由执行行锤刷新操作导致的超过必要的电流消耗的增加。
图14A和14B是用于说明当从外部发出全存储体刷新命令REFab时的操作的时序图。在图14A中示出的实例中，当发出全存储体刷新命令REFab时，在时间t10至t17对在存储器存储体BANK0至BANK7中的每个中包括的四个字线WL(例如，相应地在存储器片块MAT0至MAT3中包括的字线WL)执行正常刷新操作，并且相应地在时间t20至t27对在存储器存储体BANK0至BANK7中的每个中包括的不同的四个字线WL(例如，相应地在存储器片块MAT4至MAT7中包括的字线WL)执行正常刷新操作。因此，在所有存储器存储体BANK0至BANK7的每个中，总共八个字线WL被刷新。与此相反，在图14B中示出的实例中，当发出全存储体刷新命令REFab时，在时间t10至t17对在存储器存储体BANK0至BANK7中的每个中包括的八个字线WL(例如，相应地在存储器片块MAT0至MAT7中包括的字线WL)执行正常刷新操作，并且相应地在时间t15至t17和时间t33至t37对在存储器存储体BANK0至BANK7中的每个中包括的一个字线WL执行行锤刷新操作。因此，响应于一个全存储体刷新命令REFab，可以对所有存储器存储体BANK0至BANK7执行行锤刷新操作。此外，存储器存储体BANK5的正常刷新操作和存储器存储体BANK0的行锤刷新操作同时开始，存储器存储体BANK6的正常刷新操作和存储器存储体BANK1的行锤刷新操作同时开始，并且存储器存储体BANK7的正常刷新操作和存储器存储体BANK2的行锤刷新操作同时开始。因此，可以缩短一系列操作所需的时间tRFCab。此外，将同时刷新的字线的最大数量抑制为九，这使得电源等的噪声的发生最小化。
图15是用于说明当从外部发出全存储体刷新命令REFab时根据修改的操作的时序图。在图15中示出的实例中，当发出全存储体刷新命令REFab时，在时间t10至t17对在存储器存储体BANK0至BANK7中的每个中包括的八个字线WL执行正常刷新操作，并且相应地在时间t10至t12、t15至t17、t33和t34对在存储器存储体BANK0至BANK7中的每个中包括的一个字线WL执行行锤刷新操作。因此，类似于图14B中示出的实例，可以响应于一个全存储体刷新命令REFab来执行针对所有存储器存储体BANK0至BANK7的行锤刷新操作。此外，因为存储器存储体BANK0至BANK2和BANK5至BANK7的正常刷新操作以及存储器存储体BANK5至BANK7和BANK0至BANK2的行锤刷新操作相应地同时开始，所以与图14B中示出的情况相比还可以缩短一系列操作所需的时间tRFCab。
图16A至16D是用于说明当从外部发出全存储体刷新命令REFab时根据另一个修改的操作的时序图。首先，当发出第一全存储体刷新命令REFab时，顺序地执行存储器存储体BANK0至BANK5的正常刷新操作，并且相应地对存储器存储体BANK6和BANK7执行两次行锤刷新操作，如图16A中示出的。接下来，当发出第二全存储体刷新命令REFab时，顺序地执行存储器存储体BANK6、BANK7和BANK0至BANK3的正常刷新操作，并且相应地对存储器存储体BANK4和BANK5执行两次行锤刷新操作，如图16B中示出的。如图16C中示出的，当发出第三全存储体刷新命令REFab时，顺序地执行存储器存储体BANK4至BANK7、BANK0和BANK1的正常刷新操作，并且相应地对存储器存储体BANK2和BANK3执行两次行锤刷新操作。如图16D中示出的，当发出第四全存储体刷新命令REFab时，顺序地执行存储器存储体BANK3至BANK7的正常刷新操作，并且相应地对存储器存储体BANK0和BANK1执行两次行锤刷新操作。因此，当总共发出四次全存储体刷新命令REFab时，对所有存储器存储体BANK0至BANK7中的每个执行三次正常刷新操作，并且对所有存储器存储体BANK0至BANK7中的每个执行两次行锤刷新操作。这可以比图15示出的实例中更多地缩短一系列操作所需的时间tRFCab。
使用图17和18中示出的电路可以容易地实现图16A至16D中示出的操作。图17示出了用于生成定时信号T0至T5的电路。在图17中示出的实例中，多个延迟电路D1至D5级联连接，并且刷新信号AREFab被输入到第一延迟电路D1。刷新信号AREFab是每次发出全存储体刷新命令REFab时激活的内部信号。用这种配置，当发出全存储体刷新命令REFab时，延迟电路D1至D5被顺序地激活。定时信号T0至T5被供应给图18中示出的存储体控制电路60至67。在这些存储体控制电路中，对应于存储器存储体BANK0、BANK2、BANK4和BANK6的存储体控制电路60、62、64和66被供应定时信号T0、T2、T4和T5，并且对应于存储器存储体BANK1、BANK3、BANK5和BANK7的存储体控制电路61、63、65和67被供应定时信号T0、T1、T3和T5。状态信号S从2位计数器70被共同地供应给存储体控制电路60至67。状态信号S是指示图16A至16D中示出的操作中的哪一个被当前全存储体刷新命令REFab请求的信号，并且每次刷新信号AREFab被激活时递增。
存储体控制电路60至67响应于定时信号T0至T5激活内部信号CBR或RHR。作为实例，当状态信号S指示图16A中示出的操作时，存储体控制电路60至65相应地与定时信号T0至T5同步地激活内部信号CBR，并且存储体控制电路66和67与定时信号T0和T5同步地激活内部信号RHR。因此，相应地与图16A中示出的时间t0至t5同步地在存储器存储体BANK0至BANK5中执行正常刷新操作，并且与时间t0和t5同步地在存储器存储体BANK6和BANK7中执行行锤刷新操作。类似地，当状态信号S指示图16B中示出的操作时，存储体控制电路66、67和60至63相应地与定时信号T0至T5同步地激活内部信号CBR，并且存储体控制电路64和65与定时信号T0和T5同步地激活内部信号RHR。因此，相应地与图16B中示出的时间t0至t5同步地在存储器存储体BANK6、BANK7和BANK0至BANK3中执行正常刷新操作，并且与时间t0和t5同步地在存储器存储体BANK4和BANK5中执行行锤刷新操作。
尽管已经在某些优选实施例和实例的上下文中公开了本发明，但是本领域技术人员将理解，本发明超出了具体公开的实施例，延伸到本发明的其它替代实施例和/或用途及其明显的修改和等效物。另外，基于本公开，在本公开范围内的其它修改对于本领域技术人员来说将是显而易见的。还可以设想，可以对实施例的特定特征和方面进行各种组合或子组合，并且仍然落入本发明的范围内。应理解，所公开的实施例的各种特征和方面可以相互组合或替代，以便形成所公开的发明的不同模式。因此，意图是本文所公开的本发明的至少一些的范围不应受到上面描述的特定公开的实施例的限制。

Claims (20)

1.一种设备，其包含：
存储器单元阵列，其包括多个字线，每个字线耦合到多个存储器单元；以及
控制电路，其被配置为响应于第一外部命令以时分方式激活第一内部信号和第二内部信号，
其中响应于所述第一内部信号选择所述多个字线中的第一数量的字线，并且
其中响应于所述第二内部信号选择所述多个字线中的第二数量的字线，所述第二数量小于所述第一数量。
2.根据权利要求1所述的设备，其还包含：
第一地址存储电路，其存储响应于所述第一内部信号而更新的地址信号；
第二地址存储电路，其存储响应于所述存储器单元阵列的访问历史而更新的地址信号；以及
行逻辑电路，其被配置为响应于所述第一内部信号选择对应于从所述第一地址存储电路供应的所述地址信号的所述多个字线中的所述第一数量的字线，并且响应于所述第二内部信号选择对应于从所述第二地址存储电路供应的所述地址信号的所述多个字线中的所述第二数量的字线。
3.根据权利要求2所述的设备，
其中所述存储器单元阵列被分成多个存储器片块，
其中所述行逻辑电路被配置为响应于所述第一内部信号，同时选择所述第一数量的字线，每个字线属于所述多个存储器片块中的相应的一个，并且
其中所述行逻辑电路被配置为响应于所述第二内部信号选择属于所述多个存储器片块中的一个的所述字线中的一个。
4.根据权利要求3所述的设备，
其中在第一时间段期间选择所述多个字线中的所述第一数量的字线，
其中在第二时间段期间选择所述多个字线中的所述第二数量的字线，并且
其中所述第一时间段和所述第二时间段彼此不重叠。
5.根据权利要求4所述的设备，其中在所述第一时间段期间，响应于所述第一内部信号选择对应于从所述第二地址存储电路供应的所述地址信号的所述多个字线中的所述第二数量的另一个字线。
6.根据权利要求4所述的设备，其中在所述第二时间段期间，响应于所述第二内部信号选择对应于从所述第一地址存储电路供应的所述地址信号的所述多个字线中的所述第一数量的其它字线。
7.根据权利要求1所述的设备，其中当控制信号处于第一状态时，所述控制电路被配置为响应于所述第一外部命令的第一次出现以时分方式激活所述第一内部信号和第二内部信号，并且被配置为响应于所述第一外部命令的第二次出现激活所述第二内部信号两次而不激活所述第一内部信号。
8.根据权利要求1所述的设备，其中当控制信号处于第二状态时，所述控制电路被配置为响应于所述第一外部命令的第一次出现以时分方式激活所述第一内部信号和第二内部信号，并且被配置为响应于所述第一外部命令的第二次出现激活所述第一内部信号一次而不激活所述第二内部信号。
9.根据权利要求1所述的设备，其中所述第一外部命令是每存储体刷新命令。
10.根据权利要求1所述的设备，
其中所述存储器单元阵列被分成多个存储器存储体，所述多个存储器存储体包括第一存储器存储体和第二存储器存储体，
其中所述控制电路被配置为响应于第二外部命令，以时分方式激活所述第一内部信号和第二内部信号，并且以时分方式激活第三内部信号和第四内部信号，
其中响应于所述第一内部信号选择所述第一存储器存储体中的所述多个字线中的所述第一数量的字线，
其中响应于所述第二内部信号选择所述第一存储器存储体中的所述多个字线中的所述第二数量的字线，
其中响应于所述第三内部信号选择所述第二存储器存储体中的所述多个字线中的所述第一数量的字线，并且
其中响应于所述第四内部信号选择所述第二存储器存储体中的所述多个字线中的所述第二数量的字线。
11.根据权利要求10所述的设备，
其中在第一时间段期间选择所述第一存储器存储体中的所述多个字线中的所述第一数量的字线，
其中在第二时间段期间选择所述第一存储器存储体中的所述多个字线中的所述第二数量的字线，
其中在第三时间段期间选择所述第二存储器存储体中的所述多个字线中的所述第一数量的字线，
其中在第四时间段期间选择所述第二存储器存储体中的所述多个字线中的所述第二数量的字线，
其中所述第一时间段和所述第二时间段彼此不重叠，并且
其中所述第三时间段和所述第四时间段彼此不重叠。
12.根据权利要求11所述的设备，其中所述第二时间段和所述第三时间段彼此部分重叠。
13.根据权利要求11所述的设备，其中所述第二时间段和所述第四时间段彼此相同。
14.根据权利要求10所述的设备，其中所述第二外部命令是全存储体刷新命令。
15.一种设备，其包含：
存储器单元阵列，其包括多个字线，每个字线耦合到多个存储器单元；以及
控制电路，其被配置为响应于第一外部命令激活第一内部信号，
其中所述存储器单元阵列被分成第一组和第二组，
其中响应于所述第一内部信号选择所述第一组中的所述多个字线中的第一数量的字线，并且
其中响应于所述第一内部信号选择所述第二组中的所述多个字线中的第二数量的字线，所述第二数量小于所述第一数量。
16.根据权利要求15所述的设备，其中响应于所述第一内部信号，同时选择所述第一组中的所述多个字线中的所述第一数量的字线和所述第二组中的所述多个字线中的所述第二数量的字线。
17.根据权利要求15所述的设备，
其中所述控制电路被配置为响应于所述第一外部命令在激活所述第一内部信号之后激活第二内部信号，
其中响应于所述第二内部信号选择所述第二组中的所述多个字线中的所述第一数量的字线，并且
其中响应于所述第二内部信号选择所述第一组中的所述多个字线中的所述第二数量的字线。
18.一种设备，其包含：
存储器单元阵列，其包括多个字线，每个字线耦合到多个存储器单元；
控制电路，其被配置为响应于第一外部命令以时分方式激活第一内部信号和第二内部信号；
第一地址存储电路，其存储响应于所述第一内部信号而更新的地址信号；
第二地址存储电路，其存储响应于所述存储器单元阵列的访问历史而更新的地址信号；以及
行逻辑电路，其被配置为响应于所述第一内部信号选择对应于从所述第一地址存储电路供应的所述地址信号的一或多个字线，并且响应于所述第二内部信号选择对应于从所述第二地址存储电路供应的所述地址信号的一或多个字线。
19.根据权利要求18所述的设备，其中当控制信号处于第一状态时，所述控制电路被配置为响应于所述第一外部命令的第一次出现以时分方式激活所述第一内部信号和第二内部信号，并且被配置为响应于所述第一外部命令的第二次出现激活所述第二内部信号两次而不激活所述第一内部信号。
20.根据权利要求18所述的设备，其中当控制信号处于第二状态时，所述控制电路被配置为响应于所述第一外部命令的第一次出现以时分方式激活所述第一内部信号和第二内部信号，并且被配置为响应于所述第一外部命令的第二次出现激活所述第一内部信号一次而不激活所述第二内部信号。
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