KR20160056056A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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KR20160056056A KR1020140155948A KR20140155948A KR20160056056A KR 20160056056 A KR20160056056 A KR 20160056056A KR 1020140155948 A KR1020140155948 A KR 1020140155948A KR 20140155948 A KR20140155948 A KR 20140155948A KR 20160056056 A KR20160056056 A KR 20160056056A
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황두희
강상규
이동양
최재연
최종현
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삼성전자주식회사
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Abstract

반도체 메모리 장치는 메모리 셀 어레이 및 리프레시 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀 로우들을 포함한다. 상기 리프레시 제어 회로는 상기 복수의 메모리 셀 로우들에 대한 리프레시와 상기 복수의 메모리 셀 로우들 중 데이터 보유 시간이 노멀 셀들에 비하여 짧은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들에 대한 리프레시를 수행한다. 상기 리프레시 제어 회로는 노멀 액세스 모드에서 상기 위크 페이지들에 대한 리프레시 동작을 수행하는 경우, 리프레시 플래그 신호를 외부의 메모리 컨트롤러에 전송한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory device and memory system including the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)와 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레시 동작을 필요로 한다. 이를 위해 메모리 컨트롤러는 노말 액세스 모드에서 메모리 장치에 주기적으로 리프레시 커맨드를 제공하여 메모리 장치를 리프레시시킨다.
그런데 메모리 장치의 집적도가 증가함에 따라 리프레시 명령의 잦은 전송으로 인해 소비전력이 증가하고 커맨드 버스(Command Bus)의 효율이 감소되는 문제점이 있다.
이에 따라, 본 발명의 일 목적은 노멀 액세스 모드에서 위크 페이지들에 대한 리프레시를 자체적으로 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 리프레시 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀 로우들을 포함한다. 상기 리프레시 제어 회로는 상기 복수의 메모리 셀 로우들에 대한 리프레시와 상기 복수의 메모리 셀 로우들 중 데이터 보유 시간이 노멀 셀들에 비하여 짧은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들에 대한 리프레시를 수행한다. 상기 리프레시 제어 회로는 노멀 액세스 모드에서 상기 위크 페이지들에 대한 리프레시 동작을 수행하는 경우, 리프레시 플래그 신호를 외부의 메모리 컨트롤러에 전송한다.
예시적인 실시예에 있어서, 상기 리프레시 제어 회로는 노멀 액세스 모드에서 상기 위크 페이지들에 대한 리프레시 동작이 수행되는 동안에 상기 리프레시 플래그 신호를 하이 레벨로 유지할 수 있다.
예시적인 실시예에 있어서, 상기 리프레시 제어 회로는 상기 메모리 컨트롤러로부터 커맨드에 응답하여 상기 메모리 셀 로우들에 대하여 노멀 리프레시 동작을 수행하는 경우, 상기 위크 페이지들에 대한 위크 리프레시 동작을 상기 노멀 리프레시 동작과 병렬적으로 수행할 수 있다.
상기 리프레시 제어 회로는 상기 메모리 셀 로우들에 대하여 상기 노멀 리프레시 동작을 수행하면서, 상기 메모리 셀 로우들의 로우 어드레스들 중 상기 위크 페이지들의 위크 페이지 어드레스들 각각과 최상위 비트가 다른 메모리 셀 로우를 리프레시할 때, 상응하는 위크 페이지를 동시에 리프레시할 수 있다.
상기 메모리 컨트롤러로부터의 커맨드는 오토 리프레시 커맨드, 스탠바이 신호 및 슬립 모드 신호 중 어느 하나일 수 있다.
예시적인 실시예에 있어서, 상기 리프레시 제어 회로는 상기 메모리 컨트롤러로부터 커맨드에 응답하여 상기 메모리 셀 로우들에 대하여 노멀 리프레시 동작을 수행하는 경우, 상기 위크 페이지들에 대한 위크 리프레시 동작을 상기 노멀 리프레시 동작이 완료된 후에 수행할 수 있다.
상기 리프레시 제어 회로는 리프레시 인터벌(tREFI)을 감소시키고, 표준에서 정의된 리프레시 주기의 제1 구간 동안에 상기 노멀 리프레시 동작을 수행하고, 상기 제1 구간에 연속하는 제2 구간 동안에 상기 위크 리프레시 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 상기 리프레시 제어 회로는 리프레시 클럭 생성기, 리프레시 카운터, 위크 페이지 어드레스 생성기, 어드레스 비교 회로, 제어 신호 생성기, 어드레스 컨버터 및 리프레시 어드레스 출력 회로를 포함할 수 있다. 상기 리프레시 클럭 생성기는 적어도 제1 리프레시 제어 신호 또는 제2 리프레시 제어 신호 및 모드 신호에 응답하여 리프레시 클럭 신호를 생성할 수 있다. 상기 리프레시 카운터는 상기 리프레시 클럭 신호에 응답하여 상기 메모리 셀 로우들을 순차적으로 리프레시하는 카운팅 어드레스를 생성하고 최상위 카운팅 어드레스를 생성하면서 완료 신호를 출력할 수 있다. 상기 위크 페이지 어드레스 생성기는 상기 위크 페이지들의 위크 페이지 어드레스들을 저장하며, 상기 리프레시 클럭 시호에 기초하여 상기 위크 페이지 어드레스들을 출력할 수 있다. 상기 어드레스 비교 회로는 상기 카운팅 어드레스와 상기 위크 페이지 어드레스들 각각을 비교하여 제1 매치 신호 및 제2 매치 신호를 출력할 수 있다. 상기 제어 신호 생성기는 상기 제1 리프레시 제어 신호, 상기 제2 리프레시 제어 신호, 상기 모드 신호, 상기 완료 신호, 상기 제1 매치 신호 및 상기 제2 매치 신호에 기초하여 복수의 제어 신호들을 생성할 수 있다. 상기 어드레스 컨버터는 상기 모드 신호와 상기 복수의 제어 신호들 중 제3 제어 신호에 응답하여 상기 카운팅 어드레스의 최상위 비트를 무관심 처리하여 변환된 리프레시 로우 어드레스를 출력할 수 있다. 상기 리프레시 어드레스 출력 회로는 상기 복수의 제어 신호들 중 제1 제어 신호와 제2 제어 신호에 기초하여 리프레시 모드에 따라 상기 카운팅 어드레스, 상기 위크 페이지 어드레스 및 상기 변환된 리프레시 로우 어드레스 중 하나를 리프레시 로우 어드레스로서 출력할 수 있다.
상기 리프레시 어드레스 출력 회로는 상기 제1 제어 신호에 응답하여 상기 카운팅 어드레스 및 상기 위크 페이지 어드레스 중 하나를 선택하는 제1 멀티플렉서; 및 상기 제2 제어 신호에 응답하여 상기 변환된 리프레시 로우 어드레스 및 상기 제1 멀티플렉서의 출력 중 하나를 선택하여 상기 리프레시 로우 어드레스로서 출력하는 제2 멀티플렉서를 포함할 수 있다.
상기 제어 신호 생성기는 상기 제1 리프레시 제어 신호가 상기 메모리 셀 로우들에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 지시하고, 상기 모드 신호가 상기 위크 페이지들에 대한 위크 리프레시 동작의 병렬 모드를 지시하는 경우, 상기 제2 제어 신호와 상기 제3 제어 신호를 로우 레벨로 출력할 수 있다. 상기 제어 신호 생성기는 상기 제1 리프레시 제어 신호가 상기 메모리 셀 로우들에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 지시하고, 상기 모드 신호가 상기 위크 페이지들에 대한 위크 리프레시 동작의 순차 모드를 지시하는 경우, 상기 제2 제어 신호를 하이 레벨로 출력하고, 상기 제1 제어 신호를 로우 레벨로 출력하였다가, 상기 완료 신호가 하이 레벨로 천이하는 것에 응답하여 상기 제1 제어 신호를 하이 레벨로 천이시킬 수 있다.
상기 제어 신호 생성기는 상기 제2 리프레시 제어 신호가 상기 위크 페이지들에 대한 위크 리프레시 동작을 지시하는 경우, 상기 제1 제어 신호와 상기 제2 제어 신호를 하이 레벨로 출력할 수 있다. 상기 리프레시 제어 회로는 상기 제2 리프레시 제어 신호를 수신하고, 상기 제2 리프레시 제어 신호가 하이 레벨인 동안에 상기 리프레시 플래스 신호를 하이 레벨로 유지시켜 리프레시 핀을 통하여 상기 메모리 컨트롤러에 전송하는 리프레시 플래그 회로를 더 포함할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이 및 리프레시 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀 로우들을 포함한다. 상기 리프레시 제어 회로는 상기 복수의 메모리 셀 로우들에 대한 리프레시와 상기 복수의 메모리 셀 로우들 중 데이터 보유 시간이 노멀 셀들에 비하여 짧은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들에 대한 리프레시를 수행한다. 상기 리프레시 제어 회로는 노멀 액세스 모드에서 상기 위크 페이지들에 대한 리프레시 동작을 수행하는 경우, 리프레시 플래그 신호를 상기 메모리 컨트롤러에 전송한다. 상기 리프레시 제어 회로는 노멀 액세스 모드에서 상기 위크 페이지들에 대한 리프레시 동작을 수행하는 경우, 리프레시 플래그 신호를 상기 메모리 컨트롤러에 전송한다.
예시적인 실시예에 있어서, 상기 리프레시 제어 회로는 상기 노멀 액세스 모드에서 상기 위크 페이지들에 대한 위크 리프레시 동작을 수행함과 동시에 상기 리프레시 플래그 신호를 상기 메모리 컨트롤러에 리프레시 핀을 통하여 전송할 수 있다. 상기 메모리 컨트롤러는 상기 리프레시 플래그 신호가 하이 레벨인 동안에 상기 적어도 하나의 반도체 메모리 장치에 대한 액세스를 홀딩할 수 있다.
예시적인 실시예에 있어서, 상기 리프레시 제어 회로는 상기 노멀 액세스 모드에서 상기 위크 페이지들에 대한 위크 리프레시 동작을 수행하려고 할 때 상기 리프레시 플래그 신호를 리프레시 핀을 통하여 상기 메모리 컨트롤러에 전송할 수 있다. 상기 메모리 컨트롤러는 상기 리프레시 플래그 신호에 응답하는 허가 신호를 상기 리프레시 핀을 통하여 상기 리프레시 제어 회로에 전송할 수 있다. 상기 리프레시 제어 회로는 상기 허가 신호가 수신된 후에, 상기 위크 리프레시 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 상기 적어도 하나의 반도체 메모리 장치는 상기 메모리 컨트롤러로부터 하나의 칩 선태 신호에 의하여 공통으로 선택되는 제1 반도체 메모리 장치 및 제2 반도체 메모리 장치를 포함할 수 있다. 상기 제1 반도체 메모리 장치의 제1 위크 페이지들의 수는 상기 제2 반도체 메모리 장치의 제2 위크 페이지들의 수보다 많을 수 있다. 상기 제1 반도체 메모리 장치가 노멀 액세스 모드에서 상기 제1 위크 페이지들을 리프레시하는 제1 위크 리프레시 동작을 수행하는 동안 상기 제2 반도체 메모리 장치는 노멀 액세스 모드에서 상기 제2 위크 페이지들을 리프레시하는 제2 위크 리프레시 동작을 수행할 수 있다.
상기 제1 반도체 메모리 장치는 상기 제1 위크 페이지에 대한 상기 위크 리프레시 동작을 수행할 때 제1 리프레시 핀을 통하여 상기 제2 반도체 메모리 장치의 제2 리프레시 핀과 상기 메모리 컨트롤러의 제3 리프레시 핀에 리프레시 플래그 신호를 하이 레벨로 출력할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 반도체 메모리 장치는 리프레쉬 제어 회로 및 메모리 셀 어레이를 포함한다. 리프레시 제어 회로는 제어 로직의 제어에 따라 메모리 셀 어레이에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 수행할 때, 위크 페이지들에 대한 위크 리프레시 동작을 병렬적으로 또는 순차적으로 수행할 수 있다. 또한 리프레시 제어 회로는 노멀 액세스 모드에서 위크 페이지들에 대한 위크 리프레시 동작을 수행할 때, 리프레시 플래그 신호를 메모리 컨트롤러에 전송하여 메모리 컨트롤러의 액세스를 홀딩시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 리프레시 제어 회로를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 리프레시 클럭 생성기의 일 예를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 리프레시 클럭 생성기의 일 예를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 위크 어드레스 생성기를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 어드레스 비교 회로를 나타낸다.
도 10은 도 5의 복수의 단위 비교회로들 중 하나의 구성을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 어드레스 컨버터를 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 리프레시 플래그 회로를 나타낸다.
도 13은 도 12의 리프레시 플래그 회로의 동작을 나타내는 타이밍도이다.
도 14는 도 3의 메모리 장치에서 노멀 리프레시 동작과 위크 리프레시 동작이 병렬로 수행되는 것을 나타낸다.
도 15는 도 3의 메모리 장치에서 노멀 리프레시 동작과 위크 리프레시 동작이 순차적으로 수행되는 것을 나타낸다.
도 16은 도 3의 메모리 장치에서 노멀 액세스 모드에 위크 페이지들에 대한 위크 리프레시 동작이 수행되는 것을 나타낸다.
도 17은 도 2의 메모리 시스템에서 오토 리프레시 모드나 셀프 리프레시 모드에서 리프레시 동작이 수행되는 것을 나타낸다.
도 18은 도 2의 메모리 시스템에서 노멀 액세스 모드에서 즉시 위크 리프레시 동작이 수행되는 것을 나타낸다.
도 19는 도 2의 메모리 시스템에서 노멀 액세스 모드에서 조건부 위크 리프레시 동작이 수행되는 것을 나타낸다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 나타낸다.
도 21은 도 20의 메모리 시스템에서 리프레시 플래그 회로들과 메모리 컨트롤러의 연결 관계를 나타낸다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 23은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(또는 메모리 장치들; 200a~200p, p는 2 이상의 자연수)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200p)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200p) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 데이터 핀(103, 203) 및 리프레시 핀(104, 204)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환하고, 리프레시 핀들(104, 204)은 전송선(TL4)을 통하여 리프레시 플래그 신호(RFG)를 전송할 수 있다. 실시예에 있어서, 메모리 컨트롤러(100)는 리프레시 핀들(104, 204) 리프레시 플래그 신호(RFG)에 응답하여 허가 신호(PMS)를 반도체 메모리 장치(200a)에 전송할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(RA MUX; 240), 컬럼 어드레스 래치(CA LATCH; 250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(280), 센스 앰프(285)부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 리프레시 제어 회로(300)를 포함할 수 있다.
상기 메모리 셀 어레이(280)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
제어 로직(210)은 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 커맨드 핀(201)을 통해 메모리 컨트롤러(100)로부터 수신되는 커맨드 신호(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드 신호(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 제어 로직(210)은 동기 방식으로 메모리 장치(200a)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
제어 로직(210)은 리프레시 제어 회로(300)가 리프레시 동작을 수행할 리프레시 로우 어드레스(REF_ADDR)를 생성하도록 리프레시 제어 회로(300)를 제어할 수 있다. 제어 로직(210)은 메모리 장치(200a)가 오토 리프레시 모드에 있는지, 셀프 리프레시 모드에 있는지, 노말 동작 모드에 있는지에 따라 리프레시 제어 회로(300)가 다른 방식으로 리프레시 로우 어드레스(REF_ADDR)를 생성하도록 리프레시 제어 회로(300)를 제어할 수 있다. 또한, 제어 로직(210)은 리프레시 동작 수행시 활성화된 리프레시 신호(IREF)를 출력하고 상기 리프레시 동작 수행이 종료되면 비활성화된 리프레시 신호(IREF)를 출력할 수 있다. 또한 리프레시 제어 회로(300)는 노멀 액세스 모드에서 메모리 셀 어레이(280)에 포함되는 복수의 메모리 셀 로우들 중 데이터 보유 시간이 노멀 메모리 셀들에 비하여 짧은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들에 대한 위크 리프레시를 수행하는 경우, 이를 나타내는 리프레시 플래그 신호(RFG)를 리프레시 핀(204)을 통하여 메모리 컨트롤러(204)에 통지할 수 있다. 메모리 컨트롤러(100)는 리프레시 플래그 신호(RFG)에 응답하여 상기 위크 리프레시 동작이 완료될 때까지 메모리 장치(200)에 대한 액세스를 홀딩할 수 있다.
어드레스 레지스터(220)는 어드레스 핀(202)을 통해 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하고, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 제어 회로(300)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 리프레시 제어 신호(IREF)에 응답하여 로우 어드레스(ROW_ADDR) 및 리프레시 로우 어드레스(REF_ADDR) 중의 하나를 선택적으로 출력할 수 있다. 예를 들어, 로우 어드레스 멀티플렉서(240)는 활성화된 리프레시 제어 신호(IREF)를 수신하는 경우 리프레시 로우 어드레스(REF_ADDR)를 출력하고 비활성화된 리프레시 제어 신호(IREF)를 수신하는 경우 로우 어드레스(ROW_ADDR)를 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 핀(203)을 통해 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 메모리 컨트롤러(100)로부터 데이터 핀(203)을 통해 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
도 4는 도 3의 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(280a)는 복수개의 워드라인들(WLs), 복수개의 비트라인들(BLs), 그리고 워드라인들(WLs)과 비트라인들 (BLs) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 뱅크 어레이(280a~280d)의 로우들(rows)이라고 정하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 뱅크 어레이(280a~280d)의 칼럼들(columns)이라고 정할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 리프레시 제어 회로를 나타내는 블록도이다.
도 5를 참조하면, 리프레시 제어 회로(300)는 리프레시 클럭 생성기(310), 리프레시 카운터(330), 위크 페이지 어드레스 생성기(340), 어드레시 비교 회로(350), 제어 신호 생성기(370), 어드레스 컨버터(380), 리프레시 어드레스 출력 회로(370) 및 리프레시 플래그 회로(315)를 포함할 수 있다.
리프레시 클럭 생성기(310)는 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2) 및 모드 신호(MS)에 기초하여 리프레시 클럭 신호(RCK)를 생성할 수 있다. 여기서 제1 리프레시 제어 신호(IREF1)는 메모리 컨트롤러(100)로부터의 커맨드에 기초한 오토 리프레시 모드나 셀프 리프레시 모드를 지시할 수 있다. 오토 리프레시 모드에서는 리프레시 제어 회로(300)는 메모리 컨트롤러(100)로부터의 리프레시 커맨드에 응답하여 메모리 셀 어레이(280)의 복수의 메모리 셀 로우들에 대하여 노멀 리프레시 동작을 수행할 수 있다. 셀프 리프레시 모드에서 리프레시 제어 회로(300)는 메모리 컨트롤러(100)로부터의 스탠바이 신호 또는 슬립 모드 신호에 응답하여 메모리 셀 어레이(280)의 복수의 메모리 셀 로우들에 대하여 노멀 리프레시 동작을 수행할 수 있다.
제2 리프레시 제어 신호(IREF2)는 메모리 셀 어레이(280)의 위크 페이지들에 대하여만 수행되는 즉시 위크 리프레시 동작을 지시할 수 있다. 제1 리프레시 제어 신호(IREF1)와 제2 리프레시 제어 신호(IREF2)는 제어 로직(210)으로부터 리프레시 제어 회로(300)에 제공될 수 있다.
또한 모드 신호(MS)는 오토 리프레시 모드나 셀프 리프레시 모드에서 위크 페이지들에 대한 위크 리프레시 동작을 노멀 리프레시 동작과 병렬로 수행할지 순차적으로 수행할지 여부를 지시할 수 있다. 예를 들어, 모드 신호(MS)가 제1 로직 레벨(하이 레벨)이면, 리프레시 제어 회로(300)는 위크 리프레시 동작을 노멀 리프레시 동작과 병렬로 수행할 수 있다(병렬 리프레시 모드). 모드 신호(MS)가 제2 로직 레벨(로우 레벨)이면, 리프레시 제어 회로(300)는 위크 리프레시 동작을 노멀 리프레시 동작의 완료 후에 수행할 수 있다(순차 리프레시 모드). 이러한 모드 신호(MS)는 모드 레지스터(212)로부터 제공될 수 있다.
또한 리프레시 클럭 생성기(310)는 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2) 및 모드 신호(MS)에 기초하여 리프레시 클럭 신호(RCK)의 주기를 변경할 수 있다. 예를 들어, 제1 리프레시 제어 신호(IREF1)가 오토 리프레시 모드나 셀프 리프레시 모드를 지시하고, 모드 신호(MS)가 순차 리프레시 모드를 지시하는 경우, 리프레시 클럭 생성기(310)는 리프레시 클럭(RCK)의 주기를 감소시킬 수 있다. 리프레시 클럭(RCK)의 주기가 감소되면, 리프레시 인터벌(tREFI)이 감소되므로, 리프레시 제어 회로(300)는 표준에서 정의된 리프레시 주기(tREF) 내에서 리프레시 제어 회로(300)는 노멀 리프레시 동작과 위크 리프레시 동작을 순차적으로 수행할 수 있다. 이 경우에, 위크 페이지들은 표준에서 정의된 리프레시 주기(tREF) 내에서 적어도 두 번 리프레시될 수 있다.
리프레시 카운터(330)는 리프레시 클럭 신호(RCK)의 주기마다 카운팅 동작을 수행하여 메모리 셀 로우들 각각을 지정하는 카운팅 어드레스(CNT_ADDR)를 생성할 수 있다. 제어 로직(210)은 초기 파워업(power-up) 구간에 리프레시 카운터(330)에 리셋 신호(RST)를 제공하고, 리프레시 카운터(330)는 리셋 신호(RST)에 응답하여 카운트 값을 초기화 할 수 있다.
위크 페이지 어드레스 생성기(340)는 위크 페이지들의 어드레스들인 위크 페이지 어드레스들을 저장하고, 위크 페이지 어드레스(WEAK_ADDR)를 출력할 수 있다.
어드레스 비교 회로(350)는 모드 신호(MS)가 제1 로직 레벨인 경우, 즉 병렬 리프레시 모드를 지시하는 경우 활성화되고, 위크 페이지 어드레스 생성기(340)에 저장된 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK, K는 2이상의 자연수) 각각과 카운팅 어드레스(CNT_ADDR)를 비교하여 제1 매치 신호(MATCH1)와 제2 매치 신호(MATCH2)를 출력할 수 있다. 카운팅 어드레스(CNT_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 모든 비트가 일치하는 경우에는 제1 매치 신호(MATCH1)와 제2 매치 신호(MATCH2)가 모두 하이 레벨이 되고, 카운팅 어드레스(CNT_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 최상위 비트를 제외한 나머지 비트들이 일치하는 경우에는 제1 매치 신호(MATCH1)는 로우 레벨이 되고, 제2 매치 신호(MATCH2)는 하이 레벨이 될 수 있다.
제어 신호 생성기(370)는 제1 매치 신호(MATCH1), 제2 매치 신호(MATCH2), 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2), 모드 신호(MS) 및 완료 신호(MS)에 기초하여 복수의 제어 신호들(CLT1, CLT2, CLT3)을 생성할 수 있다. 제어 신호 생성기(370)는 제1 신호(CLT1)와 제2 제어 신호(CLT2)는 리프레시 어드레스 출력 회로(390)에 제공하고, 제3 제어 신호(CLT3)는 어드레스 컨버터(380)에 제공할 수 있다.
제어 신호 생성기(370)는 제1 리프레시 제어 신호(IREF1)가 오토 리프레시 동작이나 셀프 리프레시 동작을 지시하고, 모드 신호(MS)가 위크 리프레시 동작의 병렬 리프레시 모드를 지시하는 경우, 제2 제어 신호(CLT2)와 제3 제어 신호(CLT3)를 로우 레벨로 출력할 수 있다. 제어 신호 생성기(370)는 제1 리프레시 제어 신호(IREF1)가 오토 리프레시 동작이나 셀프 리프레시 동작을 지시하고, 모드 신호(MS)가 위크 리프레시 동작의 순차 리프레시 모드를 지시하는 경우, 제2 제어 신호(CLT2)를 하이 레벨로 출력하고, 제1 제어 신호(CLT1)를 로우 레벨로 출력하였다가, 완료 신호(DS)가 하이 레벨로 천이하는 것에 응답하여 제1 제어 신호(CLT1)를 하이 레벨로 천이시킬 수 있다. 제어 신호 생성기(370)는 제2 리프레시 제어 신호(IREF2)가 노멀 액세스 모드에서의 위크 리프레시 동작을 지시하는 경우, 제1 제어 신호(CLT1)와 제2 제어 신호(CLT2)를 하이 레벨로 출력할 수 있다.
어드레스 컨버터(380)는 모드 신호(MS)가 병렬 리프레시 모드를 지시하는 경우 활성화되고, 제3 신호(CLT3)에 응답하여 카운팅 어드레스(CNT_ADDR)의 최상위 비트(most significant bit, MSB)를 무관심(don't care) 처리하여 변경된 리프레시 로우 어드레스(CREF_ADDR)로 출력할 수 있다. 따라서 변경된 리프레시 로우 어드레스(CREF_ADDR)가 리프레시 로우 어드레스(REF_ADDR)로 출력되는 경우에는 최상위 비트가 서로 다른 두 개의 메모리 셀 로우들이 동시에 활성화될 수 있다. 최상위 비트가 서로 다른 두 개의 메모리 셀 로우들은 메모리 셀 어레이(280)에서 감지 증폭기를 서로 공유하지 않는 서로 다른 메모리 블록들에 포함된다.
리프레시 어드레스 출력 회로(390)는 제1 멀티플렉서(391) 및 제2 멀티플렉서(393)를 포함할 수 있다. 제1 멀티플렉서(391)는 제1 제어 신호(CLT1)에 응답하여 카운팅 어드레스(CNT_ADDR) 및 위크 어드레스(WEAK_ADDR) 중 하나를 선택하여 출력할 수 있다. 제2 멀티플렉서(393)는 제2 제어 신호(CLT2)에 응답하여 제1 멀티플렉서(391)의 출력 및 변경된 리프레시 로우 어드레스(CREF_ADDR)의 출력 중 하나를 선택하여 리프레시 로우 어드레스(REF_ADDR)로 출력할 수 있다.
리프레시 플래그 회로(375)는 노멀 액세스 모드에서의 위크 페이지들에 대한 즉시 위크 리프레시 동작을 지시하는 제2 리프레시 제어 신호(IREF2)를 수신하는 경우 위크 리프레시 동작이 수행되는 동안 하이 레벨을 유지하는 리프레시 플래그 신호(RFG)를 리프레시 핀(204)을 통하여 메모리 컨트롤러(100)에 전송할 수 있다. 또한 리프레시 플래그 회로(375)는 노멀 액세스 모드에서의 메모리 컨트롤러(100)의 허가가 필요한 조건부 위크 리프레시 동작을 지시하는 제3 리프레시 제어 신호(IREF3)를 수신하는 경우, 짧은 펄스 형태의 리프레시 플래그 신호(RFG)를 리프레시 핀(204)을 통하여 메모리 컨트롤러(100)에 전송할 수 있다. 또한 리프레시 플래그 회로(375)는 메모리 컨트롤러(100)로부터의 허가 신호(PMS)를 수신하고, 이에 응답하여 반전 허가 신호(PMSB)를 제어 로직(210)에 전송할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 리프레시 클럭 생성기의 일 예를 나타낸다.
도 6을 참조하면, 리프레시 클럭 생성기(310a)는 복수의 발진기들(321, 322, 323), 멀티플렉서(324) 및 디코더(325)를 포함할 수 있다. 디코더(355)는 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS1)를 출력할 수 있다. 복수의 발진기들(321, 322, 323)은 서로 다른 주기를 가지는 리프레시 클럭 신호들(RCK1, RCK2, RCK3)을 발생한다. 멀티플렉서(324)는 클럭 제어 신호(RCS1)에 응답하여 복수의 리프레시 클럭 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택하여, 리프레시 클럭 신호(RCK)로서 출력한다.
도 7은 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 리프레시 클럭 생성기의 일 예를 나타낸다.
도 7을 참조하면, 리프레시 클럭 생성기(310b)는 디코더(326), 바이어스부(327) 및 발진기(328)를 포함할 수 있다. 디코더(355)는 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS2)를 출력할 수 있다. 바이어스부(327)는 클럭 제어 신호(RCS2)에 응답하여 제어 전압(VCON)을 발생할 수 있다. 발진기(328)는 제어 전압(VCON)에 따라, 그 주기가 가변되는 리프레시 클럭 신호(RCK)를 발생할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 위크 어드레스 생성기를 나타낸다.
도 8을 참조하면, 위크 어드레스 생성기(340)는 룩-업 테이블 포인터(LUT pointer, 341) 및 룩-업 테이블(343)을 포함할 수 있다. 룩-업 테이블 포인터(341)는 리프레시 클럭 신호(RCK)에 동기되어 룩-업 테이블(330b)의 테이블 어드레스를 지정하는 순차적으로 증가하는 테이블 포인팅 신호(TPS)를 생성하여 룩-업 테이블(330b)에 제공하거나 룩-업 테이블(343)의 각 로우에서 지정하는 대기 클럭 정보(WCKI)가 지정하는 클럭수만큼 지연하여 테이블 포인팅 신호(TPS)를 룩-업 테이블(343)에 제공할 수 있다. 룩-업 테이블(343)은 메모리 셀 어레이(280)의 위크 어드레스들(WEAK_ADDR1~WEAK_ADDRK)을 어드레스가 증가하는 순서대로 저장할 수 있다. 룩-업 테이블(343) 또한 위크 어드레스(WEAK_ADDR)가 출력될 타이밍을 지정하는 대기 클럭 정보(WCKI)도 저장할 수 있다.
룩-업 테이블 포인터(341)는 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2) 및 모드 신호(MS)에 기초하여 리프레시 동작 모드에 따라 테이블 포인팅 신호(TPS)를 대기 클럭 정보(WCKI)가 지정하는 클럭수만큼 지연하여 출력하거나, 리프레시 클럭 신호(RCK)에 동기되어 출력할 수 있다. 예를 들어, 모드 신호(MS)가 병렬 리프레시 모드를 지시하는 경우, 룩-업 테이블 포인터(341)는 테이블 포인팅 신호(TPS)를 대기 클럭 정보(WCKI)가 지정하는 클럭수만큼 지연하여 룩-업 테이블(343)에 제공할 수 있다. 예를 들어, 모드 신호(MS)가 순차 리프레시 모드를 지시하거나, 제2 리프레시 제어 신호(IREF2)가 위크 리프레시 동작을 지시하는 경우, 룩-업 테이블 포인터(341)는 테이블 포인팅 신호(TPS)를 대기 클럭 정보(WCKI)와 관계없이 리프레시 클럭 신호(RCK)에 동기시켜 룩-업 테이블(343)에 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 어드레스 비교 회로를 나타낸다.
도 9를 참조하면, 어드레스 비교 회로(350)는 복수의 단위 비교 회로들(351~35K) 및 연산부(360)를 포함할 수 있다.
복수의 비교부들(331~33K) 각각은 위크 페이지들의 어드레스인 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 각각과 카운팅 어드레스(CNT_ADDR)를 비교하여 복수의 제1 매치신호들(MATCH11~MATCH1K)을 제공하고, 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 각각에서 최상위 비트를 제외한 축약된 위크 페이지 어드레스들 각각과 카운팅 어드레스(CNT_ADDR)에서 최상위 비트를 제외한 축약된 카운팅 어드레스를 비교하여 복수의 제2 매치신호들(MATCH21~MATCH2K)을 제공한다.
연산부(360)는 제1 매치신호들(MATCH11~MATCH1K)에 기초하여 제1 매치 신호(MATCH1)를 제공하고 제2 매치신호들(MATCH21~MATCH2K)에 기초하여 제2 매치 신호(MATCH2)를 제공한다. 연산부(360)는 오어 게이트들(361, 363)을 포함할 수 있다. 오어 게이트(361)는 제1 매치신호들(MATCH11~MATCH1K)에 대하여 오어 연산을 수행하여 제1 매치 신호(MATCH1)를 제공하고, 오어 게이트(363)는 제2 매치 신호들((MATCH21~MATCH2K)에 대하여 오어 연산을 수행하여 제2 매치 신호(MATCH2)를 제공한다.
따라서 카운팅 어드레스(CNT_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 적어도 하나와 일치하는 경우에는 제1 매치 신호(MATCH1)가 하이 레벨이 되고, 축약된 위크 페이지 어드레스들 중 적어도 하나와 일치하는 경우에는 제2 매치 신호(MATCH2)가 하이 레벨이 된다. 즉 카운팅 어드레스(CNT_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 모든 비트가 일치하는 경우에는 제1 매치 신호(MATCH1)와 제2 매치 신호(MATCH2)가 모두 하이 레벨이 되고, 카운팅 어드레스(CNT_ADDR)가 상기 위크 페이지 어드레스들(WEAK_ADDR1~WEAK_ADDRK) 중 하나와 최상위 비트를 제외한 나머지 비트들이 일치하는 경우에는 제1 매치 신호(MATCH1)는 로우 레벨이 되고, 제2 매치 신호(MATCH2)는 하이 레벨이 된다.
도 10은 도 5의 복수의 단위 비교회로들 중 하나의 구성을 나타낸다.
도 10에서는 도 5의 단위 비교 회로들(351~35K) 중 제1 단위 비교 회로(351)의 구성을 나타낸다.
도 10을 참조하면, 제1 단위 비교 회로(351)는 제1 위크 페이지 어드레스(WEAK_ADDR1)의 비트들(WA11~WA1N) 각각과 카운팅 어드레스(CNT_ADDR)의 비트들(CTA1~CTAN) 각각을 비교하는 복수의 비교기들(C1~CN)과 복수의 비교기들(C1~CN)들 중 최상위 비트들을 비교하는 비교기(CN)의 출력을 제외한 나머지 비교기들(C1~CN-1)의 출력을 앤드 연산하여 제2 매치 신호(MATCH21)를 제공하는 앤드 게이트(355) 및 제2 매치 신호(MATCH21)와 최상위 비트들을 비교하는 비교기(CN)의 출력을 앤드 연산하여 제1 매치 신호(MATCH11)를 제공하는 앤드 게이트(353)를 포함할 수 있다.
따라서 제1 매치 신호(MATCH11)는 제1 위크 페이지 어드레스(WEAK_ADDR1)의 비트들(WA11~WA1N) 각각과 카운팅 어드레스(CNT_ADDR)의 비트들(CTA1~CTAN) 각각이 모두 일치하는 경우에 하이 레벨이 되고, 제2 매치 신호(MATCH21)는 제1 위크 페이지 어드레스(WEAK_ADDR1)의 비트들(WA11~WA1N) 각각과 카운팅 어드레스(CNT_ADDR)의 비트들(CTA1~CTAN) 중 최상위 비트를 제외한 나머지 비트들이 각각 일치하는 경우에 하이 레벨이 된다. 즉, 제2 매치 신호(MATCH21)가 하이 레벨이고, 제1 매치 신호(MATCH11)가 로우 레벨인 경우에 카운팅 어드레스(CNT_ADDR)는 제1 위크 페이지 어드레스(WEAK_ADDR1)와 최상위 비트만 다르다는 것을 알 수 있다.
도 11은 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 어드레스 컨버터를 나타낸다.
도 11을 참조하면, 어드레스 컨버터(380)는 낸드 게이트들(381, 382), 인버터(383), 인버터들(384, 385) 및 인버터들(386, 387)을 포함할 수 있다. 낸드 게이트(381)는 카운팅 어드레스(CNT_ADDR)의 최상위 비트(CTAN) 및 제3 제어 신호(CLT3)를 낸드 연산하여 변경된 리프레시 로우 어드레스(CREF_ADDR)의 최상위 비트(CAN)를 출력할 수 있다. 인버터(383)는 카운팅 어드레스(CNT_ADDR)의 최상위 비트(CTAN)를 반전시키고, 낸드 게이트(382)는 인버터(383)의 출력 및 제3 제어 신호(CLT3)를 낸드 연산하여 변경된 리프레시 로우 어드레스(CREF_ADDR)의 최상위 비트(CAN)의 반전 비트(CABN)를 출력할 수 있다. 인버터들(384, 385)은 카운팅 어드레스(CNT_ADDR)의 비트(CTAN-1)를 버퍼링하여 변경된 리프레시 로우 어드레스(CREF_ADDR)의 비트(CAN-1)로 출력할 수 있다. 인버터들(386, 387)은 카운팅 어드레스(CNT_ADDR)의 비트(CTA1)를 버퍼링하여 변경된 리프레시 로우 어드레스(CREF_ADDR)의 비트(CA1)로 출력할 수 있다.
제3 제어 신호(CTL2)가 제2 논리 레벨(로우 레벨)을 갖는 경우, 낸드 게이트들(381, 382)은 카운팅 어드레스(CNT_ADDR)의 최상위 비트(CTAN)의 논리 레벨과는 무관하게 동일한 상태를 갖는 상보 출력(CAN, CANB)이 제공될 수 있다. 즉 카운팅 어드레스(CNT_ADDR)의 최상위 비트(CTAN)를 무관심 처리하는 경우, 변경된 리프레시 로우 어드레스(CREF_ADDR)의 최상위 비트를 제외한 나머지 비트들만으로 메모리 셀 로우들이 선택될 수 있다. 따라서, 제3 제어 신호(CTL2)가 제2 논리 레벨(로우 레벨)을 갖는 경우, 리프레시 로우 어드레스(REF_ADDR)에 의하여 동시에 두 개의 메모리 셀 로우들이 리프레시될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 5의 리프레시 제어 회로에서 리프레시 플래그 회로를 나타낸다.
도 12를 참조하면, 리프레시 플래그 회로(315)는 인버터(317) 및 플래그 생성기(320)를 포함할 수 있다. 플래그 생성기(320)는 인버터(321), 피모스 트랜지스터(322), 엔모스 트랜지스터(323) 및 저항(325)을 포함할 수 있다.
피모스 트랜지스터(322)는 전원 전압(VDD)과 리프레시 핀(304)에 연결되는 제1 노드(N1) 사이에 연결되고, 엔모스 트랜지스터(323)는 제1 노드(N1)와 접지 사이에 연결될 수 있다. 인버터(321)는 피모스 트랜지스터(322)와 엔모스 트랜지스터(323)의 게이트들에 공통으로 연결될 수 있다. 즉 피모스 트랜지스터(322)와 엔모스 트랜지스터(323)는 인버터를 구성할 수 있다. 인버터(317)는 노드(N1)에 연결될 수 있다.
인버터(321)는 위크 페이지들에 대한 즉시 위크 리프레시 동작을 지시하는 펄스 형태의 제2 리프레시 제어 신호(IREF2)를 반전시키고, 피모스 트랜지스터(322)와 엔모스 트랜지스터(323)는 인버터(323)의 출력을 반전시켜 리프레시 핀(204)을 통하여 메모리 컨트롤러(100)로 리프레시 플래그 신호(REG)를 전송할 수 있다. 리프레시 플래그 신호(RFG)는 메모리 장치(200a)의 노멀 액세스 모드에서 위크 페이지들에 대한 위크 리프레시 동작이 수행되는 동안 하이 레벨을 유지할 수 있다. 메모리 컨트롤러(100)는 리프레시 플래그 신호(RFG)가 하이 레벨인 동안에는 메모리 장치(200a)에 대한 액세스를 홀딩하고 있다가, 리프레시 플래그 신호(RFG)가 로우 레벨로 천이하면 다시 메모리 장치(200a)을 액세스할 수 있다.
인버터(321)는 위크 페이지들에 대한 조건부 위크 리프레시 동작을 지시하는 짧은 펄스 형태의 제3 리프레시 제어 신호(IREF3)를 반전시키고, 피모스 트랜지스터(322)와 엔모스 트랜지스터(323)는 인버터(323)의 출력을 반전시켜 리프레시 핀(204)을 통하여 메모리 컨트롤러(100)로 리프레시 플래그 신호(REG)를 전송할 수 있다. 메모리 컨트롤러(100)는 짧은 펄스 형태의 리프레시 플래그 신호(REG)에 응답하여 조건부 위크 리프레시 동작을 허가하는 허가 신호(PMS)를 리프레시 핀(204)에 제공할 수 있다. 리프레시 핀(204)을 거친 허가 신호(PMS)는 인버터(317)에 제공될 수 있다. 인버터(317)는 허가 신호(PMS)를 반전시켜 반전 허가 신호(PMSB)를 도 3의 제어 로직(210)에 제공할 수 있고, 제어 로직(210)은 반전 허가 신호(PMSB)에 응답하여 제2 리프레시 제어 신호(IREF2)를 리프레시 제어 회로(300)에 인가할 수 있다. 리프레시 제어 회로(300)는 제2 리프레시 제어 신호(IREF2)에 응답하여 위크 페이지들에 대한 위크 리프레시 동작을 수행할 수 있다.
도 13은 도 12의 리프레시 플래그 회로의 동작을 나타내는 타이밍도이다.
도 12 및 도 13을 참조하면, 제2 리프레시 제어 신호(IREF2)는 위크 셀들에 대한 위크 리프레시 동작이 수행되는 동안 하이 레벨을 유지하는 제1 펄스 폭(PW1)을 가질 수 있고, 제3 리프레시 제어 회로(IREF3)는 제1 펄스 폭(PW1)보다 작은 제2 펄스 폭(PW2)을 가질 수 있다. 따라서, 제2 리프레시 제어 신호(IREF2)에 의하여 구동된 리프레시 플래그 신호(RFG_2)는 제1 펄스 폭(PW1)을 가질 수 있고, 제3 리프레시 제어 회로(IREF3)에 의하여 구동된 리프레시 플래그 신호(RFG_3)는 제2 펄스 폭(PW2)을 가질 수 있다.
먼저 제2 리프레시 제어 신호(IREF2)에 따라 위크 페이지들에 대한 즉시 위크 리프레시 동작이 수행되는 경우를 설명한다.
t1 시간부터 t3 시간에 제2 리프레시 제어 신호(IREF2)가 하이 레벨을 유지하면, 이에 따라 리프레시 플래그 신호(RFG_2)도 t1 시간부터 t3 시간에 하이 레벨을 유지한다. 따라서 리프레시 제어 회로(300)는 t1 시간부터 t3 시간 동안에 위크 페이지들에 대한 위크 리프레시 동작을 수행하고, 메모리 컨트롤러(300)는 t1 시간부터 t3 시간 동안에 메모리 장치(200a)에 대한 액세스를 홀딩할 수 있다.
다음에 제3 리프레시 제어 신호(IREF3)에 따라 위크 페이지들에 대한 조건부 위크 리프레시 동작이 수행되는 경우를 설명한다.
t1 시간부터 t2 시간에 제3 리프레시 제어 신호(IREF3)가 하이 레벨을 유지하면, 이에 따라 리프레시 플래그 신호(RFG_3)도 t1 시간부터 t2 시간에 하이 레벨을 유지한다. t1 시간부터 t2 시간에 리프레시 플래그 신호(RFG_3)에 의하여 반전 허가 신호(PMSB)는 로우 레벨로 유지된다. 리프레시 플래그 신호(RFG_3)에 응답하여 메모리 컨트롤러(100)가 t4 시간부터 t5 시간까지 하이 레벨로 유지되는 허가 신호(PMS)를 리프레시 핀(204)을 통하여 인버터(317)에 전송한다. 인버터(317)는 허가 신호(PMS)를 반전시켜 t4 시간부터 t5 시간까지 로우 레벨로 유지되는 반전 허가 신호(PMSB)를 제어 로직(210)에 제공할 수 있다. 제어 로직(210)은 반전 허가 신호(PMSB)에 응답하여 제2 리프레시 제어 신호(IREF2)를 리프레시 제어 회로(300)에 인가할 수 있다. 따라서 리프레시 제어 회로(300)는 t5 시간 이후에 위크 페이지들에 대한 위크 리프레시 동작을 수행할 수 있다.
도 14는 도 3의 메모리 장치에서 노멀 리프레시 동작과 위크 리프레시 동작이 병렬로 수행되는 것을 나타낸다.
도 14를 참조하면, 메모리 컨트롤러(100)로부터의 오토 리프레시 커맨드나 슬립 모드 신호 또는 스탠바이 모드 신호에 의하여 메모리 셀 로우들에 대하여 오토 리프레시 동작이나 셀프 리프레시 동작이 수행되는 경우, 위크 페이지들에 대한 위크 리프레시 동작이 병렬로 수행됨을 알 수 있다. 로우 어드레스들(RA1~RN)에 해당하는 메모리 셀 로우들이 순차적으로 리프레시된다. 로우 어드레스(R3)와 최상위 비트만이 다른 위크 페이지 어드레스(WP1)에 해당하는 위크 페이지와 로우 어드레스(R3)에 해당하는 메모리 셀 로우가 동시에 리프레시 된다. 또한 로우 어드레스(R3)와 최상위 비트만이 다른 위크 페이지 어드레스(WPK)에 해당하는 위크 페이지와 로우 어드레스(RQ)에 해당하는 메모리 셀 로우가 동시에 리프레시 된다. 도 14의 실시예는 도 5의 리프레시 제어 회로(300)에서 제1 리프레시 제어 신호(IREF1)가 노멀 리프레시 동작을 지시하고, 모드 신호(MS)가 병렬 리프레시 모드를 지시하는 경우를 나타낸다. 이 때, 도 8의 룩-업 테이블 포인터(341)는 테이블 포인팅 신호(TPS)를 대기 클럭 정보(WCKI)가 지정하는 클럭수만큼 지연하여 룩-업 테이블(343)에 제공할 수 있다. 도 14에서 로우 어드레스들(RA1~RN)은 정해진 표준에 리프레시 주기(tREF) 내에서 제1 리프레시 인터벌(tREFI1)에 따라 순차적으로 리프레시될 수 있다.
도 15는 도 3의 메모리 장치에서 노멀 리프레시 동작과 위크 리프레시 동작이 순차적으로 수행되는 것을 나타낸다.
도 15를 참조하면, 메모리 컨트롤러(100)로부터의 오토 리프레시 커맨드나 슬립 모드 신호 또는 스탠바이 모드 신호에 의하여 메모리 셀 로우들에 대하여 오토 리프레시 동작이나 셀프 리프레시 동작이 수행되는 경우, 위크 페이지들에 대한 위크 리프레시 동작이 나중에 수행됨을 알 수 있다. 로우 어드레스들(RA1~RN)에 해당하는 메모리 셀 로우들이 표준에서 정의된 리프레시 주기(tREF)의 제1 구간(INT2) 동안에 제2 리프레시 인터벌(tREFI2)에 따라 순차적으로 리프레시 되고, 제1 구간에 연속하는 제2 구간(INT2) 동안에 제2 리프레시 인터벌(tREFI2)에 따라 위크 페이지들(WP1~WPK)이 순차적으로 리프레시될 수 있다. 도 15의 실시예는 도 5의 리프레시 제어 회로(300)에서 제1 리프레시 제어 신호(IREF1)가 노멀 리프레시 동작을 지시하고, 모드 신호(MS)가 순차 리프레시 모드를 지시하는 경우를 나타낸다. 이 때, 도 8의 룩-업 테이블 포인터(341)는 테이블 포인팅 신호(TPS)를 대기 클럭 정보(WCKI)와 관계없이 리프레시 클럭 신호(RCK)에 동기되어 룩-업 테이블(343)에 제공할 수 있다. 또한 리프레시 클럭 생성기(310)는 리프레시 클럭 신호(RCK)의 주기를 도 14의 경우보다 1/2로 감소시킬 수 있다.
도 16은 도 3의 메모리 장치에서 노멀 액세스 모드에 위크 페이지들에 대한 위크 리프레시 동작이 수행되는 것을 나타낸다.
도 16을 참조하면, 제2 리프레시 제어 신호(IREF2)가 하이 레벨을 유지하는 동안 위크 페이지들(WP1~WPK)이 순차적으로 리프레시될 수 있다. 도 16의 실시예는 도 5의 리프레시 제어 회로(300)에서 제2 리프레시 제어 신호(IREF2)가 즉시 위크 리프레시 동작을 지시하는 경우를 나타낸다.
도 17은 도 2의 메모리 시스템에서 오토 리프레시 모드나 셀프 리프레시 모드에서 리프레시 동작이 수행되는 것을 나타낸다.
오토 리프레시 모드에서 메모리 컨트롤러(100)는 리프레시 커맨드(REF)를 메모리 장치(200)에 전송한다. 셀프 리프레시 모드에서 메모리 컨트롤러(100)는 슬립 모드 신호(SLP)나 스탠바이 모드 신호(STB)를 메모리 장치(200a)에 전송할 수 있다. 제어 로직(210)은 리프레시 커맨드(REF), 슬립 모드 신호(SLP), 또는 스탠바이 모드 신호(STB)에 기초하여 제1 리프레시 제어 신호(IREF1)와 모드 신호(MS)를 리프레시 제어 회로(300)에 제공할 수 있다. 모드 신호(MS)가 병렬 리프레시 모드를 지시하는 경우, 제어 회로(300)는 모드 신호(MS)에 따라 메모리 셀 로우들 전체에 대한 카운팅 어드레스(CNT_ADDR)를 생성하면서, 동시에 위크 페이지 어드레스들을 생성할 수 있다. 따라서, 위크 페이지들 각각은 위크 페이지 어드레스의 최상위 비트가 다른 메모리 셀 로우가 리프레시될 때 함께 리프레시될 수 있다. 모드 신호(MS)가 순차 리프레시 모드를 지시하는 경우, 리프레시 제어 회로(300)는 모드 신호(MS)에 따라 메모리 셀 로우들 전체에 대한 카운팅 어드레스(CNT_ADDR)를 생성한 후에, 위크 페이지 어드레스들을 생성할 수 있다. 따라서, 노멀 리프레시 동작이 완료된 후에 위크 리프레시 동작이 수행될 수 있다.
도 18은 도 2의 메모리 시스템에서 노멀 액세스 모드에서 즉시 위크 리프레시 동작이 수행되는 것을 나타낸다.
도 18을 참조하면, 제어 로직(210)은 노멀 액세스 모드에서 위크 페이지들을 즉시 리프레시하고자 하는 경우, 제2 리프레시 제어 신호(IREF2)를 리프레시 제어 회로(300)에 인가한다. 리프레시 제어 회로(300)는 제2 리프레시 제어 신호(IREF2)에 응답하여 위크 페이지들에 대한 위크 리프레시 동작이 수행되는 동안, 리프레시 핀들(204, 104)를 통하여 하이 레벨의 리프레시 플래그 신호(RFG)를 메모리 컨트롤러(100)에 전송할 수 있다. 메모리 컨트롤러(100)는 리프레시 플래그 신호(RFG)가 하이 레벨인 동안에 메모리 장치(200a)에 대한 액세스를 홀딩할 수 있다.
도 19는 도 2의 메모리 시스템에서 노멀 액세스 모드에서 조건부 위크 리프레시 동작이 수행되는 것을 나타낸다.
도 19를 참조하면, 제어 로직(210)은 노멀 액세스 모드에서 위크 페이지들을 리프레시하고자 하는데 메모리 컨트로러(100)의 허가가 필요한 경우, 제3 리프레시 제어 신호(IREF3)를 리프레시 제어 회로(300)에 인가한다. 리프레시 제어 회로(300)는 제3 리프레시 제어 신호(IREF3)에 응답하여 리프레시 핀들(204, 104)을 통하여 짧은 펄스 형태의 리프레시 플래그 신호(RFG)를 메모리 컨트롤러(100)에 전송할 수 있다. 메모리 컨트롤러(100)는 리프레시 플래그 신호(RFG)에 응답하여 메모리 장치(200a)에서의 긴급한 태스크가 완료되면, 허가 신호(PMS)를 리프레시 핀들(104, 204)을 통하여 리프레시 제어 회로(300)에 전송할 수 있다. 리프레시 제어 회로(300)는 허가 신호(PMS)에 응답하여 반전 허가 신호(PMSB)를 제어 로직(210)에 제공하고, 제어 로직(210)은 반전 허가 신호(PMSB)에 응답하여 제2 리프레시 제어 신호(IREF2)를 리프레시 제어 회로(300)에 제공할 수 있다. 리프레시 제어 회로(300)는 제2 리프레시 제어 신호(IREF2)에 응답하여 위크 페이지들에 대한 위크 리프레시 동작을 수행할 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 나타낸다.
도 20을 참조하면, 메모리 시스템(40)은 메모리 컨트롤러(410), 제1 메모리 장치(420) 및 제2 메모리 장치(450)를 포함할 수 있다. 제1 메모리 장치(420) 및 제2 메모리 장치(450)는 메모리 모듈에 장착되는 복수의 메모리 장치들 중 일부일 수 있다.
메모리 컨트롤러(410), 제1 메모리 장치(420) 및 제2 메모리 장치(450)는 채널(405)을 통하여 서로 연결될 수 있다. 메모리 컨트롤러(410)는 하나의 칩 선택 신호(CS0)에 의하여 제1 메모리 장치(420) 및 제2 메모리 장치(450)를 동시에 선택할 수 있다. 제1 메모리 장치(420) 및 제2 메모리 장치(450)는 각각 도 3의 메모리 장치(200a)로 구현될 수 있다. 제1 메모리 장치(420)의 메모리 셀 어레이는 제1 수의 위크 페이지들을 포함할 수 있고, 제2 메모리 장치(450)의 메모리 셀 어레이는 제2 수의 위크 페이지들을 포함할 수 있다. 제1 수는 제2 수보다 클 수 있다. 따라서, 노멀 액세스 모드에서 제1 메모리 장치(420)와 제2 메모리 장치(450)가 위크 페이지들에 대하여 위크 리프레시 동작을 수행하는 경우에, 위크 페이지들의 수가 보다 많은 제1 메모리 장치(420)가 위크 리프레시 동작을 수행하는 경우, 이를 리프레시 플래그 신호(RFG)를 이용하여 제2 메모리 장치(450)와 메모리 컨트롤러(410)에 통지할 수 있다. 즉, 제2 메모리 장치(450)는 리프레시 플래그 신호(RFG)가 하이 레벨인 동안에 자신의 위크 페이지들에 대한 위크 리프레시 동작을 수행할 수 있다. 또한 메모리 컨트롤러(410)는 리프레시 플래그 신호(RFG)가 하이 레벨인 동안에는 제1 메모리 장치(420) 및 제2 메모리 장치(450)에 대한 액세스를 홀딩할 수 있다.
도 21은 도 20의 메모리 시스템에서 리프레시 플래그 회로들과 메모리 컨트롤러의 연결 관계를 나타낸다.
도 20 및 도 21을 참조하면, 제1 메모리 장치(420)는 리프레시 플래그 회로(430)를 포함하고, 제2 메모리 장치(450)는 리프레시 플래그 회로(460)를 포함할 수 있다. 리프레시 플래그 회로(430)와 리프레시 플래그 회로(460)는 각각 도 12의 리프레시 플래그 회로로 구현될 수 있다. 리프레시 플래그 회로(430)와 리프레시 플래그 회로(460)는 각각의 리프레시 핀들(404, 454)을 통하여 채널(405)의 노드(N2)에서 메모리 컨트롤러(410)의 리프레시 핀(414)에 공통으로 연결될 수 있다. 메모리 컨트롤러(410)의 외부에는 노드(N2)와 접지 사이에 저항(415)이 연결될 수 있다.
노멀 액세스 모드에서 제1 메모리 장치(420)가 위크 리프레시 동작을 수행하는 경우, 리프레시 플래그 회로(430)가 위크 리프레시 동작이 수행되는 동안 리프레시 플래그 신호(RFG)를 하이 레벨로 유지할 수 있다. 제2 메모리 장치(450)의 리프레시 플래그 회로(460)는 하이 레벨의 리프레시 플래그 신호(RFG)에 응답하여 이를 제2 메모리 장치(450)의 제어 로직에 통지하고, 상기 제어 로직은 제2 리프레시 신호를 제2 메모리 장치(450)의 리프레시 제어 회로에 인가할 수 있다. 리프레시 제어 회로는 제2 리프레시 제어 회 신호에 응답하여 노멀 액세스 모드에서 제2 수의 위크 페이지들에 대하여 위크 리프레시 동작을 수행할 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 2, 도 3 내지 도 19 및 도 22를 참조하면, 메모리 장치(200a)와 메모리 컨트롤러(100)를 포함하는 메모리 시스템(30)의 동작 방법에서는, 메모리 장치(200a)가 노멀 액세스 모드에서 위크 페이지들에 대한 위크 리프레시 동작을 수행하면서, 리프레시 플래그 신호(RFG)를 메모리 컨트롤러(100)에 전송한다(S110). 메모리 컨트롤러(100)는 리프레시 플래그 신호(RFG)가 하이 레벨인 동안에, 즉 위크 리프레시 동작이 수행되는 동안에, 메모리 장치(200a)에 대한 액세스를 홀딩한다(S120). 즉 메모리 컨트롤러(100)는 리프레시 플래그 신호(RFG)가 하이 레벨인 동안에 메모리 장치(200a)에 대하여 커맨드(CMD)를 발행하지 않는다. 메모리 컨트롤러(200a)는 리프레시 플래그 신호(RFG)가 로우 레벨로 천이하는 것을 감지하고, 메모리 장치(200a)를 액세스할 수 있다(S130). 즉 메모리 컨트롤러(200a)는 리프레시 플래그 신호(RFG)가 로우 레벨로 천이하는 것을 감지하고, 메모리 장치(200a)에 커맨드를 발행하여 메모리 장치(200a)에 대한 노멀 액세스 동작을 계속할 수 있다.
도 23은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 23에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제n 반도체 레이어(620)를 중심으로 하여 반도체 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 3 및 도 4를 참조하여 설명한 바와 같이 복수의 뱅크 어레이들을 구비할 수 있고, 뱅크 어레이들 각각은 복수의 메모리 셀들을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드에 기초하여 메모리 영역(621)에 대하여 오토 리프레시 동작이나 셀프 리프레시 동작을 수행할 수 있다.
한편, 제n 반도체 레이어(620)는, 메모리 셀 어레이를 포함하는 메모리 영역(621)과 메모리 영역(621)의 리프레시 동작을 제어하는 리프레시 제어 회로(622)를 구비할 수 있다. 리프레시 제어 회로(622)는 제어 로직(6107)의 제어에 따라 메모리 영역(621)에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 수행할 때, 위크 페이지들에 대한 위크 리프레시 동작을 병렬적으로 또는 순차적으로 수행할 수 있다. 또한 리프레시 제어 회로(622)는 노멀 액세스 모드에서 위크 페이지들에 대한 위크 리프레시 동작을 수행할 때, 리프레시 플래그 신호를 메모리 컨트롤러에 전송하여 메모리 컨트롤러의 액세스를 홀딩시킬 수 있다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 24를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 도 3 내지 도 16을 참조하여 설명한 바와 같이, 제어 로직, 리프레시 제어 회로 및 메모리 셀 어레이를 포함할 수 있다. 리프레시 제어 회로는 제어 로직의 제어에 따라 메모리 셀 어레이에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 수행할 때, 위크 페이지들에 대한 위크 리프레시 동작을 병렬적으로 또는 순차적으로 수행할 수 있다. 또한 리프레시 제어 회로는 노멀 액세스 모드에서 위크 페이지들에 대한 위크 리프레시 동작을 수행할 때, 리프레시 플래그 신호(RFG)를 메모리 컨트롤러(720)에 전송하여 메모리 컨트롤러의 액세스를 홀딩시킬 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADDR) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 25를 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 반도체 메모리 장치(930), 비휘발성 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
반도체 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 반도체 메모리 장치(930)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치(930)는 도 3 및 도 16을 참조하여 설명한 바와 같이, 제어 로직, 리프레시 제어 회로(951) 및 메모리 셀 어레이(953)를 포함할 수 있다. 리프레시 제어 회로(951)는 제어 로직의 제어에 따라 메모리 셀 어레이(953)에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 수행할 때, 위크 페이지들에 대한 위크 리프레시 동작을 병렬적으로 또는 순차적으로 수행할 수 있다. 또한 리프레시 제어 회로(951)는 노멀 액세스 모드에서 위크 페이지들에 대한 위크 리프레시 동작을 수행할 때, 리프레시 플래그 신호(RFG)를 어플리케이션 프로세서(910)에 전송하여 어플리케이션 프로세서(910)의 액세스를 홀딩시킬 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 26을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 21에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치들 각각은 도 3 내지 도 16을 참조하여 설명한 바와 같이, 제어 로직, 리프레시 제어 회로 및 메모리 셀 어레이를 포함할 수 있다. 리프레시 제어 회로는 제어 로직의 제어에 따라 메모리 셀 어레이에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 수행할 때, 위크 페이지들에 대한 위크 리프레시 동작을 병렬적으로 또는 순차적으로 수행할 수 있다. 또한 리프레시 제어 회로는 노멀 액세스 모드에서 위크 페이지들에 대한 위크 리프레시 동작을 수행할 때, 리프레시 플래그 신호(RFG)를 메모리 컨트롤러(1111)에 전송하여 메모리 컨트롤러의 액세스를 홀딩시킬 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 메모리 컨트롤러와 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    상기 복수의 메모리 셀 로우들에 대한 리프레시와 상기 복수의 메모리 셀 로우들 중 데이터 보유 시간이 노멀 셀들에 비하여 짧은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들에 대한 리프레시를 수행하는 리프레시 제어 회로를 포함하고,
    상기 리프레시 제어 회로는 노멀 액세스 모드에서 상기 위크 페이지들에 대한 리프레시 동작을 수행하는 경우, 리프레시 플래그 신호를 외부의 메모리 컨트롤러에 전송하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리프레시 제어 회로는 상기 노멀 액세스 모드에서 상기 위크 페이지들에 대한 리프레시 동작이 수행되는 동안에 상기 리프레시 플래그 신호를 하이 레벨로 유지하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 리프레시 제어 회로는 상기 메모리 컨트롤러로부터 커맨드에 응답하여 상기 메모리 셀 로우들에 대하여 노멀 리프레시 동작을 수행하는 경우, 상기 위크 페이지들에 대한 위크 리프레시 동작을 상기 오토 리프레시 동작과 병렬적으로 수행하고,
    상기 리프레시 제어 회로는 상기 메모리 셀 로우들에 대하여 상기 노멀 리프레시 동작을 수행하면서, 상기 메모리 셀 로우들의 로우 어드레스들 중 상기 위크 페이지들의 위크 페이지 어드레스들 각각과 최상위 비트가 다른 메모리 셀 로우를 리프레시할 때, 상응하는 위크 페이지를 동시에 리프레시하고,
    상기 메모리 컨트롤러로부터의 커맨드는 오토 리프레시 커맨드, 스탠바이 신호 및 슬립 모드 신호 중 어느 하나인 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 리프레시 제어 회로는 상기 메모리 컨트롤러로부터 커맨드에 응답하여 상기 메모리 셀 로우들에 대하여 노멀 리프레시 동작을 수행하는 경우, 상기 위크 페이지들에 대한 위크 리프레시 동작을 상기 오토 리프레시 동작이 완료된 후에 수행하고,
    상기 리프레시 제어 회로는 리프레시 인터벌(tREFI)을 감소시키고, 표준에서 정의된 리프레시 주기의 제1 구간 동안에 상기 노멀 리프레시 동작을 수행하고, 상기 제1 구간에 연속하는 제2 구간 동안에 상기 위크 리프레시 동작을 수행하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 리프레시 제어 회로는
    적어도 제1 리프레시 제어 신호 또는 제2 리프레시 제어 신호 및 모드 신호에 응답하여 리프레시 클럭 신호를 생성하는 리프레시 클럭 생성기;
    상기 리프레시 클럭 신호에 응답하여 상기 메모리 셀 로우들을 순차적으로 리프레시하는 카운팅 어드레스를 생성하고 최상위 카운팅 어드레스를 생성하면서 완료 신호를 출력하는 리프레시 카운터;
    상기 위크 페이지들의 위크 페이지 어드레스들을 저장하며, 상기 리프레시 클럭 시호에 기초하여 상기 위크 페이지 어드레스들을 출력하는 위크 페이지 어드레스 생성기;
    상기 카운팅 어드레스와 상기 위크 페이지 어드레스들 각각을 비교하여 제1 매치 신호 및 제2 매치 신호를 출력하는 어드레스 비교 회로;
    상기 제1 리프레시 제어 신호, 상기 제2 리프레시 제어 신호, 상기 모드 신호, 상기 완료 신호, 상기 제1 매치 신호 및 상기 제2 매치 신호에 기초하여 복수의 제어 신호들을 생성하는 제어 신호 생성기;
    상기 모드 신호와 상기 복수의 제어 신호들 중 제3 제어 신호에 응답하여 상기 카운팅 어드레스의 최상위 비트를 무관심 처리하여 변환된 리프레시 로우 어드레스를 출력하는 어드레스 컨버터; 및
    상기 복수의 제어 신호들 중 제1 제어 신호와 제2 제어 신호에 기초하여 리프레시 모드에 따라 상기 카운팅 어드레스, 상기 위크 페이지 어드레스 및 상기 변환된 리프레시 로우 어드레스 중 하나를 리프레시 로우 어드레스로서 출력하는 리프레시 어드레스 출력 회로를 포함하고,
    상기 리프레시 어드레스 출력 회로는
    상기 제1 제어 신호에 응답하여 상기 카운팅 어드레스 및 상기 위크 페이지 어드레스 중 하나를 선택하는 제1 멀티플렉서; 및
    상기 제2 제어 신호에 응답하여 상기 변환된 리프레시 로우 어드레스 및 상기 제1 멀티플렉서의 출력 중 하나를 선택하여 상기 리프레시 로우 어드레스로서 출력하는 제2 멀티플렉서를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제어 신호 생성기는
    상기 제1 리프레시 제어 신호가 상기 메모리 셀 로우들에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 지시하고, 상기 모드 신호가 상기 위크 페이지들에 대한 위크 리프레시 동작의 병렬 모드를 지시하는 경우, 상기 제2 제어 신호와 상기 제3 제어 신호를 로우 레벨로 출력하고,
    상기 제1 리프레시 제어 신호가 상기 메모리 셀 로우들에 대한 오토 리프레시 동작이나 셀프 리프레시 동작을 지시하고, 상기 모드 신호가 상기 위크 페이지들에 대한 위크 리프레시 동작의 순차 모드를 지시하는 경우,
    상기 제2 제어 신호를 하이 레벨로 출력하고, 상기 제1 제어 신호를 로우 레벨로 출력하였다가, 상기 완료 신호가 하이 레벨로 천이하는 것에 응답하여 상기 제1 제어 신호를 하이 레벨로 천이시키는 반도체 메모리 장치.
    상기 제어 신호 생성기는
    상기 제2 리프레시 제어 신호가 상기 위크 페이지들에 대한 위크 리프레시 동작을 지시하는 경우, 상기 제1 제어 신호와 상기 제2 제어 신호를 하이 레벨로 출력하고,
    상기 리프레시 제어 회로는
    상기 제2 리프레시 제어 신호를 수신하고, 상기 제2 리프레시 제어 신호가 하이 레벨인 동안에 상기 리프레시 플래그 신호를 하이 레벨로 유지시켜 리프레시 핀을 통하여 상기 메모리 컨트롤러에 전송하는 리프레시 플래그 회로를 더 포함하는 반도체 메모리 장치.
  7. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는
    복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    상기 복수의 메모리 셀 로우들에 대한 리프레시와 상기 복수의 메모리 셀 로우들 중 데이터 보유 시간이 노멀 셀들에 비하여 짧은 적어도 하나의 위크 셀을 구비하는 복수의 위크 페이지들에 대한 리프레시를 수행하는 리프레시 제어 회로를 포함하고,
    상기 리프레시 제어 회로는 노멀 액세스 모드에서 상기 위크 페이지들에 대한 리프레시 동작을 수행하는 경우, 리프레시 플래그 신호를 상기 메모리 컨트롤러에 통지하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 리프레시 제어 회로는 상기 노멀 액세스 모드에서 상기 위크 페이지들에 대한 위크 리프레시 동작을 수행함과 동시에 상기 리프레시 플래그 신호를 상기 메모리 컨트롤러에 리프레시 핀을 통하여 전송하고,
    상기 메모리 컨트롤러는 상기 리프레시 플래그 신호가 하이 레벨인 동안에 상기 적어도 하나의 반도체 메모리 장치에 대한 액세스를 홀딩하는 메모리 시스템.
  9. 제7항에 있어서,
    상기 리프레시 제어 회로는 상기 노멀 액세스 모드에서 상기 위크 페이지들에 대한 위크 리프레시 동작을 수행하려고 할 때 상기 리프레시 플래그 신호를 리프레시 핀을 통하여 상기 메모리 컨트롤러에 전송하고,
    상기 메모리 컨트롤러는 상기 리프레시 플래그 신호에 응답하는 허가 신호를 상기 리프레시 핀을 통하여 상기 리프레시 제어 회로에 전송하고,
    상기 리프레시 제어 회로는 상기 허가 신호가 수신된 후에 상기 위크 리프레시 동작을 수행하는 메모리 시스템.
  10. 제7항에 있어서,
    상기 적어도 하나의 반도체 메모리 장치는 상기 메모리 컨트롤러로부터 하나의 칩 선태 신호에 의하여 공통으로 선택되는 제1 반도체 메모리 장치 및 제2 반도체 메모리 장치를 포함하고,
    상기 제1 반도체 메모리 장치의 제1 위크 페이지들의 수는 상기 제2 반도체 메모리 장치의 제2 위크 페이지들의 수보다 많고,
    상기 제1 반도체 메모리 장치가 노멀 액세스 모드에서 상기 제1 위크 페이지들을 리프레시하는 제1 위크 리프레시 동작을 수행하는 동안 상기 제2 반도체 메모리 장치는 노멀 액세스 모드에서 상기 리프레시 플래그 신호에 응답하여 상기 제2 위크 페이지들을 리프레시하는 제2 위크 리프레시 동작을 수행하는 메모리 시스템.
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