KR20160024503A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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KR20160024503A
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김대선
김대정
류성민
박광일
박철우
손영수
윤재윤
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 복수의 서브 워드라인 드라이버들, 및 제1 및 제2 파워 선택 스위치들을 포함한다. 메모리 셀 어레이는 데이터를 저장하며 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀 로우들을 구비한다. 서브 워드라인 드라이버들은 복수의 워드라인들에 연결된다. 제1 및 제2 파워 선택 스위치들은 복수의 서브 워드라인 드라이버들과 연결되고, 복수의 스위칭 제어 신호들에 응답하여 선택된 워드라인의 비활성화 전압 레벨과 선택된 워드라인에 인접한 적어도 하나의 제1 인접 워드라인의 오프 전압 레벨을 개별적으로 제어한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory device and memory system including the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
DRAM(Dynamic random access memory) 등의 반도체 메모리 소자의 워드라인(Word Line; WL)에는 메모리 셀에 액세스하기 위한 트랜지스터를 인에이블(Enable)하기 위해 고전압이 인가된다. 이때 상기 고전압에 의해 발생하는 전기장(Field)은 인접 셀에 있는 액세스 트랜지스터의 문턱전압을 낮출 수 있다.
어느 하나의 DRAM 셀에 대한 액세스에 의해 나머지 각 셀들이 받는 영향의 정도를 디스터브(Disturb)라고 한다. DRAM 메모리 셀 어레이의 셀들 간 간격이 넓은 경우에는 액세스가 나머지 각 셀에 디스터브 영향을 주는 경향이 작다. 그러나 스케일링(Scaling)으로 메모리 셀들 간 간격이 좁아질 경우 인접한 셀 또는 인접하여 지나가는 라인들에 의한 간섭, 즉, 디스터브(Disturb)가 영향을 주는 경향이 크다.
이에 따라, 본 발명의 일 목적은 디스터브 영향을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 복수의 서브 워드라인 드라이버들 및 제1 및 제2 파워 선택 스위치들을 포함한다. 상기 메모리 셀 어레이는 데이터를 저장하며 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀 로우들을 구비한다. 상기 서브 워드라인 드라이버들은 상기 복수의 워드라인들에 연결된다. 상기 제1 및 제2 파워 선택 스위치들은 상기 복수의 서브 워드라인 드라이버들과 연결되고, 접지 전압 및 서로 다른 레벨의 제1 네거티브 전압과 제2 네거티브 전압에 기초하고, 복수의 스위칭 제어 신호들에 응답하여 상기 복수의 워드라인들 중 선택된 워드라인의 비활성화 전압 레벨과 상기 선택된 워드라인에 인접한 적어도 하나의 제1 인접 워드라인의 오프 전압 레벨을 개별적으로 제어한다.
예시적인 실시예에 있어서, 상기 제1 파워 스위치는 상기 선택된 워드라인을 구동하는 제1 서브 워드라인 드라이버에 연결되고, 상기 제2 파워 스위치는 상기 적어도 하나의 제1 인접 워드라인을 구동하는 적어도 하나의 제2 서브 워드라인 드라이버에 연결될 수 있다.
상기 제1 서브 워드라인 드라이버가 상기 선택된 워드라인에 승압 전압을 인가하는 활성화 구간에서 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 접지 전압보다 낮은 상기 제1 네거티브 전압을 제공할 수 있다.
상기 제1 서브 워드라인 드라이버는 상기 활성화 구간 이후에 상기 선택된 워드라인을 상기 승압 전압 레벨에서 상기 접지 전압 레벨로 비활성화시키고, 상기 선택된 워드라인이 적어도 비활성화된 후에 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 상기 접지 전압을 제공할 수 있다.
상기 제1 서브 워드라인 드라이버가 상기 선택된 워드라인에 승압 전압을 인가하는 활성화 구간에서 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 접지 전압보다 낮은 상기 제2 네거티브 전압을 제공할 수 있다.
상기 제1 서브 워드라인 드라이버는 상기 활성화 구간 이후에 상기 선택된 워드라인을 상기 승압 전압 레벨에서 상기 제1 네거티브 전압 레벨로 비활성화시키고, 상기 선택된 워드라인이 적어도 비활성화된 후에 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 상기 제1 네거티브 전압을 제공하고, 상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 높을 수 있다.
상기 반도체 메모리 장치는 적어도 하나의 제1 인접 워드라인에 인접한 적어도 하나의 제2 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하는 제3 파워 스위치를 더 포함하고, 상기 제3 파워 스위치는 상기 적어도 하나의 제2 인접 워드라인을 구동하는 적어도 하나의 제3 서브 워드라인 드라이버에 연결될 수 있다.
상기 제1 서브 워드라인 드라이버가 상기 선택된 워드라인에 승압 전압을 인가하는 활성화 구간에서 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 접지 전압보다 낮은 상기 제1 네거티브 전압을 제공하고, 상기 제3 파워 스위치는 상기 적어도 하나의 제3 서브 워드라인 드라이버에 상기 제1 네거티브 전압을 제공할 수 있다.
상기 제1 서브 워드라인 드라이버는 상기 활성화 구간 이후에 제1 비활성화 구간에서 상기 선택된 워드라인을 상기 승압 전압 레벨에서 상기 접지 전압 레벨로 비활성화시키고 상기 제1 비활성화 구간에 연속하는 제2 비활성화 구간에서 상기 선택된 워드라인을 상기 접지 전압 레벨에서 상기 제1 네거티브 전압 레벨로 비활성화시키고, 상기 제3 파워 스위치는 상기 제1 비활성화 구간에서 상기 제3 서브 워드라인 드라이버에 상기 접지 전압을 제공하고, 상기 제2 비활성화 구간에서 상기 제3 서브 워드라인 드라이버에 상기 제1 네거티브 전압을 제공할 수 있다.
상기 제1 서브 워드라인 드라이버가 상기 선택된 워드라인에 승압 전압을 인가하는 활성화 구간에서 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 접지 전압보다 낮은 상기 제2 네거티브 전압을 제공하고, 상기 제3 파워 스위치는 상기 적어도 하나의 제3 서브 워드라인 드라이버에 상기 제2 네거티브 전압을 제공하고, 상기 제3 파워 스위치는 상기 제1 비활성화 구간에서 상기 제3 서브 워드라인 드라이버에 상기 제1 네거티브 전압을 제공하고, 상기 제2 비활성화 구간에서 상기 제3 서브 워드라인 드라이버에 상기 제2 네거티브 전압을 제공할 수 있다.
예시적인 실시예에 있어서, 상기 선택된 워드라인은 짝수 워드라인이고 상기 적어도 하나의 제1 인접 워드라인은 상기 짝수 워드라인에 인접한 홀수 워드라인들이거나 상기 선택된 워드라인은 홀수 워드라인이고 상기 적어도 하나의 제1 인접 워드라인은 상기 홀수 워드라인에 인접한 짝수 워드라인들일 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 상기 선택된 워드라인에 연결되는 메모리 셀 로우를 액세스하기 위한 로우 어드레스에 기초하여 상기 스위칭 제어 신호들을 생성하는 스위칭 신호 생성기를 더 포함할 수 있다. 상기 스위칭 신호 생성기는 상기 로우 어드레스에 기초하여 상기 복수의 워드라인들을 제어하는 로우 디코더에 배치되고, 상기 제1 및 제2 파워 선택 스위치들은 상기 로우 디코더에 배치될 수 있다.
예시적인 실시예에 있어서, 상기 제1 및 제2 파워 선택 스위치들은 상기 복수의 서브 워드라인들이 배치되는 서브 워드라인 드라이버 영역에 인접하는 접합(conjuction) 영역에 배치될 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 복수의 선택 신호들에 응답하여 상기 접지 전압, 상기 제1 네거티브 전압 및 상기 제2 네거티브 전압 중 두 개의 전압을 제1 선택 전압 및 제2 선택 전압으로서 상기 제1 파워 선택 스위치 및 상기 제2 파워 선택 스위치에 선택 회로를 더 포함할 수 있다. 상기 제1 파워 선택 스위치는 제1 스위칭 제어 신호에 응답하여 상기 제1 선택 전압을 상기 복수의 서브 워드라인 드라이버들이 연결되는 네거티브 전압 단자에 제공하는 제1 엔모스 트랜지스터 및 제2 스위칭 제어 신호에 응답하여 상기 제2 선택 전압을 상기 네거티브 전압 단자에 제공하는 제2 엔모스 트랜지스터를 포함할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치를 제어한다. 상기 반도체 메모리 장치는 메모리 셀 어레이, 복수의 서브 워드라인 드라이버들 및 제1 및 제2 파워 선택 스위치들을 포함한다. 상기 메모리 셀 어레이는 데이터를 저장하며 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀 로우들을 구비한다. 상기 서버 워드라인 드라이버들은 상기 복수의 워드라인들에 연결된다. 상기 제1 및 제2 파워 선택 스위치들은 상기 복수의 서브 워드라인 드라이버들과 연결되고, 접지 전압 및 서로 다른 레벨의 제1 네거티브 전압과 제2 네거티브 전압에 기초하고, 복수의 스위칭 제어 신호들에 응답하여 상기 복수의 워드라인들 중 선택된 워드라인의 비활성화 전압 레벨과 상기 선택된 워드라인에 인접한 적어도 하나의 제1 인접 워드라인의 오프 전압 레벨을 개별적으로 제어한다.
예시적인 실시예에 있어서, 상기 제1 파워 스위치는 상기 선택된 워드라인을 구동하는 제1 서브 워드라인 드라이버에 연결되고, 상기 제2 파워 스위치는 상기 적어도 하나의 제1 인접 워드라인을 구동하는 적어도 하나의 제2 서브 워드라인 드라이버에 연결될 수 있다.
본 발명의 예시적인 실시예들에 따르면, 선택된 워드라인의 비활성화 전압과 선택된 워드라인에 인접한 적어도 하나의 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하여 디스터브에 의한 영향을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 5는 도 3에 도시된 뱅크 어레이들 중 하나를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 하나의 뱅크 어레이의 배치를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 6의 서브 어레이를 보다 상세히 나타내는 일예이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 도 8의 승압 전압 생성기의 구성을 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 도 8의 네거티브 전압 생성기의 구성을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 도 8의 서브 워드라인 드라이버의 구성을 나타내는 회로도이다.
도 12는 본 발명의 일 실시예에 따른 도 21의 반도체 메모리 장치의 워드라인의 천이를 나타내는 타이밍도이다.
도 13은 본 발명의 실시예들에 따른 도 8의 메모리 셀 블록을 나타낸다.
도 14는 본 발명의 일 실시예들에 따른 도 7의 파워 선택 스위치들 중 제1 파워 선택 스위치를 나타낸다.
도 15는 본 발명의 일 실시예들에 따른 도 7의 파워 선택 스위치들 중 제2 파워 선택 스위치를 나타낸다.
도 16은 도 13의 메모리 셀 블록에서 워드라인들의 천이를 나타낸다.
도 17은 도 7의 제1 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 18은 도 7의 제2 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 19는 도 13의 메모리 셀 블록에서 워드라인들의 천이를 나타낸다.
도 20은 도 7의 제1 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 21은 도 7의 제2 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 22는 도 13의 메모리 셀 블록에서 워드라인들의 천이를 나타낸다.
도 23은 도 7의 제1 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 24는 도 7의 제2 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 25는 도 13의 메모리 셀 블록에서 워드라인들의 천이를 나타낸다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 27은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 28은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202) 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 데이터 핀(103, 203)을 통해 반도체 메모리 장치(200a)로 데이터를 입력하거나 반도체 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 반도체 메모리 장치(200a)로 어드레스를 입력하거나, 메모리 장치(201)로부터 어드레스를 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 리프레쉬 카운터(245)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 동적 메모리 셀들을 포함할 수 있다. 도 3에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(200a)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 4를 참조하면, 반도체 메모리 장치(400)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 복수의 뱅크들(410~480)을 포함한다. 복수의 뱅크들(410~480) 각각은, 도 5와 같이, 복수개의 워드라인들(WL1~WL2m), 복수개의 비트라인들(BL1~BLn), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 뱅크(410~480)의 로우들(rows)이라고 정하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 뱅크(410~480)의 칼럼들(columns)이라고 정할 수 있다.
도 4에서는 메모리 장치(400)가 8개의 뱅크들로 구성되는 예에 대하여 설명된다. 메모리 장치(400)는 8개의 뱅크들(410~480) 이외에 다양한 수의 뱅크들을 포함할 수 있다.
복수의 뱅크들(410~480)에서, 제1 뱅크(410)는 제1 서브 뱅크(411), 제2 서브 뱅크(412), 제1 로우 디코더(413), 제2 로우 디코더(414), 제1 칼럼 디코더(415), 그리고 제2 칼럼 디코더(416)를 포함할 수 있다. 또한 제2 뱅크(420)는 제1 서브 뱅크(421), 제2 서브 뱅크(422), 제1 로우 디코더(423), 제2 로우 디코더(424), 제1 칼럼 디코더(425), 그리고 제2 칼럼 디코더(426)를 포함할 수 있다. 제3 내지 제8 뱅크들(430~480) 각각의 구성은 제1 및 제2 뱅크들(410, 420) 각각의 구성과 동일하다. 제1 로우 디코더(113)와 제2 로우 디코더(114)는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스(RA)를 수신할 수 있다. 제1 칼럼 디코더(115)와 제2 칼럼 디코더(116)는 칼럼 어드레스들(미도시)을 수신할 수 있다. 뱅크 어드레스(BANK_ADDR)에 따라 다수개의 뱅크들(410~480) 중 하나의 뱅크가 선택되고, 로우 어드레스들(RA)과 칼럼 어드레스들(미도시)에 따라 선택된 뱅크 내 메모리 셀들이 어드레싱될 수 있다.
제1 뱅크(410)는 제1 서브 뱅크(411)와 제2 서브 뱅크(412)로 구분될 수 있다. 제1 서브 뱅크(411)와 제2 서브 뱅크(412)는 메모리 셀들(MCs)의 워드라인들(WLs)이 배열되는 방향, 즉 로우 방향으로 배열되는 것을 볼 수 있다. 제1 서브 뱅크(411)는 제1 로우 디코더(113)와 제1 칼럼 디코더(415)에 연결될 수 있다. 제1 서브 뱅크(411)의 메모리 셀들은 제1 로우 디코더(413)와 제1 칼럼 디코더(415)에 의해 어드레싱될 수 있다. 제2 서브 뱅크(412)는 제2 로우 디코더(414)와 제2 칼럼 디코더(416)에 연결될 수 있다. 제2 서브 뱅크(412)의 메모리 셀들은 제2 로우 디코더(414)와 제2 칼럼 디코더(416)에 의해 어드레싱될 수 있다.
제1 서브 뱅크(411)와 제2 서브 뱅크(412)는, 제1 로우 디코더(413)와 제2 로우 디코더(414)로 제공되는 로우 어드레스 신호(RA) 중 어느 하나의 비트에 의해 선택될 수 있다. 예컨대, 로우 어드레스 신호의 MSB 신호에 의해 제1 서브 뱅크(411) 또는 제2 서브 뱅크(112)가 선택될 수 있다.
제1 서브 뱅크(411)와 제2 서브 뱅크(412)는 각각의 데이터 라인 센스 앰프 블록(417, 418)과 연결되고, 서로 독립된 데이터 입출력 라인들(I/O1, I/O2)과 연결될 수 있다. 제1 서브 뱅크(411)에서 독출된 데이터는 제1 데이터 라인 센스 앰프 블록(417)과 제1 데이터 입출력 라인들(I/O1)을 통하여 출력될 수 있다. 제2 서브 뱅크(412)에서 독출된 데이터는 제2 데이터 라인 센스 앰프(418)와 제2 데이터 입출력 라인들(I/O2)을 통하여 출력될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 하나의 뱅크 어레이의 배치를 나타낸다.
도 6을 참조하면, 뱅크 어레이(310)에는 제1 방향(D1)으로 I개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인과, 복수의 워드라인과, 비트라인과 워드라인이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWD)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWD)에는, 서브 워드라인 드라이버들이 배치될 수 있다.
제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 6의 서브 어레이(390)을 보다 상세히 나타내는 일예이다.
도 6 및 도 7을 참조하면, 뱅크 어레이(310)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCB)은 행 방향으로 연장되는 복수의 워드라인들(WL1~WL4) 및 열 방향으로 연장되는 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버(500)들을 포함한다. 도 7에 도시된 바와 같이, 서브 워드라인 드라이버(500)들은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSA)은 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 비트라인 감지 증폭기(BLSA)들을 포함한다. 비트라인 감지 증폭기(BLSA)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍에 제공할 수 있다. 도 7에 도시된 바와 같이, 비트라인 감지 증폭기(BLSA)들은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSA)들, 서브 워드라인 드라이버 영역(SWD)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 파워 선택 스위치들(510, 520, 530, 540)이 배치될 수 있다.
파워 선택 스위치(510)는 워드라인(WL2)을 구동하는 서브 워드라인 드라이버(550)에 연결되고, 파워 선택 스위치(520)는 워드라인(WL4)을 구동하는 서브 워드라인 드라이버(560)에 연결되고, 파워 선택 스위치(550)는 워드라인(WL1)을 구동하는 서브 워드라인 드라이버(570)에 연결되고, 파워 선택 스위치(540)는 워드라인(WL3)을 구동하는 서브 워드라인 드라이버(580)에 연결될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 8을 참조하면, 반도체 메모리 장치(600)는 워드라인 컨트롤러(610), 적어도 하나의 메모리 셀 블록(640), 승압 전압 생성기(VPP GENERATOR, 620), 네거티브 전압 생성기(VBB GENERATOR, 630), 서브 워드라인 드라이버(550), 파워 선택 스위치(510), 선택 회로(650) 및 선택 신호 생성기(660)를 포함하여 구성될 수 있다. 도 8에는 로우 디코더(260a)에 포함되는 스위칭 신호 생성기(261)가 함께 도시된다.
적어도 하나의 메모리 셀 블록(640)은 데이터를 저장하며 복수의 워드라인들(WLi)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 승압 전압 생성기(620)는 승압 전압(VPP)을 생성하여 서브 워드라인 드라이버(550)에 제공한다. 네거티브 전압 생성부(630)는 서로 다른 레벨의 제1 및 제2 네거티브 전압(VBB21, VBB22)을 생성하여 선택 회로(650)에 제공한다. 선택 회로(350)는 선택 회로(350)는 멀티플렉서로 구성되어 제1 내지 제3 선택 신호들(SS1, SS2, SS3)에 응답하여 제1 네거티브 전압(VBB1), 제2 네거티브 전압(VBB2) 및 접지 전압(VSS) 중 두 개의 전압을 제1 선택 전압(SV1) 및 제2 선택 전압(SV2)으로서 파워 선택 스위치(510)에 제공한다.
파워 선택 스위치(510)는 스위칭 제어 신호들(SCS11, SCS12 또는 SCS21, SCS22)에 응답하여 제1 선택 전압(SV1) 및 제2 선택 전압(SV2)을 서브 워드라인 드라이버(550)에 제공할 수 있다. 선택 신호 생성기(660)는 모드 신호(MS)에 응답하여 제1 내지 제3 선택 신호들(SS1, SS2, SS3)을 선택 회로(650)에 출력할 수 있다. 스위칭 신호 생성기(261)는 선택된 워드라인에 연결된 메모리 셀 로우를 액세스하기 위한 로우 어드레스(RA)에 기초하여 스위칭 제어 신호들(SCS11, SCS12, SCS21, SCS22)을 생성할 수 있다.
워드라인 컨트롤러(610)는 디코딩된 로우 어드레스 신호(DRA)에 응답하여 서브 워드라인 드라이버(550)를 제어하기 위한 제1 및 제2 워드라인 인에이블 제어신호들(PXi, PXiB)을 생성하여 서브워드라인 드라이버(550)에 제공한다.
도 8의 반도체 메모리 장치(600)에서 서브 워드라인 드라이버(550)는 메모리 셀 블록(640)에 포함되는 워드라인들(WLi)의 수만큼 구비될 수 있다.
도 9는 본 발명의 일 실시예에 따른 도 8의 승압 전압 생성기의 구성을 나타내는 블록도이다.
도 9를 참조하면, 승압 전압 생성기(620)는 감지기(621), 발진기(622) 및 차지 펌프(223)를 포함할 수 있다.
감지기(621)는 승압 전압(VPP)을 생성하기 위한 전압 레벨을 감지한다. 발진기(622)는 감지기(621)의 감지된 전압 레벨에 응답하여 동작하며 감지된 전압 레벨과 상보적 관계에 있는 펄스 신호들을 발생한다. 차지 펌프(623)는 상기 발진기(622)의 펄스 신호들에 응답하여 펌핑 동작을 수행하여 승압 전압(VPP)을 생성한다.
도 10은 본 발명의 일 실시예에 따른 도 8의 네거티브 전압 생성기의 구성을 나타내는 블록도이다.
도 10을 참조하면, 네거티브 전압 생성부(630)는 감지기(631), 발진기(632), 네거티브 차지 펌프(633) 및 전압 분배부(634)를 포함할 수 있다.
감지기(631)는 제1 및 제2 네거티브 전압들(VBB21, VBB22)을 생성하기 위한 전압 레벨을 감지한다. 발진기(632)는 감지기(631)의 감지된 전압 레벨에 응답하여 동작하며 감지된 전압 레벨과 상보적 관계에 있는 펄스 신호들을 발생한다. 네거티브 차지 펌프(633)는 상기 발진기(632)의 펄스 신호들에 응답하여 펌핑 동작을 수행하여 제1 네거티브 전압(VBB21)을 생성한다. 전압 분배부(634)는 제1 네거티브 전압(VBB21)이 출력되는 출력 노드(NO1)와 접지 전압 사이에 직렬 연결되는 저항들(R3, R4)을 포함하고, 제1 네거티브 전압(VBB21)을 전압-분배하여 제2 네거티브 전압(VBB22)을 제공한다.
도 11은 본 발명의 일 실시예에 따른 도 8의 서브 워드라인 드라이버의 구성을 나타내는 회로도이다.
도 11을 참조하면, 서브 워드라인 드라이버(550)는 인버터(551), 피모스 트랜지스터들(552, 553) 및 엔모스 트랜지스터들(554, 555)을 포함할 수 있다. 피모스 트랜지스터(552)는 승압 단자(VPN)에 연결되는 소스, 인버터(551)의 출력을 인가받는 게이트 및 승압 노드(NO3)에 연결되는 드레인을 구비할 수 있다. 피모스 트랜지스터(553)는 승압 노드(NO3)에 연결되는 소스, 워드라인 인에이블 신호(NEWiB)를 인가받는 게이트 및 인에이블 노드(NO4)에 연결되는 드레인을 구비한다. 엔모스 트랜지스터(554)는 인에이블 노드(NO4)에 연결되는 드레인, 워드라인 인에이블 신호(NEWiB)를 인가받는 게이트 및 네거티브 전압 단자(VBN)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(555)는 인에이블 노드(NO4)에 연결되는 드레인, 제2 워드라인 인에이블 제어 신호(PXiB)를 인가받는 게이트 및 네거티브 전압 단자(VBN)에 연결되는 소스를 구비한다. 승압 단자(VPN)에는 승압 전압(VPP) 제공되고, 네거티브 단자(VBN)에는 제1 선택 전압(SV1)과 제2 선택 전압(SV2) 중 하나가 제공될 수 있다.
피모스 트랜지스터(552)는 승압 단자(VPN)에 인가되는 승압 전압을 제1 워드라인 인에이블 제어 신호(PXi)에 응답하여 승압 노드(NO3)에 전달한다. 피모스 트랜지스터(331)는 워드라인 인에이블 신호(NEWiB)에 응답하여 인에이블 노드(NO4)에 연결되는 해당 워드라인(WLi)을 승압 전압 레벨로 인에이블시킨다. 엔모스 트랜지스터(332)는 워드라인 인에이블 신호(NEWiB)에 응답하여 네거티브 전압 단자(VBN)에 인가되는 네거티브 전압을 인에이블 노드(NO4)에 전달하고, 엔모스 트랜지스터(333)는 제2 워드라인 인에이블 제어신호(PXiB)에 응답하여 인에이블 노드(NO4)에 연결되는 해당 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블시킨다.
도 12는 본 발명의 일 실시예에 따른 도 21의 반도체 메모리 장치의 워드라인의 천이를 나타내는 타이밍도이다.
도 8 내지 도 12를 참조하면, 제1 워드라인 인에이블 신호(PXi)는 초기에 로우 레벨을 유지하였다가 로우 어드레스 해당 워드라인(WLi)을 인에이블하고자 하는 경우에 타이밍(t11, t13)에 하이 레벨(VCC)로 천이되고, 다른 워드라인을 활성화하게 되면 타이밍(t12, t13)에 로우 레벨(VSS)로 천이된다.
승압 노드 전압 신호(PXiD)는 초기에 로우 레벨을 유지하다가 제1 워드라인 인에이블 제어 신호(PXi)가 타이밍(t11, t13)에서 하이 레벨, 타이밍(t12, t14)에 로우 레벨로 천이되면, 각각 승압 전압 레벨 및 접지 전압 레벨(VSS)로 천이된다.
워드라인 인에이블 신호(NEWiB)는 초기에 하이 레벨(VCC)을 유지하여 해?? 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블시킨 후에 해당 워드라인(WLi)을 활성화하고자 하는 경우에 시점(t11, t13)에서 로우 레벨로 천이되고, 다른 워드라인을 활성화하고자 하는 경우에 시점(t12, t14)에서 하이 레벨(VCC)로 천이된다.
제2 워드라인 인에이블 제어 신호(PXiB)는 초기에 하이 레벨을 유지하여 해당 워드라인(WLi)을 네거티브 전압 레벨로 디스에이블 시켰다고 로우 어드레스 해당 워드라인(WLi)을 인에이블하고자 하는 경우에 타이밍(t11, t13)에 로우 레벨(VSS)로 천이되고, 다른 워드라인을 활성화하게 되면 타이밍(t22, t23)에 하이 레벨(VCC)로 천이된다.
해당 워드라인(WLi)은 초기에 제2 워드라인 인에이블 신호(PXiB)에 응답하여 네거티브 레벨로 유지되었다가 타이밍(t11, t13)에 워드라인 인에이블 제어 신호(NEWiB)가 로우 레벨(VSS)로 천이되면, 승압 노드 전압 신호(PXiD)가 일정 시간 지연되어 전달되고, 다른 워드라인이 활성화되는 타이밍(t12, t14)에서 워드라인 인에이블 신호(NEWiB)가 하이 레벨(VCC)로 천이되면, 제2 워드라인 인에이블 제어 신호(PXiB)에 응답하여 네거티브 레벨(VBB21 또는 VBB22)로 비활성화된다.
도 13은 본 발명의 실시예들에 따른 도 8의 메모리 셀 블록을 나타낸다.
도 13을 참조하면, 메모리 셀 블록은 복수의 워드라인들(WL1~WL4), 비트라인(BL)과 상보 비트라인(BLB)으로 구성되는 비트라인 페어 및 복수의 액티브 영역들(393, 394, 395)을 포함한다.
액티브 영역(393)에는 메모리 셀들(C1, C2)이 형성되고, 액티브 영역(394)에는 메모리 셀(C3)이 형성되고, 액티브 영역(395)에는 메모리 셀(C4)이 형성될 수 있다.
도 14는 본 발명의 일 실시예들에 따른 도 7의 파워 선택 스위치들 중 제1 파워 선택 스위치를 나타낸다.
도 7 및 도 14를 참조하면, 워드라인(WL2)을 구동하는 서브 워드라인(550)에 연결되는 제1 파워 선택 스위치(510)는 도 11의 네거티브 단자(VBN)에 서로 병렬로 연결되는 제1 엔모스 트랜지스터(511)와 제2 엔모스 트랜지스터(512)를 포함할 수 있다.
제1 엔모스 트랜지스터(511)는 스위칭 제어 신호(SCS11)에 응답하여 접지 전압(VSS)을 제1 선택 전압(SV1)으로서 네거티브 단자(VBN)에 제공할 수 있고, 제2 엔모스 트랜지스터(512)는 스위칭 제어 신호(SCS21)에 응답하여 제1 네거티브 전압(VBB21)을 제2 선택 전압(SV2)으로서 네거티브 단자(VBN)에 제공할 수 있다.
도 15는 본 발명의 일 실시예들에 따른 도 7의 파워 선택 스위치들 중 제2 파워 선택 스위치를 나타낸다.
도 7 및 도 14를 참조하면, 워드라인(WL1)을 구동하는 서브 워드라인(570)에 연결되는 제2 파워 선택 스위치(530)는 도 11의 네거티브 단자(VBN)에 서로 병렬로 연결되는 제1 엔모스 트랜지스터(531)와 제2 엔모스 트랜지스터(532)를 포함할 수 있다.
제1 엔모스 트랜지스터(531)는 스위칭 제어 신호(SCS21)에 응답하여 접지 전압(VSS)을 제1 선택 전압(SV1)으로서 네거티브 단자(VBN)에 제공할 수 있고, 제2 엔모스 트랜지스터(532)는 스위칭 제어 신호(SCS22)에 응답하여 제1 네거티브 전압(VBB21)을 제2 선택 전압(SV2)으로서 네거티브 단자(VBN)에 제공할 수 있다.
도 16은 도 13의 메모리 셀 블록에서 워드라인들의 천이를 나타낸다.
도 16에서는 워드라인(WL2)이 선택된 경우를 설명한다.
도 7 및 도 13 내지 도 16을 참조하면, 타이밍(t21) 이전에 스위칭 제어 신호(SCS11)는 하이 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이고, 스위칭 제어 신호(SCS21)는 하이 레벨이고, 스위칭 제어 신호(SCS22)는 로우 레벨이다. 따라서 선택된 워드라인(WL2)과 인접 워드라인들(WL1, WL3)은 모두 접지 전압(VSS) 레벨로 프리차지된다.
타이밍들(t21, t22) 사이의 활성화 구간 동안에 스위칭 제어 신호(SCS11)는 로우 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이다. 또한 타이밍들(t21, t23) 사이에 스위칭 제어 신호(SCS21)는 로우 레벨이고, 스위칭 제어 신호(SCS22)는 하이 레벨이다. 따라서 활성화 구간 동안에 선택된 워드라인(WL2)은 승압 전압(VPP) 레벨로 활성화되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 제1 네거티브 전압(VBB21)으로 제어된다.
타이밍(t22)에 선택된 워드라인(WL2)은 접지 전압(VSS) 레벨로 비활성화되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 타이밍(t23)까지 제1 네거티브 전압(VBB21)으로 유지된다. 타이밍(t22) 이후에 스위칭 제어 신호(SCS11)는 하이 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이다. 또한 타이밍(t23) 이후에 스위칭 제어 신호(SCS21)는 하이 레벨이고, 스위칭 제어 신호(SCS22)는 로우 레벨이다. 따라서 선택된 워드라인(WL2)의 비활성화 전압과 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 모두 접지 전압(VSS)으로 제어된다.
도 17은 도 7의 제1 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 18은 도 7의 제2 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 17 및 도 18을 참조하면, 제1 선택 전압(SV1)으로서 제1 네거티브 전압(VBB21)이 제1 파워 선택 스위치(510)와 제2 파워 선택 스위치(530)에 제공되고, 제2 선택 전압(SV2)으로서 제2 네거티브 전압(VBB22)이 제1 파워 선택 스위치(510)와 제2 파워 선택 스위치(530)에 제공된다.
도 19는 도 13의 메모리 셀 블록에서 워드라인들의 천이를 나타낸다.
도 19에서는 워드라인(WL2)이 선택된 경우를 설명한다.
도 7, 도 13 및 도 17 내지 도 19를 참조하면, 타이밍(t31) 이전에 스위칭 제어 신호(SCS11)는 하이 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이고, 스위칭 제어 신호(SCS21)는 하이 레벨이고, 스위칭 제어 신호(SCS22)는 로우 레벨이다. 따라서 선택된 워드라인(WL2)과 인접 워드라인들(WL1, WL3)은 모두 제1 네거티브 전압(VBB21) 레벨로 프리차지된다.
타이밍들(t31, t32) 사이의 활성화 구간 동안에 스위칭 제어 신호(SCS11)는 로우 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이다. 또한 타이밍들(t31, t33) 사이에 스위칭 제어 신호(SCS21)는 로우 레벨이고, 스위칭 제어 신호(SCS22)는 하이 레벨이다. 따라서 활성화 구간 동안에 선택된 워드라인(WL2)은 승압 전압(VPP) 레벨로 활성화되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 제2 네거티브 전압(VBB22)으로 제어된다.
타이밍(t32)에 선택된 워드라인(WL2)은 제1 네거티브 전압(VBB21) 레벨로 비활성화되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 타이밍(t33)까지 제2 네거티브 전압(VBB22)으로 유지된다. 타이밍(t22) 이후에 스위칭 제어 신호(SCS11)는 하이 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이다. 또한 타이밍(t23) 이후에 스위칭 제어 신호(SCS21)는 하이 레벨이고, 스위칭 제어 신호(SCS22)는 로우 레벨이다. 따라서 선택된 워드라인(WL2)의 비활성화 전압과 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 모두 제1 네거티브 전압(VBB21)으로 제어된다.
도 20은 도 7의 제1 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 21은 도 7의 제2 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 20 및 도 21을 참조하면, 제1 선택 전압(SV1)으로서 제1 네거티브 전압(VBB21)이 제1 파워 선택 스위치(510)와 제2 파워 선택 스위치(530)에 제공되고, 제2 선택 전압(SV2)으로서 접지 전압(VSS)이 제1 파워 선택 스위치(510)와 제2 파워 선택 스위치(530)에 제공된다. 또한 도 7에서 워드라인(WL4)을 구동하는 서브 워드라인 드라이버(560)에 연결되는 제3 파워 선택 스위치(520)에도 제1 선택 전압(SV1)으로서 제1 네거티브 전압(VBB21)이 제공되고, 제2 선택 전압(SV2)으로서 접지 전압(VSS)이 제공될 수 있다. 이 경우에, 제3 파워 선택 스위치(520)에는 도 8의 스위칭 신호 생성기(261)로부터 스위칭 제어 신호들(SCS31, SCS32)이 인가될 수 있다.
도 22는 도 13의 메모리 셀 블록에서 워드라인들의 천이를 나타낸다.
도 22에서는 워드라인(WL2)이 선택된 경우를 설명한다.
도 7, 도 13 및 도 20 내지 도 22를 참조하면, 타이밍(t41) 이전에 스위칭 제어 신호(SCS11)는 하이 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이고, 스위칭 제어 신호(SCS21)는 하이 레벨이고, 스위칭 제어 신호(SCS22)는 로우 레벨이고, 스위칭 제어 신호(SCS31)는 하이 레벨이고, 스위칭 제어 신호(SCS32)는 로우 레벨이다. 따라서 선택된 워드라인(WL2)과 인접 워드라인들(WL1, WL3) 및 인접 워드라인(WL3)에 인접한 인접 워드라인(WL4) 모두 제1 네거티브 전압(VBB21) 레벨로 프리차지된다.
타이밍들(t41, t42) 사이의 활성화 구간 동안에 스위칭 제어 신호(SCS11)는 로우 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이고, 스위칭 제어 신호(SCS21)는 하이 레벨이고, 스위칭 제어 신호(SCS22)는 로우 레벨이고, 스위칭 제어 신호(SCS31)는 하이 레벨이고, 스위칭 제어 신호(SCS32)는 로우 레벨이다. 따라서, 활성화 구간 동안에 선택된 워드라인(WL2)은 승압 전압(VPP) 레벨로 활성화되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 제1 네거티브 전압(VBB21)으로 유지되고, 인접 워드라인(WL4)의 오프 전압 레벨은 제1 네거티브 전압(VBB21)으로 유지된다.
타이밍들(t42, t43) 사이의 제1 비활성화 구간 동안, 스위칭 제어 신호(SCS11)는 로우 레벨이고, 스위칭 제어 신호(SCS12)는 하이 레벨이고, 스위칭 제어 신호(SCS21)는 하이 레벨이고, 스위칭 제어 신호(SCS22)는 로우 레벨이고, 스위칭 제어 신호(SCS31)는 로우 레벨이고, 스위칭 제어 신호(SCS32)는 하이 레벨이다. 따라서 제1 비활성화 구간 동안, 선택된 워드라인(WL2)의 비활성화 전압은 접지 전압(VSS)으로 제어되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 제1 네거티브 전압(VBB21)으로 유지되고, 인접 워드라인(WL4)의 오프 전압 레벨은 접지 전압(VSS)으로 제어된다.
타이밍(t43) 이후의 제2 비활성화 구간 동안, 스위칭 제어 신호(SCS11)는 하이 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이고, 스위칭 제어 신호(SCS21)는 하이 레벨이고, 스위칭 제어 신호(SCS22)는 로우 레벨이고, 스위칭 제어 신호(SCS31)는 하이 레벨이고, 스위칭 제어 신호(SCS32)는 로우 레벨이다. 따라서 제2 비활성화 구간 동안, 선택된 워드라인(WL2)의 비활성화 전압은 제1 네거티브 전압(VBB21)으로 제어되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 제1 네거티브 전압(VBB21)으로 유지되고, 인접 워드라인(WL4)의 오프 전압 레벨은 제1 네거티브 전압(VBB21)으로 제어된다.
도 23은 도 7의 제1 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 24는 도 7의 제2 파워 선택 스위치에 제공되는 제1 선택 전압과 제2 선택 전압이 변화되는 경우를 나타낸다.
도 23 및 도 24를 참조하면, 제1 선택 전압(SV1)으로서 제1 네거티브 전압(VBB21)이 제1 파워 선택 스위치(510)와 제2 파워 선택 스위치(530)에 제공되고, 제2 선택 전압(SV2)으로서 제2 네거티브 전압(VBB22)이 제1 파워 선택 스위치(510)와 제2 파워 선택 스위치(530)에 제공된다. 또한 도 7에서 워드라인(WL4)을 구동하는 서브 워드라인 드라이버(560)에 연결되는 제3 파워 선택 스위치(520)에도 제1 선택 전압(SV1)으로서 제1 네거티브 전압(VBB21)이 제공되고, 제2 선택 전압(SV2)으로서 제2 네거티브 전압(VBB22)이 제공될 수 있다. 이 경우에, 제3 파워 선택 스위치(520)에는 도 8의 스위칭 신호 생성기(261)로부터 스위칭 제어 신호들(SCS31, SCS32)이 인가될 수 있다.
도 25는 도 13의 메모리 셀 블록에서 워드라인들의 천이를 나타낸다.
도 22에서는 워드라인(WL2)이 선택된 경우를 설명한다.
도 7, 도 13 및 도 22 내지 도 25를 참조하면, 타이밍(t51) 이전에 스위칭 제어 신호(SCS11)는 로우 레벨이고, 스위칭 제어 신호(SCS12)는 하이 레벨이고, 스위칭 제어 신호(SCS21)는 로우 레벨이고, 스위칭 제어 신호(SCS22)는 하이 레벨이고, 스위칭 제어 신호(SCS31)는 로우 레벨이고, 스위칭 제어 신호(SCS32)는 하이 레벨이다. 따라서 선택된 워드라인(WL2)과 인접 워드라인들(WL1, WL3) 및 인접 워드라인(WL3)에 인접한 인접 워드라인(WL4) 모두 제2 네거티브 전압(VBB22) 레벨로 프리차지된다.
타이밍들(t51, t52) 사이의 활성화 구간 동안에 스위칭 제어 신호(SCS11)는 로우 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이고, 스위칭 제어 신호(SCS21)는 로우 레벨이고, 스위칭 제어 신호(SCS22)는 하이 레벨이고, 스위칭 제어 신호(SCS31)는 로우 레벨이고, 스위칭 제어 신호(SCS32)는 하이 레벨이다. 따라서, 활성화 구간 동안에 선택된 워드라인(WL2)은 승압 전압(VPP) 레벨로 활성화되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 제2 네거티브 전압(VBB22)으로 유지되고, 인접 워드라인(WL4)의 오프 전압 레벨은 제2 네거티브 전압(VBB21)으로 유지된다.
타이밍들(t52, t53) 사이의 제1 비활성화 구간 동안, 스위칭 제어 신호(SCS11)는 하이 레벨이고, 스위칭 제어 신호(SCS12)는 로우 레벨이고, 스위칭 제어 신호(SCS21)는 로우 레벨이고, 스위칭 제어 신호(SCS22)는 하이 레벨이고, 스위칭 제어 신호(SCS31)는 하이 레벨이고, 스위칭 제어 신호(SCS32)는 로우 레벨이다. 따라서 제1 비활성화 구간 동안, 선택된 워드라인(WL2)의 비활성화 전압은 제1 네거티브 전압(VBB21)으로 제어되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 제2 네거티브 전압(VBB22)으로 유지되고, 인접 워드라인(WL4)의 오프 전압 레벨은 제1 네거티브 전압(VBB21)으로 제어된다.
타이밍(t53) 이후의 제2 비활성화 구간 동안, 스위칭 제어 신호(SCS11)는 로우 레벨이고, 스위칭 제어 신호(SCS12)는 하이 레벨이고, 스위칭 제어 신호(SCS21)는 로우 레벨이고, 스위칭 제어 신호(SCS22)는 하이 레벨이고, 스위칭 제어 신호(SCS31)는 로우 레벨이고, 스위칭 제어 신호(SCS32)는 하이 레벨이다. 따라서 제2 비활성화 구간 동안, 선택된 워드라인(WL2)의 비활성화 전압은 제2 네거티브 전압(VBB22)으로 제어되고, 인접 워드라인들(WL1, WL3)의 오프 전압 레벨은 제2 네거티브 전압(VBB22)으로 유지되고, 인접 워드라인(WL4)의 오프 전압 레벨은 제2 네거티브 전압(VBB22)으로 제어된다.
도 14 내지 도 25에서는 짝수 워드라인(WL2)이 선택된 경우의 실시예를 설명하였으나 홀수 워드라인(WL1 이나 WL3)가 선택된 경우에도 동일한 설명이 적용될 수 있다.
도 3 내지 도 25를 참조하여 설명한 본 발명의 실시예들에 따르면, 선택된 워드라인의 비활성화 전압과 선택된 워드라인에 인접한 적어도 하나의 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하여 디스터브에 의한 영향을 최소화할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
이하 도 3 내지 도 26을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 상세히 설명한다.
도 3 내지 도 26을 참조하면, 복수의 메모리 셀 로우들에 연결되는 복수의 워드라인들(WL1~WL4)에 제1 전압(예를 들어, 접지 전압(VSS))을 인가하여, 복수의 워드라인들(WL1~WL4)을 프리차지한다(S110). 로우 어드레스(RA)에 기초하여 복수의 워드라인들(WL1~WL4) 중 하나(WL2)를 승압 전압(VPP) 레벨로 활성화하여 선택된 워드라인(WL2)에 연결된 메모리 셀 로우에 메모리 동작(기입 동작 또는 독출 동작)을 수행한다(S120). 적어도 상기 선택된 워드라인(WL2)이 활성화되는 동안, 선택된 워드라인(WL2)에 인접한 인접 워드라인들(WL1, WL3)에 제1 전압(VSS)과는 다른 제2 전압(예를 들어, 제1 네거티브 전압(VBB21)을 인가한다(S130). 적어도 선택된 워드라인(WL2)이 승압 전압(VPP) 레벨에서 제1 전압(VSS) 레벨로 비활성화된 후에 인접 워드라인들(WL1, WL3)에 제1 전압(VSS)을 인가한다(S140).
따라서, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에서는 선택된 워드라인의 비활성화 전압과 선택된 워드라인에 인접한 적어도 하나의 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하여 디스터브에의 의한 영향을 최소화할 수 있다.
도 27은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 27을 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 도 3 내지 도 25를 참조하여 설명한 바와 같이, 짝수 워드라인들과 홀수 워드라인들 각각에 연결된 복수의 서브 워드라인 드라이버들과 상기 서브 워드라인 드라이버들에 연결되는 복수의 파워 선택 스위치들을 포함할 수 있다. 따라서 반도체 메모리 장치에서는 선택된 워드라인의 비활성화 전압과 선택된 워드라인에 인접한 적어도 하나의 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하여 디스터브에 의한 영향을 최소화할 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 28은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다.
도 28을 참조하면, 모바일 장치(900)는 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(340), 반도체 메모리 장치(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
반도체 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 반도체 메모리 장치(950)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치(950)는 도 3 내지 도 25를 참조하여 설명한 바와 같이, 짝수 워드라인들과 홀수 워드라인들 각각에 연결된 복수의 서브 워드라인 드라이버들과 상기 서브 워드라인 드라이버들에 연결되는 복수의 파워 선택 스위치들을 포함할 수 있다. 따라서 반도체 메모리 장치에서는 선택된 워드라인의 비활성화 전압과 선택된 워드라인에 인접한 적어도 하나의 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하여 디스터브에 의한 영향을 최소화할 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(930)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 장치(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 장치(900)는 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 장치(900) 또는 모바일 장치(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 29를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 21에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치들 각각은 도 3 내지 도 25를 참조하여 설명한 바와 같이, 짝수 워드라인들과 홀수 워드라인들 각각에 연결된 복수의 서브 워드라인 드라이버들과 상기 서브 워드라인 드라이버들에 연결되는 복수의 파워 선택 스위치들을 포함할 수 있다. 따라서 반도체 메모리 장치들 각각에서는 선택된 워드라인의 비활성화 전압과 선택된 워드라인에 인접한 적어도 하나의 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하여 디스터브에 의한 영향을 최소화할 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 데이터를 저장하며 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    상기 복수의 워드라인들 각각에 연결되는 복수의 서브 워드라인 드라이버들; 및
    상기 복수의 서브 워드라인 드라이버들과 연결되고, 접지 전압 및 서로 다른 제1 네거티브 전압과 제2 네거티브 전압에 기초하고, 복수의 스위칭 제어 신호들에 응답하여 상기 복수의 워드라인들 중 선택된 워드라인의 비활성화 전압 레벨과 상기 선택된 워드라인에 인접한 적어도 하나의 제1 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하는 제1 및 제2 파워 선택 스위치들을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 파워 스위치는 상기 선택된 워드라인을 구동하는 제1 서브 워드라인 드라이버에 연결되고, 상기 제2 파워 스위치는 상기 적어도 하나의 제1 인접 워드라인을 구동하는 적어도 하나의 제2 서브 워드라인 드라이버에 연결되는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 서브 워드라인 드라이버가 상기 선택된 워드라인에 승압 전압을 인가하는 활성화 구간에서 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 접지 전압보다 낮은 상기 제1 네거티브 전압을 제공하고,
    상기 제1 서브 워드라인 드라이버는 상기 활성화 구간 이후에 상기 선택된 워드라인을 상기 승압 전압 레벨에서 상기 접지 전압 레벨로 비활성화시키고, 상기 선택된 워드라인이 적어도 비활성화된 후에 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 상기 접지 전압을 제공하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 서브 워드라인 드라이버가 상기 선택된 워드라인에 승압 전압을 인가하는 활성화 구간에서 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 접지 전압보다 낮은 상기 제2 네거티브 전압을 제공하고,
    상기 제1 서브 워드라인 드라이버는 상기 활성화 구간 이후에 상기 선택된 워드라인을 상기 승압 전압 레벨에서 상기 제1 네거티브 전압 레벨로 비활성화시키고, 상기 선택된 워드라인이 적어도 비활성화된 후에 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 상기 제1 네거티브 전압을 제공하고, 상기 제1 네거티브 전압의 레벨은 상기 제2 네거티브 전압의 레벨보다 높은 반도체 메모리 장치.
  5. 제2항에 있어서,
    적어도 하나의 제1 인접 워드라인에 인접한 적어도 하나의 제2 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하는 제3 파워 스위치를 더 포함하고, 상기 제3 파워 스위치는 상기 적어도 하나의 제2 인접 워드라인을 구동하는 적어도 하나의 제3 서브 워드라인 드라이버에 연결되고,
    상기 제1 서브 워드라인 드라이버가 상기 선택된 워드라인에 승압 전압을 인가하는 활성화 구간에서 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 접지 전압보다 낮은 상기 제1 네거티브 전압을 제공하고, 상기 제3 파워 스위치는 상기 적어도 하나의 제3 서브 워드라인 드라이버에 상기 제1 네거티브 전압을 제공하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 서브 워드라인 드라이버는 상기 활성화 구간 이후에 제1 비활성화 구간에서 상기 선택된 워드라인을 상기 승압 전압 레벨에서 상기 접지 전압 레벨로 비활성화시키고 상기 제1 비활성화 구간에 연속하는 제2 비활성화 구간에서 상기 선택된 워드라인을 상기 접지 전압 레벨에서 상기 제1 네거티브 전압 레벨로 비활성화시키고,
    상기 제3 파워 스위치는 상기 제1 비활성화 구간에서 상기 제3 서브 워드라인 드라이버에 상기 접지 전압을 제공하고, 상기 제2 비활성화 구간에서 상기 제3 서브 워드라인 드라이버에 상기 제1 네거티브 전압을 제공하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 서브 워드라인 드라이버가 상기 선택된 워드라인에 승압 전압을 인가하는 활성화 구간에서 상기 제2 파워 스위치는 상기 적어도 하나의 제2 서브 워드라인 드라이버에 접지 전압보다 낮은 상기 제2 네거티브 전압을 제공하고, 상기 제3 파워 스위치는 상기 적어도 하나의 제3 서브 워드라인 드라이버에 상기 제2 네거티브 전압을 제공하고,
    상기 제3 파워 스위치는 상기 제1 비활성화 구간에서 상기 제3 서브 워드라인 드라이버에 상기 제1 네거티브 전압을 제공하고, 상기 제2 비활성화 구간에서 상기 제3 서브 워드라인 드라이버에 상기 제2 네거티브 전압을 제공하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 선택된 워드라인은 짝수 워드라인이고 상기 적어도 하나의 제1 인접 워드라인은 상기 짝수 워드라인에 인접한 홀수 워드라인들이거나 상기 선택된 워드라인은 홀수 워드라인이고 상기 적어도 하나의 제1 인접 워드라인은 상기 홀수 워드라인에 인접한 짝수 워드라인들이고,
    상기 선택된 워드라인에 연결되는 메모리 셀 로우를 액세스하기 위한 로우 어드레스에 기초하여 상기 스위칭 제어 신호들을 생성하는 스위칭 신호 생성기를 더 포함하고,
    상기 스위칭 신호 생성기는 상기 로우 어드레스에 기초하여 상기 복수의 워드라인들을 제어하는 로우 디코더에 배치되고,
    상기 제1 및 제2 파워 선택 스위치들은 상기 로우 디코더에 배치되는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 파워 선택 스위치들은 상기 복수의 서브 워드라인들이 배치되는 서브 워드라인 드라이버 영역에 인접하는 접합(conjuction) 영역에 배치되고,
    복수의 선택 신호들에 응답하여 상기 접지 전압, 상기 제1 네거티브 전압 및 상기 제2 네거티브 전압 중 두 개의 전압을 제1 선택 전압 및 제2 선택 전압으로서 상기 제1 파워 선택 스위치 및 상기 제2 파워 선택 스위치에 선택 회로를 더 포함하고,
    상기 제1 파워 선택 스위치는
    제1 스위칭 제어 신호에 응답하여 상기 제1 선택 전압을 상기 복수의 서브 워드라인 드라이버들이 연결되는 네거티브 전압 단자에 제공하는 제1 엔모스 트랜지스터; 및
    제2 스위칭 제어 신호에 응답하여 상기 제2 선택 전압을 상기 네거티브 전압 단자에 제공하는 제2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  10. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 반도체 메모리 장치는
    상기 데이터를 저장하며 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    상기 복수의 워드라인들 각각에 연결되는 복수의 서브 워드라인 드라이버들; 및
    상기 복수의 서브 워드라인 드라이버들과 연결되고, 접지 전압 및 서로 다른 레벨의 제1 네거티브 전압과 제2 네거티브 전압에 기초하고, 복수의 스위칭 제어 신호들에 응답하여 상기 복수의 워드라인들 중 선택된 워드라인의 비활성화 전압 레벨과 상기 선택된 워드라인에 인접한 적어도 하나의 제1 인접 워드라인의 오프 전압 레벨을 개별적으로 제어하는 제1 및 제2 파워 선택 스위치들을 포함하는 반도체 메모리 장치.
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