KR20190073091A - 서브-워드 라인 드라이버 및 그것을 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
본 발명의 실시 예에 따른 반도체 메모리 장치는, 구동 신호에 응답하여 제 1 워드 라인에 네거티브 전압을 공급하기 위한 제 1 키핑 트랜지스터를 포함하는 제 1 서브-워드 라인 드라이버, 그리고 상기 구동 신호에 응답하여 제 2 워드 라인에 상기 네거티브 전압을 공급하기 위한 제 2 키핑 트랜지스터를 포함하는 제 2 서브-워드 라인 드라이버를 포함하되, 상기 제 1 키핑 트랜지스터와 상기 제 2 키핑 트랜지스터는, 상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 제 1 방향으로 연장되고, 상기 제 1 워드 라인 및 상기 제 2 워드 라인과 각각 제 1 다이렉트 컨택 및 제 2 다이렉트 컨택을 통해서 연결되는 제 1 활성 패턴, 상기 제 1 활성 패턴으로부터 상기 제 1 방향에 수직인 제 2 방향으로 돌출되어 상기 네거티브 전압을 공급하기 위한 제 3 다이렉트 컨택과 연결되는 제 2 활성 패턴, 그리고 상기 제 1 활성 패턴과 상기 제 2 활성 패턴이 접하는 부분의 상부에 볼록 다각형 또는 원형으로 형성되는 게이트 패턴을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 워드 라인을 구동하기 위한 서브-워드 라인 드라이버 및 그것을 포함하는 반도체 메모리 장치에 관한 것이다.
사용자들의 고성능 요구에 따라 다양한 전자 시스템에 사용되는 반도체 메모리 장치의 용량 및 속도는 비약적으로 증가하고 있다. 특히, 휘발성 메모리 장치의 대표적인 예로 디램(Dynamic Random Access Memory; 이하, DRAM)을 들 수 있다. 디램(DRAM)의 메모리 셀은 셀 커패시터(Cell Capacitor)에 충전되는 전하(Charge) 형태로 데이터를 저장한다. 디램(DRAM)은 워드 라인 및 비트 라인을 사용하여 메모리 셀들에 데이터를 기입하거나 독출한다. 워드 라인에 연결된 메모리 셀들은 하나의 행(Row)을 형성하여 워드 라인에 인가되는 전압에 따라 동작한다.
디램의 용량이 증가함에 따라, 하나의 워드 라인에 연결되는 메모리 셀들의 수가 증가하고, 워드 라인들 사이의 간격(셀 피치)도 축소(Shrink)되고 있다. 따라서, 워드 라인에 인가되는 워드 라인 전압이 점점 더 많은 수의 메모리 셀들에 제공되는 경우, 속도 지연 문제가 발생하게 된다. 이러한 워드 라인 전압의 지연 문제를 해소하기 위해 하나의 워드 라인을 복수의 서브-워드 라인들로 나누고, 각 서브-워드 라인들을 서브-워드 라인 드라이버(Sub-Word line Driver: 이하, SWD)로 구동하는 방식이 사용되고 있다.
하지만, 집적도 증가에 따라 워드 라인들 사이의 간격(셀 피치)이 줄어들어도 서브-워드 라인 드라이버(SWD)의 사이즈를 줄이는 데는 한계가 존재한다. 고전압인 워드 라인 전압(VPP)을 제공하기 위해, 서브-워드 라인 드라이버(SWD)에 포함되는 트랜지스터들의 사이즈를 줄이면, 결국 고전압 스트레스에 의한 열화에 취약해지는 문제가 발생한다. 따라서, 셀 피치의 감소에도 서브-워드 라인 드라이버(SWD)의 열화를 감소시킬 수 있는 기술이 절실한 실정이다.
본 발명의 목적은 셀 피치가 감소하더라도, 내열화성을 갖는 서브-워드 라인 드라이버 및 그것을 포함하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치는, 구동 신호에 응답하여 제 1 워드 라인에 네거티브 전압을 공급하기 위한 제 1 키핑 트랜지스터를 포함하는 제 1 서브-워드 라인 드라이버, 그리고 상기 구동 신호에 응답하여 제 2 워드 라인에 상기 네거티브 전압을 공급하기 위한 제 2 키핑 트랜지스터를 포함하는 제 2 서브-워드 라인 드라이버를 포함하되, 상기 제 1 키핑 트랜지스터와 상기 제 2 키핑 트랜지스터는, 상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 제 1 방향으로 연장되고, 상기 제 1 워드 라인 및 상기 제 2 워드 라인과 각각 제 1 다이렉트 컨택 및 제 2 다이렉트 컨택을 통해서 연결되는 제 1 활성 패턴, 상기 제 1 활성 패턴으로부터 상기 제 1 방향에 수직인 제 2 방향으로 돌출되어 상기 네거티브 전압을 공급하기 위한 제 3 다이렉트 컨택과 연결되는 제 2 활성 패턴, 그리고 상기 제 1 활성 패턴과 상기 제 2 활성 패턴이 접하는 부분의 상부에 볼록 다각형 또는 원형으로 형성되는 게이트 패턴을 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치의 서브-워드 라인 드라이버는, 기판 상에 비활성화된 워드 라인을 네거티브 전압으로 프리차지하기 위한 적어도 두 개의 키핑 트랜지스터를 구성하기 위한 제 1 드레인 전극, 제 2 드레인 전극, 그리고 공통 소스 전극을 형성하기 위한 활성 패턴, 및 상기 활성 패턴의 상부에서 상기 활성 패턴의 일부 영역을 커버하도록 형성되어, 상기 제 1 드레인 전극, 상기 제 2 드레인 전극, 그리고 상기 공통 소스 전극을 정의하는 게이트 전극을 포함하고, 상기 게이트 전극은 볼록 다각형 또는 원형으로 형성된다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 제 1 워드 라인을 구동하는 제 1 서브-워드 라인 드라이버와, 제 2 워드 라인을 구동하는 제 2 서브-워드 라인 드라이버를 포함하는 반도체 메모리 장치는, 구동 신호에 응답하여 상기 제 1 워드 라인을 네거티브 전압으로 프리차지하기 위한 제 1 키핑 트랜지스터, 그리고 상기 구동 신호에 응답하여 상기 제 2 워드 라인을 상기 네거티브 전압으로 프리차지하기 위한 제 2 키핑 트랜지스터를 포함하되, 상기 구동 신호가 활성화되면, 상기 제 1 키핑 트랜지스터와 상기 제 2 키핑 트랜지스터의 채널은 활성 영역에서 단일 채널로 생성된다.
이상의 본 발명의 실시 예에 따르면, 워드 라인들 사이의 간격이 감소하더라도 채널 길이를 증가시킬 수 있는 레이아웃 구조의 서브-워드 라인 드라이버를 제공할 수 있다. 따라서, 집적도의 향상에도 높은 신뢰성을 갖는 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 디램(DRAM)의 코어 구조를 간략히 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 인접한 서브-워드 라인 드라이버들을 예시적으로 보여주는 블록도이다.
도 3은 도 2의 블록도에 도시된 서브-워드 라인 드라이버들의 구조를 예시적으로 보여주는 회로도이다.
도 4는 도 3의 서브-워드 라인 드라이버의 동작을 간략히 보여주는 파형도이다.
도 5는 도 3의 병합된 키핑 트랜지스터의 레이아웃 구조를 예시적으로 보여주는 도면이다.
도 6은 도 5의 병합된 키핑 트랜지스터의 A-A' 절단면을 보여주는 단면도이다.
도 7은 도 5의 병합된 키핑 트랜지스터의 B-B' 절단면을 보여주는 단면도이다.
도 8은 본 발명의 실시 예에 따른 키핑 트랜지스터의 채널 형태를 도식적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 병합된 키핑 트랜지스터의 다른 예를 예시적으로 보여주는 레이아웃이다.
도 10은 본 발명에 따른 병합된 키핑 트랜지스터의 또 다른 예를 예시적으로 보여주는 레이아웃이다.
도 11은 본 발명의 서브-워드 라인 드라이버를 구성하는 키핑 트랜지스터 단의 예시적인 레이아웃을 보여준다.
도 12는 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 디램을 포함하는 3차원 적층 메모리 칩의 구조를 도시한 블록도이다.
도 14는 본 발명의 다른 실시 예에 따른 디램을 포함하는 적층 메모리 칩의 구조를 도시한 블록도이다.
도 2는 본 발명의 실시 예에 따른 인접한 서브-워드 라인 드라이버들을 예시적으로 보여주는 블록도이다.
도 3은 도 2의 블록도에 도시된 서브-워드 라인 드라이버들의 구조를 예시적으로 보여주는 회로도이다.
도 4는 도 3의 서브-워드 라인 드라이버의 동작을 간략히 보여주는 파형도이다.
도 5는 도 3의 병합된 키핑 트랜지스터의 레이아웃 구조를 예시적으로 보여주는 도면이다.
도 6은 도 5의 병합된 키핑 트랜지스터의 A-A' 절단면을 보여주는 단면도이다.
도 7은 도 5의 병합된 키핑 트랜지스터의 B-B' 절단면을 보여주는 단면도이다.
도 8은 본 발명의 실시 예에 따른 키핑 트랜지스터의 채널 형태를 도식적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 병합된 키핑 트랜지스터의 다른 예를 예시적으로 보여주는 레이아웃이다.
도 10은 본 발명에 따른 병합된 키핑 트랜지스터의 또 다른 예를 예시적으로 보여주는 레이아웃이다.
도 11은 본 발명의 서브-워드 라인 드라이버를 구성하는 키핑 트랜지스터 단의 예시적인 레이아웃을 보여준다.
도 12는 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 디램을 포함하는 3차원 적층 메모리 칩의 구조를 도시한 블록도이다.
도 14는 본 발명의 다른 실시 예에 따른 디램을 포함하는 적층 메모리 칩의 구조를 도시한 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 동기식 디램(SDRAM)이 본 발명의 특징 및 기능을 설명하기 위한 반도체 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 디램(DRAM)의 코어 구조를 간략히 보여주는 블록도이다. 도 1을 참조하면, 디램(100)은 행 디코더(110), 프리-디코더들(112, 114), 구동 전압 발생기들(120, 122, 124, 126), 서브-워드 라인 드라이버들(130, 140, 160, 170), 센스 앰프 블록들(190), 셀 어레이(192), 접속 회로들(194, Conjunction)을 포함할 수 있다. 여기서, 본 발명이 서브-워드 라인 드라이버에 관련되기 때문에, 열 선택 구조에 대한 설명은 생략하기로 한다.
행 디코더(110)는 입력되는 행 어드레스(RADD)에 응답하여 액세스될 메모리 셀의 워드 라인을 선택한다. 행 디코더(110)는 입력되는 행 어드레스(RADD)를 디코딩하여 해당 워드 라인을 인에이블(Enable)하기 위한 워드 라인 인에이블 신호들(NWEI<n>, n은 0 이상의 정수)을 생성한다. 이러한 행 디코더(110)의 워드 라인 인에이블 신호들(NWEI<n>)은 선택된 메모리 셀들에 대한 쓰기 동작 모드, 읽기 동작 모드에서 활성화될 것이다. 또한, 행 디코더(110)는 셀프 리프레쉬 동작 모드에서는 어드레스 카운터(미도시됨)로부터 발생되는 행 어드레스(RADD)를 디코딩하여 해당 워드 라인을 인에이블할 수 있다.
프리-디코더들(112, 114)은 행 어드레스(RADD)에 응답하여 프리-디코딩 신호들(PXI<0>, PXI<1>, PXI<2>, PXI<3>, …)를 생성한다. 예를 들면, 프리-디코더들(112, 114)은 행 어드레스(RADD)의 하위 비트들을 디코딩하여 선택된 워드 라인에 대응하는 프리-디코딩 신호들(PXI<j>, j는 0 이상의 정수)을 생성할 수 있다. 프리-디코딩 신호들(PXI<j>)은 메인 워드 라인을 통해서 접속 회로(194, Conjunction)들 내의 구동 전압 발생기들(120, 122), 124, 126)에 전달된다.
구동 전압 발생기들(120, 122, 124, 126)은 프리-디코딩 신호들(PXI<0>, PXI<1>, PXI<2>, PXI<3>, …)에 응답하여 워드 라인을 구동하기 위한 구동 신호들(PXID<i>/PXIB<i>)을 생성한다. 반도체 메모리 장치가 고집적화 및 고속화되면서, 워드 라인을 구동하기 위한 고전압(VPP)의 레벨은 반도체 메모리 장치의 신뢰성에 영향을 미치게 된다. 반도체 메모리 장치의 신뢰성을 높이기 위해서는 고전압(VPP) 레벨을 낮춤과 동시에, 누설 전류 등으로 인해 고전압 레벨이 낮아지는 현상을 방지해야 한다. 따라서, 구동 전압 발생기들(120, 122, 124, 126)은 선택된 워드 라인으로 고전압(VPP)을 공급하기 위해 풀업 드라이버(Pull-Up Driver)를 포함한다. 일반적으로, 풀업 드라이버는 PMOS 트랜지스터로 구성된다.
서브-워드 라인 드라이버들(130, 140, 160, 170)은 워드 라인 인에이블 신호들(NWEI<n>) 및 구동 신호들(PXID<i>/PXIB<i>)에 응답하여 선택된 워드 라인을 활성화하거나 프리차지(Precharge)할 수 있다. 만일, 메모리 셀(MC1)이 선택되는 경우, 워드 라인 인에이블 신호(NWEI<0>)가 활성화되고, 구동 전압 발생기(120)로부터 제공되는 구동 신호들(PXID<2>, PXIB<2>)이 활성화된다. 그러면, 서브-워드 라인 드라이버(130)는 워드 라인(WL<1>)을 구동 신호(PXID<2>)의 레벨인 고전압(VPP)으로 구동하게 될 것이다. 이러한 서브-워드 라인 드라이버(130)의 동작은 나머지 서브-워드 라인 드라이버들(140, 160, 170, 130', 140', 160', 170')에게도 동일하게 적용된다.
특히, 본 발명의 서브-워드 라인 드라이버들(130, 140, 160, 170, 130', 140', 160', 170') 각각은 NMOS 트랜지스터들로 구성되는 키핑 트랜지스터(Keeping Transistor)를 포함한다. 키핑 트랜지스터를 통해서 서브-워드 라인 드라이버들(130, 140, 160, 170, 130', 140', 160', 170')은 비활성화되는 워드 라인을 네거티브 전압(VBB2)으로 프리차지할 수 있다. 예를 들면, 서브-워드 라인 드라이버(130)는 구동 신호(PXIB<2>)에 응답하여 워드 라인(WL<1>)을 네거티브 전압(VBB2)으로 프리차지하기 위한 키핑 트랜지스터를 갖는다. 마찬가지로, 인접한 서브-워드 라인 드라이버(140)도 구동 신호(PXIB<2>)에 응답하여 워드 라인(WL<5>)을 네거티브 전압(VBB2)으로 프리차지하기 위한 키핑 트랜지스터를 갖는다.
본 발명에 따른 인접한 서브-워드 라인 드라이버들(130, 140)의 두 키핑 트랜지스터들은 게이트 전극을 공유하도록, 그리고 네거티브 전압(VBB2)이 제공되는 하나의 공통 소스를 포함하도록 병합될 수 있다. 즉, 인접한 서브-워드 라인 드라이버들(130, 140)의 공통 게이트 전극의 패턴이 단일 채널을 형성하도록 제공될 수 있다. 예를 들면, 두 키핑 트랜지스터들은 각각 워드 라인들로 연결되는 분리된 드레인을 구성하고, 네거티브 전압(VBB2)을 공급하기 위한 공통 소스를 형성하도록 활성 패턴이 형성될 수 있다. 특히, 활성 패턴의 상부에 형성되는 공통 게이트 전극의 형태는 분리된 드레인들과 공통 소스를 상호 연결하는 'T' 형태의 채널을 형성하도록 형성될 수 있다. 예를 들면, 공통 게이트 전극은 사각형, 팔각형, 또는 원이나 타원 형태로 형성될 수 있다.
상술한 인접한 키핑 트랜지스터들의 공통 게이트 패턴 형태와 공통 소스의 돌출 형태에 의해 키핑 트랜지스터들의 채널의 길이가 용이하게 연장될 수 있다. 따라서, 키핑 트랜지스터의 게이트에 고전압(VPP)이 인가 되더라도 연장된 채널의 길이에 의해 키핑 트랜지스터들은 내열화성을 가질 수 있다. 이러한 키핑 트랜지스터의 레이아웃 구조는 후술하는 도면들을 통해서 상세히 설명하기로 한다. 키핑 트랜지스터의 채널 구조는 각각 인접한 서브-워드 라인 드라이버들(160, 170) 및 셀 어레이(192)의 상부에 위치하는 서브-워드 라인 드라이버들(130', 140', 160', 170')에도 동일하게 적용된다.
센스 앰프 블록(190)은 열 어드레스(Column address)에 응답하여 선택된 열의 비트 라인 쌍(BL/BLB)을 사용하여 메모리 셀에 접근한다. 또한, 센스 앰프 블록(190)은 입력되는 데이터를 선택된 메모리 셀에 저장하기 위한 구성들을 더 포함할 수 있다. 센스 앰프 블록(190)은 셀프 리프레쉬 모드에서 메모리 셀에 저장된 데이터를 재기입할 수 있다. 센스 앰프 블록(190)은 오픈 비트 라인(Open bit line) 구조로 메모리 셀들과 연결될 수 있다.
셀 어레이(192)는 복수의 메모리 셀들(MCs)이 각각 워드 라인(WL)들과 비트 라인(BL)들에 연결되어 행 방향과 열 방향으로 배열된다. 각각의 메모리 셀들은 셀 커패시터(Cell Capacitor)와 액세스 트랜지스터(Access Transistor)로 구성될 수 있다. 액세스 트랜지스터의 게이트는 행 방향으로 배열된 워드 라인(WL)들 중 어느 하나에 연결된다. 액세스 트랜지스터의 일단은 열 방향으로 배열되어 있는 비트 라인(BL) 혹은 상보 비트 라인(BLB)에 연결된다. 액세스 트랜지스터의 타단은 셀 커패시터에 연결될 수 있다.
이상에서 도시된 본 발명의 실시 예에 따른 디램(100)의 서브-워드 라인 드라이버들(SWD)은 증가된 채널 길이를 갖는 병합된 키핑 트랜지스터(Merged keeping transistor)를 포함할 수 있다. 즉, 각각 인접한 서브-워드 라인 드라이버(SWD)의 키핑 트랜지스터들은 하나의 'T' 자형 채널을 형성하는 활성 영역을 포함한다. 따라서, 셀 피치(Cell pitch)가 감소하더라도 서브-워드 라인 드라이버의 키핑 트랜지스터의 채널 길이는 증가 내지 줄지 않을 수 있다. 따라서, 높은 신뢰성의 구동 능력을 제공할 수 있는 서브-워드 라인 드라이버가 구현될 수 있다.
도 2는 본 발명의 실시 예에 따른 인접한 서브-워드 라인 드라이버들을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 워드 라인들(WL<1>, WL<5>)을 각각 구동하기 위한 서로 인접한 서브-워드 라인 드라이버들(130, 140)이 도시되어 있다.
서브-워드 라인 드라이버들(130, 140)은 모두 구동 신호들(PXID<2>, PXIB<2>)을 제공받을 수 있다. 서브-워드 라인 드라이버(130)는 워드 라인 인에이블 신호(NWEIB<0>)에 응답하여 활성화되고, 서브-워드 라인 드라이버(140)는 워드 라인 인에이블 신호(NWEIB<1>)에 응답하여 활성화될 수 있다. 서브-워드 라인 드라이버(130)는 워드 라인 인에이블 신호(NWEIB<0>)가 로우 레벨(L)로 활성화되면, 구동 신호(PXID<2>)를 통해서 제공되는 고전압(VPP)을 워드 라인(WL<1>)에 제공한다. 더불어, 서브-워드 라인 드라이버(130)는 워드 라인 인에이블 신호(NWEIB<0>)가 하이 레벨로 제공되면, 구동 신호(PXID<2>)를 차단하고, 네거티브 전압(VBB2)으로 워드 라인(WL<1>)을 프리차지할 것이다.
마찬가지로, 서브-워드 라인 드라이버(140)는 워드 라인 인에이블 신호(NWEIB<1>)가 로우 레벨로 제공되면, 구동 신호(PXID<2>)를 통해서 제공되는 고전압(VPP)을 워드 라인(WL<5>)에 제공한다. 서브-워드 라인 드라이버(140)는 워드 라인 인에이블 신호(NWEIB<1>)가 하이 레벨로 제공되면, 구동 신호(PXID<2>)를 차단하고, 네거티브 전압(VBB2)으로 워드 라인(WL<5>)을 프리차지할 것이다.
서브-워드 라인 드라이버들(130, 140)은 프리차지 동작 이후에 워드 라인들(WL<1>, WL<5>)을 네거티브 전압(VBB2)으로 유지하기 위한 키핑 트랜지스터들(Keeping transistors)을 포함한다. 키핑 트랜지스터들은 구동 신호(PXIB<2>)에 응답하여 워드 라인들(WL<1>, WL<5>)을 네거티브 전압(VBB2) 레벨로 고정시킨다. 그러면, 워드 라인 인에이블 신호들(NWEIB<0>, NWEIB<1>)의 레벨 변동이나 노이즈에도 워드 라인들(WL<1>, WL<5>)은 안정된 전압값을 유지하게 될 것이다.
서브-워드 라인 드라이버들(130, 140)의 키핑 트랜지스터들은 네거티브 전압(VBB2)을 제공받는 공통 소스 전극과, 그리고 구동 신호(PXIB<2>)가 인가되는 공통 게이트 전극을 포함한다. 그리고 워드 라인들(WL<1>, WL<5>)과 각각 연결되는 두 개의 드레인 전극으로 구성된다. 키핑 트랜지스터들 각각이 서로 분리된 채널을 갖는 구조에서는, 셀 피치가 감소하면 키핑 트랜지스터들의 채널 길이도 불가피하게 감소되어야 한다. 하지만, 본 발명의 레이아웃 구조에서 키핑 트랜지스터들 각각의 채널은 "Γ"자 형태로 형성된다. 따라서, 상대적으로 채널의 길이는 증가할 수 있으며, 고전압에 대한 내열화 성능이 향상될 수 있다.
도 3은 도 2의 블록도에 도시된 서브-워드 라인 드라이버들의 구조를 예시적으로 보여주는 회로도이다. 도 3을 참조하면, 서브-워드 라인 드라이버들(130, 140)은 워드 라인들(WL<1>, WL<5>)을 각각 구동하기 위한 회로 구조를 갖는다. 특히, 서브-워드 라인 드라이버들(130, 140)의 키핑 트랜지스터들(KP1, KP2)의 게이트가 병합됨에 따라, 워드 라인들(WL<1>, WL<5>) 사이에는 기생 트랜지스터(KP12)가 회로적으로 형성될 수 있다. 하지만, 워드 라인들(WL<1>, WL<5>)에 인가되는 전압의 레벨은 거의 동일하기 때문에 기생 트랜지스터(KP12)의 드레인-소스 양단간의 전류는 거의 무시할 정도이다.
서브-워드 라인 드라이버(130)는 구동 전압 발생기(120, 도 1 참조)로부터 구동 신호들(PXID<2>, PXIB<2>)을 제공받을 수 있다. 서브-워드 라인 드라이버(130)는 행 디코더(110)로부터 워드 라인 인에이블 신호(NWEIB<0>)를 제공받는다. 서브-워드 라인 드라이버(130)는 풀업 트랜지스터(PM1), 풀다운 트랜지스터(NM1), 그리고 키핑 트랜지스터(KP1)를 포함한다. 풀업 트랜지스터(PM1)는 워드 라인 인에이블 신호(NWEIB<0>)에 응답하여 워드 라인(WL<1>)을 구동 신호(PXID<2>) 레벨로 풀업시킨다. 반면, 풀다운 트랜지스터(NM1)는 워드 라인 인에이블 신호(NWEIB<0>)에 응답하여 워드 라인(WL<1>)을 네거티브 전압(VBB2)으로 풀다운시킨다. 키핑 트랜지스터(KP1)는 워드 라인(WL<1>)이 비활성화되는 시점에 네거티브 전압(VBB2)의 레벨로 유지시킨다. 이를 위해, 키핑 트랜지스터(KP1)는 구동 신호(PXID<2>)와 상보 관계인 구동 신호(PXIB<2>)에 응답하여 네거티브 전압(VBB2)이 제공되는 소스와 워드 라인(WL<1>)에 연결되는 드레인 사이를 스위칭한다.
서브-워드 라인 드라이버(140)는 구동 전압 발생기(120)로부터 구동 신호들(PXID<2>, PXIB<2>)을 제공받는다. 그리고 서브-워드 라인 드라이버(140)는 행 디코더(110)로부터 워드 라인 인에이블 신호(NWEIB<1>)를 제공받는다. 서브-워드 라인 드라이버(140)는 풀업 트랜지스터(PM2), 풀다운 트랜지스터(NM2), 그리고 키핑 트랜지스터(KP2)를 포함한다. 풀업 트랜지스터(PM2)는 워드 라인 인에이블 신호(NWEIB<1>)에 응답하여 워드 라인(WL<5>)을 구동 신호(PXID<2>) 레벨로 풀업시킨다. 반면, 풀다운 트랜지스터(NM2)는 워드 라인 인에이블 신호(NWEIB<1>)에 응답하여 워드 라인(WL<5>)을 네거티브 전압(VBB2) 레벨로 풀다운시킨다. 키핑 트랜지스터(KP2)는 워드 라인(WL<5>)이 비활성화되는 시점에 워드 라인(WL<5>)의 전압을 네거티브 전압(VBB2)으로 유지시킨다. 이를 위해, 키핑 트랜지스터(KP2)는 구동 신호(PXID<2>)와 상보 관계인 구동 신호(PXIB<2>)에 응답하여 네거티브 전압(VBB2)이 제공되는 소스와 워드 라인(WL<5>)에 연결되는 드레인을 사이를 스위칭한다.
여기서, 키핑 트랜지스터들(KP1, KP2) 사이에는 기생 트랜지스터(KP12)가 형성된다. 즉, 본 발명의 실시 예에 따른 키핑 트랜지스터들(KP1, KP2)의 게이트 형상에 따라 워드 라인들(WL<1>, WL<5>) 사이를 스위칭하는 기생 트랜지스터(KP12)가 형성된다. 하지만, 기생 트랜지스터(KP12)는 구동 신호(PXIB<2>)가 비활성화되는 경우에는 워드 라인들(WL<1>, WL<5>)이 전기적으로 분리된다. 따라서, 서브-워드 라인 드라이버들(130, 140)의 비활성화 시에만 워드 라인들(WL<1>, WL<5>)을 네거티브 전압(VBB2)으로 유지하기 때문에, 기생 트랜지스터(KP12)는 워드 라인들(WL<1>, WL<5>)의 구동에 영향을 미치지 않는다.
여기서, 서브-워드 라인 드라이버(130)의 키핑 트랜지스터(KP1)와 서브-워드 라인 드라이버(140)의 키핑 트랜지스터(KP2)는 동일한 게이트 전압(PXIB<2>)을 제공받는다. 그리고 키핑 트랜지스터(KP1)와 키핑 트랜지스터(KP2)의 소스(Source)에는 동일한 네거티브 전압(VBB2)이 제공될 수 있다. 본 발명의 레이아웃 구조에 따르면, 키핑 트랜지스터(KP1)와 키핑 트랜지스터(KP2) 각각의 채널 길이가 증가할 수 있다. 따라서, 키핑 트랜지스터(KP1)와 키핑 트랜지스터(KP2)의 고전압 스트레스에 대한 열화 성능이 향상될 수 있다. 이하에서는 기생 트랜지스터를 포함하는 키핑 트랜지스터들(KP1, KP2, KP12)을 병합된 키핑 트랜지스터(Merged keeping transistor, 150)라 칭하기로 한다.
도 4는 도 3의 서브-워드 라인 드라이버의 동작을 간략히 보여주는 파형도이다. 도 4를 참조하면, 서브-워드 라인 드라이버(130)는 워드 라인 인에이블 신호(NWEIB<0>)에 따라 워드 라인(WL<1>)을 고전압(VPP) 또는 네거티브 전압(VBB2)으로 구동한다.
서브-워드 라인 드라이버(130)는 워드 라인 인에이블 신호(NWEIB<0>)에 따라 워드 라인(WL<1>)의 전압을 풀업 또는 풀다운시킨다. T1 시점 이전에는 워드 라인 인에이블 신호(NWEIB<0>)는 비활성화 상태인 하이 레벨(H)이라 가정하기로 한다. 그리고 이때에 구동 신호(PXID<2>)는 로우 레벨(L), 구동 신호(PXIB<2>)는 하이 레벨이라 가정하기로 한다. 워드 라인 인에이블 신호(NWEIB<0>)는 비활성화 상태에서 워드 라인(WL<1>)은 네거티브 전압(VBB2)으로 유지될 것이다.
T1 시점에서, 워드 라인 인에이블 신호(NWEIB<0>)가 로우 레벨로 활성화된다. 그리고 구동 신호(PXID<2>)는 고전압(VPP) 레벨로 천이하고, 구동 신호(PXIB<2>)는 로우 레벨(L, 예를 들면, Vss)로 천이할 것이다. 워드 라인 인에이블 신호(NWEIB<0>)의 로우 레벨로의 천이로 인해, 풀업 트랜지스터(PM1)는 턴온되고 풀다운 트랜지스터(NM1)는 턴오프된다. 그리고 구동 신호(PXIB<2>)가 로우 레벨로 유지됨에 따라 키핑 트랜지스터(KP1)는 턴오프된다. 그러면, 워드 라인(WL<1>)과 키핑 트랜지스터(KP1)의 소스는 전기적으로 차단된다. 워드 라인(WL<1>)과 풀업 트랜지스터(PM1)의 소스가 연결된다. 이때, 구동 신호(PXID<2>)가 워드 라인(WL<1>)으로 공급된다. 구동 신호(PXID<2>)의 레벨은 바람직하게는 고전압(VPP)으로 제공될 수 있다. 풀업 트랜지스터(PM1)의 풀업 작용에 의해 워드 라인(WL<1>)의 전압은 고전압(VPP) 레벨로 상승할 것이다.
T2 시점에서, 워드 라인 인에이블 신호(NWEIB<0>)는 하이 레벨로 비활성화된다. 더불어, 구동 신호(PXID<2>)는 접지(Vss) 레벨로 천이하고, 구동 신호(PXIB<2>)는 하이 레벨로 천이할 것이다. 워드 라인 인에이블 신호(NWEIB<0>)의 하이 레벨로의 천이로 인해 풀업 트랜지스터(PM1)는 턴오프, 풀다운 트랜지스터(NM1)는 턴온된다. 그리고 구동 신호(PXIB<2>)의 하이 레벨로의 천이에 따라 키핑 트랜지스터(KP1)는 턴온된다. 그러면, 워드 라인(WL<1>)과 키핑 트랜지스터(KP1)의 소스는 전기적으로 연결되고, 워드 라인(WL<1>)과 풀업 트랜지스터(PM1)의 소스는 전기적으로 차단된다. 그러면, 풀다운 트랜지스터(NM1)와 키핑 트랜지스터(KP1)에 의해 워드 라인(WL<1>)의 전압은 네거티브 전압(VBB2) 레벨로 하강할 것이다.
도 5는 도 3의 병합된 키핑 트랜지스터의 레이아웃 구조를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 인접한 서브-워드 라인 드라이버들(SWD1, SWD2)의 연장된 채널 길이를 갖는 병합된 키핑 트랜지스터(150)를 형성하기 위한 레이아웃 구조가 개시된다.
먼저, 기판(미도시) 상에 활성 패턴(151)이 도시된 형태로 형성될 수 있다. 활성 패턴(151) 상에 키핑 트랜지스터들(KP1, KP2) 각각의 채널 및 드레인이 형성된다. 또한, 활성 패턴(151) 상에 키핑 트랜지스터들(KP1, KP2)의 공통 소스가 형성될 것이다. 공통 소스는 활성 패턴(151)과 다이렉트 컨택(DC2)이 연결되는 부분에 형성될 수 있다. 다이렉트 컨택(DC2)을 통해서 공통 소스로 네거티브 전압(VBB2)이 제공될 것이다. 더불어, 다이렉트 컨택들(DC3, DC4) 사이에는 두 워드 라인들(WL<1>, WL<5>)을 연결하는 채널 영역이 생성됨에 따라, 기생 트랜지스터(KP12)가 형성될 수 있다.
활성 패턴(151)이 워드 라인(WL<1>)과 다이렉트 컨택(DC3)을 통해서 연결되는 병합된 키핑 트랜지스터(150)의 좌측 영역이 제 1 키핑 트랜지스터(KP1)의 채널과 드레인을 형성한다. 제 1 키핑 트랜지스터(KP1)는 서브-워드 라인 드라이버(130, 도 3 참조)의 키핑 트랜지스터(KP1)이다. 그리고 활성 패턴(151)이 워드 라인(WL<5>)과 다이렉트 컨택(DC4)을 통해서 연결되는 병합된 키핑 트랜지스터(150)의 우측 영역이 제 2 키핑 트랜지스터(KP2)의 채널과 드레인을 형성한다. 제 2 키핑 트랜지스터(KP2)는 서브-워드 라인 드라이버(140, 도 3 참조)의 키핑 트랜지스터(KP2)이다.
활성 패턴(151)은 실질적으로 하나의 영역으로 형성되지만, 크게 두 부분으로 정의할 수 있다. 즉, 활성 패턴(151)은 워드 라인들(WL<1>, WL<5>)과 교차하는 방향인 'x' 방향으로 연장되는 제 1 활성 패턴(151a)을 포함한다. 더불어, 활성 패턴(151)은 키핑 트랜지스터들(KP1, KP2)의 공통 소스 전극을 구성하기 위한 다이렉트 컨택(DC2)에 접속되기 위해 'y' 방향으로 돌출하는 제 2 활성 패턴(151b)을 포함한다. 활성 패턴(151)의 'y' 방향으로 돌출하는 부분(제 1 활성 패턴과 제 2 활성 패턴이 만나는 지점)은 다이렉트 컨택들(DC3, DC4) 사이의 임의의 지점일 수 있다.
활성 패턴(151)의 상부에 병합된 키핑 트랜지스터(150)의 게이트 패턴(153)이 형성된다. 게이트 패턴(153)은 도시된 형태와 같이 사각형 형태로 형성될 수 있다. 물론, 활성 패턴(151)과 게이트 패턴(153) 사이에는 게이트 절연막이 형성되어 있음은 잘 이해될 것이다. 게이트 패턴(153)에는 다이렉트 컨택(DC1)을 사용하여 구동 신호(PXIB<2>)가 제공될 것이다. 게이트 패턴(153)의 구조적 특징은 다음과 같다. 즉, 본 발명의 게이트 패턴(153)은 두 키핑 트랜지스터(KP1, KP2)의 채널이 하나의 채널로 공유되도록 제공될 수 있다. 즉, 본 발명의 게이트 패턴(153)에 의해서 두 키핑 트랜지스터들(KP1, KP2)의 채널들이 개별적으로 형성되지 않고, 하나의 공통 채널로 존재하게 된다.
게이트 패턴(153)에 고전압(VPP)이 인가되고, 다이렉트 컨택(DC2)에 네거티브 전압(VBB2)이 제공되면, 키핑 트랜지스터들(KP1, KP2)이 턴온될 것이다. 이때, 게이트 패턴(153)의 하부에는 'T'자 형태의 채널이 형성된다. 즉, 워드 라인(WL<1>)과 전기적인 연결을 제공하는 제 1 키핑 트랜지스터(KP1)의 채널이 게이트 패턴(153)의 하부에 좌우 반전된 'Γ'자 형태로 형성된다. 동시에, 워드 라인(WL<5>)과 전기적인 연결을 제공하는 제 2 키핑 트랜지스터(KP2)의 채널이 게이트 패턴(153)의 하부에 'Γ' 형태로 형성된다. 결국, 게이트 패턴(153)의 하부에 위치하는 활성 패턴(151)에는 'T'자 형태의 채널 영역이 형성될 것이다. 즉, 제 1 키핑 트랜지스터(KP1)와 제 2 키핑 트랜지스터(KP2) 각각은 'x' 방향으로 형성되는 길이 'L1'의 채널과, 'y' 방향으로 형성되는 길이 'L2'의 채널을 가질 수 있다.
상술한 형태의 게이트 패턴(153) 형성에 따라, 키핑 트랜지스터들(KP1, KP2) 각각의 채널 길이는 증가할 수 있다. 즉, 키핑 트랜지스터들(KP1, KP2)이 각각 독립적인 채널을 가질 때에 비해, 본 발명의 병합된 키핑 트랜지스터(150)에 의해서 제공되는 채널은 'Γ'자 형태와 같이 꺾인 형태로 형성된다. 따라서, 키핑 트랜지스터들(KP1, KP2) 각각의 채널 길이는 증가할 수 있고, 채널 길이 증가에 따라 키핑 트랜지스터들(KP1, KP2)의 내열화성 향상될 수 있다.
여기서, 본 발명의 병합된 키핑 트랜지스터(150)는 2가지 특징을 갖는 것으로 정리될 수 있다. 첫째, 병합된 키핑 트랜지스터(150)를 형성하기 위한 활성 패턴(151)은 공통 소스를 형성하는 부분이 'y' 축의 하측 방향으로 돌출되어 연장된다. 둘째, 병합된 키핑 트랜지스터(150)의 게이트 패턴(153)은 두 개의 드레인과 하나의 공통 소스를 모두 덮을 수 있도록 활성 패턴(151) 상부에 볼록 다각형(Convex polygon) 형태로 제공된다. 예를 들면, 게이트 패턴(153)은 사각형이나 원, 또는 타원 형태로 제공될 수 있을 것이다. 이러한 게이트 패턴(153)의 구조에 의해서 서로 다른 워드 라인(예를 들면, WL<1>과 WL<5>)을 구동하는 키핑 트랜지스터들의 채널이 게이트 패턴(153)의 하부에 단일 채널(예를 들면, 'T'자 형태)로 형성된다.
도 6은 도 5의 병합된 키핑 트랜지스터의 A-A' 절단면을 보여주는 단면도이다. 도 6을 참조하면, 병합된 키핑 트랜지스터(150)를 형성하기 위한 P형 기판(102), 게이트 패턴(153), 워드 라인들(WL<1>, WL<5>)이 도시되어 있다.
병합된 키핑 트랜지스터(150)의 단면을 참조하면, NMOS 트랜지스터들을 형성하기 위한 P형 기판(102, P-Sub)이 제공된다. P형 기판(102)의 상부에는 키핑 트랜지스터들(KP1, KP2)의 드레인으로 작용하는 N+ 도핑 영역들(103a, 103b)이 형성된다. 이어서, 게이트 절연막(152)과 키핑 트랜지스터들(KP1, KP2)의 공통 게이트 전극으로 작용하는 게이트 패턴(153)이 순차적으로 적층된다.
N+ 도핑 영역(103a) 상부에는 워드 라인(WL<1>)과 N+ 도핑 영역(103a)을 연결하기 위한 다이렉트 컨택(DC3)이 형성될 수 있다. N+ 도핑 영역(103b) 상부에는 워드 라인(WL<5>)과 N+ 도핑 영역(103b)을 연결하기 위한 다이렉트 컨택(DC4)이 형성될 수 있다. 상술한 A-A'의 절단면 상에서, 키핑 트랜지스터들(KP1, KP2)의 'x' 방향 채널 길이는 각각 'L1'으로 형성될 수 있다.
도 7은 도 5의 병합된 키핑 트랜지스터의 B-B' 절단면을 보여주는 단면도이다. 도 7을 참조하면, 병합된 키핑 트랜지스터(150)를 형성하기 위한 P형 기판(102), 다이렉트 컨택들(DC1, DC2), 게이트 패턴(153)이 도시되어 있다.
병합된 키핑 트랜지스터(150)의 B-B' 절단면을 참조하면, NMOS 트랜지스터들을 형성하기 위한 P형 기판(102, P-Sub)이 제공된다. P형 기판(102)의 상부에는 키핑 트랜지스터들(KP1, KP2)의 공통 소스(Source)로 작용하는 N+ 도핑 영역(104)이 형성된다. 이어서, 게이트 절연막(152)과 키핑 트랜지스터들(KP1, KP2)의 공통 게이트 전극으로 작용하는 게이트 패턴(153)이 순차적으로 적층된다. 더불어, 게이트 전극에 구동 신호(PXIB<2>)를 제공하기 위한 다이렉트 컨택(DC1)이 게이트 패턴(153)의 상부에 형성될 수 있을 것이다. 또한, 병합된 키핑 트랜지스터(150)의 공통 소스(Source)에 네거티브 전압(VBB2)을 제공하기 위한 다이렉트 컨택(DC2)이 N+ 도핑 영역(104)의 상부에 형성될 수 있을 것이다.
상술한 구조에서, 네거티브 전압(VBB2)이 다이렉트 컨택(DC2)을 통해서 병합된 키핑 트랜지스터(150)의 소스에 제공되면, N+ 도핑 영역(104)과 P형 기판(P-Sub) 간의 역방향 바이어스가 형성된다. 이 경우, N+ 도핑 영역(104)을 소스로 갖는 키핑 트랜지스터들(KP1, KP2)의 소스-드레인(Source-Drain) 간의 누설 전류가 차단될 수 있다.
특히, 상술한 구조에서 게이트 패턴(153)에 고전압(VPP)이 인가되면, N+ 도핑 영역(104)과 게이트 패턴(153) 하부의 활성 영역에는 'y' 방향으로 채널이 형성된다. 즉, 게이트 패턴(153) 하부에는 키핑 트랜지스터들(KP1, KP2)의 공통 소스와 전기적인 연결을 제공하기 위한 길이 'L2'의 공통 채널이 형성된다.
상술한 게이트 패턴(153) 구조에서 모델링된 키핑 트랜지스터들(KP1, KP2) 각각의 채널 길이는 'L1+L2'가 된다. 즉, 병합된 키핑 트랜지스터(150) 구조 하에서 제 1 키핑 트랜지스터(KP1)는 'x' 방향 채널 길이 'L1'과 'y' 방향 채널 길이 'L2'가 합산된 'L1+L2'의 채널 길이를 가진다. 또한, 제 1 키핑 트랜지스터(KP1)와 대칭적으로 형성되는 제 2 키핑 트랜지스터(KP2)도 'x' 방향 채널 길이 'L1'과 'y' 방향 채널 길이 'L2'가 합산된 'L1+L2'의 채널 길이를 가질 수 있다. 결과적으로, 'y' 방향으로 제공되는 채널 길이의 추가로 인하여 키핑 트랜지스터들(KP1, KP2)의 고전압에 대한 내열화성이 향상될 수 있다.
도 8은 본 발명의 실시 예에 따른 키핑 트랜지스터의 채널 형태를 도식적으로 보여주는 도면이다. 도 8을 참조하면, 게이트 패턴(153)의 하부에 형성되는 병합된 키핑 트랜지스터(150)이 채널 길이는 'y' 방향으로 연장될 수 있다.
게이트 패턴(153)의 하부에서 제 1 키핑 트랜지스터(KP1)의 채널(CH1)이 각각 'x' 방향과 'y' 방향으로 형성될 수 있다. 즉, 채널(CH1)은 길이 'L1'의 'x' 방향 채널과 길이 'L2'의 'y' 방향 채널로 구성될 것이다. 더불어, 게이트 패턴(153)의 하부에서 제 2 키핑 트랜지스터(KP2)의 채널(CH2)이 각각 'x' 방향과 'y' 방향으로 형성될 수 있다. 즉, 채널(CH2)은 길이 'L1'의 'x' 방향 채널과 길이 'L2'의 'y' 방향 채널로 구성될 것이다.
더불어, 두 워드 라인들(WL<1>, WL<5>) 사이에 형성되는 기생 트랜지스터(KP12)의 채널(CH12)도 형성된다. 하지만, 도시된 병합된 키핑 트랜지스터(150)의 등가 회로상에서 워드 라인들 각각에 연결되는 기생 트랜지스터(KP12)의 양 단자 전압은 실질적으로 동일하다. 따라서, 기생 트랜지스터(KP12)의 채널(CH12)은 형성될 수는 있지만, 기생 트랜지스터(KP12)의 채널(CH12)에 흐르는 전류는 실질적으로 무시해도 좋을 정도이다.
도 9는 본 발명의 실시 예에 따른 병합된 키핑 트랜지스터의 다른 예를 예시적으로 보여주는 레이아웃이다. 병합된 키핑 트랜지스터(150c)의 게이트 패턴(151c)은 8각형 형태로 형성될 수 있다.
도시된 병합된 키핑 트랜지스터(150c)의 게이트 패턴(153c)은 서브-워드 라인 드라이버(SWD)를 구성하기 위한 다양한 조건에 따라 다양한 형태로 변형될 수 있다. 특히, 워드 라인들(WL<1>, WL<5>) 간의 거리(셀 피치)나 메인 워드 라인(Main word line)과의 배치 문제 등을 고려하여 게이트 패턴(153c)의 형태가 다양한 다각형 형태로 구현될 수 있음은 잘 이해될 것이다. 실질적으로 게이트 패턴(153c)은 각각의 선분들이 동일한 길이를 갖는 정팔각형 형태로 형성되거나, 이웃한 선분의 길이가 서로 다른 형태의 팔각형으로 형성될 수도 있을 것이다.
도 10은 본 발명에 따른 병합된 키핑 트랜지스터의 또 다른 예를 예시적으로 보여주는 레이아웃이다. 병합된 키핑 트랜지스터(150d)의 게이트 패턴(151d)은 원 형태로 형성될 수 있다.
도시된 병합된 키핑 트랜지스터(150d)의 게이트 패턴(153d)은 서브-워드 라인 드라이버(SWD)를 구성하기 위한 다양한 조건에 따라 다양한 형태로 변형될 수 있다. 특히, 워드 라인들(WL<1>, WL<5>) 간의 거리(셀 피치)나 메인 워드 라인(Main word line)과의 배치 문제 등을 고려하여 게이트 패턴(153d)의 형태가 다양한 다각형 형태로 구현될 수 있음은 잘 이해될 것이다. 실질적으로 게이트 패턴(153d)은 원 형태로 형성되거나 특정 방향의 반지름이 상대적으로 긴 타원 형태로도 형성될 수 있다.
도 11은 본 발명의 서브-워드 라인 드라이버를 구성하는 키핑 트랜지스터 단의 예시적인 레이아웃을 보여준다. 도 11을 참조하면, 서브-워드 라인 드라이버(SWD)의 NMOS 트랜지스터들이 형성되는 NSWD 영역에 형성되는 복수의 키핑 트랜지스터들이 도시되어 있다.
먼저, 워드 라인들(WL<0>~WL<7>)에 네거티브 전압(VBB2)을 제공하기 위한 키핑 트랜지스터들을 형성하기 위해 기판의 상부에는 활성 패턴들(256, 257, 258, 259)이 형성될 것이다. 각각의 활성 패턴들(256, 257, 258, 259)은 병합된 두 개의 키핑 트랜지스터들의 공통 소스를 형성하기 위해 워드 라인이 진행하는 방향으로 돌출되는 활성 패턴이 포함된다.
활성 패턴(256)의 상부에는 볼록 다각형의 일종인 사각형 형태의 게이트 패턴(251)이 형성된다. 게이트 패턴(251)은 다이렉트 컨택(DC11)을 통해서 제공되는 구동 신호(PXIB)에 의해서 구동된다. 활성 패턴(256)의 좌측 드레인 영역은 다이렉트 컨택(DC21)을 통해서 워드 라인(WL<6>)과 연결된다. 활성 패턴(256)의 우측 드레인 영역은 다이렉트 컨택(DC22)을 통해서 워드 라인(WL<7>)과 연결된다. 그리고 공통 소스를 형성하기 위해 형성된 돌출된 활성 영역에는 다이렉트 컨택(DC12)을 통해서 네거티브 전압(VBB2)이 인가될 수 있다. 상술한 레이아웃 구조에 따라 두 개의 키핑 트랜지스터를 구성하지만, 게이트 패턴(251) 하부에는 하나의 채널이 생성될 것이다.
활성 패턴(257)의 상부에는 볼록 다각형의 일종인 사각형 형태의 게이트 패턴(252)이 형성된다. 게이트 패턴(252)은 다이렉트 컨택(DC13)을 통해서 제공되는 구동 신호(PXIB)에 의해서 구동된다. 활성 패턴(257)의 좌측 드레인 영역은 다이렉트 컨택(DC31)을 통해서 워드 라인(WL<4>)과 연결된다. 활성 패턴(257)의 우측 드레인 영역은 다이렉트 컨택(DC32)을 통해서 워드 라인(WL<5>)과 연결된다. 그리고 공통 소스를 형성하기 위해 형성된 상부로 돌출된 활성 영역에는 다이렉트 컨택(DC12)을 통해서 네거티브 전압(VBB2)이 인가될 수 있다. 상술한 레이아웃 구조에 따라 두 개의 키핑 트랜지스터를 구성하지만, 게이트 패턴(252) 하부에는 하나의 채널이 생성될 것이다.
활성 패턴들(258, 259)과 그 상부에 형성되는 게이트 패턴들(253, 254)의 레이아웃 구조는 연결되는 워드 라인들(WL<0>, WL<1>, WL<2>, WL<3>)에만 차이가 있을 뿐, 실질적으로 활성 패턴들(256, 257)과 그 상부에 형성되는 게이트 패턴들(251, 252)과 동일하다. 따라서, 이것들에 대한 설명은 생략하기로 한다.
도 12는 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다. 도 12를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), 입출력 허브(1200), 입출력 컨트롤러 허브(1300), 적어도 하나의 디램 모듈(1400) 및 그래픽 카드(1500)를 포함한다. 여기서, 컴퓨팅 시스템(1000)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant;PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 중 어느 하나일 수 있다.
프로세서(1100)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1100)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 12에는 하나의 프로세서(1100)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 컴퓨팅 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 또한, 프로세서(1100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1100)는 디램 모듈(1400)의 동작을 제어하는 메모리 컨트롤러(1150)를 포함할 수 있다. 프로세서(1100)에 포함된 메모리 컨트롤러(1150)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1150)와 디램 모듈(1400) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 디램 모듈(1400)이 연결될 수 있다. 메모리 컨트롤러(1150)는 입출력 허브(1200) 내에 위치할 수 있다. 메모리 컨트롤러(1150)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
디램 모듈(1400)은 메모리 컨트롤러(1150)로부터 제공된 데이터를 저장하는 복수의 디램 장치들을 포함할 수 있다. 디램 장치들 각각은 도 1의 디램(100)으로 구현될 수 있다. 즉, 디램 장치들 각각은 셀 피치가 축소되더라도 내열화 성능이 높은 키핑 트랜지스터를 구비할 수 있다.
입출력 허브(1200)는 그래픽 카드(1500)와 같은 장치들과 프로세서(1100) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1200)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1200)와 프로세서(1100)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 10에는 하나의 입출력 허브(1200)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 컴퓨팅 시스템(1000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1200)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1200)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1500)는 AGP 또는 PCIe를 통하여 입출력 허브(1200)와 연결될 수 있다. 그래픽 카드(1500)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1500)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시 예에 따라, 입출력 허브(1200)는, 입출력 허브(1200)의 외부에 위치한 그래픽 카드(1500)와 함께, 또는 그래픽 카드(1500) 대신에 입출력 허브(1200)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1200)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1300)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1300)는 내부 버스를 통하여 입출력 허브(1200)와 연결될 수 있다. 예를 들어, 입출력 허브(1200)와 입출력 컨트롤러 허브(1300)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1300)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1300)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시 예에 따라, 프로세서(1100), 입출력 허브(1200) 및 입출력 컨트롤러 허브(1300)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1100), 입출력 허브(1200) 또는 입출력 컨트롤러 허브(1300) 중 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
도 13은 본 발명의 실시 예에 따른 디램을 포함하는 3차원 적층 메모리 칩의 구조를 도시한 블록도이다. 도 13을 참조하면, 3차원 적층 메모리 칩(2000)은 PCB(2100), 호스트 다이(2200), 그리고 HBM(High Bandwidth Memory, 2300)을 포함할 수 있다.
PCB(2100)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPU, 혹은 GPU와 같은 호스트 다이(2200)가 배치된다. 호스트 다이(2200)의 상부에는 HBM(2300)을 구성하기 위한 복수의 디램 다이들(2310~2340)이 적층될 수 있다. 복수의 디램 다이들(2310~2340) 상부나 하부 또는 사이에는 버퍼 다이나 다른 로직 다이가 더 포함될 수 있을 것이다. HBM(2300) 구조를 구현하기 위해 복수의 디램 다이들(D11~D14)에는 실리콘 관통 전극(TSV) 라인들이 형성된다. 실리콘 관통 전극(TSV) 라인들은 복수의 디램 다이들(2310~2340) 사이에 형성된 마이크로 범프(MB)들과 전기적으로 연결될 수 있다. 여기서, 복수의 디램 다이들(2310~2340) 각각은 도 1의 디램(100)으로 구현될 수 있다. 즉, 복수의 디램 다이들(2310~2340) 각각은 셀 피치가 축소되더라도 내열화 성능이 높은 키핑 트랜지스터를 구비하므로 고접적화에 용이하면서도 높은 데이터 신뢰성을 제공할 수 있다.
본 발명의 높은 집적도와 데이터 신뢰성을 갖는 HBM(2300)을 포함하는 3차원 적층 메모리 칩(2000)의 구성이 가능하다.
도 14는 본 발명의 다른 실시 예에 따른 디램을 포함하는 적층 메모리 칩의 구조를 도시한 블록도이다. 도 14를 참조하면, 적층 메모리 칩(3000)은 PCB(3100), TSV 인터포저 층(3150), 호스트 다이(3200), 그리고 HBM(3300)을 포함할 수 있다.
적층 메모리 칩(3000)은 TSV 인터포저 층(3150)을 사용하여 HBM(3300)과 호스트 다이(3200)를 연결한다. TSV 인터포저 층(3150)은 PCB(3100)의 상부에 배치되고 플립 칩 범프(FB)들을 통해 PCB(3100)와 전기적으로 연결된다.
TSV 인터포저 층(3150)의 상부에는 호스트 다이(3200)와, HBM(3300) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 배치된다. 도 8에서는 도 1의 버퍼 다이(110) 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 TSV 인터포저(3150)의 사이에 배치될 수 있다. HBM(3300) 구조를 구현하기 위해 복수의 디램 다이들(3310~3340)에는 TSV 라인들이 형성된다. TSV 라인들은 복수의 디램 다이들(3310~3340)들 사이에 형성된 마이크로 범프(MB)들과 전기적으로 연결될 수 있다.
여기서, 복수의 디램 다이들(3310~3340) 각각은 도 1의 디램(100)으로 구현될 수 있다. 즉, 복수의 디램 다이들(3310~3340) 각각은 셀 피치가 축소되더라도 내열화 성능이 높은 키핑 트랜지스터를 구비하므로 고접적화에 용이하면서도 높은 데이터 신뢰성을 제공할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
Claims (20)
- 구동 신호에 응답하여 제 1 워드 라인에 네거티브 전압을 공급하기 위한 제 1 키핑 트랜지스터를 포함하는 제 1 서브-워드 라인 드라이버; 그리고
상기 구동 신호에 응답하여 제 2 워드 라인에 상기 네거티브 전압을 공급하기 위한 제 2 키핑 트랜지스터를 포함하는 제 2 서브-워드 라인 드라이버를 포함하되,
상기 제 1 키핑 트랜지스터와 상기 제 2 키핑 트랜지스터는:
상기 제 1 워드 라인 및 상기 제 2 워드 라인과 교차하는 제 1 방향으로 연장되고, 상기 제 1 워드 라인 및 상기 제 2 워드 라인과 각각 제 1 다이렉트 컨택 및 제 2 다이렉트 컨택을 통해서 연결되는 제 1 활성 패턴;
상기 제 1 활성 패턴으로부터 상기 제 1 방향에 수직인 제 2 방향으로 돌출되어 상기 네거티브 전압을 공급하기 위한 제 3 다이렉트 컨택과 연결되는 제 2 활성 패턴; 그리고
상기 제 1 활성 패턴과 상기 제 2 활성 패턴이 접하는 부분의 상부에 볼록 다각형 또는 원형으로 형성되는 게이트 패턴을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 구동 신호가 활성화되면, 상기 제 1 다이렉트 컨택, 상기 제 2 다이렉트 컨택, 그리고 상기 제 3 다이렉트 컨택 사이에 단일 채널이 생성되는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 단일 채널은 'T' 자 형태로 생성되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 키핑 트랜지스터와 상기 제 2 키핑 트랜지스터는 상기 제 1 서브-워드 라인 드라이버 및 상기 제 2 서브-워드 라인 드라이버 각각의 NMOS 트랜지스터를 형성하기 위한 드라이버 영역에 형성되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 서브-워드 라인 드라이버는, 제 1 워드 라인 인에이블 신호에 따라 상기 제 1 워드 라인을 고전압으로 풀업시키는 제 1 풀업 트랜지스터와, 상기 제 1 워드 라인 인에이블 신호에 따라 상기 제 1 워드 라인을 상기 네거티브 전압으로 풀다운시키는 제 1 풀다운 트랜지스터를 포함하는 반도체 메모리 장치. - 제 5 항에 있어서,
상기 제 2 서브-워드 라인 드라이버는, 제 2 워드 라인 인에이블 신호에 따라 상기 제 2 워드 라인을 상기 고전압으로 풀업시키는 제 2 풀업 트랜지스터와, 상기 제 2 워드 라인 인에이블 신호에 따라 상기 제 2 워드 라인을 상기 네거티브 전압으로 풀다운시키는 제 2 풀다운 트랜지스터를 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 서브-워드 라인 드라이버와 상기 제 2 서브-워드 라인 드라이버는 서로 인접하여 형성되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 게이트 패턴의 상부에는 상기 구동 신호를 상기 게이트 패턴에 제공하기 위한 제 4 다이렉트 컨택이 형성되는 반도체 메모리 장치. - 반도체 메모리 장치의 서브-워드 라인 드라이버에 있어서:
기판 상에 비활성화된 워드 라인을 네거티브 전압으로 프리차지하기 위한 적어도 두 개의 키핑 트랜지스터를 구성하기 위한 제 1 드레인 전극, 제 2 드레인 전극, 그리고 공통 소스 전극을 형성하기 위한 활성 패턴; 및
상기 활성 패턴의 상부에서 상기 활성 패턴의 일부 영역을 커버하도록 형성되어, 상기 제 1 드레인 전극, 상기 제 2 드레인 전극, 그리고 상기 공통 소스 전극을 정의하는 게이트 전극을 포함하고,
상기 게이트 전극은 볼록 다각형 또는 원형으로 형성되는 서브-워드 라인 드라이버. - 제 9 항에 있어서,
상기 제 1 드레인 전극, 상기 공통 소스 전극, 그리고 상기 게이트 전극은 제 1 워드 라인을 상기 네거티브 전압으로 프리차지하기 위한 제 1 키핑 트랜지스터를 형성하는 서브-워드 라인 드라이버. - 제 10 항에 있어서,
상기 제 1 드레인 전극의 상부에는 상기 제 1 드레인 전극과 상기 제 1 워드 라인을 연결하기 위한 제 1 다이렉트 컨택이 형성되는 서브-워드 라인 드라이버. - 제 9 항에 있어서,
상기 제 2 드레인 전극, 상기 공통 소스 전극, 그리고 상기 게이트 전극은 제 2 워드 라인을 상기 네거티브 전압으로 프리차지하기 위한 제 2 키핑 트랜지스터를 형성하는 서브-워드 라인 드라이버. - 제 12 항에 있어서,
상기 제 2 드레인 전극의 상부에는 상기 제 2 드레인 전극과 상기 제 2 워드 라인을 연결하기 위한 제 2 다이렉트 컨택이 형성되는 서브-워드 라인 드라이버. - 제 9 항에 있어서,
상기 게이트 전극에 제공되는 구동 신호가 활성화되면, 상기 게이트 전극의 하부에서 상기 제 1 드레인 전극, 상기 제 2 드레인 전극, 그리고 상기 공통 소스 전극들 사이에는 단일 채널이 형성되는 서브-워드 라인 드라이버. - 제 9 항에 있어서,
상기 게이트 전극의 형상에 의해 상기 제 1 드레인 전극과 상기 제 2 드레인 전극에 각각 소스 전극 및 드레인 전극이 연결되는 기생 트랜지스터가 형성되는 서브-워드 라인 드라이버. - 제 1 워드 라인을 구동하는 제 1 서브-워드 라인 드라이버와, 제 2 워드 라인을 구동하는 제 2 서브-워드 라인 드라이버를 포함하는 반도체 메모리 장치에 있어서:
구동 신호에 응답하여 상기 제 1 워드 라인을 네거티브 전압으로 프리차지하기 위한 제 1 키핑 트랜지스터; 그리고
상기 구동 신호에 응답하여 상기 제 2 워드 라인을 상기 네거티브 전압으로 프리차지하기 위한 제 2 키핑 트랜지스터를 포함하되,
상기 구동 신호가 활성화되면, 상기 제 1 키핑 트랜지스터와 상기 제 2 키핑 트랜지스터의 채널은 활성 영역에서 단일 채널로 생성되는 반도체 메모리 장치. - 제 16 항에 있어서,
상기 제 1 키핑 트랜지스터와 상기 제 2 키핑 트랜지스터는 병합된 게이트 패턴을 통해서 제공되는 상기 구동 신호에 의해 스위칭되는 반도체 메모리 장치. - 제 17 항에 있어서,
상기 병합된 게이트 패턴은 상기 활성 영역 상부에서 볼록 다각형 형태, 원형, 그리고 타원형 중 적어도 하나의 형태로 형성되는 반도체 메모리 장치. - 제 16 항에 있어서,
당기 단일 채널은 상기 활성 영역에서 'T'자 형태로 생성되는 반도체 메모리 장치. - 제 19 항에 있어서,
상기 제 1 키핑 트랜지스터와 상기 제 2 키핑 트랜지스터는 NMOS 트랜지스터로 형성되는 반도체 메모리 장치.
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