CN115623775A - 字线驱动器、字线驱动器阵列及半导体结构 - Google Patents

字线驱动器、字线驱动器阵列及半导体结构 Download PDF

Info

Publication number
CN115623775A
CN115623775A CN202110790430.8A CN202110790430A CN115623775A CN 115623775 A CN115623775 A CN 115623775A CN 202110790430 A CN202110790430 A CN 202110790430A CN 115623775 A CN115623775 A CN 115623775A
Authority
CN
China
Prior art keywords
transistor
word line
tube
nmos
line driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110790430.8A
Other languages
English (en)
Inventor
池性洙
张凤琴
金书延
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110790430.8A priority Critical patent/CN115623775A/zh
Priority to PCT/CN2022/102649 priority patent/WO2023284556A1/zh
Priority to US18/153,420 priority patent/US20230143797A1/en
Publication of CN115623775A publication Critical patent/CN115623775A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

本发明实施例提供一种字线驱动器、字线驱动器阵列及半导体结构，字线驱动器包括：第零PMOS管、第零NMOS管和第一NMOS管，所述第零PMOS管的栅极与所述第一NMOS管的栅极连接，栅极用于接收第一控制信号，源极用于接收第二控制信号，漏极与所述第一NMOS管的漏极连接，所述第零NMOS管的栅极用于接收第二控制互补信号，所述第零NMOS管的漏极和所述第一NMOS管的漏极用于与字线连接；其中，所述字线具有第一延伸方向，所述第零PMOS管、所述第零NMOS管和所述第一NMOS管在所述第一延伸方向上并排设置。本发明实施例有利于提升字线驱动器的电学性能。

Description

字线驱动器、字线驱动器阵列及半导体结构
技术领域
本发明实施例涉及半导体领域，特别涉及一种字线驱动器、字线驱动器阵列及半导体结构。
背景技术
随着科学技术的进步，集成电路结构不断微缩，构成集成电路结构的元器件的尺寸以及相邻元器件之间的间距也随之缩小。部分元器件的性能会随着尺寸的缩小而下降，例如MOS管的电学性能会随着沟道长度的缩短而下降；同时，由于相邻元器件之间的间距随之缩小，排布于该间距内的部分元件的工艺余量也随之减小，元件的制作难度增大。
发明内容
本发明实施例提供一种字线驱动器、字线驱动器阵列及半导体结构，有利于提高字线驱动器的电学性能和降低半导体结构的制作难度。
为解决上述问题，本发明实施例提供一种字线驱动器，包括：第零PMOS管、第零NMOS管和第一NMOS管，所述第零PMOS管的栅极与所述第一NMOS管的栅极连接，栅极用于接收第一控制信号，源极用于接收第二控制信号，漏极与所述第一NMOS管的漏极连接，所述第零NMOS管的栅极用于接收第二控制互补信号，所述第零NMOS管的漏极和所述第一NMOS管的漏极用于与字线连接；其中，所述字线具有第一延伸方向，所述第零PMOS管、所述第零NMOS管和所述第一NMOS管在所述第一延伸方向上并排设置。
相应地，本发明实施例还提供一种字线驱动器阵列，包括：至少两个如上所述的字线驱动器，记为第一字线驱动器和第二字线驱动器，所述第一字线驱动器包括第00PMOS管、第00NMOS管和第01NMOS管，所述第二字线驱动器包括第10PMOS管、第10NMOS管和第11NMOS管，所述第一字线驱动器和所述第二字线驱动器在第一延伸方向并排设置；其中，所述第00PMOS管的栅极与所述第10PMOS管的栅极连接并处于平行于所述第一延伸方向的第一直线上，所述第01NMOS管的栅极与所述第11NMOS管的栅极连接并处于所述第一直线上，所述第00NMOS管的栅极与所述第10NMOS管的栅极平行设置。
相应地，本发明实施例还提供一种半导体结构，包括：至少两块如上所述的字线驱动器阵列，记为第一字线驱动器阵列和第二字线驱动器阵列，第一字线驱动器阵列和第二字线驱动器阵列在第二延伸方向上并排设置；其中，所述第一字线驱动器阵列包括第000NMOS管、第010NMOS管、第020NMOS管和第030NMOS管，所述第二字线驱动器阵列包括第100NMOS管、第110NMOS管、第120NMOS管和第130NMOS管，所述第000NMOS管的栅极和所述第100NMOS管的栅极连接并处于第一直线上，所述第010NMOS管的栅极和所述第110NMOS管的栅极连接并处于第二直线上，所述第020NMOS管的栅极和所述第120NMOS管的栅极连接并处于第三直线上，所述第030NMOS管的栅极和所述第130NMOS管的栅极连接并处于第四直线上，所述第一直线、第二直线、第三直线以及第四直线具有所述第二延伸方向并相互平行。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，第零PMOS管、第零NMOS管和第一NMOS管在第一延伸方向上并排设置，第零NMOS管和第一NMOS管在垂直于第一延伸方向上的延伸范围扩大，在字线驱动器整体微缩的情况下，若第零NMOS管的沟道方向和第一NMOS管的沟道方向垂直于第一延伸方向，则可延长第零NMOS管的沟道长度和第一NMOS管的沟道长度，从而提升NMOS管的可靠性。
另外，设置于边缘位置的第零NMOS管的沟道具有第一延伸方向，栅极和漏极具有第二延伸方向，由于第零NMOS管在第二延伸方向上的长度范围扩大，因此，可延长第零NMOS管的漏极长度，从而使得需要与第零NMOS管的漏极连接的字线具有较大的布局自由度，以减少字线的弯折和提升字线的规整度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为字线驱动器的电路结构示意图；
图2为字线驱动器的版图示意图；
图3至图5为字线驱动器阵列的版图示意图；
图6为图5所示字线驱动器阵列的电路结构示意图；
图7为本发明实施例提供的字线驱动器的版图示意图；
图8至图10为本发明实施例提供的字线驱动器阵列的版图示意图；
图11为图10所示字线驱动器阵列的电路结构示意图；
图12至图18为本发明实施例提供的半导体结构的版图示意图。
具体实施方式
参考图1，图1为字线驱动器的电路示意图，字线驱动器包括：第零PMOS管P00、第零NMOS管N00和第一NMOS管N01，第零PMOS管P00的栅极P00G与第一NMOS管N01的栅极N01G连接，栅极P00G用于接收第一控制信号MWB，源极P00S用于接收第二控制信号FX，漏极P00D与第一NMOS管N01的漏极N01D连接，第零NMOS管N00的栅极N00G用于接收第二控制互补信号FXB，第零NMOS管N00的漏极N00D和第一NMOS管N01的漏极N01D用于与字线WL连接，第零NMOS管N00的源极N00S和第一NMOS管N01的源极N01S连接低电平VSS；参考图2，图2为字线驱动器的版图示意图，第零PMOS管P00和第一NMOS管N01在第一延伸方向D1上并排设置，第一NMOS管N01和第零NMOS管N00在第二延伸方向D2上并排设置，第一延伸方向D1垂直于第二延伸方向D2。
随着字线驱动器的微缩，第零NMOS管N00和第一NMOS管N01的沟道长度逐渐缩短，而这会影响NMOS管的可靠性。然而，由于第一NMOS管N01和第零NMOS管N00在第二延伸方向D2上并排设置，且第零NMOS管N00的沟道方向和第一NMOS管N01的沟道方向都为第二延伸方向D2，单一NMOS管的沟道长度受到限制，因此，无法通过延长第零NMOS管N00的沟道长度和第一NMOS管N01的沟道长度改善相应的性能。
参考图3，图3为字线驱动器阵列的版图示意图，字线驱动器阵列包括第00PMOS管P00、第10PMOS管P10、第00NMOS管N00、第01NMOS管N01、第10NMOS管N10以及第11NMOS管N11，其中，第00NMOS管N00的漏极N00D与第10NMOS管N10的漏极N10D在第一延伸方向D1上并排设置，第00NMOS管N00的漏极N00D与第01NMOS管N01的漏极N01D共用同一金属触点，记为第一金属触点，第00NMOS管N10的漏极N10D与第01NMOS管N11的漏极N11D共用同一金属触点，记为第二金属触点。
由于在第二延伸方向D2上并排有两个NMOS管，因此，单一NMOS管的尺寸受到限制，不同NMOS管的栅极之间的间距较窄。由于在第二延伸方向D2上，第一金属触点和第二金属触点位于相邻栅极之间，因此，第一金属触点和第二金属触点在第二延伸方向D2上的可选位置范围受到相邻栅极间距的限制，而由于栅极间距本身较窄，因此，第一金属触点和第二金属触点在第二延伸方向D2上的间距较窄。在控制第一金属触点和第二金属触点与对应的字线接触连接时，由于字线具有第一延伸方向D1，第一金属触点和第二金属触点在第二延伸方向D2上的间距较窄，因此，需要对字线进行弯折才能保证相邻字线的电隔离，字线的弯折不利于提高半导体器件的布局规整度，甚至有可能影响字线的电学性能。
参考图4和图6，图4和图5为字线驱动器阵列的版图示意图，图6为字线驱动器阵列的电路示意图，图4和图5的区别在于图5额外示出了字线。其中，第一字线WL<n>用于连接第一字线驱动器中第x00PMOS管Px00的漏极Px00D、第x00NMOS管Nx00的漏极Nx00D以及第x01NMOS管Nx01的漏极Nx01D，第二字线WL<n+2>用于连接第二字线驱动器中第x10PMOS管Px10的漏极Px10D、第x10NMOS管Nx10的漏极Nx10D以及第x11NMOS管Nx11的漏极Nx11D，第三字线WL<n+4>用于连接第三字线驱动器中第x20PMOS管Px20的漏极Px20D、第x20NMOS管Nx20的漏极Nx20D以及第x21NMOS管Nx21的漏极Nx21D，第四字线WL<n+6>用于连接第四字线驱动器中第x30PMOS管Px30的漏极Px30D、第x30NMOS管Nx30的漏极Nx30D以及第x31NMOS管Nx31的漏极Nx31D。
此外，每一字线驱动器用于接收对应的第二控制信号FX和第二控制互补信号FXB，图4中示出了多个第二控制信号FX，具体为FX0、FX1、FX2、FX3，且示出了多个第二控制互补信号FXB，具体为FXB0、FXB1、FXB2、FXB3。
根据图5可知，第x30NMOS管Nx30的漏极Nx30D和第x31NMOS管Nx31的漏极Nx31D连接并共用同一金属触点，记为第三金属触点，第x20NMOS管Nx20的漏极Nx20D和第x21NMOS管Nx21的漏极Nx21D连接并共用同一金属触点，记为第四金属触点。当第三金属触点连接第四字线WL<n+6>，第四金属触点连接第三字线WL<n+4>时，无法使用平直且平行的不同字线分别连接第三金属触点和第四金属触点，需要对第三字线WL<n+4>和第四字线WL<n+6>进行额外的弯折；此外，以第三金属触点作为示例，由于第三金属触点在第二延伸方向D2上的可选位置范围较窄，因此，第三金属触点与对应的PMOS管的漏极的金属触点在第二延伸方向D2上的的间距可能较大，同一字线在连接不同的金属触点时还需要进行弯折，不利于提升半导体器件的布局规整度和提高字线的电学性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
需要说明的是，每一MOS管都具有对应的栅极、源极和漏极，为了图示的清楚和说明书表达的简洁，本文在图示中标识了每一栅极、源极和漏极，但在说明书并不具体描述每一栅极、源极和漏极，而是通过解释标号的命名规则来对标号进行公开说明，该命名规则适用于全文，也就是说，凡是可以适用该解释规则的标号都视为已在说明书中描述。
具体地，以Px00G为例，从右往左的第一位表示晶体管的极性，G表示栅极，S表示源极，D表示漏极；第二位表示每一字线驱动器中同一类型晶体管的第几晶体管，本文中，每一字线驱动器包括1个PMOS管和2个NMOS，因此，该位的数值为0或1，0表示第零NMOS管或第零PMOS管，1表示第一NMOS管；第三位表示字线驱动器阵列中的第几字线驱动器，字线驱动器阵列包括多个字线驱动器，0表示第一字线驱动器，1表示第二字线驱动器，2表示第三字线驱动器，3表示第四字线驱动器；第四位表示半导体结构中的第几字线驱动器阵列，半导体结构包括多个字线驱动器阵列，若图示中存在多个阵列，则可将x设置为不同的自然数(从0开始)以标识不同的阵列，若图示中仅存在一个阵列，则可将第四位设置为0或者直接省略；最后一位表示晶体管的类型，若为“P”，则为PMOS管，若为“N”，则为NMOS管。
参考图1和图7，字线驱动器包括：第零PMOS管P00、第零NMOS管N00和第一NMOS管N01，第零PMOS管P00的栅极P00G与第一NMOS管N01的栅极N01G连接，栅极P00G用于接收第一控制信号MWB，源极P00S用于接收第二控制信号FX，漏极P00D与第一NMOS管N01的漏极N01D连接，第零NMOS管N00的栅极N00G用于接收第二控制互补信号FXB，第零NMOS管N00的漏极N00D和第一NMOS管N01的漏极N01D用于与字线WL连接；其中，字线WL具有第一延伸方向D1，第零PMOS管P00、第零NMOS管N00和第一NMOS管N01在第一延伸方向D1上并列设置。
由于第零NMOS管N00和第一NMOS管N01在第一延伸方向D1上并排设置，因此，在垂直于第一延伸方向D1的第二延伸方向D2上，仅有一个NMOS管独立设置，如此，有利于扩大第零NMOS管N00和第一NMOS管N01在第二延伸方向D2上的尺寸范围，在字线驱动器整体微缩的情况下，若第零NMOS管N00的沟道方向和第一NMOS管N01的沟道方向为第一延伸方向D1，则可通过延长第零NMOS管N00的沟道长度和第一NMOS管N01的沟道长度，提升NMOS管的可靠性。
在一些实施例中，第零PMOS管P00的沟道与第一NMOS管N01的沟道具有第二延伸方向D2。如此，有利于延长第零PMOS管P00的沟道长度与第一NMOS管N01的沟道长度，提升第零PMOS管P00和第一NMOS管N01的电学性能。
在一些实施例中，第零NMOS管N00的沟道具有第一延伸方向D1。如此，第零NMOS管N00的栅极N00G和漏极N00D具有第二延伸方向D2，可通过延长第零NMOS管N00的漏极N00D在第二延伸方向D2上的长度，扩大漏极N00D的金属触点在第二延伸方向D2上的可选位置范围，减小第零NMOS管N00的漏极N00D与第一NMOS管NO1的漏极N01D在第二延伸方向D2上的垂直间距，从而降低连接第零NMOS管N00的漏极N00D和第一NMOS管NO1的漏极N01D的字线的弯折度，提升字线的规整度。
在一些实施例中，第零PMOS管P00位于第零NMOS管N00和第一NMOS管N01之间；在另一些实施例中，第一NMOS管N01位于第零NMOS管N00和第零PMOS管P00之间。也就是说，沟道具有第一延伸方向D1的第零NMOS管N00不能位于中间位置，或者说，应当位于边缘位置，如此，由于第零NMOS管N00在第二延伸方向D2上的宽度较大，在不弯折字线的情况下，处于字线驱动器外的字线连接点具有较大可选位置范围，有利于提升字线的规整度。
在一些实施例中，第零NMOS管N00的漏极N00D的一侧边与第一NMOS管N01的漏极N01D远离栅极N01G的一侧边平齐。如此，可使得连接第零PMOS管P00的漏极P00D和第一NMOS管N01的漏极N01D的字线在不弯折或少弯折的情况下与第零NMOS管N00的漏极N00D连接，从而提升字线的规整度和字线的电学性能。
在一些实施例中，在第二延伸方向D2上，第零NMOS管N00的漏极N00D的宽度等于第一NMOS管N01的栅极N01G和漏极N01D的宽度之和，第零NMOS管N00的漏极N00D的另一侧边与第一NMOS管N01的栅极N01G远离漏极N01D的一侧边平齐。
本实施例中，将第零PMOS管P00、第零NMOS管N00和第一NMOS管N01并排设置，有利于扩大第零NMOS管N00和第一NMOS管N01的沟道长度范围，从而在字线驱动器逐渐微缩的情况下，保证第零NMOS管N00和第一NMOS管N01具有较大的沟道长度，进而保证第零NMOS管N00和第一NMOS管N01具有较高的可靠性。
相应地，本发明实施例还提供一种字线驱动器阵列，参考图8，字线驱动器阵列包括：至少两个如上述任一项的字线驱动器，记为第一字线驱动器和第二字线驱动器，第一字线驱动器包括第00PMOS管P00、第00NMOS管N00和第01NMOS管N01，第二字线驱动器包括第10PMOS管P10、第10NMOS管N10和第11NMOS管N11，第一字线驱动器和第二字线驱动器在第一延伸方向D1并排设置；其中，第00PMOS管P00的栅极P00G与第10PMOS管P10的栅极P10G连接并处于平行于第一延伸方向D1的第一直线上，第01NMOS管N01的栅极N01G与第11NMOS管N11的栅极N11G连接并处于第一直线上，第00NMOS管N00的栅极N00G与第10NMOS管N10的栅极N10G平行设置。
在一些实施例中，第00NMOS管N00的源极N00S与第10NMOS管N10的源极N10S连接，第01NMOS管N01的源极和第11NMOS管N11的源极连接；在另一些实施例中，第10PMOS管P10的栅极与第01NMOS管N01的栅极连接，在第一延伸方向D1上，第00PMOS管P00、第10PMOS管P10、第01NMOS管N01以及第11NMOS管N11的栅极投影重合，也就是说，栅极在第一延伸方向D1上无需弯折。
在一些实施例中，第00NMOS管P00的沟道与第10NMOS管N10的沟道具有第一延伸方向D1。具体地，在第一延伸方向D1上，第00NMOS管N00的漏极N00D的正投影与第10NMOS管N10的漏极N10D的正投影重合；进一步地，第00NMOS管N00的漏极N00D一侧边、第10NMOS管N10的漏极N10D一侧边、第01NMOS管N01的漏极N01D的一侧边以及第11NMOS管N11的漏极N11D的一侧边处于同一直线上；相应地，第00NMOS管N00的漏极N00D另一侧边、第10NMOS管N10的漏极N10D另一侧边、第01NMOS管N01的栅极远离漏极N01D的侧边以及第11NMOS管N11的栅极远离漏极N11D的侧边处于同一直线上。
在一些实施例中，参考图9至图11，图9和图10为本发明实施例提供的字线驱动器阵列的版图示意图，图11为图10所示版图的电路结构示意图，图10和图9的区别在于图10示出了字线，字线驱动器阵列还包括：第三字线驱动器和第四字线驱动器，第三字线驱动器包括第20PMOS管Px20、第20NMOS管Nx20和第21NMOS管Nx21，第四字线驱动器包括第30PMOS管Px30、第30NMOS管Nx30和第31NMOS管Nx31，在第一延伸方向D1上，第00NMOS管Nx00、第10NMOS管Nx10、第31NMOS管Nx31、第21NMOS管Nx21、第20PMOS管Px20、第30PMOS管Px30、第00PMOS管Px00、第10PMOS管Px10、第11NMOS管Nx11、第01NMOS管Nx01、第20NMOS管Nx20、第30NMOS管Nx30并排设置。
此外，每一字线驱动器用于接收对应的第二控制信号FX和第二控制互补信号FXB，图4中包含多个第二控制信号FX，具体为FX0、FX2、FX4、FX6，且包含多个第二控制互补信号FXB，具体为FXB0、FXB2、FXB4、FXB6。
在一些实施例中，第20NMOS管Nx20和第30NMOS管Nx30的沟道具有第一延伸方向D1，且在第一延伸方向D1上，第00NMOS管Nx00的漏极Nx00D、第10NMOS管Nx10的漏极Nx10D、第20NMOS管Nx20的漏极Nx20D以及第30NMOS管Nx030的漏极Nx30D的正投影重合。
在一些实施例中，参考图12，在第一延伸方向D1上，第00NMOS管Nx00、第10NMOS管Nx10、第31NMOS管Nx31、第21NMOS管Nx21、第20PMOS管Px20、第30PMOS管Px30、第00PMOS管Px00、第10PMOS管Px10、第11NMOS管Nx11、第01NMOS管Nx01、第20NMOS管Nx20、第30NMOS管Nx30依次排列，且多个具有相同排列方式的字线驱动器在第二延伸方向上D2并排设置，构成半导体结构。
在一些实施例中，参考图13，在第一延伸方向D1上，第11NMOS管Nx11、第01NMOS管Nx01、第31NMOS管Nx31、第21NMOS管Nx21、第20PMOS管Px20、第30PMOS管Px30、第00PMOS管Px00、第10PMOS管Px10、第00NMOS管Nx00、第10NMOS管Nx10、第20NMOS管Nx20、第30NMOS管Nx30依次排列，且多个具有相同排列方式的字线驱动器在第二延伸方向上D2并排设置，构成半导体结构。
在一些实施例中，参考图14，在第一延伸方向D1上，第00NMOS管Nx00、第10NMOS管Nx10、第00PMOS管Px00、第10PMOS管Px10、第11NMOS管Nx11、第01NMOS管Nx01、第31NMOS管Nx31、第21NMOS管Nx21、第20PMOS管Px20、第30PMOS管Px30、第20NMOS管Nx20、第30NMOS管Nx30依次排列，且多个具有相同排列方式的字线驱动器在第二延伸方向上D2并排设置，构成半导体结构。
在一些实施例中，参考图15，在第一延伸方向D1上，第00NMOS管Nx00、第10NMOS管Nx10、第20NMOS管Nx20、第30NMOS管Nx30、第11NMOS管Nx11、第01NMOS管Nx01、第31NMOS管Nx31、第21NMOS管Nx21、第20PMOS管Px20、第30PMOS管Px30、第00PMOS管Px00、第10PMOS管Px10依次排列，且多个具有相同排列方式的字线驱动器在第二延伸方向上D2并排设置，构成半导体结构。
在一些实施例中，参考图16，在第一延伸方向D1上，第00NMOS管Nx00、第10NMOS管Nx10、第11NMOS管Nx11、第01NMOS管Nx01、第31NMOS管Nx31、第21NMOS管Nx21、第20PMOS管Px20、第30PMOS管Px30、第00PMOS管Px00、第10PMOS管Px10、第20NMOS管Nx20、第30NMOS管Nx30依次排列，且多个具有相同排列方式的字线驱动器在第二延伸方向上D2并排设置，构成半导体结构。
本发明提供一种新的字线驱动器阵列，通过调整NMOS管的并排方向和沟道方向，提升字线驱动器阵列的电学性能和布局规整度。
相应地，本发明实施例还提供一种半导体结构，参考图17和图18，图18在图17的基础上示出了字线，半导体结构包括：至少两块如上任一项的字线驱动器阵列，记为第一字线驱动器阵列和第二字线驱动器阵列，第一字线驱动器阵列和第二字线驱动器阵列在第二延伸方向D2上并排设置；其中，第一字线驱动器阵列包括第000NMOS管N000、第010NMOS管N010、第020NMOS管N020和第030NMOS管N030，第二字线驱动器阵列包括第100NMOS管N100、第110NMOS管N110、第120NMOS管N120和第130NMOS管N130，第000NMOS管N000的栅极和第100NMOS管N100的栅极连接并处于第一直线上，第010NMOS管N010的栅极和第110NMOS管N110的栅极连接并处于第二直线上，第020NMOS管N020的栅极和第120NMOS管N120的栅极连接并处于第三直线上，第030NMOS管N030的栅极和第130NMOS管N130的栅极连接并处于第四直线上，第一直线、第二直线、第三直线以及第四直线具有第二延伸方向并相互平行。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (18)

1.一种字线驱动器，其特征在于，包括：
第零PMOS管、第零NMOS管和第一NMOS管，所述第零PMOS管的栅极与所述第一NMOS管的栅极连接，栅极用于接收第一控制信号，源极用于接收第二控制信号，漏极与所述第一NMOS管的漏极连接，所述第零NMOS管的栅极用于接收第二控制互补信号，所述第零NMOS管的漏极和所述第一NMOS管的漏极用于与字线连接；
其中，所述字线具有第一延伸方向，所述第零PMOS管、所述第零NMOS管和所述第一NMOS管在所述第一延伸方向上并排设置。
2.根据权利要求1所述的字线驱动器，其特征在于，所述第零PMOS管的沟道和所述第一NMOS管的沟道具有第二延伸方向，所述第二延伸方向垂直于所述第一延伸方向。
3.根据权利要求1所述的字线驱动器，其特征在于，所述第零NMOS管的沟道具有所述第一延伸方向。
4.根据权利要求3所述的字线驱动器，其特征在于，所述第零PMOS管位于所述第零NMOS和所述第一NMOS管之间。
5.根据权利要求3所述的字线驱动器，其特征在于，所述第一NMOS管位于所述第零NMOS管和第零PMOS管之间。
6.根据权利要求3所述的字线驱动器，其特征在于，所述第零NMOS管漏极的一侧边与所述第一NMOS管漏极的远离栅极的一侧边平齐。
7.根据权利要求6所述的字线驱动器，其特征在于，在垂直于所述第一延伸方向的第二延伸方向上，所述第零NMOS管的漏极的宽度等于所述第一NMOS管的栅极和漏极的宽度之和，所述第零NMOS管漏极的另一侧边与所述第一NMOS管栅极的远离漏极的一侧边平齐。
8.一种字线驱动器阵列，其特征在于，包括：
至少两个如权利要求1所述的字线驱动器，记为第一字线驱动器和第二字线驱动器，所述第一字线驱动器包括第00PMOS管、第00NMOS管和第01NMOS管，所述第二字线驱动器包括第10PMOS管、第10NMOS管和第11NMOS管，所述第一字线驱动器和所述第二字线驱动器在第一延伸方向并排设置；
其中，所述第00PMOS管的栅极与所述第10PMOS管的栅极连接并处于平行于所述第一延伸方向的第一直线上，所述第01NMOS管的栅极与所述第11NMOS管的栅极连接并处于所述第一直线上，所述第00NMOS管的栅极与所述第10NMOS管的栅极平行设置。
9.根据权利要求8所述的字线驱动器阵列，其特征在于，所述第00NMOS管的源极与所述第10NMOS管的源极连接，所述第01NMOS管的源极和所述第11NMOS管的源极连接。
10.根据权利要求8所述的字线驱动器阵列，其特征在于，所述第00NMOS管的沟道与所述第10NMOS管的沟道具有所述第一延伸方向。
11.根据权利要求8所述的字线驱动器阵列，其特征在于，还包括：第三字线驱动器和第四字线驱动器，所述第三字线驱动器包括第20PMOS管、第20NMOS管和第21NMOS管，所述第四字线驱动器包括第30PMOS管、第30NMOS管和第31NMOS管，在所述第一延伸方向上，所述第00NMOS管、所述第10NMOS管、所述第31NMOS管、所述第21NMOS管、所述第20PMOS管、所述第30PMOS管、所述第00PMOS管、所述第10PMOS管、所述第11NMOS管、所述第01NMOS管、所述第20NMOS管、所述第30NMOS管并排设置。
12.根据权利要求11所述的字线驱动器阵列，其特征在于，所述第20NMOS管和所述第30NMOS管的沟道具有所述第一延伸方向，且在所述第一延伸方向上，所述第00NMOS管的漏极、所述第10NMOS管的漏极、所述第20NMOS管的漏极以及所述第30NMOS管的漏极的正投影重合。
13.根据权利要求11所述的字线驱动器阵列，其特征在于，在所述第一延伸方向上，所述第00NMOS管、所述第10NMOS管、所述第31NMOS管、所述第21NMOS管、所述第20PMOS管、所述第30PMOS管、所述第00PMOS管、所述第10PMOS管、所述第11NMOS管、所述第01NMOS管、所述第20NMOS管、所述第30NMOS管依次排列。
14.根据权利要求11所述的字线驱动器阵列，其特征在于，在所述第一延伸方向上，所述第11NMOS管、所述第01NMOS管、所述第31NMOS管、所述第21NMOS管、所述第20PMOS管、所述第30PMOS管、所述第00PMOS管、所述第10PMOS管、所述第00NMOS管、所述第10NMOS管、所述第20NMOS管、所述第30NMOS管依次排列。
15.根据权利要求11所述的字线驱动器阵列，其特征在于，在所述第一延伸方向上，所述第00NMOS管、所述第10NMOS管、所述第00PMOS管、所述第10PMOS管、所述第11NMOS管、所述第01NMOS管、所述第31NMOS管、所述第21NMOS管、所述第20PMOS管、所述第30PMOS管、所述第20NMOS管、所述第30NMOS管依次排列。
16.根据权利要求11所述的字线驱动器阵列，其特征在于，在所述第一延伸方向上，所述第00NMOS管、所述第10NMOS管、所述第20NMOS管、所述第30NMOS管、所述第11NMOS管、所述第01NMOS管、所述第31NMOS管、所述第21NMOS管、所述第20PMOS管、所述第30PMOS管、所述第00PMOS管、所述第10PMOS管依次排列。
17.根据权利要求11所述的字线驱动器阵列，其特征在于，在所述第一延伸方向上，所述第00NMOS管、所述第10NMOS管、所述第11NMOS管、所述第01NMOS管、所述第31NMOS管、所述第21NMOS管、所述第20PMOS管、所述第30PMOS管、所述第00PMOS管、所述第10PMOS管、所述第20NMOS管、所述第30NMOS管依次排列。
18.一种半导体结构，其特征在于，包括：
至少两块如权利要求8至17中任一项所述的字线驱动器阵列，记为第一字线驱动器阵列和第二字线驱动器阵列，所述第一字线驱动器阵列和所述第二字线驱动器阵列在第二延伸方向上并排设置；
其中，所述第一字线驱动器阵列包括第000NMOS管、第010NMOS管、第020NMOS管和第030NMOS管，所述第二字线驱动器阵列包括第100NMOS管、第110NMOS管、第120NMOS管和第130NMOS管，所述第000NMOS管的栅极和所述第100NMOS管的栅极连接并处于第一直线上，所述第010NMOS管的栅极和所述第110NMOS管的栅极连接并处于第二直线上，所述第020NMOS管的栅极和所述第120NMOS管的栅极连接并处于第三直线上，所述第030NMOS管的栅极和所述第130NMOS管的栅极连接并处于第四直线上，所述第一直线、第二直线、第三直线以及第四直线具有所述第二延伸方向并相互平行。
CN202110790430.8A 2021-07-13 2021-07-13 字线驱动器、字线驱动器阵列及半导体结构 Pending CN115623775A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110790430.8A CN115623775A (zh) 2021-07-13 2021-07-13 字线驱动器、字线驱动器阵列及半导体结构
PCT/CN2022/102649 WO2023284556A1 (zh) 2021-07-13 2022-06-30 字线驱动器、字线驱动器阵列及半导体结构
US18/153,420 US20230143797A1 (en) 2021-07-13 2023-01-12 Word line driver, word line driver array, and semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110790430.8A CN115623775A (zh) 2021-07-13 2021-07-13 字线驱动器、字线驱动器阵列及半导体结构

Publications (1)

Publication Number Publication Date
CN115623775A true CN115623775A (zh) 2023-01-17

Family

ID=84855905

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110790430.8A Pending CN115623775A (zh) 2021-07-13 2021-07-13 字线驱动器、字线驱动器阵列及半导体结构

Country Status (3)

Country Link
US (1) US20230143797A1 (zh)
CN (1) CN115623775A (zh)
WO (1) WO2023284556A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5224659B2 (ja) * 2006-07-13 2013-07-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR20160074907A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 워드라인 구동회로
KR20190073091A (ko) * 2017-12-18 2019-06-26 삼성전자주식회사 서브-워드 라인 드라이버 및 그것을 포함하는 반도체 메모리 장치

Also Published As

Publication number Publication date
WO2023284556A1 (zh) 2023-01-19
US20230143797A1 (en) 2023-05-11

Similar Documents

Publication Publication Date Title
US10892004B2 (en) Sub word line driver of semiconductor memory device
US9299811B2 (en) Methods of fabricating semiconductor devices
KR100889646B1 (ko) 반도체 집적 회로
US10762938B2 (en) Semiconductor device
CN112420842A (zh) 包括具有裙部区域的栅极结构的半导体器件
US20020028548A1 (en) Circuit and method of fabricating a memory cell for a static random access memory
CN110910943B (zh) 半导体器件的熔丝锁存器
JP2007226853A (ja) マルチチップパッケージ
US10482966B2 (en) Block decoder of nonvolatile memory and level shifter
US20220068850A1 (en) Semiconductor memory device
CN115623775A (zh) 字线驱动器、字线驱动器阵列及半导体结构
JP4667788B2 (ja) 効率的トランジスタ構造
US8674411B2 (en) Semiconductor device employing circuit blocks having the same characteristics
US20230030836A1 (en) Word line driver circuit and memory
US20150221644A1 (en) Layout design system, semiconductor device fabricated by using the system and method for fabricating the semiconductor device
EP0475852B1 (en) Semiconductor memory device having word line driver
CN109285837B (zh) 一种半导体器件的布局结构
US9048114B2 (en) Electronic device with an active region and transistors
CN102104066A (zh) 晶体管的版图结构
KR100935581B1 (ko) 반도체 장치 및 이를 포함하는 워드라인 드라이버
US6804163B2 (en) Semiconductor memory device for reducing chip size
US6917557B2 (en) Semiconductor integrated circuit having unit cells
WO2023004947A1 (zh) 字线驱动器电路及存储器
US20230036354A1 (en) Wordline driver circuit and memory
WO2023005183A1 (zh) 字线驱动器电路及存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination